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CN111524962B - 降低高压互连影响的器件结构及制造方法 - Google Patents

降低高压互连影响的器件结构及制造方法 Download PDF

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Abstract

本发明提供一种降低高压互连影响的器件结构及制造方法，包括非高压互连区和高压互连区：非高压互连区包括第二型掺杂杂质衬底、埋氧化层、第一型掺杂杂质外延层、第二型掺杂杂质阱区、第一型掺杂杂质接触区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、场氧化层、栅氧化层，高压互连区结构包括第二型掺杂杂质衬底、埋氧化层、第一型掺杂杂质外延层、第二型掺杂杂质阱区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、第一型掺杂杂质接触区、场氧化层、淀积氧化层；本发明通过在常规的制造工艺中额外增加淀积氧化层和光刻工艺，提高了高压互连线到器件表面的氧化层厚度，且不影响非高压互连区的氧化层厚度。该方法降低了高压互连线(HVI)对器件表面电场的影响，提高了器件的击穿电压。

Description

降低高压互连影响的器件结构及制造方法
技术领域
本发明属于半导体功率器件领域，具体涉及一种降低高压互连影响的器件结构及制造方法。
背景技术
随着功率半导体器件在电力设备和控制电路等领域取得了巨大的发展，未来对功率半导体器件的需求会越来越大。功率集成电路的优点就是高、低压器件单片集成，但是也对电路设计带来了严峻的挑战。
目前器件设计的样式大部分为跑道型，主要分为两部分区域：高压互连区和非高压互连区，其中高压互连区指的是高压互连线(High Voltage Interconnection，简称HVI)下方的区域结构。当高压互连线跨过横向双扩散金属氧化物半导体场效应管LDMOS(Lateral Double-Diffused MOSFET)等高压器件的漂移区时，会导致在电场线在器件表面的某个地方过于集中，从而使器件提前发生击穿。随着功率半导体器件在不同电路中的应用，LDMOS 器件的耐压值不同，导致引出的高压互连线的电压等级也不断增大，对器件耐压的影响也越来越大。因此研究一种降低高压互连影响的制造方法具有重大的意义。
发明内容
本发明针对在常规的制造工艺中，高压互连线跨过高压功率器件表面时，导致电场线在器件表面的某一位置过于集中，使器件击穿电压降低的问题，提供一种降低高压互连影响的器件结构及制造方法。本发明通过额外增加淀积氧化层和光刻工艺，提高了高压互连线到器件表面的氧化层厚度，削弱了高压互连线对器件表面电场的影响，提高了器件的击穿电压，同时不影响其他区域的氧化层厚度。
为实现上述发明目的，本发明技术方案如下：
一种降低高压互连影响的器件结构，包括非高压互连区和高压互连区：
非高压互连区包括第二型掺杂杂质衬底7、在第二型掺杂杂质衬底7上形成的埋氧化层6，在埋氧化层6上形成第一型掺杂杂质外延层5，在第一型掺杂杂质外延层5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层5表面的场氧化层12；场氧化层12左侧的半导体器件表面为栅氧化层11，栅氧化层11覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及第一型掺杂杂质外延层5表面；栅电极10置于栅氧化层11之上且覆盖部分场氧化层12，源电极8位于第二型掺杂杂质阱区3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1 和第二型掺杂杂质接触区2短接；漏电极9位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面；
高压互连区结构包括第二型掺杂杂质衬底7、第二型掺杂杂质衬底7上形成的埋氧化层 6，在埋氧化层6上的第一型掺杂杂质外延层5，在第一型掺杂杂质外延层5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层5表面的的场氧化层12以及通过淀积形成的淀积氧化层13，淀积氧化层13覆盖场氧化层12上方，并覆盖第二型掺杂杂质阱区3和部分第一型掺杂杂质外延层5，栅电极10置于淀积氧化层13之上，漏电极9位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面，并且跨过器件表面。
作为优选方式，所述场氧化层12生长后，通过淀积、刻蚀氧化层的方法来提高高压互连线到器件表面的氧化层厚度，降低高压互连线对器件表面电场分布的影响，提高器件的击穿电压。
作为优选方式，高压互连区的淀积氧化层13和场氧化层12是在不同的工艺步骤中形成的。
作为优选方式，所述淀积氧化层13的材料为二氧化硅、或高K材料。
作为优选方式，所述高压互连区的淀积氧化层13是通过淀积氧化层和光刻工艺形成的。
为实现上述发明目的，本发明还提供一种所述器件结构的制造方法，其为：在场氧化层生长后，通过额外淀积氧化层、涂胶、曝光、显影、刻蚀工艺，去除非高压互连区的淀积氧化层，最后形成高压互连区的淀积氧化层13，从而增加高压互连区氧化层厚度，优化器件表面电场分布，提高器件的击穿电压。
作为优选方式，所述制造方法包括以下步骤：
第一步：在第二型掺杂杂质衬底7上形成埋氧化层6和第一型掺杂杂质外延层5；
第二步：通过离子注入形成第二型掺杂杂质阱区3和第一型掺杂杂质阱区4；
第三步：热氧化，形成场氧化层12；
第四步：淀积氧化层，涂胶、曝光、显影、刻蚀、去胶，形成高压互连区的淀积氧化层13；
第五步：形成栅氧化层11及栅电极10；
第六步：离子注入形成第一型掺杂杂质接触区1和第二型掺杂杂质接触区2；
第七步：刻孔，淀积金属，刻蚀，形成源电极8和漏电极9。
本发明的有益效果为：本发明通过在常规的制造工艺中额外增加淀积氧化层和光刻工艺，提高了高压互连线到器件表面的氧化层厚度，且不影响非高压互连区的氧化层厚度。该方法降低了高压互连线(HVI)对器件表面电场的影响，提高了器件的击穿电压。
附图说明
图1为本发明实施例形成的跑道型版图结构示意图。
图2为常规制造方法形成的高压互连区器件结构示意图。
图3为沿本发明图1中AB线的器件截面示意图，即非高压互连区器件结构示意图。
图4为沿本发明图1中AC线的器件截面示意图，即高压互连区器件结构示意图。
图5A-5F为实现本发明图3结构中场氧化层的工艺示意图。
图6A-6F为实现本发明图4结构中场氧化层和淀积氧化层的工艺示意图。
图7为常规器件制造方法的流程图。
图8为本发明实施例提供的一种降低高压互连影响的制造方法的流程图。
1为第一型掺杂杂质接触区，2为第二型掺杂杂质接触区，3为第二型掺杂杂质阱区，4 为第一型掺杂杂质阱区，5为第一型掺杂杂质外延层，6为埋氧化层，7为第二型掺杂杂质衬底，8为源电极，9为漏电极，10为栅电极，11为栅氧化层，12为场氧化层，13为淀积氧化层。
具体实施方式
如图1所示，一种降低高压互连影响的器件结构，包括非高压互连区和高压互连区，非高压互连区器件结构为图1中AB线的截面结构，高压互连区为沿图1中AC线的截面结构；
非高压互连区包括第二型掺杂杂质衬底7、在第二型掺杂杂质衬底7上形成的埋氧化层6，在埋氧化层6上形成第一型掺杂杂质外延层5，在第一型掺杂杂质外延层5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层5表面起隔离作用的场氧化层12；场氧化层12左侧的半导体器件表面为栅氧化层11，栅氧化层11覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及第一型掺杂杂质外延层5表面；栅电极10置于栅氧化层11之上且覆盖部分场氧化层12，源电极8位于第二型掺杂杂质阱区 3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1和第二型掺杂杂质接触区2短接；漏电极9位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面；
高压互连区结构包括第二型掺杂杂质衬底7、第二型掺杂杂质衬底7上形成的埋氧化层6，在埋氧化层6上的第一型掺杂杂质外延层5，在第一型掺杂杂质外延层5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层5表面起隔离作用的场氧化层12以及通过淀积形成的淀积氧化层13，淀积氧化层13覆盖场氧化层12上方，并覆盖第二型掺杂杂质阱区3和部分第一型掺杂杂质外延层5，栅电极 10置于淀积氧化层13之上，漏电极9位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面，并且跨过器件表面。
所述场氧化层12生长后，通过淀积、刻蚀氧化层的方法来提高高压互连线到器件表面的氧化层厚度，降低高压互连线对器件表面电场分布的影响，提高器件的击穿电压。
高压互连区的淀积氧化层13和场氧化层12是在不同的工艺步骤中形成的。
所述淀积氧化层13的材料为二氧化硅、或高K材料。
所述高压互连区的淀积氧化层13是通过淀积氧化层和光刻工艺形成的。
本实施例还提供一种所述器件结构的制造方法，在场氧化层生长后，通过额外淀积氧化层、涂胶、曝光、显影、刻蚀工艺，去除非高压互连区的淀积氧化层，最后形成高压互连区的淀积氧化层13，从而增加高压互连区氧化层厚度，优化器件表面电场分布，提高器件的击穿电压。
所述制造方法具体包括以下步骤：
第一步：在第二型掺杂杂质衬底7上形成埋氧化层6和第一型掺杂杂质外延层5；
第二步：通过离子注入形成第二型掺杂杂质阱区3和第一型掺杂杂质阱区4；
第三步：热氧化，形成场氧化层12；
第四步：淀积氧化层，涂胶、曝光、显影、刻蚀、去胶，形成高压互连区的淀积氧化层13；
第五步：形成栅氧化层11及栅电极10；
第六步：离子注入形成第一型掺杂杂质接触区1和第二型掺杂杂质接触区2；
第七步：刻孔，淀积金属，刻蚀，形成源电极8和漏电极9。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (6)

1.一种降低高压互连影响的器件结构，其特征在于：包括非高压互连区和高压互连区：
非高压互连区包括第二型掺杂杂质衬底（7）、在第二型掺杂杂质衬底（7）上形成的埋氧化层（6），在埋氧化层（6）上形成第一型掺杂杂质外延层（5），在第一型掺杂杂质外延层（5）左侧通过离子注入形成第二型掺杂杂质阱区（3），置于第二型掺杂杂质阱区（3）内部表面重掺杂的第一型掺杂杂质接触区（1）及第一型掺杂杂质接触区（1）相邻的第二型掺杂杂质接触区（2），在第一型掺杂杂质外延层（5）的右侧通过离子注入形成的第一型掺杂杂质阱区（4），置于第一型掺杂杂质阱区（4）内部表面重掺杂的第一型掺杂杂质接触区（1），第一型掺杂杂质外延层（5）表面的场氧化层（12）；场氧化层（12）左侧的半导体器件表面为栅氧化层（11），栅氧化层（11）覆盖第二型掺杂杂质阱区（3）右侧表面，并覆盖部分置于第二型掺杂杂质阱区（3）内部表面重掺杂的第一型掺杂杂质接触区（1）及第一型掺杂杂质外延层（5）表面；栅电极（10）置于栅氧化层（11）之上且覆盖部分场氧化层（12），源电极（8）位于第二型掺杂杂质阱区（3）中的第一型掺杂杂质接触区（1）和第二型掺杂杂质接触区（2）表面的上方，并将第一型掺杂杂质接触区（1）和第二型掺杂杂质接触区（2）短接；漏电极（9）位于第一型掺杂杂质阱区（4）内的第一型掺杂杂质接触区（1）的表面；
高压互连区结构包括第二型掺杂杂质衬底（7）、第二型掺杂杂质衬底（7）上形成的埋氧化层（6），在埋氧化层（6）上的第一型掺杂杂质外延层（5），在第一型掺杂杂质外延层（5）左侧通过离子注入形成第二型掺杂杂质阱区（3），置于第二型掺杂杂质阱区（3）内部表面重掺杂的第二型掺杂杂质接触区（2），在第一型掺杂杂质外延层（5）的右侧通过离子注入形成的第一型掺杂杂质阱区（4），置于第一型掺杂杂质阱区（4）内部表面重掺杂的第一型掺杂杂质接触区（1），第一型掺杂杂质外延层（5）表面的的场氧化层（12）以及通过淀积形成的淀积氧化层（13）， 淀积氧化层（13）覆盖场氧化层（12）上方，并覆盖第二型掺杂杂质阱区（3）和部分第一型掺杂杂质外延层（5），栅电极（10）置于淀积氧化层（13）之上，漏电极（9）位于第一型掺杂杂质阱区（4）内的第一型掺杂杂质接触区（1）的表面，并且跨过器件表面；在场氧化层生长后，通过额外淀积氧化层、涂胶、曝光、显影、刻蚀工艺，去除非高压互连区的淀积氧化层，最后形成高压互连区的淀积氧化层（13），从而增加高压互连区氧化层厚度，优化器件表面电场分布，提高器件的击穿电压。
2.根据权利要求1所述的降低高压互连影响的器件结构，其特征在于：所述场氧化层（12）生长后，通过淀积、刻蚀氧化层的方法来提高高压互连线到器件表面的氧化层厚度，降低高压互连线对器件表面电场分布的影响，提高器件的击穿电压。
3.根据权利要求1所述的降低高压互连影响的器件结构，其特征在于：高压互连区的淀积氧化层（13）和场氧化层（12）是在不同的工艺步骤中形成的。
4.根据权利要求1所述的降低高压互连影响的器件结构，其特征在于：所述淀积氧化层（13）的材料为二氧化硅、或高K材料。
5.根据权利要求1所述的降低高压互连影响的器件结构，其特征在于：所述高压互连区的淀积氧化层（13）是通过淀积氧化层和光刻工艺形成的。
6.根据权利要求1-5任意一项所述的降低高压互连影响的器件结构的制造方法，其特征在于包括以下步骤：
第一步：在第二型掺杂杂质衬底（7）上形成埋氧化层（6）和第一型掺杂杂质外延层（5）；
第二步：通过离子注入形成第二型掺杂杂质阱区（3）和第一型掺杂杂质阱区（4）；
第三步：热氧化，形成场氧化层（12）；
第四步：淀积氧化层，涂胶、曝光、显影、刻蚀、去胶，形成高压互连区的淀积氧化层（13）；
第五步：形成栅氧化层（11）及栅电极（10）；
第六步：离子注入形成第一型掺杂杂质接触区（1）和第二型掺杂杂质接触区（2）；
第七步：刻孔，淀积金属，刻蚀，形成源电极（8）和漏电极（9）。
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