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CN111524964B - 降低高压互连影响的横向器件及制备方法 - Google Patents

降低高压互连影响的横向器件及制备方法 Download PDF

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CN111524964B CN202010355723.9A CN202010355723A CN111524964B CN 111524964 B CN111524964 B CN 111524964B CN 202010355723 A CN202010355723 A CN 202010355723A CN 111524964 B CN111524964 B CN 111524964B
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Abstract

本发明提供一种降低高压互连影响的横向器件及制备方法，包括第二型掺杂杂质半导体衬底、第一型掺杂杂质漂移区、第二型掺杂杂质阱区、第二型掺杂杂质接触区、第一型掺杂杂质接触区、第一型掺杂杂质阱区、第二型掺杂杂质顶层结构、栅氧化层、埋氧化层、硅局部氧化隔离氧化层、栅电极、源电极和漏电极，在所述器件的高压互连区设置高浓度掺杂的第二型掺杂杂质顶层结构。本发明提供的横向器件可以降低高压互连线对器件表面电场分布的影响，以此来提高器件的击穿电压。

Description

降低高压互连影响的横向器件及制备方法
技术领域
本发明属于半导体功率器件领域，具体涉及一种降低高压互连影响的横向器件及其制备方法。
背景技术
随着功率半导体器件在电力设备和控制电路等领域取得了巨大的发展，未来对功率半导体器件的需求会越来越大。功率集成电路的优点就是高、低压器件单片集成，但是也对电路设计带来了严峻的挑战。
目前器件设计的样式大部分为跑道型，主要分为两部分区域：高压互连区和非高压互连区，其中高压互连区指的是高压互连线(High Voltage Interconnection，简称HVI)下方的区域结构。当高压互连线跨过横向双扩散金属氧化物半导体场效应管LDMOS(Lateral Double-Diffused MOSFET)等高压器件的漂移区时，会导致在电场线在器件表面的某个地方过于集中，从而使器件提前发生击穿。随着功率半导体器件在不同电路中的应用，LDMOS 器件的耐压值不同，导致引出的高压互连线的电压等级也不断增大，对器件耐压的影响也越来越大。因此研究一种降低高压互连影响的制造方法具有重大的意义。
发明内容
本发明针对在高压互连电路中，高压互连线跨过横向器件表面时，导致电场线在器件局部区域过于集中，在器件表面产生感应电荷，使漂移区难以完全耗尽，造成器件提前发生击穿的问题，提供一种降低高压互连影响的横向器件。本发明通过增加高压互连区第二型掺杂杂质顶层结构的浓度，增强了顶层结构辅助耗尽漂移区的能力，提高了器件的击穿电压。
为实现上述发明目的，本发明技术方案如下：
一种降低高压互连影响的横向器件，包括非高压互连区结构和高压互连区结构；
非高压互连区结构包括第二型掺杂杂质衬底7、在第二型掺杂杂质衬底7上形成的绝缘埋层6，在绝缘埋层6上形成的第一型掺杂杂质漂移区5，在第一型掺杂杂质漂移区5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质漂移区5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，置于第一型掺杂杂质漂移区5表面通过离子注入形成轻掺杂第二型掺杂杂质顶层结构8，轻掺杂第二型掺杂杂质顶层结构8表面的硅局部氧化隔离氧化层氧化层11，栅氧化层10置于硅局部氧化隔离氧化层氧化层11左侧的半导体器件表面，栅氧化层10覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及第一型掺杂杂质漂移区5表面，栅电极12置于栅氧化层10之上并覆盖部分硅局部氧化隔离氧化层氧化层11，源电极13置于第二型掺杂杂质阱区3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1和第二型掺杂杂质接触区2短接，漏电极14位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1 的表面；硅局部氧化隔离氧化层11的右侧被第一型掺杂杂质阱区4包围；
高压互连区结构包括第二型掺杂杂质衬底7、在第二型掺杂杂质衬底7上形成的绝缘埋层6，在绝缘埋层6上形成的第一型掺杂杂质漂移区5，在第一型掺杂杂质漂移区5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面的第二型掺杂杂质接触区2，在第一型掺杂杂质漂移区5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，置于第一型掺杂杂质漂移区5表面通过离子注入形成轻掺杂第二型掺杂杂质顶层结构8以及重掺杂第二型掺杂杂质顶层结构9，重掺杂第二型掺杂杂质顶层结构9位于轻掺杂第二型掺杂杂质顶层结构8 上方，硅局部氧化隔离氧化层11位于重掺杂第二型掺杂杂质顶层结构9上方，栅氧化层10 置于半导体器件表面，栅氧化层10覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第二型掺杂杂质接触区2及第一型掺杂杂质漂移区5表面，栅电极12置于栅氧化层10之上并覆盖部分硅局部氧化隔离氧化层11，源电极13置于第二型掺杂杂质阱区3中的第二型掺杂杂质接触区2表面的上方，漏电极14位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面，并且跨过器件表面；硅局部氧化隔离氧化层11的右侧被第一型掺杂杂质阱区4包围。
作为优选方式，通过改变高压互连区的掩模版开口大小，使重掺杂第二型掺杂杂质顶层结构9的长度小于轻掺杂第二型掺杂杂质顶层结构8的长度。
作为优选方式，通过改变高压互连区的掩模版开口，使重掺杂第二型掺杂杂质顶层结构 9成为被轻掺杂第二型掺杂杂质顶层结构8分隔开的若干小段。
作为优选方式，所述第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1替换成第二型掺杂杂质集电区2，所述横向高压器件为横向绝缘栅双极性晶体管。
作为优选方式，绝缘埋层6的材料为二氧化硅、或高K材料。
本发明器件结构既适应于SOI结构，也适应于体硅结构；
为实现上述发明目的，本发明还提供一种所述横向器件的制备方法，包括以下工艺步骤：
第一步：在第二型掺杂杂质衬底7上形成绝缘埋层6和第一型掺杂杂质漂移区5；
第二布：通过离子注入形成第二型掺杂杂质阱区3和第一型掺杂杂质阱区4；
第三步：通过离子注入形成轻掺杂第二型掺杂杂质顶层结构8；
第四步：通过使用掩模版，在高压互连区通过离子注入，形成高压互连区的重掺杂第二型掺杂杂质顶层结构9；
第五步：生成栅氧化层10及形成栅电极12；
第六步：离子注入形成第一型掺杂杂质接触区1和第二性掺杂杂质接触区2；
第七步：刻孔，淀积金属，刻蚀，形成源电极13和漏电极14。
本发明的有益效果为：本发明通过增加高压互连区的第二型掺杂杂质顶层结构浓度，增加了顶层结构辅助耗尽漂移区的能力，降低了高压互连线对器件漂移区无法全耗尽的影响，提高了器件的击穿电压，且对非高压互连区的性能无影响。
附图说明
图1为本发明实施例1提供的一种降低高压互连影响的横向器件的跑道型版图结构示意图；
图2为沿本发明图1中AB线的截面示意图，即非高压互连区器件结构示意图；
图3为沿本发明图1中AC线的截面示意图，即高压互连区器件结构示意图；
图4为本发明实施例2中高压互连区的器件结构示意图；
图5为本发明实施例3中高压互连区的器件结构示意图；
图6为本发明实施例4中高压互连区的器件结构示意图。
1为第一型掺杂杂质接触区，2为第二型掺杂杂质接触区，3为第二型掺杂杂质阱区，4 为第一型掺杂杂质阱区，5为第一型掺杂杂质漂移区，6为绝缘埋层，7为第二型掺杂杂质衬底，8为轻掺杂第二型掺杂杂质顶层结构，9为重掺杂第二型掺杂杂质顶层结构，10为栅氧化层，11为硅局部氧化隔离氧化层，12为栅电极，13为源电极，14为漏电极。
具体实施方式
实施例1
一种降低高压互连影响的横向器件，包括非高压互连区结构和高压互连区结构；非高压互连区器件结构为沿图1中AB线的截面示意图，高压互连区器件结构为沿图1中AC线的截面示意图；
非高压互连区结构包括第二型掺杂杂质衬底7、在第二型掺杂杂质衬底7上形成的绝缘埋层6，在绝缘埋层6上形成的第一型掺杂杂质漂移区5，在第一型掺杂杂质漂移区5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质漂移区5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，置于第一型掺杂杂质漂移区5表面通过离子注入形成轻掺杂第二型掺杂杂质顶层结构8，轻掺杂第二型掺杂杂质顶层结构8表面的硅局部氧化隔离氧化层氧化层11，栅氧化层10置于硅局部氧化隔离氧化层氧化层11左侧的半导体器件表面，栅氧化层10覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及第一型掺杂杂质漂移区5表面，栅电极12置于栅氧化层10之上并覆盖部分硅局部氧化隔离氧化层氧化层11，源电极13置于第二型掺杂杂质阱区3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1和第二型掺杂杂质接触区2短接，漏电极14位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面；硅局部氧化隔离氧化层11的右侧被第一型掺杂杂质阱区4包围；
高压互连区结构包括第二型掺杂杂质衬底7、在第二型掺杂杂质衬底7上形成的绝缘埋层6，在绝缘埋层6上形成的第一型掺杂杂质漂移区5，在第一型掺杂杂质漂移区5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面的第二型掺杂杂质接触区2，在第一型掺杂杂质漂移区5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，置于第一型掺杂杂质漂移区5表面通过离子注入形成轻掺杂第二型掺杂杂质顶层结构8以及重掺杂第二型掺杂杂质顶层结构9，重掺杂第二型掺杂杂质顶层结构9位于轻掺杂第二型掺杂杂质顶层结构8 上方，硅局部氧化隔离氧化层11位于重掺杂第二型掺杂杂质顶层结构9上方，栅氧化层10 置于半导体器件表面，栅氧化层10覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第二型掺杂杂质接触区2及第一型掺杂杂质漂移区5表面，栅电极12置于栅氧化层10之上并覆盖部分硅局部氧化隔离氧化层11，源电极13置于第二型掺杂杂质阱区3中的第二型掺杂杂质接触区2表面的上方，漏电极14位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面，并且跨过器件表面；硅局部氧化隔离氧化层11的右侧被第一型掺杂杂质阱区4包围，防止右侧有电场尖峰。
绝缘埋层6的材料为二氧化硅、或高K材料。
本实施例还提供一种所述横向器件的制备方法，包括以下工艺步骤：
第一步：在第二型掺杂杂质衬底7上形成绝缘埋层6和第一型掺杂杂质漂移区5；
第二布：通过离子注入形成第二型掺杂杂质阱区3和第一型掺杂杂质阱区4；
第三步：通过离子注入形成轻掺杂第二型掺杂杂质顶层结构8；
第四步：通过使用掩模版，在高压互连区通过离子注入，形成高压互连区的重掺杂第二型掺杂杂质顶层结构9；
第五步：生成栅氧化层10及形成栅电极12；
第六步：离子注入形成第一型掺杂杂质接触区1和第二性掺杂杂质接触区2；
第七步：刻孔，淀积金属，刻蚀，形成源电极13和漏电极14。
实施例2
如图4所示，本实施例与实施例1的区别为：通过改变高压互连区的掩模版开口大小，使重掺杂第二型掺杂杂质顶层结构9的长度小于轻掺杂第二型掺杂杂质顶层结构8的长度。
实施例3
如图5所示，本实施例与实施例1的区别为：通过改变高压互连区的掩模版开口，使重掺杂第二型掺杂杂质顶层结构9成为被轻掺杂第二型掺杂杂质顶层结构8分隔开的若干小段。
实施例4
如图6所示，本实施例与实施例1的区别为：所述第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1替换成第二型掺杂杂质集电区2，当为第一型掺杂杂质接触区1时，所述横向高压器件为横向扩散金属氧化物场效应晶体管(LDMOS)，当替换为第二型掺杂杂质集电区2时，所述横向高压器件为横向绝缘栅双极性晶体管(LIGBT)。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (6)

1.一种降低高压互连影响的横向器件，其特征在于包括非高压互连区结构和高压互连区结构；
非高压互连区结构包括第二型掺杂杂质衬底（7）、在第二型掺杂杂质衬底（7）上形成的绝缘埋层（6），在绝缘埋层（6）上形成的第一型掺杂杂质漂移区（5），在第一型掺杂杂质漂移区（5）左侧通过离子注入形成第二型掺杂杂质阱区（3），置于第二型掺杂杂质阱区（3）内部表面重掺杂的第一型掺杂杂质接触区（1）及第一型掺杂杂质接触区（1）相邻的第二型掺杂杂质接触区（2），在第一型掺杂杂质漂移区（5）的右侧通过离子注入形成的第一型掺杂杂质阱区（4），置于第一型掺杂杂质阱区（4）内部表面重掺杂的第一型掺杂杂质接触区（1），置于第一型掺杂杂质漂移区（5）表面通过离子注入形成轻掺杂第二型掺杂杂质顶层结构（8），轻掺杂第二型掺杂杂质顶层结构（8）表面的硅局部氧化隔离氧化层（11），栅氧化层（10）置于硅局部氧化隔离氧化层（11）左侧的半导体器件表面，栅氧化层（10）覆盖第二型掺杂杂质阱区（3）右侧表面，并覆盖部分置于第二型掺杂杂质阱区（3）内部表面重掺杂的第一型掺杂杂质接触区（1）及第一型掺杂杂质漂移区（5）表面，栅电极（12）置于栅氧化层（10）之上并覆盖部分硅局部氧化隔离氧化层（11），源电极（13）置于第二型掺杂杂质阱区（3）中的第一型掺杂杂质接触区（1）和第二型掺杂杂质接触区（2）表面的上方，并将第一型掺杂杂质接触区（1）和第二型掺杂杂质接触区（2）短接，漏电极（14）位于第一型掺杂杂质阱区（4）内的第一型掺杂杂质接触区（1）的表面；硅局部氧化隔离氧化层（11）的右侧被第一型掺杂杂质阱区（4）包围；
高压互连区结构包括第二型掺杂杂质衬底（7）、在第二型掺杂杂质衬底（7）上形成的绝缘埋层（6），在绝缘埋层（6）上形成的第一型掺杂杂质漂移区（5），在第一型掺杂杂质漂移区（5）左侧通过离子注入形成第二型掺杂杂质阱区（3），置于第二型掺杂杂质阱区（3）内部表面的第二型掺杂杂质接触区（2），在第一型掺杂杂质漂移区（5）的右侧通过离子注入形成的第一型掺杂杂质阱区（4），置于第一型掺杂杂质阱区（4）内部表面重掺杂的第一型掺杂杂质接触区（1），置于第一型掺杂杂质漂移区（5）表面通过离子注入形成轻掺杂第二型掺杂杂质顶层结构（8）以及重掺杂第二型掺杂杂质顶层结构（9），重掺杂第二型掺杂杂质顶层结构（9）位于轻掺杂第二型掺杂杂质顶层结构（8）上方，硅局部氧化隔离氧化层（11）位于重掺杂第二型掺杂杂质顶层结构（9）上方，栅氧化层（10）置于半导体器件表面，栅氧化层（10）覆盖第二型掺杂杂质阱区（3）右侧表面，并覆盖部分第二型掺杂杂质接触区（2）及第一型掺杂杂质漂移区（5）表面，栅电极（12）置于栅氧化层（10）之上并覆盖部分硅局部氧化隔离氧化层（11），源电极（13）置于第二型掺杂杂质阱区（3）中的第二型掺杂杂质接触区（2）表面的上方，漏电极（14）位于第一型掺杂杂质阱区（4）内的第一型掺杂杂质接触区（1）的表面，并且跨过器件表面；硅局部氧化隔离氧化层（11）的右侧被第一型掺杂杂质阱区（4）包围。
2.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：通过改变高压互连区的掩模版开口大小，使重掺杂第二型掺杂杂质顶层结构（9）的长度小于轻掺杂第二型掺杂杂质顶层结构（8）的长度。
3.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：通过改变高压互连区的掩模版开口，使重掺杂第二型掺杂杂质顶层结构（9）成为被轻掺杂第二型掺杂杂质顶层结构（8）分隔开的若干小段。
4.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：非高压互连区和高压互连区内的第一型掺杂杂质阱区（4）内的第一型掺杂杂质接触区（1）替换成第二型掺杂杂质接触区（2），横向器件为横向绝缘栅双极性晶体管。
5.根据权利要求1所述的一种降低高压互连影响的横向器件，其特征在于：绝缘埋层（6）的材料为二氧化硅、或高K材料。
6.权利要求1至5任意一项所述横向器件的制备方法，其特征在于包括以下工艺步骤：
第一步：在第二型掺杂杂质衬底（7）上形成绝缘埋层（6）和第一型掺杂杂质漂移区（5）；
第二布：通过离子注入形成第二型掺杂杂质阱区（3）和第一型掺杂杂质阱区（4）；
第三步：通过离子注入形成轻掺杂第二型掺杂杂质顶层结构（8）；
第四步：通过使用掩模版，在高压互连区通过离子注入，形成高压互连区的重掺杂第二型掺杂杂质顶层结构（9）；
第五步：生成栅氧化层（10）及形成栅电极（12）；
第六步：离子注入形成第一型掺杂杂质接触区（1）和第二型掺杂杂质接触区（2）；
第七步：刻孔，淀积金属，刻蚀，形成源电极（13）和漏电极（14）。
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