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CN108713196A - 使用位向量运算装置进行的数据传送 - Google Patents

使用位向量运算装置进行的数据传送 Download PDF

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CN108713196A
CN108713196A CN201780012224.6A CN201780012224A CN108713196A CN 108713196 A CN108713196 A CN 108713196A CN 201780012224 A CN201780012224 A CN 201780012224A CN 108713196 A CN108713196 A CN 108713196A
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dte
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G·基尔希
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Abstract

本发明的实例提供用于直接数据传送的设备及方法。实例性方法包括：在第一装置与第二装置之间传送数据，其中所述第一装置是位向量运算装置；及当在所述第二装置与第一存储器装置之间传送所述数据时，使用数据变换引擎DTE通过重新布置所述数据来变换所述数据，以使所述数据能够存储在所述第一装置上。

Description

使用位向量运算装置进行的数据传送
技术领域
本发明大体上涉及半导体存储器设备及方法，且更特定来说，涉及与使用位向量运算装置进行数据传送相关的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)，且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)。非易失性存储器可通过在未被供电时保留所存储数据来提供持久性数据，且可尤其包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)。
电子系统通常包含多个处理资源(例如，一或多个处理器)，所述多个处理资源可检索及执行指令且将所执行指令的结果存储到合适位置。处理器可包括例如可执行指令以对数据(例如，一或多个操作数)执行逻辑运算(例如AND、OR、NOT、NAND、NOR及XOR逻辑运算)的多个功能单元(例如，本文中称为功能单元电路，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块)。
将指令提供到功能单元电路以供执行可涉及电子系统中的多个组件。例如，可由处理资源(例如控制器及/或主机处理器)生成指令。可将数据(例如，将对其执行指令以执行逻辑运算的操作数)存储在可由功能单元电路存取的存储器阵列中。在功能单元电路开始对数据执行指令之前，可从存储器阵列检索指令及/或数据且对指令及/或数据进行定序及/或缓冲。此外，由于可通过功能单元电路在一或多个时钟周期中执行不同类型的运算，所以还可对运算的中间结果及/或数据进行定序及/或缓冲。
在许多实例中，处理资源(例如，处理器及/或相关联功能单元电路)可在存储器阵列外部，且可经由处理资源与存储器阵列之间的总线存取数据以执行指令。数据可经由总线从存储器阵列移动到存储器阵列外部的装置。
附图说明
图1A是根据本发明的多个实施例的呈包含耦合到存储器装置的装置的系统的形式的设备的框图。
图1B是根据本发明的多个实施例的呈包含耦合到存储器装置的装置的系统的形式的设备的另一框图。
图2是说明根据本发明的多个实施例的在装置之间交换的数据包中包含的信息的框图。
图3A到3B是说明根据本发明的多个实施例的感测电路的示意图。
图4说明根据本发明的多个实施例的存储器阵列的部分的示意图。
具体实施方式
本发明的实例提供用于直接数据传送的设备及方法。方法的实例包括：在第一装置与第二装置之间传送数据，其中第一装置是位向量运算装置；及当在第二装置与第一存储器装置之间传送数据时，使用数据变换引擎(DTE)通过重新布置数据来变换数据以使数据能够存储在第一装置上。
在多个实施例中，存储器装置(例如位向量运算装置(例如，存储器中处理(PIM)装置)与另一计算装置之间的数据传送可直接进行而无需通过单独主机连接。如本文中所使用，计算装置希望包含存储装置、网络装置及/或另一存储器装置等。存储装置的实例可包含廉价存储(RAID)装置冗余阵列等。联网装置的实例可包含交换机、路由器等。PIM装置与另一装置之间的直接数据传送可避免需要存储数据的中间副本以促进两个装置之间(例如操作系统高速缓冲存储器中)的数据传送，这可提供数据传送速率的增大。
在多个实施例中，通过在数据包中(例如，在包报头中)包含信息，可在PIM装置与另一装置(例如，服务器、存储装置及/或网络装置)之间直接传送数据。在各种实施例中，信息可呈指示符(例如，旗标)的形式，且包含关于数据及发送/接收数据的装置的信息。在一或多个实施例中，如本文中所使用，指示符(也称为旗标)希望意指数据包中被设置为特定状态且可由数据变换引擎(DTE)读取以指示状态或其它信息(例如，数据大小信息、位向量形状信息、发送/接收装置信息等)的一或多个位，所述DTE是呈固件(例如，呈微代码指令的形式)及/或硬件(例如，晶体管电路及/或专用集成电路(ASIC))的形式的逻辑。旗标中的信息可由数据变换引擎(DTE)用来变换数据以存储在将接收所述数据的装置上。可由DTE检测、接收及/或操作旗标以在PIM装置与连接(例如，总线、无线或其它网络连接等)上的另一装置之间直接传送相关联数据。在各种实施例中，在数据传送期间，可经由数据变换引擎变换数据。
在本发明的下文详细描述中，参考形成本发明的部分的附图，且其中通过说明来展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且在不脱离本发明的范围的情况下，可进行过程改变、电改变及/或结构改变。如本文中所使用，“多个”特定事物可指此类事物中的一或多者(例如，多个存储器阵列可指一或多个存储器阵列)。
本文中的图遵循编号惯例，其中第一个数字或前几个数字对应于附图编号且剩余数字识别附图中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。例如，270可指代图2中的元件“70”，且类似元件可在图3中指代为370。将明白，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的多个额外实施例。另外，将明白，图中所提供的元件的比例及相对尺度希望说明本发明的某些实施例，且不应被视为具有限制意义。
图1A是根据本发明的多个实施例的呈计算系统100的形式的设备的框图，计算系统100包含耦合到另一装置105的存储器装置120。如上所述，装置105可包含存储装置、联网装置、另一存储器装置、服务器、主机等。在图1A的实例性实施例中，装置105可包含通道控制器143，通道控制器143具有数据变换引擎(DTE)161及用来存储指令及/或数据的一或多个本地缓冲器161。如图1A中所展示，存储器装置120可包含经耦合到存储器单元阵列130的控制器140、感测电路150、逻辑170等。如本文中所使用，存储器装置120、控制器140、存储器阵列130、感测电路150及逻辑电路170、通道控制器143及数据变换引擎(DTE)也可单独被视为“设备”。
系统100包含装置105，装置105经耦合(例如，经连接)到具有存储器阵列130的存储器装置120。装置105可为网络装置、存储装置、另一存储器装置及/或主机系统，例如个人膝上型计算机、台式计算机、数码相机、智能手机或存储卡读卡器以及各种其它类型的主机当中。装置105可包含系统主板及/或背板且可包含多个处理资源(例如，一或多个处理器、微处理器或某种其它类型的控制电路)。实施例不限于这些实例。
在各种实施例中，存储器装置120可为位向量运算装置(例如，存储器中处理(PIM)装置)。系统100可包含单独集成电路，或装置105及存储器装置120两者可位于相同集成电路上。系统100可为例如服务器系统及/或高性能计算(HPC)系统及/或其部分。尽管图1A及1B中所展示的实例说明具有冯·诺依曼架构的系统，但本发明的实施例可在可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)的非冯·诺依曼架构中实施。
为清楚起见，已简化系统100以集中于与本发明特别相关的特征。例如，存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪存储器阵列及/或NOR快闪存储器阵列。阵列130可包含布置成通过存取线(本文中可称为字线或选择线)耦合的行及通过感测线(本文中可称为数据线或数字线)耦合的列的存储器单元。尽管图1A中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含多个阵列130(例如，DRAM单元、NAND快闪单元等的多个库)。
存储器装置120包含地址电路142，地址电路142用来锁存通过I/O电路144经由总线156(例如，I/O总线)提供的地址信号。可通过高速接口(HSI)将状态及/或异常信息从存储器装置120上的存储器控制器140提供到通道控制器143，包含另一装置上的DTE161。HSI可包含带外总线157。地址信号通过地址电路142接收且由行解码器146及列解码器152解码以存取存储器阵列130。还可将地址信号提供到控制器140。通过使用感测电路150来感测数据线上的电压及/或电流变化，可从存储器阵列130读取数据。感测电路150可从存储器阵列130读取及锁存一页(例如，行)数据。I/O电路144可用于通过数据总线156与装置105进行双向数据通信。写入电路148用来将数据写入到存储器阵列130。
在图1A的实例性实施例中，装置105上的通道控制器143可包含数据变换引擎(DTE)161。然而，实施例不限于与通道控制器143相关联的DTE 161。例如，数据变换引擎161可包含呈固件(例如，微代码指令)及/或硬件(例如，晶体管电路及/或一或多个专用集成电路(ASIC))的形式的逻辑，所述逻辑经配置以变换(例如，重新布置)在存储器装置120与另一装置105之间传送的数据。在各种实施例中，数据变换引擎161可尤其包含转置引擎、地址定序引擎及/或数据重排引擎以变换在装置之间传送的数据。数据可直接在存储器装置120与另一装置105(例如，存储装置、网络装置等)之间传送，以减少或消除操作系统或用户制作数据的中间副本的需要。例如，存储器中处理(PIM)装置中的数据可作为“位向量”在PIM装置上操作且存储在PIM装置中。如本文中所使用，术语“位向量”希望意指存储器中的物理上连续的多个位，无论是在存储器单元阵列中(例如，在动态随机存取存储器(DRAM)阵列中)的行(例如，水平定向)还是列(例如，垂直定向)中物理上连续。位向量可包含数字元素，每一元素包括位向量中的多个位的部分。
在位向量运算装置中，位向量可与存储器库连续地水平(例如，呈行)或垂直地(例如，呈列呈)布置，这与可使跨多个存储器库的数据子集交错的其它存储器存储装置形成对照。在各种实施例中，本文中所描述的设备及方法可将数据从PIM动态随机存取存储器(DRAM)装置120流式传输到用于数据存储、联网、流式传输等的其它装置105，且反之亦然。为实现相同目的，由数据变换引擎161变换数据，因此数据呈准备存储在接收数据的装置中的布置(例如，顺序)。以这种方式，可减少DRAM的使用且改善系统性能。例如，无需将数据复制到操作系统的文件高速缓冲存储器(“文件缓冲器高速缓冲存储器”)或操作系统的网络高速缓冲存储器或从操作系统的文件高速缓冲存储器(“文件缓冲器高速缓冲存储器”)或操作系统的网络高速缓冲存储器复制数据。另外，数据的复制无需作为变换到或来自PIM存储器的数据(例如，垂直存储数据或水平存储数据)的中间步骤来进行。
在各种实施例中，数据变换引擎161可接收及操作指示符(例如，旗标)，所述指示符包含关于数据、发送数据的装置及接收数据的装置的信息。基于旗标中的信息，数据变换引擎161可将数据从允许数据存储在发送数据的装置中的顺序重排到将允许接收数据的装置存储数据的顺序。以这种方式，数据变换引擎161允许数据以不同数据格式在存储器装置之间直接传送，而不必存储数据的中间副本，例如在操作系统高速缓冲存储器中。在多个实施例中，存储器装置之间的直接数据传送可被实施为应用程序接口(API)。
存储器控制器140(例如，库控制逻辑及/或定序器)解码通过控制总线154从装置105提供的信号。这些信号可包含用来控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，存储器控制器140负责执行来自装置105的指令及定序对阵列130的存取。存储器控制器140可为状态机、定序器或某种其它类型的控制器。控制器140可根据本文中所描述的多个实施例控制在阵列(例如，存储器阵列130)中移位数据(例如，右移或左移)以及转置数据。
根据各种实施例，图1A中所展示的感测电路150的实例可包括多个感测放大器及多个对应计算组件，所述计算组件可用作累加器且可在本文中称为累加器并且可用来(例如，对与互补数据线相关联的数据)执行逻辑运算。
在多个实施例中，感测电路150可用来使用存储在阵列130中的数据作为输入来执行逻辑运算且将逻辑运算的结果存储回到阵列130，而无需经由感测线地址存取传送数据(例如，无需触发列解码信号)。因而，各种计算功能可使用感测电路150且在感测电路150内执行，而非(或关联于)由所述感测电路外部的处理资源(例如，由与主机、另一装置105、及/或位于控制器140上或存储器装置120上的其它地方的其它处理电路(例如ALU电路)相关联的处理资源)来执行。
在各种先前方法中，例如，与操作数相关联的数据将经由感测电路从存储器读取且经由I/O线(例如，经由本地I/O线及/或全局I/O线)提供到外部ALU电路。外部ALU电路可包含多个寄存器且将使用操作数来执行计算功能，且结果将经由I/O线传送回阵列。相反，在本发明的多个实施例中，感测电路150经配置以对存储在存储器阵列130中的数据执行逻辑运算且将结果存储回到存储器阵列130，而无需启用耦合到感测电路150的I/O线(例如，本地I/O线)。感测电路150可与阵列的存储器单元形成有节距。额外逻辑电路170可经耦合到感测电路150且可用来存储(例如，高速缓冲存储及/或缓冲)本文中所描述的运算的结果。
因而，在多个实施例中，阵列130及感测电路150外部的电路无需执行计算功能，因为感测电路150可在不使用外部处理资源的情况下执行适当逻辑运算以执行此类计算功能。因此，感测电路150可用来补充及/或至少在某种程度上替换此外部处理资源(或至少此外部处理资源的带宽消耗)。
然而，在多个实施例中，感测电路150可用来执行除由外部处理资源(例如，在主机或另一装置105上)执行的逻辑运算外的逻辑运算(例如，以执行指令)。例如，主机、另一装置105及/或感测电路150可限于仅执行某些逻辑运算及/或一定数目的逻辑运算。
启用I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于不启用I/O线。例如，在多个实施例中，感测电路(例如，150)可用来执行逻辑运算而无需启用阵列的列解码线；然而，可启用本地I/O线以便将结果传送到合适位置(例如，到外部寄存器)而非传送回到阵列130。
图1B是呈计算系统100的形式的另一设备的框图，计算系统100包含通过例如可能存在于分布式计算系统中的网络耦合到另一装置105的多个存储器装置120-1、...、120-N。例如，另一装置105可为主机服务器、网络装置、存储装置等。各种网络链路可将多个存储器装置120-1、...、120-N连接到装置105。例如，路由逻辑可包含用来在装置105与多个存储器装置120-1、...、120-N之间进行链接的纵横式开关逻辑。
在至少一个实施例中，通道控制器143可以集成方式呈模块118的形式耦合到多个存储器装置120-1、..、120-N(例如，与多个存储器装置120-1、...、120-N形成在相同芯片上)。在替代实施例中，通道控制器143可与装置105集成，如由虚线111所说明(例如，形成在与多个存储器装置120-1、...、120-N分离的芯片上)。
在一些实施例中，通道控制器143可经由如图1A中所描述的控制总线154耦合到多个存储器装置120-1、...、120-N中的每一者，控制总线154又可经耦合到装置105。通道控制器143还可经由如图1A中所描述的控制总线156耦合到多个存储器装置120-1、...、120-N中的每一者，控制总线156又可经耦合到装置105。另外，通道控制器143可经由与高速接口(HSI)141相关联的带外(OOB)总线157耦合到多个存储器装置120-1、...、120-N中的每一者，高速接口(HSI)141经配置以向通道控制器143报告状态、异常及其它信息(例如，数据)，以与装置105进行交换。
在图1B的实例性实施例中，在模块118上展示通道控制器143、数据变换引擎(DTE)及缓冲器171。根据实施例，数据变换引擎161用来变换在多个存储器装置120-1、.....、120-N与另一装置105之间传送的数据。
如图1B中所展示，通道控制器143及DTE 161可经耦合到高速接口(HSI)141，高速接口(HSI)141与多个存储器装置120-1、...、120-N中的每一者中的库仲裁器145相关联。在图1B的实例中，多个存储器装置120-1、...、120-N中的每一者可包含库仲裁器145，库仲裁器145用来定序多个库(例如，库零(0)121-0、库一(1)121-1、...、库六(6)121-6、库七(7)121-7等)的控制及数据。多个库121-0到121-7(通常称为库121)中的每一者可包含存储器控制器140及其它组件，包含存储器单元阵列130及感测电路150、外围逻辑170等，如结合图1A所描述。多个存储器装置120-1、…、120-N中的多个库121中的每一者可包含如结合图1A所描述的电路。
在各种实施例中，通道控制器143可包含用来存储程序指令的一或多个本地缓冲器171，且可包含用来在每一相应库阵列中分配多个位置(例如，子阵列)以存储与多个存储器装置120-1、...、120-N中的每一者的操作相关联的各个库的库命令、参数及/或数据的逻辑。通道控制器143可将命令分派给多个存储器装置120-1、...、120-N以将程序指令及/或数据存储在存储器装置的给定库内。
如在图1A中，与给定存储器装置120-1、...、120-N中的任何特定库121相关联的控制器140(例如，库控制逻辑及/或定序器)可解码通过控制总线154从主机或另一装置105提供的信号。这些信号可包含用来控制对存储器阵列130执行的操作的芯片启用信号、写入启用信号及地址锁存信号，所述操作包含数据读取、数据写入及数据擦除操作。在各种实施例中，控制器140可负责执行来自主机或另一装置105的指令。根据实施例，控制器140可为状态机、定序器或某种其它类型的控制器。因而，控制器140可控制阵列(例如，存储器阵列130)中的移位数据(例如，右移或左移)，及/或存储器中处理(PIM)装置120上的定序逻辑布尔运算。
图2是可由例如图1A及1B中所展示的数据变换引擎(DTE)接收及操作的指示符280(例如，旗标)的框图。如上所述，指示符280(例如，旗标)可为呈设置为特定状态且包含在数据包的特定部分(例如，字段)内的一或多个位的形式的信息。根据本发明的多个实施例，指示符280中包含的信息可包含装置信息282、数据形状信息284、数据大小信息286及装置源/目的地流信息288。例如，指示符280中的信息可包含与数据包一起在PIM存储器装置(例如，120)与另一存储器、网络、存储装置及/或主机装置(例如，105)之间传送的旗标，如图1A及1B中所展示。
在各种实施例中，装置信息282可识别位向量运算装置(例如，PIM装置)及/或其它装置(例如，发送及/或接收装置)的类型及特性。形状信息284可识别给定装置(例如，PIM装置)如何存储数据。例如，PIM装置可将数据存储在水平位向量、垂直位向量、对角线位向量及/或这些向量的组合中。因此，如本文中所使用，位向量的“形状”希望意指表示相对于PIM装置中位向量存储的垂直及/或水平定向的范围的信息。大小信息286可识别位长度。例如，大小信息286可为PIM装置中的一或多个位向量的连续位数目，例如，在位向量中存储多少位。流信息288可识别指示哪一数据从装置(例如，从存储器、网络、主机等)传送到PIM装置或反之亦然的方向。因此，根据实施例，指示符280可由DTE的逻辑来操作，以在存储装置、网络、主机或其它存储器装置等与PIM装置之间的数据传送中布置数据。例如，数据变换引擎可使用指示符280中的信息来变换来自存储装置、网络或其它连接装置的数据以存储在PIM装置中。
在操作的一些实施例中，本文中所描述的设备及方法可涉及指定数据的“形状”，例如位向量形状，因为其将存储在PIM装置中。例如，用户可指定指示数据垂直存储在PIMDRAM装置的每列的一定数目的连续位中的“形状”。实施例不限于这个实例。这个规范可通过提供明确定义的数据组织来帮助用户存取PIM DRAM中的数据。另外，此指定形状可由与DTE相关联的另一装置(例如，105)用来从PIM DRAM接收数据且识别数据在PIM DRAM中的定向。例如，使用本文中所描述的设备及方法可允许数据经由网络连接直接传送到具有水平或垂直布置存储的PIM装置或从具有水平或垂直布置存储的PIM装置直接传送。
根据各种实施例，本文中所描述的设备及方法可经暴露以经由共享程序库(例如，动态加载内核模块(DLKM)等)将软件(例如，机器/计算机可执行指令)用作应用程序接口(API)。应注意，如本文中所使用，术语“引擎”希望意指硬件及/或软件，但至少是呈实施为晶体管电路及/或一或多个专用集成电路(ASIC)的逻辑的形式的硬件。如本文所使用的术语“模块”希望意指软件及/或硬件，且至少是可由处理资源执行的机器/计算机可执行指令的形式的软件。
在一或多个实施例中，API可允许用户及/或系统从另一装置105(例如，存储装置、网络装置等))检索数据及/或发送数据到另一装置105(直接从PIM装置(例如，120)进行)。例如，用户可向各种输入/输出(I/O)接口(例如Linux open()及fcntl())指定指示符280，例如一或多个旗标。后续I/O操作(例如read()或write())将直接从装置105存取数据且将数据分配在用户指定的PIM装置120中。有利地，以这种方式，本文中所描述的设备及方法可允许绕过操作系统的文件系统缓冲器高速缓冲存储器且可有利地避免存储器间复制。
在实例性实施方案中，可通过以下API结构将设备及方法暴露给软件。一个实例可使用特定指示符280，例如由DLKM启用或以其它方式与Linux open()或fcntl()系统调用相关联的旗标。另一实例可使用提供为共享或存档软件程序库的API。在这个实例中，API可接受与由PIM DRAM使用的存储装置相关联的形状指示，例如定义。API另外可在指示符280中接受关于装置信息282、大小信息286及流信息288的信息，如本文中所描述。又一实例可使用上述信息与经分配以在PIM装置存储(例如，垂直及/或水平)中接受存储器的缓冲器的组合。
作为实例且非限制，结合本文中所描述的设备及方法使用的API可包含mcs_fread(pim_vert*ptr、pim_shape*shape、size_t、nelements、pim_file*stream)。在这个实例中，“ptr”可表示PIM装置120中的PIM存储器存储地址，例如垂直对齐。“Shape”可为关于存储在PIM装置中的数据的垂直及/或水平定向的范围的信息，例如对所传送位向量元素的定义。此外，“nelements”可表示将传送的元素的数目，其中大小信息另外包含在“shape”信息中。最后，在这个实例中，“stream”可为关于其中数据经传送到或从中传送数据的装置类型及/或特性的信息。然而，实施例不限于这个实例。
图3A是说明根据本发明的多个实施例的能够实施多个逻辑运算的感测电路的示意图。图3A说明耦合到相应互补感测线对305-1及305-2的多个感测放大器306以及经由通过门307-1及307-2耦合到感测放大器306的多个对应计算组件331。例如，图3A中所展示的感测放大器306及计算组件331可对应于图1中所展示的感测电路150。图3A中所展示的感测电路包含可如下文进一步描述那样操作的逻辑运算选择逻辑313。
尽管未展示，但存储器单元经耦合到互补感测线对305-1及305-2(例如，列)。存储器单元可为例如各自包括存储元件(例如，电容器)及存取装置(例如，晶体管)的1T1C DRAM单元。例如，存储器单元可包括晶体管及电容器。在多个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储在单元中的数据破坏数据使得在读取之后刷新最初存储在单元中的数据)。存储器阵列的单元可经布置成通过字线耦合的行及通过互补数据线对DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(N+1)/DIGIT(N+1)_耦合的列。对应于每一互补数据线对的个别数据线也可分别称为数据线305-1(D)及305-2(D_)。尽管在图3A中仅展示三对互补数据线(例如，三列)，但本发明的实施例不限于此，且存储器单元阵列可包含额外存储器单元及/或数据线列(例如，4,096、8,192、16,384等)。
存储器单元可经耦合到不同数据线及/或字线。例如，存储器单元的存取晶体管的第一源极/漏极区可经耦合到数据线305-1(D)，存储器单元的存取晶体管的第二源极/漏极区可经耦合到存储器单元的电容器，且存储器单元的存取晶体管的栅极可经耦合到存储器阵列的字线。
如图3A中所展示，感测电路可包含感测放大器306、计算组件331及对应于相应存储器单元列(例如，经耦合到相应互补数据线对)的逻辑运算选择逻辑313。感测放大器306可包括例如交叉耦合锁存器，其在本文中可称为主锁存器。例如，感测放大器306可如关于图3B所描述那样配置。
在图3A中所说明的实例中，对应于计算组件331的电路经配置为可加载移位寄存器。例如，每一计算组件331包括：锁存器，其可在本文中称为辅助锁存器；及额外数目的晶体管，其可操作以向右及/或向左(例如，向相邻计算组件331的锁存器)传送(例如，移位)数据值。如本文中进一步描述，在多个实施例中，计算组件331的锁存器可用作累加器。因而，计算组件331可操作为及/或可在本文中称为累加器。
通过门307-1及307-2的栅极可受逻辑运算选择逻辑信号Pass控制。例如，逻辑运算选择逻辑313的输出可经耦合到通过门307-1及307-2的栅极，如图3A中所展示。
图3A中所展示的感测电路还展示耦合到多个逻辑选择控制输入控制线的逻辑运算选择逻辑313，所述逻辑选择控制输入控制线包含ISO、TF、TT、FT及FF。当经由ISO控制信号被断言而启用隔离晶体管(例如，350-1及350-2)时，从逻辑选择控制输入控制线上的逻辑选择控制信号的条件以及互补感测线对305-1及305-2上存在的数据值确定从多个逻辑运算选择逻辑运算。
根据各种实施例，逻辑运算选择逻辑313可包含四个逻辑选择晶体管：逻辑选择晶体管362，其经耦合在交换晶体管342的栅极与TF信号控制线之间；逻辑选择晶体管352，其经耦合在通过门307-1及307-2的栅极与TT信号控制线之间；逻辑选择晶体管354，其经耦合在通过门307-1及307-2的栅极与FT信号控制线之间；及逻辑选择晶体管364，其经耦合在交换晶体管342的栅极与FF信号控制线之间。逻辑选择晶体管362及352的栅极通过隔离晶体管350-1(具有耦合到ISO信号控制线的栅极)耦合到真感测线。逻辑选择晶体管364及354的栅极通过隔离晶体管350-2(也具有耦合到ISO信号控制线的栅极)耦合到互补感测线。
互补感测线对305-1及305-2上存在的数据值可经由通过门307-1及307-2加载到计算组件331中。当通过门307-1及307-2开启时，互补传感线对305-1及305-2上的数据值经传递到计算组件331且由此经加载到可加载移位寄存器中。当启用(例如，触发)感测放大器时，互补感测线对305-1及305-2上的数据值可为存储在感测放大器306中的数据值。激活逻辑运算选择逻辑信号Pass以开启(例如，接通)通过门307-1及307-2。
ISO、TF、TT、FT及FF控制信号可操作以基于感测放大器306中的数据值(“B”)及计算组件331中的数据值(“A”)(例如，如本文中所使用，存储在感测放大器的锁存器中的数据值称为“B”数据值，且存储在计算组件的锁存器中的数据值称为“A”数据值)来选择要实施的逻辑运算。特定来说，ISO、TF、TT、FT及FF控制信号经配置以独立于互补感测线对305-1及305-2上存在的数据值来选择要实施的逻辑运算(例如，功能)(尽管所实施逻辑运算的结果可取决于互补传感线对305-1及305-2上存在的数据值)。即，由于互补传感线对305-1及305-2上存在的数据值未被传递通过逻辑以操作通过门307-1及307-2的栅极，所以ISO、TF、TT、FT及FF控制信号直接选择要实施的逻辑运算。
另外，图3A展示交换晶体管342，其经配置以在感测放大器306与计算组件331之间交换互补感测线对305-1及305-2的定向。例如，当交换晶体管342开启(例如，接通)时，交换晶体管342的感测放大器306侧上的互补感测线对305-1及305-2上的数据值相对地耦合到交换晶体管342的计算组件331侧上的互补感测线对305-1及305-2，且由此以互补方式加载到计算组件331的可加载移位寄存器中。
作为实例，当激活ISO控制信号线且激活TT控制信号(例如，高)(其中真感测线上的数据值是“1”)或激活FT控制信号(例如，高)(其中互补感测线上的数据值是“1”)时，可激活逻辑运算选择逻辑信号Pass(例如，高)以开启(例如，接通)通过门307-1及307-2。
真感测线上的数据值是“1”开启逻辑选择晶体管352及362。互补感测线上的数据值是“1”开启逻辑选择晶体管354及364。如果ISO控制信号或相应TT/FT控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极所耦合到的感测线)上的数据值非高，那么特定逻辑选择晶体管将不开启通过门307-1及307-2。
当激活ISO控制信号线且激活TT控制信号(例如，高)(其中真感测线上的数据值是“1”)或激活FT控制信号(例如，高)(其中互补感测线上的数据值是“1”)时，可激活逻辑运算选择逻辑信号Pass*(例如，高)以开启(例如，接通)交换晶体管342。如果相应控制信号或对应感测线(例如，特定逻辑选择晶体管的栅极所耦合到的感测线)上的数据值非高，那么特定逻辑选择晶体管将不开启交换晶体管342。
图3A中所说明的感测电路经配置以直接从四个逻辑选择控制信号选择要实施的多个逻辑运算中的一者(例如，逻辑运算选择不取决于互补感测线对上存在的数据值)。逻辑选择控制信号的一些组合可引起通过门307-1及307-2以及交换晶体管342同时开启(例如，导通)，这使互补感测线对305-1及305-2短接在一起。尽管图3A中未展示，但每一存储器单元列可经耦合到列解码线，所述列解码线可经激活以经由本地I/O线将数据值从对应感测放大器306及/或计算组件331传送到阵列外部的控制组件，例如外部处理资源(例如，主机处理器及/或其它功能单元电路)。列解码线可经耦合到列解码器。然而，如本文中所描述，在多个实施例中，无需经由此类I/O线传送数据以执行根据本发明的实施例的逻辑运算。例如，在多个实施例中，移位电路可结合感测放大器306及计算组件331操作以执行逻辑运算，而无需将数据传送到阵列外部的控制组件。如本文中所使用，传送数据(其也可称为移动数据)是包含性术语，其可包含例如将数据从源位置复制到目的地位置及/或将数据从源位置移动到目的地位置，而无需在源位置处维持数据的副本。
如上所述，计算组件331可包括可加载移位寄存器。在这个实例中，每一计算组件331经耦合到对应互补数据线对305-1/305-2，其中节点ST2经耦合到传达“真”数据值的特定数据线(例如，DIGIT(n))且节点SF2经耦合到传达互补数据值(例如，“假”数据值)的对应互补数据线(例如，DIGIT(n)_)。
在这个实例中，可加载移位寄存器包括：特定计算组件331的第一右移晶体管381，其具有耦合到第一右移控制线382(例如，相位1R)的栅极；及特定计算组件331的第二右移晶体管386，其具有耦合到第二右移控制线383(例如，相位2R)的栅极。特定控制组件的节点ST2经耦合到第一反相器387的输入，第一反相器387的输出(例如，节点SF1)经耦合到晶体管386的第一源极/漏极区。晶体管386的第二源极/漏极区经耦合到第二反相器388的输出(例如，节点SF2)。反相器388的输出(例如，节点ST1)经耦合到晶体管381的第一源极/漏极区，且特定计算组件331的晶体管381的第二源极/漏极区经耦合到相邻计算组件331的第一反相器387的输入(例如，节点ST2)。图3A中所展示的可加载移位寄存器包含耦合在特定计算组件的节点SF2与相邻计算组件331的节点SF1之间的第一左移晶体管389。图3A中所展示的可加载移位寄存器还包含特定计算组件331的第二左移晶体管390，第二左移晶体管390具有耦合到节点ST2的第一源极/漏极区及耦合到节点ST1的第二源极/漏极区。第一左移晶体管389的栅极经耦合到第一左移控制线391(例如，相位1L)，且第二左移晶体管390的栅极经耦合到第二左移控制线492(例如，相位2L)。
在操作中，可将互补数据线对(例如，305-1/305-2)上的数据值加载到对应计算组件331中(例如，通过操作如上文所描述的逻辑运算选择逻辑)。作为实例，数据值可经由使用存储在对应感测放大器306中数据值覆写当前存储在计算组件331中的数据值来加载到计算组件331中。替代地，数据值可通过撤销激活控制线382、383、391及392加载到计算组件331中。
一旦数据值经加载到计算组件331中，便通过第一反相器387将“真”数据值与互补数据值分离。向右(例如，向相邻计算组件331)移位数据可例如经由相位1R及相位2R控制信号是彼此是异相地变高的周期性信号(例如，非重叠交替方波异相180)交替第一右移晶体管381及第二右移晶体管386的操作。可接通晶体管390以锁存所移位数据值。
图3A中所展示的经由移位寄存器向左移位数据的实例可包含操作控制信号391及392以通过晶体管389及390将数据值向左移动一个控制组件。来自节点ST2的数据通过反相器387反转到节点SF1。控制信号391的激活引起来自节点SF1的数据通过晶体管389向左移动到左相邻计算组件331的节点SF2。来自节点SF2的数据通过反相器388反转到节点ST1。控制信号392的后续激活引起来自节点ST1的数据通过晶体管390向左移动到节点ST2，这通过一个计算组件331完成左移。通过重复左移序列多次，数据可向左“冒泡”。通过维持控制信号392被激活，可锁存数据值(且防止进一步移位)。
本发明的实施例不限于关联计算组件331所描述的移位能力。例如，多个实施例包含除关联可加载移位电路所描述的移位电路外及/或代替关联可加载移位电路所描述的移位电路的移位电路。
图3A中的感测电路可在若干模式下操作以执行逻辑运算，包含其中逻辑运算的结果最初存储在感测放大器306中的第一模式及其中逻辑运算的结果最初存储在计算组件331中的第二模式。另外，关于第一操作模式，感测电路可在预感测模式(例如，在逻辑运算控制信号起作用之前触发感测放大器)及后感测模式(例如，在逻辑运算控制信号起作用之后触发感测放大器)两者下操作，其中逻辑运算的结果最初存储在感测放大器306中。
在多个实例中，感测放大器306及计算组件331可处于与第一模式及第二模式相关联的两种状态中的至少一者。如本文中所使用，感测放大器306及/或计算组件331的状态描述感测放大器306及/或计算组件331之间的数据传送。感测放大器306及计算组件331的状态也可被描述为感测组件的状态。感测组件的状态可基于感测放大器306是处于平衡状态还是存储数据值(例如，逻辑“0”或逻辑“1”)。即，感测放大器可经配置以处于初始状态，其中初始状态是平衡状态及数据存储状态中的一者。平衡状态包含感测放大器306处于平衡状态。数据存储状态包含感测放大器306存储数据值。如本文中所使用，数据值可称为位及/或数字值。响应于启用通过门(例如，经由在本文中称为逻辑运算选择逻辑的TF 362、TT352、FT 354及/或FF 364控制信号激活PASS及/或PASS*控制信号)且感测放大器306处于平衡状态，可将数据从计算组件331传送到感测放大器306。响应于启用通过门(例如，经由在本文中称为逻辑运算选择逻辑的TF 362、TT 352、FT 354及/或FF 364控制信号激活PASS及/或PASS*控制信号)且感测放大器306处于数据存储状态，可将数据从感测放大器306传送到计算组件331。感测放大器306与计算组件331之间的数据传送方向由在激活PASS及/或PASS*控制信号之前感测放大器306是处于平衡状态还是存储数据值及由经由逻辑运算选择逻辑(例如，TF 362、TT 352、FT 354及FF 364控制信号)选择的特定运算来确定。
例如，如果平衡感测放大器306且激活PASS及/或PASS*控制信号以在感测放大器306与计算组件331之间提供传导路径(例如，电连续性)，那么可将存储在计算组件331中的数据值从计算组件331传送到感测放大器306。
如果感测放大器306经配置以存储第一位(例如，第一数据值)且激活PASS及/或PASS*控制信号以在感测放大器306与计算组件331之间提供传导路径，接着可由第一位替换在激活PASS及/或PASS*控制信号之前存储在计算组件331中的第二位(例如，第二数据值)，且感测放大器306保留第一位。此外，可使用逻辑运算选择逻辑、使用第一位及第二位来执行多个运算，且可将运算的结果存储在计算组件331中。
使用平衡信号来引导感测放大器306与计算组件331之间的数据传送可提供在非平衡感测放大器中选择性地执行运算而不在平衡的感测放大器中执行所述运算的能力。即，可在多个感测组件中激活PASS及/或PASS*控制信号，以在第一组多个平衡感测放大器与第一组多个计算组件之间移动数据。还可激活PASS及/或PASS*控制信号以在第二组多个感测放大器与第二组多个非平衡组件组件之间移动数据，以在第二组感测组件中选择性地执行运算，而不在第一组感测组件上执行所述运算。
图3B说明根据本发明的多个实施例的感测电路的部分的示意图。根据各种实施例，感测放大器306可包括交叉耦合锁存器。然而，感测放大器306的实施例不限于交叉耦合锁存器。作为实例，图3B中的感测放大器306可为电流模式感测放大器及/或单端感测放大器(例如，耦合到一条数据线的感测放大器)。而且，本发明的实施例不限于折叠数据线架构。
在多个实施例中，感测放大器(例如，306)可包含与对应计算组件331的晶体管及/或其所耦合的阵列(例如，图3A中所展示的330)的存储器单元形成有节距的多个晶体管，其可符合特定特征大小(例如，4F2、6F2等)。感测放大器306包含锁存器315，锁存器315包含耦合到互补数据线对D 305-1及D_305-2的四个晶体管。锁存器315可为交叉耦合锁存器。即，晶体管对(例如n沟道晶体管(例如，NMOS晶体管)327-1及327-2)的栅极与另一晶体管对(例如p沟道晶体管(例如，PMOS晶体管)329-1及329-2)的栅极交叉耦合。如本文进一步描述，包括晶体管327-1、327-2、329-1及329-2的锁存器315可称为主锁存器。然而，实施例不限于这个实例。
可将相应数据线D及D_上的电压或电流提供到交叉耦合锁存器315的相应锁存器输入333-1及333-2(例如，主锁存器的输入)。在这个实例中，锁存器输入333-1经耦合到晶体管327-1及329-1的第一源极/漏极区以及晶体管327-2及329-2的栅极。类似地，锁存器输入333-2可经耦合到晶体管327-2及329-2的第一源极/漏极区以及晶体管327-1及329-1的栅极。计算组件331(其本文中可称为累加器)可如所展示那样耦合到交叉耦合锁存器315的锁存器输入333-1及333-2；然而，实施例不限于图3B中所展示的实例。
在这个实例中，晶体管327-1及327-2的第二源极/漏极区共同耦合到RnIF 328。晶体管329-1及329-2的第二源极/漏极区共同耦合到ACT信号365。ACT信号365可为电源电压(例如，VDD)，且RnIF信号可为参考电压(例如，接地)。激活信号328及365启用交叉耦合锁存器315。
所启用交叉耦合锁存器315操作以放大锁存器输入333-1(例如，第一共同节点)与锁存器输入333-2(例如，第二共同节点)之间的差分电压，使得将锁存器输入333-1被驱动到ACT信号电压及RnIF信号电压中的一者(例如，到VDD及接地中的一者)，且将锁存器输入333-2驱动到ACT信号电压及RnIF信号电压中的另一者。
感测放大器306还可包含经配置以平衡数据线D及D_的电路(例如，与使感测放大器准备好进行感测操作的相关联)。在这个实例中，平衡电路包括晶体管324，晶体管324具有耦合到晶体管325-1的第一源极/漏极区及数据线D 305-1的第一源极/漏极区。晶体管324的第二源极/漏极区可经耦合到晶体管325-2的第一源极/漏极区及数据线D_305-2。晶体管324的栅极可经耦合到晶体管325-1及325-2的栅极。
晶体管325-1及325-2的第二源极/漏极区经耦合到平衡电压338(例如，VDD/2)，其可等于VDD/2，其中VDD是与阵列相关联的电源电压。晶体管324、325-1及325-2的栅极可经耦合到控制信号326(EQ)。因而，激活EQ启用晶体管324、325-1及325-2，这将数据线D有效地短接到数据线D_使得数据线D及D_平衡到平衡电压VDD/2。根据本发明的多个实施例，可使用感测放大器306及计算组件331来执行多个逻辑运算，且可将结果存储在感测放大器及/或计算组件中。
图3A中的感测电路350-2可在若干模式下操作以执行逻辑运算，包含其中逻辑运算的结果最初存储在感测放大器306中的第一模式及其中逻辑运算的结果最初存储在计算组件331中的第二模式。另外，关于第一操作模式，感测电路350-2可在预感测模式(例如，在逻辑运算控制信号起作用之前触发感测放大器)及后感测模式(例如，在逻辑运算控制信号起作用之后触发感测放大器)两者下操作，其中逻辑运算的结果最初存储在感测放大器306中。
如下文进一步描述，感测放大器306可结合计算组件331操作以使用来自阵列的数据作为输入而执行各种逻辑运算。在多个实施例中，可将逻辑运算的结果存储回到阵列而无需经由数据线地址存取传送数据(例如，而无需触发列解码信号使得数据经由本地I/O线传送到阵列及感测电路外部的电路)。因而，本发明的多个实施例可实现使用比各种先前方法更少的功率来执行各种运算(例如，逻辑运算、数学运算等)。另外，由于多个实施例消除跨I/O线传送数据以便执行运算(例如，在存储器与离散处理器之间)的需要，所以与先前方法相比，多个实施例可实现增加的并行处理能力。
图4说明根据本发明的多个实施例的存储器阵列430的部分的示意图。阵列430包含耦合到存取线行404-0、...、404-R及感测线列405-0、405-1、405-2、405-3、405-4、405-5、405-6、405-7、......、405-S的存储器单元(通常称为存储器单元403且更具体来说称为403-0到403-J)。存储器阵列430不限于特定数目的存取线及/或感测线，且术语“行”及“列”的使用不意指存取线及/或感测线的特定物理结构及/或定向。尽管未描绘，但每一存储器单元列可与对应互补感测线对(例如，图2A中的互补感测线205-1及205-2)相关联。
每一存储器单元列可经耦合到感测电路(例如，图1中所展示的感测电路150)。在这个实例中，感测电路包括耦合到相应感测线405-0、405-1、405-2、405-3、405-4、405-5、405-6、405-7、......、405-S的多个感测放大器406-0、406-1、406-2、406-3、406-4、406-5、406-6、406-7、...、406-U(通常称为感测放大器406)。感测放大器406经由存取装置(例如，晶体管)408-0、408-1、408-2、408-3、408-4、408-5、408-6、408-7、......、408-V耦合到输入/输出(I/O)线434(例如，本地I/O线)。在这个实例中，感测电路还包括耦合到相应感测线的多个计算组件431-0、431-1、431-2、431-3、431-4、431-5、431-6、431-7、......、431-X(通常称为计算组件431)。列解码线410-1到410-W分别耦合到晶体管408-1到408-V的栅极，且可选择性地经激活以将由相应感测放大器406-0到406-U感测及/或存储在相应计算组件431-0至431-X中的数据传送到二级感测放大器412。在多个实施例中，计算组件431可与其对应列的存储器单元及/或对应感测放大器406形成有节距。以这种方式，在包括16K列的阵列中，16K垂直存储数据元素可由对应16K 1位处理器并行处理。即，每一列可并行处理1位信息。
存储器单元403可存储多个位向量。例如，耦合到特定感测线405的存储器单元403可存储垂直位向量及/或水平位向量。例如，在图4中，耦合到感测线405-0且耦合到存取线404-0到404-R的存储器单元可存储具有R+1位的垂直位向量。而且，在图4中，耦合到存取线404-0及感测线405-0到405-S的存储器单元可存储具有S＝1位的水平位向量。图4中的存储器单元403还可以多种配置存储位向量，例如垂直、水平、对角线及/或垂直、水平及/或对角线的组合(例如，位向量包含垂直、水平及/或对角线部分)。其中位向量经存储在存储器单元中的配置(例如，垂直、水平、对角线及/或垂直、水平及/或对角线的组合)可为数据形状。当将数据传送到存储器单元403及/或从存储器单元403传送数据时，可通过数据所包含的旗标识别数据形状。
尽管本文中已说明及描述具体实施例，但所属领域的一般技术人员将明白，经计算以达成相同结果的布置可替代所展示的具体实施例。本发明希望涵盖本发明的一或多个实施例的调适或变动。应理解，上文描述是以说明性而非限制性方式进行。在阅读上文描述后，上述实施例及本文中未具体描述的其它实施例的组合对于所属领域的技术人员来说将显而易见。本发明的一或多个实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书连同本权利要求书所赋予的等效物的全部范围来确定本发明的一或多个实施例的范围。
在前述具体实施方式中，出于简化本发明的目的，将一些特征一起分组在单个实施例中。本发明方法不应被解释为反映希望本发明所揭示的实施例必须使用比每一权利要求中明确列举更多的特征。相反，如所附权利要求书所反映，发明标的物在于少于单个所揭示实施例的所有特征。因此，所附权利要求书在此并入具体实施方式中，其中每一权利要求自身作为单独实施例。

Claims (26)

1.一种方法，其包括：
在第一装置与第二装置之间传送数据，其中所述第一装置是位向量运算装置；及
当在所述第二装置与第一存储器装置之间传送所述数据时，使用数据变换引擎DTE通过重新布置所述数据来变换所述数据，以使所述数据能够存储在所述第一装置上。
2.根据权利要求1所述的方法，其中在所述第一装置与所述第二装置之间传送数据包括将数据从存储装置传送到存储器中处理PIM装置。
3.根据权利要求1所述的方法，其中在所述第一装置与所述第二装置之间传送数据包括将数据从网络装置传送到存储器中处理PIM装置。
4.根据权利要求1所述的方法，其中经由DTE变换所述数据包括当将所述数据从所述第一装置传送到所述第二装置时，重新布置所述数据以使所述数据能够存储在所述第二装置上。
5.根据权利要求1所述的方法，其中所述方法包含提供识别所述第一装置的类型及所述第二装置的类型的信息。
6.根据权利要求5所述的方法，其中：
经由所述DTE变换所述数据包括当将数据从所述第一装置传送到所述第二装置时，使用识别所述第一装置的所述类型及所述第二存储器装置的所述类型的所述信息来重新布置所述数据的位以存储在所述第二装置中。
7.根据权利要求5所述的方法，其中经由所述DTE变换所述数据包含当将数据从所述第二存储器装置传送到所述第一装置时，使用识别所述第一装置的所述类型及所述第二装置的所述类型的所述信息来重新布置所述数据的位以存储在所述第一装置中。
8.根据权利要求1到5中任一权利要求所述的方法，其中传送所述数据包括绕过操作系统高速缓冲存储器。
9.根据权利要求1到5中任一权利要求所述的方法，其中传送数据包括当变换所述数据时绕过存储所述数据的副本。
10.一种方法，其包括：
将数据从网络中的装置接收到数据变换引擎DTE；及
使用所述DTE通过重新布置所述所接收数据的位来变换所述所接收数据以存储在位向量运算装置上。
11.根据权利要求10所述的方法，其中变换所述所接收数据包含重新布置所述数据的位以垂直存储在所述位向量运算装置中。
12.根据权利要求10所述的方法，其中变换所述所接收数据包含重新布置数据的位以水平存储在所述位向量运算装置中。
13.根据权利要求10所述的方法，其中所述方法包含使用所述DTE及与所述所接收数据相关联的指示符来识别大小信息、形状信息、源装置信息及目的地装置信息。
14.根据权利要求10到13中任一权利要求所述的方法，其中所述方法包含当变换所述数据时，将所述经变换的所接收数据的部分存储在所述位向量运算装置中的多个缓冲器中。
15.根据权利要求10到13中任一权利要求所述的方法，其中将所述数据接收到所述DTE包括与所述数据一起接收一或多个旗标以将所述数据传送到所述位向量运算装置。
16.根据权利要求10到13中任一权利要求所述的方法，其中将所述数据接收到所述DTE包括从存储装置接收所述数据。
17.根据权利要求16所述的方法，其中接收所述数据且变换所述所接收数据包括绕过操作系统高速缓冲存储器以将所述数据传送到所述位向量运算装置。
18.一种方法，其包括：
将数据从位向量运算装置发送到装置；且
其中发送所述数据包括使用数据变换引擎DTE通过重新布置所述数据的位来变换所述数据以存储在所述装置上。
19.根据权利要求19所述的方法，其中发送所述数据包括包含一或多个位作为所述数据的指示符以识别目的地装置类型。
20.根据权利要求19所述的方法，其中变换所述数据包含基于所述指示符重排所述数据以存储在所述装置上。
21.根据权利要求18所述的方法，其中所述方法包括在不使用操作系统高速缓冲存储器的情况下将数据从所述PIM装置发送到网络装置。
22.根据权利要求19所述的方法，其中所述方法包括使用所述指示符提供指定所述PIM装置中的所述数据的大小及形状的信息。
23.一种设备，其包括：
存储器单元阵列；及
数据变换引擎DTE，其经耦合到所述阵列，其中所述DTE经配置以变换在所述存储器单元阵列与装置之间传送的数据。
24.根据权利要求23所述的设备，其中所述DTE包括操作为转置引擎以用于存储器中处理PIM装置中的位向量存储的逻辑。
25.根据权利要求23所述的设备，其中所述DTE包括操作为地址定序引擎以用于存储器中处理PIM装置中的位向量存储的逻辑。
26.根据权利要求23到25中任一权利要求所述的设备，其中所述DTE经暴露以经由共享动态加载内核模块将软件用作应用程序接口API。
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