JP2817836B2 - 半導体メモリ装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にダイナミックRAM(ランダムアクセスメモ
リ)に関する。
関し、特にダイナミックRAM(ランダムアクセスメモ
リ)に関する。
【0002】
【従来の技術】半導体メモリ装置のうちランダムアクセ
スが可能なダイナミックメモリ(「DRAM」という)
は、メモリセルのキャパシタに信号電荷を蓄えることに
よってデータを保持するメモリである。メモリセルのキ
ャパシタに蓄えられたデータは、センスアンプ回路によ
り増幅されデータ線に出力される。
スが可能なダイナミックメモリ(「DRAM」という)
は、メモリセルのキャパシタに信号電荷を蓄えることに
よってデータを保持するメモリである。メモリセルのキ
ャパシタに蓄えられたデータは、センスアンプ回路によ
り増幅されデータ線に出力される。
【0003】そして、データ線にデータを転送する手段
として、センスアンプ回路で増幅されたデータ電位をト
ランジスタのゲート部に入力し、トランジスタの駆動能
力差を利用してデータ転送を行う、ダイレクトセンス方
式と呼ばれる方式が広く知られている。
として、センスアンプ回路で増幅されたデータ電位をト
ランジスタのゲート部に入力し、トランジスタの駆動能
力差を利用してデータ転送を行う、ダイレクトセンス方
式と呼ばれる方式が広く知られている。
【0004】従来の半導体メモリ装置の一例として、図
5(A)に、半導体メモリ装置の回路構成を示し、図6
に、その出力波形図を示す。
5(A)に、半導体メモリ装置の回路構成を示し、図6
に、その出力波形図を示す。
【0005】図5(A)の回路では、センスアンプ1個
に対しデータ転送回路が1個配置されている。図5
(A)において、DL、DL ̄はデジット線、WLはワ
ード線、MC2はメモリセル、SAはセンスアンプ、Q
n9〜Qn16はnチャネルMOSトランジスタ、WS
は書き込み制御線、RO、RO ̄は読み出し用データ
線、WI、WI ̄は書き込み用データ線、YDECはカ
ラムデコーダ、YSWはカラム選択信号線を示してい
る。なお、信号名における記号 ̄は該信号の反転(相
補)信号を意味する。
に対しデータ転送回路が1個配置されている。図5
(A)において、DL、DL ̄はデジット線、WLはワ
ード線、MC2はメモリセル、SAはセンスアンプ、Q
n9〜Qn16はnチャネルMOSトランジスタ、WS
は書き込み制御線、RO、RO ̄は読み出し用データ
線、WI、WI ̄は書き込み用データ線、YDECはカ
ラムデコーダ、YSWはカラム選択信号線を示してい
る。なお、信号名における記号 ̄は該信号の反転(相
補)信号を意味する。
【0006】以下、図6の出力波形図を参照して、図5
(A)に示した回路の動作の説明を行う。
(A)に示した回路の動作の説明を行う。
【0007】データ読み出し時においては、外部入力信
号RAS(図5(A)では不図示)をHighからLo
wにすることにより、外部アドレスが取り込まれ選択さ
れたワード線WLの電位が上昇する。また、GNDレベ
ルとされているRO線対は、ブロック選択されることに
より、VCC−VTN(VCCは電源電圧、VTNはn
チャネルMOSトランジスタのしきい値電圧)に引き上
げられる。
号RAS(図5(A)では不図示)をHighからLo
wにすることにより、外部アドレスが取り込まれ選択さ
れたワード線WLの電位が上昇する。また、GNDレベ
ルとされているRO線対は、ブロック選択されることに
より、VCC−VTN(VCCは電源電圧、VTNはn
チャネルMOSトランジスタのしきい値電圧)に引き上
げられる。
【0008】ワード線WLにより選択されたメモリセル
MC2に書き込まれた情報は、1/2VCCの電位にプ
リチャージされたデジット線DLに出力され、センスア
ンプSAでデータ増幅される。
MC2に書き込まれた情報は、1/2VCCの電位にプ
リチャージされたデジット線DLに出力され、センスア
ンプSAでデータ増幅される。
【0009】センスアンプSAで増幅されたデータは、
nチャネルMOSトランジスタQn9、Qn10のゲー
ト電極に入力される(波形図ではnチャネルMOSトラ
ンジスタQn9側がHigh、Qn10側がLowとさ
れている)。
nチャネルMOSトランジスタQn9、Qn10のゲー
ト電極に入力される(波形図ではnチャネルMOSトラ
ンジスタQn9側がHigh、Qn10側がLowとさ
れている)。
【0010】そして、外部アドレスにより選択されたカ
ラム選択信号線YSWの電位が上昇することにより(書
き込み制御線WSはLowレベルとされる)、nチャネ
ルMOSトランジスタQn11、Qn12が導通し、読
み出し用データ線対RO、RO ̄に接続され、データ転
送が行われる。
ラム選択信号線YSWの電位が上昇することにより(書
き込み制御線WSはLowレベルとされる)、nチャネ
ルMOSトランジスタQn11、Qn12が導通し、読
み出し用データ線対RO、RO ̄に接続され、データ転
送が行われる。
【0011】データ読み出し時のデータ転送において、
nチャネルMOSトランジスタQn9、Qn10の駆動
能力差を利用して、ゲート電位がHighレベルのトラ
ンジスタに接続されるデータ線には、Lowレベルが書
き込まれ、ゲート電位がLowレベルのトランジスタに
接続されるデータ線にはHighレベルのデータが書き
込まれる。図6の波形図では、ゲート電位がHighと
されたnチャネルMOSトランジスタQn9側に接続さ
れたRO ̄がLow側に引き落とされ、ゲート電位がH
ighとされたnチャネルMOSトランジスタQn10
側に接続されたROはHighになる。
nチャネルMOSトランジスタQn9、Qn10の駆動
能力差を利用して、ゲート電位がHighレベルのトラ
ンジスタに接続されるデータ線には、Lowレベルが書
き込まれ、ゲート電位がLowレベルのトランジスタに
接続されるデータ線にはHighレベルのデータが書き
込まれる。図6の波形図では、ゲート電位がHighと
されたnチャネルMOSトランジスタQn9側に接続さ
れたRO ̄がLow側に引き落とされ、ゲート電位がH
ighとされたnチャネルMOSトランジスタQn10
側に接続されたROはHighになる。
【0012】データ書き込み時においては、まずVCC
電源にプリチャージされた書き込み用データ線WI、W
I ̄に外部からのデータが書き込まれる。その際、相補
信号である書き込み用データ線WI、WI ̄の一方はV
CCレベル、他方はGNDレベルとされる。
電源にプリチャージされた書き込み用データ線WI、W
I ̄に外部からのデータが書き込まれる。その際、相補
信号である書き込み用データ線WI、WI ̄の一方はV
CCレベル、他方はGNDレベルとされる。
【0013】そして、メモリセルのデータが増幅され活
性化された状態にあるセンスアンプSAに対し、書き込
み制御線WSの電位が上昇してnチャネルMOSトラン
ジスタQn13、Qn14が導通し、さらにカラム選択
信号線YSWの電位が上昇し、nチャネルMOSトラン
ジスタQn15、Qn16が導通することにより、書き
込み用データ線WI、WI ̄に書き込まれたデータがセ
ンスアンプSAを通してデジット線DL、DL ̄、及び
メモリセルMC2に書き込まれる。
性化された状態にあるセンスアンプSAに対し、書き込
み制御線WSの電位が上昇してnチャネルMOSトラン
ジスタQn13、Qn14が導通し、さらにカラム選択
信号線YSWの電位が上昇し、nチャネルMOSトラン
ジスタQn15、Qn16が導通することにより、書き
込み用データ線WI、WI ̄に書き込まれたデータがセ
ンスアンプSAを通してデジット線DL、DL ̄、及び
メモリセルMC2に書き込まれる。
【0014】図5(B)に、1本のカラム選択信号線Y
SWを隣合うセンスアンプで共有するように構成した回
路を示す。データ線の数は2倍(8本;読み出し用デー
タ線RO、RO ̄、RO´、RO ̄´、書き込み用デー
タ線WI、WI ̄、WI´、WI ̄´)になる。なお、
図5(B)に示す回路の動作自体は、図5(A)に示し
た回路と同様であるため説明を省略する。
SWを隣合うセンスアンプで共有するように構成した回
路を示す。データ線の数は2倍(8本;読み出し用デー
タ線RO、RO ̄、RO´、RO ̄´、書き込み用デー
タ線WI、WI ̄、WI´、WI ̄´)になる。なお、
図5(B)に示す回路の動作自体は、図5(A)に示し
た回路と同様であるため説明を省略する。
【0015】この従来の半導体メモリ装置では、データ
読み出しは、nチャネルMOSトランジスタQn9、Q
n11ないしQn10、Qn12の2つの直列されたト
ランジスタを介して、センスアンプSAにより増幅され
たメモリセルの情報を読み出し用データ線RO、RO ̄
に転送し、データ書き込みは、nチャネルMOSトラン
ジスタQn13、Qn15ないしQn14、Qn16の
2つの直列されたトランジスタを介して書き込み用デー
タ線WI、WI ̄に書き込まれたデータをメモリセルに
書き込むが、読み出し用データ線対RO、RO ̄に及び
書き込み用データ線対WI、WI ̄をそれぞれ用意しな
ければならず、データ線の本数(配線数)が増えてしま
うという問題があった。
読み出しは、nチャネルMOSトランジスタQn9、Q
n11ないしQn10、Qn12の2つの直列されたト
ランジスタを介して、センスアンプSAにより増幅され
たメモリセルの情報を読み出し用データ線RO、RO ̄
に転送し、データ書き込みは、nチャネルMOSトラン
ジスタQn13、Qn15ないしQn14、Qn16の
2つの直列されたトランジスタを介して書き込み用デー
タ線WI、WI ̄に書き込まれたデータをメモリセルに
書き込むが、読み出し用データ線対RO、RO ̄に及び
書き込み用データ線対WI、WI ̄をそれぞれ用意しな
ければならず、データ線の本数(配線数)が増えてしま
うという問題があった。
【0016】また、別の従来の半導体メモリ装置とし
て、文献(K.Komatzuzakiその他、“Circuits Techniqu
es For a Wide Word I/O Path 64 Meg DRAM”、SYMPOSI
UM ONVLSI CIRCUITS DIGEST OF TECHNICAL PAPAERS、第
133〜134頁、1991年)で発表されたTI社の64M
DRAMの回路形式を図7に示す。
て、文献(K.Komatzuzakiその他、“Circuits Techniqu
es For a Wide Word I/O Path 64 Meg DRAM”、SYMPOSI
UM ONVLSI CIRCUITS DIGEST OF TECHNICAL PAPAERS、第
133〜134頁、1991年)で発表されたTI社の64M
DRAMの回路形式を図7に示す。
【0017】図7に示すように、この回路は、複数のセ
ンスアンプSA、SA′において、センスアンプSAで
増幅されたデータを読み出し・書き込み共通データ線へ
データ転送するための回路を共有している。
ンスアンプSA、SA′において、センスアンプSAで
増幅されたデータを読み出し・書き込み共通データ線へ
データ転送するための回路を共有している。
【0018】図7において、DL、DL ̄はデジット
線、WLはワード線、MC3、MC4はメモリセル、S
A、SA′はセンスアンプ、Qn17〜Qn27はnチ
ャネルMOSトランジスタ、S/A SELECTS線
はセンスアンプを選択する信号線、SEC SELEC
T線はデータ線とデータ転送回路とを接続する制御線、
IO、IO ̄は読み出し・書き込み共通データ線、YD
ECはカラムデコーダ、YREADはカラム読み出し選
択線、YWRITEはカラム書き込み選択線を表す。
線、WLはワード線、MC3、MC4はメモリセル、S
A、SA′はセンスアンプ、Qn17〜Qn27はnチ
ャネルMOSトランジスタ、S/A SELECTS線
はセンスアンプを選択する信号線、SEC SELEC
T線はデータ線とデータ転送回路とを接続する制御線、
IO、IO ̄は読み出し・書き込み共通データ線、YD
ECはカラムデコーダ、YREADはカラム読み出し選
択線、YWRITEはカラム書き込み選択線を表す。
【0019】図7に示す回路の動作を以下に簡単に説明
する。
する。
【0020】データ読み出し時においては、センスアン
プで増幅されたデータは、S/ASELECTS線で選
択されたトランジスタ(例えばnチャネルMOSトラン
ジスタ、Qn24、Qn25)を経由し、SUB I/
O線を介してnチャネルMOSトランジスタQn18、
Qn19のゲート入力部に入力される。
プで増幅されたデータは、S/ASELECTS線で選
択されたトランジスタ(例えばnチャネルMOSトラン
ジスタ、Qn24、Qn25)を経由し、SUB I/
O線を介してnチャネルMOSトランジスタQn18、
Qn19のゲート入力部に入力される。
【0021】nチャネルMOSトランジスタQn18、
Qn19の1対のゲート部の電位は、一方がHigh、
他方がLowの相補信号である。また、SEC SEL
ECT線によりnチャネルMOSトランジスタQn2
2、Qn23が導通し、データ転送回路が読み出し書き
込み共通データ線対I/Oに接続される。
Qn19の1対のゲート部の電位は、一方がHigh、
他方がLowの相補信号である。また、SEC SEL
ECT線によりnチャネルMOSトランジスタQn2
2、Qn23が導通し、データ転送回路が読み出し書き
込み共通データ線対I/Oに接続される。
【0022】そして、YデコーダYDECからのカラム
読み出し選択線YREADの電位が上昇する(High
レベルとなる)ことにより(カラム書き込み選択線YW
RITEはLowレベル)、nチャネルMOSトランジ
スタQn17が導通して、データ転送回路が活性化さ
れ、例えば、SUB I/O線の電位がゲート電極に入
力されたnチャネルMOSトランジスタQn18、Qn
19のうちHighレベルが入力された側に接続された
I/O線は、Lowレベルに引き落とされ、他方は、H
ighレベルのままである。
読み出し選択線YREADの電位が上昇する(High
レベルとなる)ことにより(カラム書き込み選択線YW
RITEはLowレベル)、nチャネルMOSトランジ
スタQn17が導通して、データ転送回路が活性化さ
れ、例えば、SUB I/O線の電位がゲート電極に入
力されたnチャネルMOSトランジスタQn18、Qn
19のうちHighレベルが入力された側に接続された
I/O線は、Lowレベルに引き落とされ、他方は、H
ighレベルのままである。
【0023】データ書き込み時においては、外部より入
力したデータを書き込んだI/O線対が、SEC SE
LECT線により導通したnチャネルMOSトランジス
タQn22、Qn23を介してデータ転送回路に接続さ
れる。この時、センスアンプはメモリセル(MC3ない
しMC4など)のデータを増幅し活性化状態にあり、S
/A SELECTS線により選択されたセンスアンプ
がSUB I/O線を介してデータ転送回路に接続され
ている。
力したデータを書き込んだI/O線対が、SEC SE
LECT線により導通したnチャネルMOSトランジス
タQn22、Qn23を介してデータ転送回路に接続さ
れる。この時、センスアンプはメモリセル(MC3ない
しMC4など)のデータを増幅し活性化状態にあり、S
/A SELECTS線により選択されたセンスアンプ
がSUB I/O線を介してデータ転送回路に接続され
ている。
【0024】そして、外部アドレスにより選択されたカ
ラム書き込み選択線YWRITEの電位が上昇すること
により(カラム読み出し選択線YREADはLowレベ
ル)、nチャネルMOSトランジスタQn20、Qn2
1が導通して、I/O線対とセンスアンプが接続されて
センスアンプ及びメモリセルにデータが書き込まれる。
ラム書き込み選択線YWRITEの電位が上昇すること
により(カラム読み出し選択線YREADはLowレベ
ル)、nチャネルMOSトランジスタQn20、Qn2
1が導通して、I/O線対とセンスアンプが接続されて
センスアンプ及びメモリセルにデータが書き込まれる。
【0025】この従来の半導体メモリ装置では、データ
転送回路を複数のセンスアンプで共有するため、センス
アンプ部のサイズは小さくなるが、SUB I/O線対
に前に活性化されたデータが残ってしまい、次の読み出
しデータと衝突してしまう場合がある。
転送回路を複数のセンスアンプで共有するため、センス
アンプ部のサイズは小さくなるが、SUB I/O線対
に前に活性化されたデータが残ってしまい、次の読み出
しデータと衝突してしまう場合がある。
【0026】さらに、データ読み出し時、nチャネルM
OSトランジスタQn17、Qn18、Qn22ないし
Qn17、Qn19、Qn23の3つ直列に接続された
トランジスタを介してI/O線対にデータが転送される
ため、トランジスタによる直列抵抗が大きくなり、この
ためデータ転送スピードが遅れるなどの問題がある。
OSトランジスタQn17、Qn18、Qn22ないし
Qn17、Qn19、Qn23の3つ直列に接続された
トランジスタを介してI/O線対にデータが転送される
ため、トランジスタによる直列抵抗が大きくなり、この
ためデータ転送スピードが遅れるなどの問題がある。
【0027】
【発明が解決しようとする課題】以上説明したように、
従来の半導体メモリ装置のように、データ線を読み出し
書き込み別々にした場合(図5参照)は、リード時、ラ
イト時ともに2個直列されたトランジスタを介してデー
タ転送されるため、データアクセスは速くなるが、配線
が増えるといった問題点がある。
従来の半導体メモリ装置のように、データ線を読み出し
書き込み別々にした場合(図5参照)は、リード時、ラ
イト時ともに2個直列されたトランジスタを介してデー
タ転送されるため、データアクセスは速くなるが、配線
が増えるといった問題点がある。
【0028】また、読み出し用及び書き込み用のデータ
線をI/O線とし共通とした場合(図7参照)、データ
読み出し時は、3個直列形態に接続されたトランジスタ
を介してデータ転送されるため、データアクセスが遅く
なるなどの問題があった。
線をI/O線とし共通とした場合(図7参照)、データ
読み出し時は、3個直列形態に接続されたトランジスタ
を介してデータ転送されるため、データアクセスが遅く
なるなどの問題があった。
【0029】従って、本発明の目的は、上記従来技術の
問題点を解消し、データ線を読み出し書き込み共通線と
し、データアクセススピードの高速化を達成する半導体
記憶装置を提供することにある。
問題点を解消し、データ線を読み出し書き込み共通線と
し、データアクセススピードの高速化を達成する半導体
記憶装置を提供することにある。
【0030】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、メモリセルの情報を入出力するデータ線
と、前記メモリセルの情報を増幅するセンスアンプと、
前記センスアンプで増幅されたデータを制御端子に入力
する第1のトランジスタと、前記第1のトランジスタの
出力と前記データ線との間に挿入されデータ読み出し用
カラム選択信号を制御端子に入力し前記メモリセルの情
報の前記データ線への出力を制御する第2のトランジス
タと、前記データ線と前記センスアンプとの間に挿入さ
れデータ書き込み用カラム選択信号を制御端子に入力し
前記データ線に入力された情報の前記メモリセルへの書
き込みを制御する第3のトランジスタと、前記第3のト
ランジスタと前記センスアンプとの間に接続され制御端
子に書き込み制御線を入力する第4のトランジスタと、
を含み、前記第1のトランジスタの前記第2のトランジ
スタに接続される信号端子とは別の信号端子が接地され
ている。
に、本発明は、メモリセルの情報を入出力するデータ線
と、前記メモリセルの情報を増幅するセンスアンプと、
前記センスアンプで増幅されたデータを制御端子に入力
する第1のトランジスタと、前記第1のトランジスタの
出力と前記データ線との間に挿入されデータ読み出し用
カラム選択信号を制御端子に入力し前記メモリセルの情
報の前記データ線への出力を制御する第2のトランジス
タと、前記データ線と前記センスアンプとの間に挿入さ
れデータ書き込み用カラム選択信号を制御端子に入力し
前記データ線に入力された情報の前記メモリセルへの書
き込みを制御する第3のトランジスタと、前記第3のト
ランジスタと前記センスアンプとの間に接続され制御端
子に書き込み制御線を入力する第4のトランジスタと、
を含み、前記第1のトランジスタの前記第2のトランジ
スタに接続される信号端子とは別の信号端子が接地され
ている。
【0031】本発明においては、前記第1のトランジス
タの前記第2のトランジスタに接続される信号端子とは
別の信号端子がデータ出力を制御する制御信号線に接続
された構成としてもよい。
タの前記第2のトランジスタに接続される信号端子とは
別の信号端子がデータ出力を制御する制御信号線に接続
された構成としてもよい。
【0032】また本発明においては、前記データ出力を
制御する制御信号線が、データ読み出し時において前記
センスアンプが活性化された箇所のみ接地電位とされる
構成としてもよい。
制御する制御信号線が、データ読み出し時において前記
センスアンプが活性化された箇所のみ接地電位とされる
構成としてもよい。
【0033】本発明によれば、読み出し及び書き込み時
のデータ線を入出力線(I/O線)として共通化すると
ともに、カラムデコーダからのカラム選択線を読み出し
用カラム選択線(YRS)、書き込み用カラム選択線
(YWS)の2本とし、データ読み出し時、センスアン
プ回路(SA)から直列形態に接続された第1、第2の
2個のトランジスタ(Qn1、Qn3)を介してデータ
線(I/O)へデータ転送を行うようにしたことによ
り、データ線(I/O)の数を少なくするとともに、セ
ンスアンプ(SA)で増幅されたメモリセルのデータを
データ線(I/O)へ高速に転送し、データアクセスス
ピードの高速化を実現したものである。またデータ読み
出し時において接地電位とされたデータ線対は外部アド
レス信号によりブロック選択されることにより電位VCC
−VTN(VTNはnチャネルMOSトランジスタのしきい
値電圧)に上昇され、このため活性化されていないセン
スアンプ列に読み出し用カラム選択線(YRS)が入力
されてもI/O線対の電位レベルは接地レベルであるた
め、データ転送回路を通してI/O線対からの貫通電流
は流れない。
のデータ線を入出力線(I/O線)として共通化すると
ともに、カラムデコーダからのカラム選択線を読み出し
用カラム選択線(YRS)、書き込み用カラム選択線
(YWS)の2本とし、データ読み出し時、センスアン
プ回路(SA)から直列形態に接続された第1、第2の
2個のトランジスタ(Qn1、Qn3)を介してデータ
線(I/O)へデータ転送を行うようにしたことによ
り、データ線(I/O)の数を少なくするとともに、セ
ンスアンプ(SA)で増幅されたメモリセルのデータを
データ線(I/O)へ高速に転送し、データアクセスス
ピードの高速化を実現したものである。またデータ読み
出し時において接地電位とされたデータ線対は外部アド
レス信号によりブロック選択されることにより電位VCC
−VTN(VTNはnチャネルMOSトランジスタのしきい
値電圧)に上昇され、このため活性化されていないセン
スアンプ列に読み出し用カラム選択線(YRS)が入力
されてもI/O線対の電位レベルは接地レベルであるた
め、データ転送回路を通してI/O線対からの貫通電流
は流れない。
【0034】
【発明の実施の形態】本発明の実施の形態を添付の図面
を参照して以下に詳細に説明する。
を参照して以下に詳細に説明する。
【0035】
【実施形態1】図1は、本発明の第1の実施の形態に係
る半導体記憶装置の構成を示す図であり、図2は、その
動作を説明するための出力波形図である。
る半導体記憶装置の構成を示す図であり、図2は、その
動作を説明するための出力波形図である。
【0036】図1を参照して、本実施形態に係る半導体
記憶装置においては、センスアンプ1個に対しデータ転
送回路が1個配置されている。図1において、DL、D
L ̄はデジット線、WLはワード線、MC1はメモリセ
ル、SAはセンスアンプ、Qn1〜Qn8はnチャネル
MOSトランジスタ、WSは書き込み制御線、IO、I
O ̄は読み出し・書き込み共通データ線、YDECはカ
ラムデコーダ、YRSはカラム読み出し選択線、YWS
はカラム書き込み選択線、VCCは電源電圧を表す。
記憶装置においては、センスアンプ1個に対しデータ転
送回路が1個配置されている。図1において、DL、D
L ̄はデジット線、WLはワード線、MC1はメモリセ
ル、SAはセンスアンプ、Qn1〜Qn8はnチャネル
MOSトランジスタ、WSは書き込み制御線、IO、I
O ̄は読み出し・書き込み共通データ線、YDECはカ
ラムデコーダ、YRSはカラム読み出し選択線、YWS
はカラム書き込み選択線、VCCは電源電圧を表す。
【0037】図2の出力波形図と図1とを参照して、本
実施形態に係る半導体記憶装置の動作を以下に説明す
る。
実施形態に係る半導体記憶装置の動作を以下に説明す
る。
【0038】データ読み出し時には、外部入力信号RA
S(図1では不図示)をHighからLowにすること
で外部アドレスが取り込まれ選択されたワード線WLの
電位が上昇する。また、GNDレベルとされているI/
O線対(共通データ線対)は、ブロック選択されること
によりVCC−VTN(VTNはnチャネルMOSトラ
ンジスタのしきい値電圧)に引き上げられる。
S(図1では不図示)をHighからLowにすること
で外部アドレスが取り込まれ選択されたワード線WLの
電位が上昇する。また、GNDレベルとされているI/
O線対(共通データ線対)は、ブロック選択されること
によりVCC−VTN(VTNはnチャネルMOSトラ
ンジスタのしきい値電圧)に引き上げられる。
【0039】このようにすることにより、活性化されて
いないセンスアンプ列にカラム読み出し選択線YRSが
入力されてもI/O線対の電位レベルはGNDレベルで
あるため、データ転送回路を通してI/O線対からの貫
通電流は流れない。
いないセンスアンプ列にカラム読み出し選択線YRSが
入力されてもI/O線対の電位レベルはGNDレベルで
あるため、データ転送回路を通してI/O線対からの貫
通電流は流れない。
【0040】ワード線WLにより選ばれたメモリセルM
C1に書き込まれた情報は、1/2VCC電位にプリチ
ャージされたデジット線DLに出力され、センスアンプ
SAでデータ増幅される。
C1に書き込まれた情報は、1/2VCC電位にプリチ
ャージされたデジット線DLに出力され、センスアンプ
SAでデータ増幅される。
【0041】センスアンプSAで増幅されたデータは、
nチャネルMOSトランジスタQn1、Qn2のゲート
部に入力される(図2の波形図ではnチャネルMOSト
ランジスタQn1側がHigh、Q2側がLow)。そ
して、外部アドレスにより選択されたカラム読み出し選
択線YRSの電位が上昇することにより(カラム書き込
み選択線YWSはLowレベルである)、nチャネルM
OSトランジスタQn3、Qn4が導通し、I/O線対
に接続され、データ転送が行われる。
nチャネルMOSトランジスタQn1、Qn2のゲート
部に入力される(図2の波形図ではnチャネルMOSト
ランジスタQn1側がHigh、Q2側がLow)。そ
して、外部アドレスにより選択されたカラム読み出し選
択線YRSの電位が上昇することにより(カラム書き込
み選択線YWSはLowレベルである)、nチャネルM
OSトランジスタQn3、Qn4が導通し、I/O線対
に接続され、データ転送が行われる。
【0042】データ転送は、nチャネルMOSトランジ
スタQn1、Qn2の駆動能力差を利用して、ゲート電
位がHighレベルのトランジスタに接続されるデータ
線には、Lowレベルが書き込まれ、ゲート電位がLo
wレベルのトランジスタに接続されるデータ線にはHi
ghレベルのデータが書き込まれる(図2の波形図では
nチャネルMOSトランジスタQn1側に接続されたI
/O ̄線がLow側に引き落とされ、MOSトランジス
タQn2側に接続されたI/O線はHighになる)。
スタQn1、Qn2の駆動能力差を利用して、ゲート電
位がHighレベルのトランジスタに接続されるデータ
線には、Lowレベルが書き込まれ、ゲート電位がLo
wレベルのトランジスタに接続されるデータ線にはHi
ghレベルのデータが書き込まれる(図2の波形図では
nチャネルMOSトランジスタQn1側に接続されたI
/O ̄線がLow側に引き落とされ、MOSトランジス
タQn2側に接続されたI/O線はHighになる)。
【0043】データ書き込み時には、まずGNDレベル
にあるデータ線対I/O、I/O ̄に外部から入力され
たデータが書き込まれる(一方がVCC電源レベル、他
方がGNDレベル)。そして、メモリセルのデータが増
幅され活性化された状態にあるセンスアンプに対し、書
き込み制御線WSの電位が上昇しnチャネルMOSトラ
ンジスタQn5、Qn6が導通し、さらに外部アドレス
入力によりカラム書き込み選択線YWS(カラム読み出
し選択線YRSはLowレベルである)の電位が上昇
し、nチャネルMOSトランジスタQn7、Qn8が導
通することにより、データ線対I/Oに書き込まれたデ
ータがセンスアンプを通してデジット線DL、DL ̄、
及びメモリセルMC1に書き込まれる。
にあるデータ線対I/O、I/O ̄に外部から入力され
たデータが書き込まれる(一方がVCC電源レベル、他
方がGNDレベル)。そして、メモリセルのデータが増
幅され活性化された状態にあるセンスアンプに対し、書
き込み制御線WSの電位が上昇しnチャネルMOSトラ
ンジスタQn5、Qn6が導通し、さらに外部アドレス
入力によりカラム書き込み選択線YWS(カラム読み出
し選択線YRSはLowレベルである)の電位が上昇
し、nチャネルMOSトランジスタQn7、Qn8が導
通することにより、データ線対I/Oに書き込まれたデ
ータがセンスアンプを通してデジット線DL、DL ̄、
及びメモリセルMC1に書き込まれる。
【0044】また、活性化していないセンスアンプ列に
カラム書き込み選択線YWSが入力されても書き込み制
御線WSが導通していないため、データ線対I/O、I
/O ̄からの貫通電流は流れない。
カラム書き込み選択線YWSが入力されても書き込み制
御線WSが導通していないため、データ線対I/O、I
/O ̄からの貫通電流は流れない。
【0045】図1(B)に一対のカラム選択線YRS、
YWSを隣り合うセンスアンプで共有するようにした回
路構成を示す。図1(B)に示すように、データ線の数
は2倍(4本)となる。なお、動作自体は、図1(A)
に示した回路と変わらないのでその説明は省略する。
YWSを隣り合うセンスアンプで共有するようにした回
路構成を示す。図1(B)に示すように、データ線の数
は2倍(4本)となる。なお、動作自体は、図1(A)
に示した回路と変わらないのでその説明は省略する。
【0046】
【実施形態2】本発明の第2の実施の形態を添付の図3
及び図4を参照して以下に詳細に説明する。
及び図4を参照して以下に詳細に説明する。
【0047】図3(A)は、本発明の第2の実施形態の
構成を示す図であり、図4はその出力波形図である。
構成を示す図であり、図4はその出力波形図である。
【0048】図1(A)に示したデータ転送回路が1個
のセンスアンプSAに対してトランジスタ素子8個に対
し、図3(A)の回路では、トランジスタ素子6個と少
ない数で構成されている。
のセンスアンプSAに対してトランジスタ素子8個に対
し、図3(A)の回路では、トランジスタ素子6個と少
ない数で構成されている。
【0049】図3(A)において、DL、DL ̄はデジ
ット線、WLはワード線、MC1はメモリセル、SAは
センスアンプ、Qn1〜Qn4、Qn7、Qn8はnチ
ャネルMOSトランジスタ、IO、IO ̄は読み出し書
き込み共通データ線、YDECはカラムデコーダ、YR
Sはカラム読み出し選択線、YWSはカラム書き込み選
択線、RGNDはデータ読み出し時GND(接地レベ
ル)に引き落とされるデータ出力制御線を表す。
ット線、WLはワード線、MC1はメモリセル、SAは
センスアンプ、Qn1〜Qn4、Qn7、Qn8はnチ
ャネルMOSトランジスタ、IO、IO ̄は読み出し書
き込み共通データ線、YDECはカラムデコーダ、YR
Sはカラム読み出し選択線、YWSはカラム書き込み選
択線、RGNDはデータ読み出し時GND(接地レベ
ル)に引き落とされるデータ出力制御線を表す。
【0050】図4の出力波形図と図3(A)とを参照し
て、本実施形態の動作を説明する。
て、本実施形態の動作を説明する。
【0051】データ読み出しでは、外部入力信号RAS
をHighからLowにすることで外部アドレスが取り
込まれ選択されたワード線WLが上がる。
をHighからLowにすることで外部アドレスが取り
込まれ選択されたワード線WLが上がる。
【0052】ここで、I/O線対は1/2VCCレベル
にプリチャージされている。また、RGND線はnチャ
ネルMOSトランジスタのしきい値電圧レベル程に浮い
たレベルにプリチャージされており、外部アドレスによ
りブロック選択された部分のみ(センスアンプが活性化
されている列)がGNDレベルに引き落とされる。
にプリチャージされている。また、RGND線はnチャ
ネルMOSトランジスタのしきい値電圧レベル程に浮い
たレベルにプリチャージされており、外部アドレスによ
りブロック選択された部分のみ(センスアンプが活性化
されている列)がGNDレベルに引き落とされる。
【0053】こうすることにより、活性化されていない
センスアンプ列にカラム読み出し選択線YRSが入力さ
れてもRGND線の電位レベルが浮いているため(nチ
ャネルMOSトランジスタQn1、Qn2のゲート電位
は1/2VCCレベル)、データ転送回路を通してI/
O線対からの貫通電流は流れない。
センスアンプ列にカラム読み出し選択線YRSが入力さ
れてもRGND線の電位レベルが浮いているため(nチ
ャネルMOSトランジスタQn1、Qn2のゲート電位
は1/2VCCレベル)、データ転送回路を通してI/
O線対からの貫通電流は流れない。
【0054】ワード線WLにより選ばれたメモリセルM
C1に書き込まれた情報は、1/2VCC電位にプリチ
ャージされたデジット線DLに出力され、センスアンプ
SAでデータ増幅される。
C1に書き込まれた情報は、1/2VCC電位にプリチ
ャージされたデジット線DLに出力され、センスアンプ
SAでデータ増幅される。
【0055】センスアンプSAで増幅されたデータは、
nチャネルMOSトランジスタQn1、Qn2のゲート
部に入力される(図4の波形図ではnチャネルMOSト
ランジスタQn1側がHigh、Qn2側がLow)。
そして、外部アドレスにより選択されたカラム読み出し
選択線YRSの電位が上昇することにより(カラム書き
込み選択線YWSはLowレベルである)、nチャネル
MOSトランジスタQn3、Qn4が導通し、I/O線
対に接続され、データ転送が行われる。
nチャネルMOSトランジスタQn1、Qn2のゲート
部に入力される(図4の波形図ではnチャネルMOSト
ランジスタQn1側がHigh、Qn2側がLow)。
そして、外部アドレスにより選択されたカラム読み出し
選択線YRSの電位が上昇することにより(カラム書き
込み選択線YWSはLowレベルである)、nチャネル
MOSトランジスタQn3、Qn4が導通し、I/O線
対に接続され、データ転送が行われる。
【0056】データ転送は、nチャネルMOSトランジ
スタQn1、Qn2の駆動能力差を利用して、ゲート電
位がHighレベルのトランジスタに接続されるデータ
線には、Lowレベルが書き込まれ、ゲート電位がLo
wレベルのトランジスタに接続されるデータ線にはHi
ghレベルのデータが書き込まれる(図4の波形図では
nチャネルMOSトランジスタQn1側に接続されたI
/O ̄線がLow側に引き落とされ、Qn2側に接続さ
れたI/O線はHighになる)。
スタQn1、Qn2の駆動能力差を利用して、ゲート電
位がHighレベルのトランジスタに接続されるデータ
線には、Lowレベルが書き込まれ、ゲート電位がLo
wレベルのトランジスタに接続されるデータ線にはHi
ghレベルのデータが書き込まれる(図4の波形図では
nチャネルMOSトランジスタQn1側に接続されたI
/O ̄線がLow側に引き落とされ、Qn2側に接続さ
れたI/O線はHighになる)。
【0057】データ書き込み時は、まず1/2VCCレ
ベルにプリチャージされたデータ線対I/Oに外部から
入力されたデータが書き込まれる(片側VCC電源レベ
ル、片側GNDレベル)。そして、メモリセルのデータ
が増幅され活性化された状態にあるセンスアンプに対
し、外部アドレス入力によりカラム書き込み選択線YW
S(カラム読み出し選択線YRSはLowレベルであ
る)の電位が上昇し、nチャネルMOSトランジスタQ
n7、Qn8が導通することにより、データ線対I/O
に書き込まれたデータがセンスアンプSAを通してデジ
ット線DL、DL ̄、及びメモリセルMC1に書き込ま
れる。
ベルにプリチャージされたデータ線対I/Oに外部から
入力されたデータが書き込まれる(片側VCC電源レベ
ル、片側GNDレベル)。そして、メモリセルのデータ
が増幅され活性化された状態にあるセンスアンプに対
し、外部アドレス入力によりカラム書き込み選択線YW
S(カラム読み出し選択線YRSはLowレベルであ
る)の電位が上昇し、nチャネルMOSトランジスタQ
n7、Qn8が導通することにより、データ線対I/O
に書き込まれたデータがセンスアンプSAを通してデジ
ット線DL、DL ̄、及びメモリセルMC1に書き込ま
れる。
【0058】また、活性化されていないセンスアンプ列
にカラム書き込み選択線YWSが入力されてもI/O線
対、DL線対ともに1/2VCCレベルであるため、貫
通電流は流れない。
にカラム書き込み選択線YWSが入力されてもI/O線
対、DL線対ともに1/2VCCレベルであるため、貫
通電流は流れない。
【0059】図3(B)に、1対のカラム選択線YR
S、YWSを隣り合うセンスアンプで共有する回路構成
を示す。データ線の数は図3(A)の回路の2倍(4
本)とされている。図3(B)の回路の動作自体は、図
3(A)の回路と同様であるためその説明は省略する。
S、YWSを隣り合うセンスアンプで共有する回路構成
を示す。データ線の数は図3(A)の回路の2倍(4
本)とされている。図3(B)の回路の動作自体は、図
3(A)の回路と同様であるためその説明は省略する。
【0060】
【発明の効果】以上説明したように、本発明によれば、
カラムデコーダからのカラム選択線を読み出し用、書き
込み用の2本とし、読み出し時、センスアンプ回路から
直列形態に接続された2個のトランジスタを介してデー
タ線へデータ転送を行うように構成したことにより、デ
ータ線を読み出し書き込み共通線にしデータ線数を少な
くして、配線増による面積増加などを防ぐことができる
と共に、データアクセススピードを速くできる半導体記
憶装置を得ることができるという効果を有する。
カラムデコーダからのカラム選択線を読み出し用、書き
込み用の2本とし、読み出し時、センスアンプ回路から
直列形態に接続された2個のトランジスタを介してデー
タ線へデータ転送を行うように構成したことにより、デ
ータ線を読み出し書き込み共通線にしデータ線数を少な
くして、配線増による面積増加などを防ぐことができる
と共に、データアクセススピードを速くできる半導体記
憶装置を得ることができるという効果を有する。
【図1】(A)本発明の第1の実施形態の構成を示す図
である。 (B)本発明の第1の実施形態の構成の変形例を示す図
である。
である。 (B)本発明の第1の実施形態の構成の変形例を示す図
である。
【図2】本発明の第1の実施形態の動作を説明するため
のタイミング波形図である。
のタイミング波形図である。
【図3】(A)本発明の第2の実施形態の構成を示す図
である。 (B)本発明の第2の実施形態の構成の変形例を示す図
である。
である。 (B)本発明の第2の実施形態の構成の変形例を示す図
である。
【図4】本発明の第2の実施形態の動作を説明するため
のタイミング波形図である。
のタイミング波形図である。
【図5】(A)従来の半導体記憶装置の構成を示す図で
ある。 (B)従来の半導体記憶装置の構成を示す図である。
ある。 (B)従来の半導体記憶装置の構成を示す図である。
【図6】従来の半導体記憶装置の動作を説明するための
タイミング波形図である。
タイミング波形図である。
【図7】従来の別の半導体記憶装置の構成を示す図であ
る。
る。
DL、DL ̄、DL′、DL′ ̄ デジット線 SA センスアンプ YDEC Yデコーダ WL ワード線 WS 書き込み制御線 I/O、I/O ̄、I/O′I/O′ ̄ 読み出し書き
込み共通データ線 SUB I/O、SUB I/O ̄ 読み出し書き込み
共通補助データ線 RO、RO ̄、RO′、RO′ ̄ 読み出しデータ線 WI、WI ̄、WI′、WI′ ̄ 書き込みデータ線 YSW カラム選択線 YRS、YREAD カラム読み出し選択線 YWS、YWRITE カラム書き込み選択線 VCC 電源電圧 VTN nチャネルトランジスタのしきい値電圧 MC1〜MC4、MC1′、MC2′ メモリセル S/A SELECTS センスアンプ選択線 SEC SELECT データ転送回路接続線 RGND データ出力制御線 Qn1〜Qn27、Qn1′〜Qn16′ n−chM
OSトランジスタ
込み共通データ線 SUB I/O、SUB I/O ̄ 読み出し書き込み
共通補助データ線 RO、RO ̄、RO′、RO′ ̄ 読み出しデータ線 WI、WI ̄、WI′、WI′ ̄ 書き込みデータ線 YSW カラム選択線 YRS、YREAD カラム読み出し選択線 YWS、YWRITE カラム書き込み選択線 VCC 電源電圧 VTN nチャネルトランジスタのしきい値電圧 MC1〜MC4、MC1′、MC2′ メモリセル S/A SELECTS センスアンプ選択線 SEC SELECT データ転送回路接続線 RGND データ出力制御線 Qn1〜Qn27、Qn1′〜Qn16′ n−chM
OSトランジスタ
Claims (5)
- 【請求項1】メモリセルの情報を入出力するデータ線
と、 前記メモリセルの情報を増幅するセンスアンプと、 前記センスアンプで増幅されたデータを制御端子に入力
する第1のトランジスタと、 前記第1のトランジスタの一の信号端子と前記データ線
との間に挿入されデータ読み出し用カラム選択信号を制
御端子に入力し前記メモリセルの情報の前記データ線へ
の出力を制御する第2のトランジスタと、 前記データ線に一の信号端子が接続されデータ書き込み
用カラム選択信号を制御端子に入力し前記データ線に入
力された情報の前記メモリセルへの書き込みを制御する
第3のトランジスタと、前記第3のトランジスタの前記データ線と接続される前
記一の信号端子とは別の信号端子と前記センスアンプと
の間に接続され制御端子に書き込み制御線を入力する第
4のトランジスタと、 を含み、前記第1のトランジスタの、前記第2のトランジスタに
接続される前記一の信号端子とは別の信号端子が接地さ
れてなる、 ことを特徴とする半導体メモリ装置。 - 【請求項2】メモリセルの情報を入出力するデータ線
と、 前記メモリセルの情報を増幅するセンスアンプと、 前記センスアンプで増幅されたデータを制御端子に入力
する第1のトランジスタと、 前記第1のトランジスタの一の信号端子と前記データ線
との間に挿入されデータ読み出し用カラム選択信号を制
御端子に入力し前記メモリセルの情報の前記データ線へ
の出力を制御する第2のトランジスタと、 前記データ線に一の信号端子が接続されデータ書き込み
用カラム選択信号を制御端子に入力し前記データ線に入
力された情報の前記メモリセルへの書き込みを 制御する
第3のトランジスタと、 前記第3のトランジスタの前記データ線と接続される前
記一の信号端子とは別の信号端子と前記センスアンプと
の間に接続され制御端子に書き込み制御線を入力する第
4のトランジスタと、を含み 、 前記第1のトランジスタの、前記第2のトランジスタに
接続される前記一の信号端子とは別の信号端子が、デー
タ出力を制御する制御信号線に接続されてなることを特
徴とする半導体メモリ装置。 - 【請求項3】前記データ出力を制御する制御信号線が、
データ読み出し時において前記センスアンプが活性化さ
れた箇所のみ接地電位とされることを特徴とする請求項
2記載の半導体メモリ装置。 - 【請求項4】前記データ出力を制御する制御信号線が、
外部アドレス信号によりブロック選択されセンスアンプ
が活性化されているカラムについて接地電位に引き下げ
られることを特徴とする請求項3記載の半導体メモリ装
置。 - 【請求項5】データ読み出し時に、接地電位とされた前
記データ線が、入力アドレス信号によりブロック選択さ
れて所定の高レベル電位に引き上げられることを特徴と
する請求項1又は2記載の半導体メモリ装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7338190A JP2817836B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体メモリ装置 |
US08/754,410 US5724291A (en) | 1995-11-30 | 1996-11-21 | Semiconductor memory device with reduced chip area |
KR1019960059398A KR100211482B1 (ko) | 1995-11-30 | 1996-11-29 | 감소 칩 영역을 가진 반도체 메모리 소자 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7338190A JP2817836B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09161483A JPH09161483A (ja) | 1997-06-20 |
JP2817836B2 true JP2817836B2 (ja) | 1998-10-30 |
Family
ID=18315778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7338190A Expired - Fee Related JP2817836B2 (ja) | 1995-11-30 | 1995-11-30 | 半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5724291A (ja) |
JP (1) | JP2817836B2 (ja) |
KR (1) | KR100211482B1 (ja) |
Families Citing this family (145)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5940315A (en) * | 1998-09-01 | 1999-08-17 | Micron Technology, Inc. | Strapped wordline architecture for semiconductor memory |
JP2001014852A (ja) * | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4439082B2 (ja) * | 2000-06-05 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
KR100403612B1 (ko) * | 2000-11-08 | 2003-11-01 | 삼성전자주식회사 | 비트라인 프리차아지 시간(tRP)을 개선하는 메모리 셀어레이 구조를 갖는 반도체 메모리 장치 및 그 개선 방법 |
KR100477040B1 (ko) * | 2001-09-10 | 2005-03-18 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
US6625066B1 (en) * | 2002-03-18 | 2003-09-23 | United Memories, Inc. | Data path decoding technique for an embedded memory array |
JP2004062966A (ja) | 2002-07-26 | 2004-02-26 | Hitachi Ltd | 半導体記憶装置 |
US9158667B2 (en) | 2013-03-04 | 2015-10-13 | Micron Technology, Inc. | Apparatuses and methods for performing logical operations using sensing circuitry |
US8964496B2 (en) | 2013-07-26 | 2015-02-24 | Micron Technology, Inc. | Apparatuses and methods for performing compare operations using sensing circuitry |
US8971124B1 (en) | 2013-08-08 | 2015-03-03 | Micron Technology, Inc. | Apparatuses and methods for performing logical operations using sensing circuitry |
US9153305B2 (en) | 2013-08-30 | 2015-10-06 | Micron Technology, Inc. | Independently addressable memory array address spaces |
US9019785B2 (en) | 2013-09-19 | 2015-04-28 | Micron Technology, Inc. | Data shifting via a number of isolation devices |
US9449675B2 (en) | 2013-10-31 | 2016-09-20 | Micron Technology, Inc. | Apparatuses and methods for identifying an extremum value stored in an array of memory cells |
US9430191B2 (en) | 2013-11-08 | 2016-08-30 | Micron Technology, Inc. | Division operations for memory |
US9934856B2 (en) | 2014-03-31 | 2018-04-03 | Micron Technology, Inc. | Apparatuses and methods for comparing data patterns in memory |
US9779019B2 (en) | 2014-06-05 | 2017-10-03 | Micron Technology, Inc. | Data storage layout |
US9711206B2 (en) | 2014-06-05 | 2017-07-18 | Micron Technology, Inc. | Performing logical operations using sensing circuitry |
US10074407B2 (en) | 2014-06-05 | 2018-09-11 | Micron Technology, Inc. | Apparatuses and methods for performing invert operations using sensing circuitry |
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