JPH06103599B2

JPH06103599B2 - 半導体集積回路装置

Info

Publication number: JPH06103599B2
Application number: JP31197390A
Authority: JP
Inventors: 哲哉松村; 浩瀬川; 和哉石原; 紳一浦本; 雅彦 ▲吉▼本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-11-16
Filing date: 1990-11-16
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPH04182984A; US5379257A; DE4137515A1; DE4137515C2

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置と演算回路とが集積化された
半導体集積回路装置に関する。

［従来の技術］デジタル信号処理（DSP）用途またはマイクロプロセッ
サ内部においては、データに対し種々の演算が施され
る。被演算データはレジスタに格納される。このレジス
タに格納されたデータが読出されて所望の演算処理が施
される。

第７図はデジタル信号処理システムの一般的構成を示す
図である。第７図において、処理システムは、各種制御
信号を発生するための制御回路500と、制御回路500の制
御の下にデータの書込みおよび読出しを行なうレジスタ
501および502と、これらのレジスタ501および502に格納
されたデータに対し所望の演算を行なう演算器503とを
含む。

制御回路500は、その処理システムがマイクロプロセッ
サの場合、与えられた命令をデコードし、該命令を実行
するための各種制御信号を発生する。DSP用途において
は、与えられた信号をデコードし、レジスタ501および5
02と演算器503との間での演算を実行させるための必要
な制御信号を発生する。制御回路500、レジスタ501およ
び502、ならびに演算器503はバス504を介して接続され
る。次に動作について簡単に説明する。

レジスタ501および502のデータを読出し、この読出され
たデータを演算器503で演算する場合を考える。この場
合、制御回路500からは、レジスタ501および502内のデ
ータを選択する信号（レジスタ・ポインター）が与えら
れかつレジスタ501および502を読出しモードに設定する
制御信号がバス504を介して与えられる。これにより、
レジスタ501および502の選択されたデータがバス504を
介して演算器503へ与えられる。演算器503はこの読出さ
れたデータに対し予め定められた演算を行なって該演算
結果をバス504上に伝達する。このバス504上に送出され
た演算結果は、制御回路500の下に、他の機能ブロック
へ伝達されて利用されるか、またはレジスタ（501、ま
たは502または図示しない別のレジスタ）に格納される
かまたは、装置外部へ出力される。

このような処理システムにおいて、入力データに対する
演算内容が一定である場合には、その演算を実行する回
路ブロックが１つのユニットとして構成されることが多
い。

第８図は上述のデジタル信号処理システムユニットを具
現化した従来の半導体集積回路装置の構成を示す図であ
り、２つのメモリに格納されているデータに対し所定の
演算を施す機能を実行するユニットの概略構成を示す図
である。第８図において、半導体集積回路装置600は、
第１のメモリ100と第２のメモリ101を含む。この第１の
メモリ100および第２のメモリ101は、演算データを格納
するレジスタとして用いられ、第７図のレジスタ501お
よび502に対応する。

第１のメモリ100は、データを格納するための複数のメ
モリセルが行および列からなるマトリクス状に配置され
たメモリセルアレイ100cと、外部から与えられる第１の
アドレスADAに応答して、メモリセルアレイの対応する
メモリセルを選択するためのデコーダ100dと、入力デー
タDIAを受け、内部入力データを生成し、メモリアレイ1
00c内の、デコーダ100dにより選択されたメモリセルへ
データを書込むための入力回路100aと、メモリセルアレ
イ100c内の、デコーダ100dにより選択されたメモリセル
のデータを読出してメモリ外部へ出力するための出力回
路100bとを含む。入力データDIAはｎビット幅を有して
おり、メモリセルアレイ100cはｍワード×ｎビットの構
成を有している。デコーダ100dによりｎビットの１ワー
ドが選択される。したがって、出力回路100bから出力さ
れる出力データDOAもｎビットである。

第２のメモリ101も第１のメモリと同様の構成を有して
おり、ｍワード×ｎビット構成のメモリセルアレイ101c
と、第２のアドレスADBをデコードし、メモリセルアレ
イ101cの１ワード（ｎビット）を選択するデコーダ101d
と、入力データDIBを受け、内部入力データを生成して
メモリセルアレイ101cのデコーダ101dによる選択ワード
へ書込むための入力回路101aと、メモリセルアレイ101c
のデコーダ101dによる選択ワードを読出して出力データ
DOBを生成する出力回路101bを含む。

アドレスADAおよびADBが行アドレスおよび列アドレスを
含むか行アドレスのみを含むかはメモリセルアレイ101c
および101cの構成により決定れさる。メモリセルアレイ
100cおよび101cの１行に複数のワードが接続される場合
にはアドレスADAおよびADBが行および列アドレス両者を
含む。メモリセルアレイ100cおよび101cの１行に１ワー
ドのメモリセルが接続される場合には、アドレスADAお
よびADBは行アドレスのみを含む。

半導体集積回路装置600はさらに第１のメモリ100からの
出力データDOAと第２のメモリ101からの出力データDOB
を受け、所定の演算を施して演算結果データDOSを生成
する演算器102を含む。この演算器102は第７図に示す演
算器503に対応するものであり、加算器、乗算器、論理
演算装置のいずれであってもよい。演算器102からの演
算結果データDOSはｎビットの場合が示されている。こ
の第１のメモリ100および第２のメモリ101は、データの
書込み／読出しをランダムなシーケンスで行なうことの
できるランダム・アクセス・メモリ（RAM）の構成を有
している。次に動作について簡単に説明する。

入力データDIAおよび入力データDIBはそれぞれこの集積
回路装置600の外部から与えられる。これらの入力デー
タDIAおよびDIBはたとえば２つのセンサの出力データで
あって別々の経路を介して与えられるデータであっても
よく、また第７図に示す制御回路500のような、制御ブ
ロックの制御の下に、別の機能ユニットから導出される
２種類のデータであってもよい。まずデータの書込み動
作について説明する。

この第１のメモリ100および第２のメモリ101は通常のRA
Mと同一の動作を実行する。すなわち、第１のメモリ100
においては、外部からの第１のアドレスADAに従ってデ
コーダ100dによりメモリセルアレイ100cの対応の１ワー
ドが選択される。次いでｎビットの入力データDIAが入
力回路100aを介して内部入力データに変換され、選択さ
れたｎビットの１ワードへ書込まれる。

第２のメモリ101においても、第１のメモリ100と同様に
して、デコーダ101dにより、第２のアドレスADBがデコ
ードされ、メモリセルアレイ101cの１ワードが選択され
る。この選択された１ワードのメモリセルへ入力回路10
1aを介してｎビットの入力データDIBが書込まれる。

次にこの第１および第２のメモリ100および101からのデ
ータ読出し動作について説明する。第１のアドレスADA
が与えられると、デコーダ100dによりメモリセルアレイ
100cと１ワード（ｎビット）が選択される。このメモリ
セルアレイ100cにおける１ワードの選択後、出力回路10
0bがイネーブルされ、週力回路100bを介してｎビットの
出力データDOAがメモリ100の外部へ出力される。

同様に、第２のメモリ101においても、第２のアドレスA
DBに応答してデコーダ101dがメモリセルアレイ101cの１
ワード（ｎビット）を選択する。次いで出力回路101bが
イネーブルされ、この選択された１ワードのデータが読
出され、ｎビットの出力データDOBがメモリ101の外部へ
出力される。

演算器102は、これらの出力データDOAおよびDOBを受
け、所定の演算を行ない、演算結果データDOS（ｎビッ
ト）を出力する。

上述のような半導体集積回路装置を用いることにより、
第１のメモリ100に格納されているデータ群Ａと第２の
メモリ101に格納されているデータ群Ｂの間での演算を
実行することができる。たとえば、演算器102が加算器
であれば、 Ak＋Bj＝Ci という演算を実行することができる。ここで、Akおよび
Bjはデータ群ＡおよびＢのそれぞれｋ番目およびｊ番目
のワードであり、Ciは出力データ群のｉ番目のデータで
ある。

またこの演算器102が、乗算器および累算器から構成さ
れる場合には、第１のメモリ100および第２のメモリ101
がそれぞれ行列データを格納している場合、という行列演算を実行することができる。ここでAijは
行列Ａのｉ行ｊ列のデータワードを示し、Bjkは行列Ｂ
のｊ行ｋ列のデータワードを示し、Cikは、乗算結果行
列のｉ行ｋ列のデータワードを示す。

［発明が解決しようとする課題］上述のような従来の半導体集積回路装置においては、第
１のメモリ、第２のメモリおよび演算器を第９図に示す
ように別々に配置する必要がある。ここで、第９図は、
第１のメモリ、第２のメモリおよび演算器の集積回路装
置600内におけるレイアウトを概略的に示す図である。

各回路ブロック、すなわち第１のメモリ100、第２のメ
モリ101および演算器102を、第９図に示すように、別々
に配置する場合を考える。演算器102はｎビットの２入
力を受ける。第１および第２のメモリ100および101の１
行には、通常、複数ワード分のメモリセルが接続されて
いる。このため、演算器102の幅がメモリ100および101
のそれよりも小さくなり、集積回路装置600内における
レイアウトにおいてレギュラリティを確保することがで
きないという問題が生じる。

すなわち、第１のメモリ100および第２のメモリ101の両
者の幅（第９図において横方向の長さ）の和は演算器10
1の幅よりも大きい。したがって、演算器102を、第１の
メモリ100および第２のメモリ101に対し等距離の関係を
保つように配置した場合、この半導体集積回路装置600
には第９図に示すように空領域E1およびE2が存在するこ
とになる。このため、半導体集積回路装置600における
チップの面積利用効率が低下し、高集積化に対する１つ
の障害となる。

また、この第１のメモリ100および第２のメモリ101の１
行が１ワードすなわち、１行にｎビットのメモリセルが
接続される構成の場合であっても、この第１のメモリ10
0および第２のメモリ101においては、メモリセルを選択
するためのデコーダ回路などの周辺回路が必要とされる
ため、第１のメモリ100および第２のメモリ101の幅の和
は演算器102の幅よりも大きくなり、上述の場合と同様
そのレイアウトにおいてレギュラリティを確保すること
ができないという問題が生じる。

また、第１のメモリ100および第２のメモリ101と演算器
102とは比較的長い配線L1およびL2を介してそれぞれ接
続されるため、この配線L1およびL2による信号遅延が生
じ、処理速度が低下するという問題が生じる。特に、レ
イアウトにおいてレギュラリティを向上させるために、
この第９図に示す空領域E1およびE2のいずれか一方の領
域へ他の制御回路を挿入し、演算器102を第９図におい
て空き領域E1の方へずらせて配置した場合、この配線L1
とL2との長さが異なることになり、この集積回路装置に
おける演算処理速度はこの長い方の配線による遅延によ
り決定されるため、処理速度がさらに低下するという問
題が生じる。

また、このような半導体集積回路装置600は、DSP用途や
マイクロプロセッサにおいては、第10図に示すように他
の機能ブロック（機能ユニット）と同一チップ上に集積
化される。このような場合、半導体集積回路装置600が
上述のようにそのレイアウトにおいてレギュラリティを
有していない場合、この半導体チップ700上に機能ブロ
ック650および651等を高密度に配置することができなく
なり、高密度の大規模集積回路装置を実現することが出
来なくなるという問題が生じる。

特に、このような半導体集積回路装置がDSP用途に用い
られる場合、このようなDSP用途においては機能ブロッ
ク650、および651等はゲートアレイを用いて構成される
場合が多く、高密度かつ高集積化されゲートアレイロジ
ックを実現することができなくなるという問題が生じ
る。また、このような大規模集積回路装置の処理速度が
この半導体集積回路装置600の動作速度で決定され、上
述のように配線に起因する遅延により半導体集積回路装
置600の処理速度が低下すれば、このチップ700上に形成
された大規模集積回路装置の処理速度が低下するという
問題も生じる。

それゆえ、この発明の目的は従来の半導体集積回路装置
を有する欠点を除去することのできる半導体集積回路装
置を提供することである。

この発明の他の目的は、小占有面積で高速な半導体集積
回路装置を提供することである。

この発明のさらに他の目的は、レイアウトにおいて高い
レギュラリティを備える半導体集積回路装置を提供する
ことである。

［課題を解決するための手段］この発明に係る半導体集積回路装置は、複数のメモリセ
ルグループからなるメモリセルアレイを含む。この複数
のメモリセルグループの各々は、各々が１以上の列と複
数行のマトリックス状に配列されたメモリセルからなる
ビットアレイを複数個含む。各メモリセルグループのビ
ットアレイは他のメモリセルグループのビットアレイと
交互に配列される。

この発明に係る半導体集積回路装置はさらに、複数のメ
モリセルグループの各々に対応して設けられ、外部から
各々に与えられるアドレス信号に応答して、対応のメモ
リセルグループから対応のメモリセルを選択するための
複数の選択手段と、少なくとも１つのメモリセルグルー
プから読出されたメモリセルの記憶情報を受けて予め定
められた演算を行なう演算手段を含む。

［作用］この発明における半導体集積回路装置においては、メモ
リセルアレイにおいて各メモリセルグループのビットア
レイが他のメモリセルグループのそれと交互に配置され
る。

したがって、メモリセルアレイ領域のビットアレイに対
応して、演算手段に含まれる各ビットを構成する演算回
路を配置することができ、この半導体集積回路装置のレ
イアウトにおけるレギュラリティを確保することがで
き、かつチップ面積の利用効率を改善することができ
る。

また、この演算手段とメモリセルアレイとは演算手段を
構成する演算回路をメモリセルアレイのビットアレイに
対応して配置することができるので、最小の配線長で、
選択されたメモリセルのデータを演算手段へ伝達するこ
とができ、信号遅延が最小となる。

［発明の実施例］第１図はこの発明の一実施例である半導体集積回路装置
の全体の構成を概略的に示す図である。半導体集積回路
装置800は、第１のグループＡの複数のメモリセルと第
２のグループＢのメモリセルが混在して配置されるメモ
リセルアレイ１を含む。メモリセルアレイ１において、
第１のグループＡのメモリセルからなるビットアレイ
と、第２のグループＢのメモリセルからなるビットアレ
イとが交互に配置される。ここでビットアレイは、デー
タワードの同一桁を構成するデータビットからなるアレ
イである。たとえばメモリセルアレイの１行に複数ワー
ドが配置される場合、ビットアレイの１列には、この複
数のデータワードの同一桁を構成するデータビットが配
置される。

ビットアレイAiは第１のグループＡの各データワードの
第ｉビットのデータを記憶する。ビットアレイBiは、第
２のグループＢの各データワードの第ｉビットのデータ
を記憶する。ここでｉは０ないしｎ−１の整数であり、
１ワードはｎビットである。ビットアレイAiとビットア
レイBiとが交互に配置される。各グループに対し、１行
にｐワードのメモリセルが接続される場合、メモリセル
アレイは２×ｐ×ｎ列を有し、ビットアレイAi,Biはそ
れぞれｐ列を備える。

この半導体集積回路装置800はさらに、第１のアドレスA
DAに応答して、メモリセルアレイ１のビットアレリA0な
いしAn−１各々から１ビットずつ合計ｎビットの１ワー
ドを選択する第１のデコーダA4と、第２のアドレスADB
に応答してメモリセルアレイ１のビットアレイB0〜Bn−
１各々から１ビットずつ合計ｎビットの１ワードを選択
する第２のデコーダB5と、第１のデコーダA4および第２
のデコーダB5により選択されたワードへ入力データDIA
およびDIBを書込むための入力回路２と、デコーダ４お
よび５により選択されたワードのデータを読出すための
出力回路３を含む。

入力回路２は、ｎ個の単位入力回路200を含んでおり、
各単位入力回路200はメモリセルアレイ１の両グループ
のビットアレイに対応して設けられる。この単位入力回
路200は入力データDIAおよびDIBの各１ビットを対応の
ビットアレイへ伝達する。

出力回路３もこの両メモリセルグループＡ、およびＢの
各ビットアレイ対応に設けられた単位出力回路30を含
む。この単位出力回路30からは対応のビットアレイの１
ビットのデータすなわちビットアレイAiおよびBiからの
１ビット合計２ビットのデータが出力される。この入力
回路２および出力回路３は、したがって、同時に２種類
のｎビットのデータを入出力することができるように、
2nビットの幅を有してしている。入力回路２は、書込み
イネーブル信号WEによりその動作が制御される。

この半導体集積回路装置800はさらに、出力回路３から
の出力データを受け、予め定められた演算を施して出力
する演算器６と、演算器６からの演算結果データを出力
イネーブル信号OEA、OEBおよびOESに応答して出力する
トライステートバッファ群７を含む。演算器６は、加算
を行なう場合が一例として示されており、各ビットアレ
イAiおよびBiに対応して加算回路FAiが設けられる。こ
の加算回路FAiは、対応の両グループのビットアレイか
らの２ビットのデータを受けて加算して出力する全加算
器である。

トライステートバッファ群７は、演算回路FAi対応に設
けられたバッファを備えており第１のグループＡの読出
しデータDOAおよび第２のグループＢの読出しデータDOB
ならびに演算結果出力DOSを出力することができる。こ
のトライステートバッファ群７の出力タイミングおよび
出力データの種類は、制御信号OEA、OEBおよびOESによ
り指定される。このトライステートバッファ群７は、出
力イネーブル信号OEA、OEBおよびOESがディスエーブル
状態の場合には、この出力DOA、DOBおよびDOSをハイイ
ンピーダンス状態に設定する。

上述のように入力回路２の単位入力回路200、出力回路
３の単位出力回路30、演算器６の演算回路FAiおよびト
ライステートバッファをメモリセルアレイ１の各ビット
アレイに対応して配置する（ビットスライス配置）こと
により、この半導体記憶装置のレイアウトにおけるレギ
ュラリティが確保され、小占有面積で効率的に半導体記
憶装置の演算器とを集積化した構成が得られる。

この半導体記憶装置800に与えられる信号CSは、この半
導体記憶装置を選択状態とし、データの書込み／読出し
動作を可能にするための制御信号である。

第２図は、第１図に示す半導体集積回路装置の第ｌビッ
トのビットアレイとそれに関連する部分の構成を示す図
である。第２図において、ビットアレイAlとビットアレ
イBlとが隣接して配置される。ビットアレイAlおよびビ
ットアレイBlはそれぞれ４列から構成される。これは、
メモリセルアレイ１において、１行に各グループの４ワ
ードのデータが配置されるためである。この１つのビッ
トアレイに設けられる列数は、この１行に接続されるワ
ード数に応じて決定される。

ビットアレイAlの各列に選択するために、ビット線ABLl
0、ABLl1、ABLl2およびABLl3が配置される。ビットアレ
イBlにおいても、同様にビット線BBLl0、BBLl1、BBLl2
およびBBLl3が配置される。ここでメモリセルアレイ１
におけるビット線構造は、互いに相補なデータが伝達さ
れる相補ビット線対構造を想定しているため、各ビット
線は対をなして配置される場合が図示されている。

ビットアレイAlはさらにデータ読出し時にこのビットア
レイAlの１列を選択するためのＡセレクタ22と、データ
書込時にこのビットアレイAlの１列を選択するＡ′セレ
クタ22′を含む。このＡセレクタ22およびＡ′セレクタ
22′は、第１図に示すデコーダA4からの列選択信号であ
るＹデコード信号に応答して１列（ビット線）を選択す
る。

ビットアレイBlも同様に、データ書込み時にこのビット
アレイBlの１列を選択するためのＢセレクタ23と、デー
タ書込み時にこのビットアレイBlの１列を選択するＢ′
セレクタ23′を含む。このＢセレクタ23およびＢ′セレ
クタ23′は第１図に示すデコーダB5からの列指定信号で
あるＹデコード信号より１列（１本のビット線）を選択
する。

出力回路３は、単位出力回路30として、Ａセレクタ22に
より選択されたメモリセルのデータをデータ線I/OAおよ
びI/OA・Ｂを介して受け、このデータ線上の信号を差動
的に増幅するセンスアンプ回路24と、Ｂセレクタ23が選
択したメモリセルデータをデータ線I/OBおよびI/OB・Ｂ
を介して受け、この受けた信号を差動的に増幅するセン
スアンプ回路25を含む。ここで、「・Ｂ」は相補信号
（または信号線）を示し、図面においては、各記号の上
にバーが付されている信号を表わすものとする。ここで
センスアンプ回路24および25がそれぞれ相補的な信号を
差動増幅するように示されているのは、メモリセルアレ
イ１のビット線構造が相補ビット線構造であり、１列が
選択された場合、相補なデータがＡセレクタ22およびＢ
セレクタ23により選択される構成とされるためである。
このセンスアンプ回路24および25は、半導体集積回路装
置のデータ読出しモード時において活性状態とされる。
メモリセルアレイ１に含まれるメモリセルがキャパシタ
を含むセル構造を有するダイナミックRAMの場合、メモ
リセルアレイ１の各ビット線対にはセンスアンプがこの
センスアンプ回路24,25とは別に設けられる。メモリセ
ルがECLRAM（エミッタカップルドRAM）またはスタティ
ックRAMの場合、このセンスアンプ回路24,25は通常のセ
ンスアンプと同様である。

入力回路２は、単位入力回路200として入力データDIAl
を受けて内部入力データDIAlおよびDIAl・Ｂを生成する
入力バッファAIBと、入力データDIBlを受け、内部入力
データDIBlおよびDIBl・Ｂを生成する入力バッファBIB
を含む。この単位入力回路200は、書込みイネーブル信
号WEに応答して活性状態とされ、内部入力データを生成
する。この書込みイネーブル信号WEがディスエーブル状
態のとき、単位入力回路200の出力はハイインピーダン
ス状態とされる。この入力バッファAIBの生成した内部
入力データはＡ′セレクタ22′へ与えられ、入力バッフ
ァBIBが生成した内部入力データはＢ′セレクタ23′へ
伝達される。Ａ′セレクタ22′は、このデータ書込み時
において、デコーダ４からのＹデコード信号に応答して
ビットアレイAlの一列を選択し、入力バッファAIBから
の内部入力データを選択された列へ伝達する。Ｂ′のセ
レクタ23′は、デコーダ５からのＹデコード信号に応答
してビットアレイBlの１列を選択し、入力バッファBIB
の生成した内部入力データを選択列に伝達する。

読出し部に設けられたＡセレクタ22およびＢセレクタ23
と書込み部に設けられたＡ′セレクタ22′とＢ′セレク
タ23′は、データ書込み時および読出し時にともに作動
状態とされる構成であってもよく、それぞれデータ読出
し時およびデータ書込み時においてのみ作動状態とされ
る構成であってもよい。

書込み部のＡ′セレクタ22′とＢ′セレクタ23′がデー
タ読出し時においても作動状態とされる場合、入力バッ
ファAIBおよびBIBがともに出力ハイインピーダンス状態
とされれば、そのデータ読出しに対し悪影響を及ぼすこ
とはない。したがって、この場合、入力バッファAIBお
よびBIBは、書込みイネーブル信号WEに従って出力状態
が制御されるトライステートバッファにより構成され
る。

データ書込み時において読出し部のＡセレクタ22および
Ｂセレクタ23が作動状態とされる場合、センスアンプ回
路24および25が非作動状態とされることにより、そのデ
ータ書込みに対する消費電流等の悪影響を及ぼすことは
ない。この構成は通常のスタティク型ランダム・アクセ
ス・メモリの構成から類推することができる。

また、たとえメモリセルアレイ１がダイナミック型ラン
ダム・アクセス・メモリから構成されていても、このビ
ットアレイAlおよびBl内部に各ビット線対応にセンスア
ンプが設けられており、センスアンプ回路24およびセン
スアンプ25をこのアレイ内部のセンスアンプで増幅され
たデータをさらに増幅するメイン・アンプとして用いれ
ば、何らデータ読出し／書込みに対する悪影響が生じる
ことはない。

この演算回路26は、このセンスアンプ回路24および25か
らのデータAl,Al・Ｂと、データBl,Bl・Ｂを受けて加算
を行なう全加算器FAlから構成される。この加算回路26
は、下位ビットの加算回路からのキャリー出力CIlをの
キャリー入力として受け、かつそのキャリー出力COlの
上位ビットの加算回路へ伝達する。

トライステートバッファ27は、この加算回路26の出力を
受けるトライステートバッファTBSと、センスアンプ24
からの出力データAlを受けるトライステートバッファTB
Aと、センスアンプ25からの出力データBlを受けるトラ
イステートバッファTBBを含む。トライステートバッフ
ァTBSは、出力イネーブル信号OESにより導通が制御され
る。トライステートバッファTBAは出力イネーブル信号O
EAにより導通が制御される。トライステートバッファTB
Bは出力イネーブル信号OEBにより導通が制御される。こ
のトライステートバッファTBA、TBSおよびTBBから出力
データAl、SlおよびBlがそれぞれ装置外部へ出力され
る。

ここで、加算回路26が全加算器の場合最上位ビットの加
算回路からはキャリーが出力される。これは、最上位ビ
ットの加算回路からの出力に対し、オーバーフローの有
無を示すためのキャリー出力用トライステートバッファ
をさらに設けておき、このトライステートバッファを出
力イネーブル信号OESより制御する構成をとることによ
り、確実な演算を行なうことができる。

この出力イネーブル信号OES、OEAおよびOEBを用いるこ
とにより、加算結果出力のみならず、第１のグループＡ
のデータおよび第２のグループＢのデータをも併せて読
出すことができ、より汎用性の高い半導体集積回路装置
を得ることができる。

第３図は、この第２図に示すビットアレイの１行のメモ
リセルの配置の一例を示す図である。第３図において、
第１図のグループＡのデータを格納するメモリセルMCA
はデコーダA4出力により選択状態とされるワード線WLA
に接続される。第２のグループＢのデータを格納するメ
モリセルMCBは、デコーダB5出力により選択状態とされ
るワード線WLBにより選択される。メモリセルMCA1〜MCA
4は、ワード線WLAが選択状態となったとき、その記憶デ
ータをビット線ABL1〜ABL4上へ伝達する。メモリセルMC
B1〜MCB4は、ワード線WLBが選択状態となったとき、そ
の記憶データをビット線BBL1ないしBBL4へ伝達する。こ
こで、第３図において、図面を簡略化するために、ビッ
ト線は、相補対をとらず、１本のビット線で構成される
ように示されている。

第３図に示すように、第１のグループ選択用ワード線WL
Aと第２のグループ選択用ワード線WLBとを平行に配置す
ることにより、容易にこの２つの異なるデコーダ出力に
より選択されるメモリセル群を、１つのメモリセルアレ
イ内に混在して配置することができる。次に、この第１
図および第２図に示す半導体記憶装置の動作について説
明する。

今説明を具体的にするために、この半導体集積回路装置
の第１のグループＡのアレイおよび第２のグループＢの
アレイは、ともに、64ワード（１ワード×８ビット）を
記憶している場合を想定する。また、このメモリセルア
レイ１は、16行で構成されるとする。この場合、１行に
は４ワードが接続される。この場合の具体的構成を第４
図に示す。

第４図において、メモリセルアレイ１は、16行で構成さ
れており、各ビットアレイAiおよびBiは４列×16行で構
成される。このビットアレイAiおよびBiの４列には、異
なるワードの同一桁のデータが格納される。ビットアレ
イAiおよびビットアレイBiとは、ワードの各ビットごと
に交互に配置される。すなわち、ビットアレイAi−１、
Bi−１、Ai、Bi、Ai＋１およびBi＋１の順に配置され
る。

メモリセルアレイ１の第ｌビットは、第１のグループの
ビットアレイAlと第２のグループのビットアレイBlとか
ら構成される。すなわち、メモリセルアレイ１の第ｌビ
ットは８列で構成される。したがって、メモリセルアレ
イ１は、16行×64列となる。

出力回路３の単位出力回路（センスアンプ対）30もメモ
リセルアレイ１の各ビットに対応して配置されるので、
合計８個の単位出力回路（センスアンプ対）30から構成
される。演算回路６も、同様に、メモリセルアレイ１の
各ビットに対応して８個の加算回路26から構成される。
また出力部のトライステートバッファ群７においても、
３個のトライステートバッファTBA、TBSおよびTBBがメ
モリセルアレイ１の各ビットに対応して各々８個配置さ
れる。今、第１のアドレスADAが10番地を示し、第２の
アドレスADBが20番地を示している場合を想定する。０
番地は各ビットアレイの第０行第０列であり、15番地は
第15行第１列、16番地は第０行第１列である。

この場合、デコーダA4により、第１のグループのビット
アレイAiから10番地のワードMA（10）＜7:0＞が選択さ
れる。ここで、＜7:0＞はA0を最下位ビットとしA7を最
上位ビットとする８ビットデータを示す。このワードMA
（10）の各ビットは、ビットアレイA0〜A7の同一列（第
４図において第０列）に配置されている。

また、第２のアドレスADBが20番地を示している場合、
デコーダB5により、第２のグループＢのビットアレイB0
〜B7の第４行、第１列のメモリセルが選択状態とされ
る。

これにより、ワードMB（20）＜7:0＞が選択される。こ
こで、１ワードのデータビットは、各ビットアレイにお
いて同一行の同一列に配置されている。

Ａデコーダ４およびＢデコーダ５へは６ビットのアドレ
スADAおよびADBが与えられ、たとえば下位４ビットによ
り１行が選択され、一方、上位２ビットからＹデコーダ
信号を発生して各ビットアレイAi,Biから１列が選択さ
れる。

データ書込み時においては、この選択されたワードMA
（10）およびMB（20）へ入力回路２およびセレクタ22′
および23′を介して入力データDIAおよびDIBが書込まれ
る。このデータの書込みは書込みイネーブル信号WEに応
答して行なわれる。次にこのメモリセルアレイ１からの
データ読出し動作および演算回路６における演算動作に
ついて説明する。

第１のグループＡの番地ADAに格納されるデータワード
をMA（ADA）および第２のグループＢの番地ADBに格納さ
れるデータワードをMB（ADB）として以下の動作説明を
行なう。

第１のグルーＡの10番地のメモリセルに“00001010
（２）;10進数の10"のデータワードMA（10）が記憶され
ており、また第２のグループＢの20番地のメモリセルに
“00010100（２）;10進数の20"のデータワードMB（20）
が記憶されている場合を考える。ここで、（２）は２進
数を示す。すなわち、 MA（10）＜7:0＞＝00001010（２） MB（20）＜7:0＞＝00010100（２）の場合を想定する。この第１のグループの10番地および
第２のグループの20番地の位置を第４図に斜線で囲むブ
ロックで示す。このデータワードMA（10）およびMB（2
0）の第２ビットのデータを記憶するビットアレイA1お
よびB1の部分の構成を第５図に示す。

第５図において、ビットアレイA1においてこの第５図の
第０行０列に０番地のデータMA（０）の第２ビット目の
データが格納され、以下この第０列の第15行には第15番
地のデータMA（15）の第２ビット目のデータが格納され
る。第１列においては、16番地のデータMA（16）の第２
ビットが格納され、以下第15行まで順次番地が増大し、
第15行において第31番地のデータMA（31）の第２ビット
目のデータが格納される。これにより、第３列の第15行
において第63番地のデータMA（63）の第２ビット目のデ
ータが格納される。第２グループのビットアレイB1にお
いても同様に、第０列０行から第３列第15行まで番地が
順次増大し０番地のデータMB（０）の第２ビット目のデ
ータから第63番地のデータMB（63）の第２ビット目のデ
ータが格納される。したがって、第５図において、上述
のデータが格納されている場合、ビットアレイA1の10番
地（第10行第０列）にはデータ“1"が10番地の第２ビッ
ト目のデータMA（10）＜１＞として格納される。また、
ビットアレイB1の第４行第１列には、データ“0"が20番
地の第２ビット目のデータMB（20）＜１＞として格納さ
れる。

デコーダA4およびデコーダB5に与えられるアドレスADA
およびADBはそれぞれ10番地および20番地を２進表示し
たものである。すなわち、 ADA＝001010、 ADB＝010100、である。この６ビットのアドレスのうち、上位２ビット
は、ビットアレイAiおよびBiから１列を選択するために
用いられる。すなわちこの上位２ビットアドレスは、デ
コーダA4およびデコーダB5に含まれる列選択用デコーダ
（Ｙデコーダ）に与えられる。このＹデコーダからＹデ
コード信号がセレクタ22,22′,23,23′へ選択信号とし
て与えられる。したがって、この第１のアドレスADAの
上位２ビット“00"により第１グループＡのビットアレ
イAiの第０列がセレクタ22,23′により選択され、また
第２のアドレスADBの上位２ビット“01"により、第２グ
ループＢのビットアレイBiの第１列がセレクタ23,23′
より選択される。

このアドレスADAおよびADBの下位４ビットは、それぞれ
デコーダA4およびデコーダB5の行選択用のＸデコーダへ
与えられてデコードされる。すなわち、第１のアドレス
ADAの下位４ビット“1010"により、第１グループＡのビ
ットアレイAiの第10行目が選択され、第２のアドレスAD
Bの下位４ビット“0100"により第２グループＢのビット
アレイBiの４行目が選択される。したがって、第５図に
四角印で示す部分のメモリセルが選択されることにな
る。

この第５図に四角印で示されるデータを読出す場合は以
下のようにして行なわれる。

まず、チップセレクト信号CSに応答して、デコーダA4お
よびデコーダB5がそれぞれ第１のアドレスADAおよび第
２のアドレスADBをデコードする。これにより、第１の
グループＡのビットアレイAiにおいては、第10行のメモ
リセルがすべて選択状態とされ、また第２のグループＢ
のビットアレイBiにおいては、第４行のメモリセルがす
べて選択状態とされる。この選択された行のメモリセル
データはそれぞれ対応のビット線ABLl0〜ABLl3およびBB
Ll0〜BBLl3上に伝達される。

次にこのデコーダA4およびデコーダB5からの列選択信号
（Ｙデコード信号）によりＡセレクタ22およびＢセレク
タ23が選択動作をし、ビットアレイAi（第５図において
A1）の第０列のビット線ABLl0を選択し、この選択され
たビット線ABLl0（相補ビット線対であり正確にはABLl0
およびABLl0・Ｂ）をバス線I/OAおよびI/OA・Ｂへ接続
する。

またＢセレクタ23は、第２のグループＢのビットアレイ
Bi（第５図においてB1）の第１列のビット線BBLl1（お
よび相補ビット線対BBLl1・Ｂ）を選択し、バス線I/OB
およびI/OB・Ｂへ接続する。

次いで、このＡセレクタ22およびＢセレクタ23により選
択されたメモリセルデータは、出力回路３を構成する、
メモリセルアレイ１の各ビット対応に設けられたセンス
アンプ回路24およびセンスアンプ回路25により増幅され
る。この出力回路３の各センスアンプ回路で増幅された
メモリセルデータAi,Ai・Ｂ、Bi,Bi・Ｂは演算器６へ与
えられるとともに、トライステートバッファ群７に含ま
れるメモリセルアレイ１の各ビット対応に設けられたト
ライステートバッファTBAおよびTBBにそれぞれ与えられ
る。

メモリセルアレイ１の各ビットに対応して配置されてい
る加算回路すなわち全加算器26は、この対応の出力回路
（センスアンプ対24および25）から与えられたデータA
i、Biおよび下位ビットからのキャリー出力をキャリー
入力CIiとして受け、加算を行なって、加算結果を示す
データSiおよびキャリーCOiを出力する。第５図おいて
は、全加算器26は、下位ビットの全加算器からのキャリ
ー出力をキャリー入力CI1として受け、その加算結果S1
およびキャリー出力CO1を出力する。この演算回路（全
加算器）26からのサム出力Siはトライステートバッファ
群７に含まれる対応の出力用トライステートバッファTB
Sへ与えられる。

トライステートバッファ群７は、出力イネーブル信号OE
A、OEBおよびOESにより出力可能状態となり、それまで
ハイインピーダンス状態であった出力を与えられたデー
タに対応する状態に設定する。ここで、最下位ビットの
演算回路（全加算器）26のキャリー入力CI0は、接地電
位レベルの０に設定される。この出力イネーブル信号OE
A、OEBおよびOESをイネーブル状態とすることにより、
トライステートバッファ群７から第１グループＡの選択
されたワードのデータDOA、第２のグループＢの選択さ
れたワードのデータDOBおよび演算回路６の演算結果出
力DOSが装置外部へ出力される。次に、第５図を参照し
て具体的なデータ演算動作について説明する。MA（10）
＜7:0＞＝00001010であるため、 MA（10）＜１＞＝１である。

また、MB（10）＜7:0＞＝00010100であるため、 MB（20）＜１＞＝０である。このビットアレイA1の選択ビットのデータ“1"
およびビットアレイB1の選択ビットのデータ“0"はＡセ
レクタ22およびＢセレクタ23により選択されてセンスア
ンプ回路24および25へ伝達される。センスアンプ回路24
および25はそれぞれこの与えられたデータ“1"および
“0"を増幅し、第２ビット目に対応して設けられた演算
回路（全加算器FA1）26へ与える。

この第２ビット目に対応して設けられた演算回路（全加
算器FA1）26のキャリー入力CI1は“0"である。なぜなら
は、第１ビット目に対応して設けられた演算回路（全加
算器FA0）26に対する入力データAOおよびBOの値はとも
に“0"であり、この第１ビット目の演算回路（全加算器
（AF0）26からのキャリーが生じないからである。この
結果、第１ビット目の演算回路（全加算器FA1）26のサ
ム出力S1は“1"、キャリーCO1は“0"となる。したがっ
て、この第４図に示す構成において、演算器６は、入力
データMA（10）と入力データMB（20）との加算を行うた
め、この加算結果はトライステートバッファ７へ与えら
れる。加算結果は、となる。

トライステートバッファ７群は、外部からの出力イネー
ブル信号OEA、OEBおよびOESがイネーブル状態となった
ときに与えられた信号を出力する。したがって、 DOS＝00011110、 DOA＝00001010、 DOB＝00010100 となる。この第１のグループＡおよび第２のグループＢ
において選択されたワードのデータをも併せて出力可能
と構成することにより、この演算結果を出力すると同時
に、そのときの被演算データをも装置外部でモニタする
ことができ、汎用性の高い半導体集積回路装置を得るこ
とができる。

また、このとき出力イネーブル信号OESのみをディスエ
ーブル状態とし、出力イネーブル信号OEAおよびOEBのみ
を出力イネーブル状態とすれば、単に第１のグループＡ
および第２のグループＢの選択ワードのメモリセルデー
タのみを出力することもでき、この半導体集積回路装置
をバッファ記憶装置として用いることもできる。

なお上述の構成においては、出力回路３と入力回路２と
が別々に設けられており、たとえばデジタル信号処理用
途においてデータ入力とデータ読出しとを独立に実行す
ることが可能なように構成されている。しかしながら、
この入力回路２と出力回路３とは同一の回路も用いて構
成してもよい。その場合、第２図に示す構成において
Ａ′セレクタ22′はＡセレクタ22と共用され、またＢセ
レクタ23とＢ′セレクタ23′とが共用される構成とな
り、この共用されたセレクタへ、それぞれ書込みイネー
ブル信号WEに応答して内部入力データを出力する入力バ
ッファAIBおよびBIBがそのデータバス線I/OA,I/OA・Ｂ
およびI/OB,I/OB・Ｂを介して接続される。この構成
は、通常のスタティック型ランダム・アクセス・メモリ
と同様の入出力部の構成を有することになる。

なお上記実施例においては、メモリの構成としては、デ
ータの書込みおよび読出しが可能であり、データの書換
えが可能なランダム・アクセス・メモリの場合について
説明したが、これはリード・オンリ・メモリなどのプロ
グラム・データを記憶するような半導体記憶装置であっ
ても同様の効果を得ることができる。

また上記実施例においては、ビットアレイが複数列で構
成される場合について説明したが、これはメモリセルア
レイの１行に複数ワードが接続される場合であり、１行
に１ワード、すなわちビットアレイが１列で構成される
場合であっても上記実施例と同様の効果を得ることがで
きる。

さらに、上記実施例においては、演算回路が全加算器で
構成される場合について説明したが、この演算回路とし
ては、加減算器、算術論理演算器（ALU）、乗算器な
ど、ビットスライス構成をとるものであればいずれであ
ってもよく、上記実施例と同様の効果を得ることができ
る。

さらに上記実施例においては２種類のデータを格納する
メモリとこれらの出力を演算する演算回路について説明
したが、この発明の構成を用いることにより、累算回路
を構成することもできる。

第６図はこの発明の他の実施例である半導体集積回路装
置のデータ出力部の構成を概略的に示す図である。第６
図において、半導体集積回路装置のビットアレイ対応の
データは、単位出力回路30に相当するセンスアンプ回路
24およびセンスアンプ回路25の出力データAiおよびBiと
ラッチ回路903の出力データLiのいずれか２つのデータ
を通過させるマルチプレクサ901と、マルチプレクサ901
からの出力データを加算する全加算器26と、全加算器26
の出力をバッファ処理するバッファ回路902と、バッフ
ァ回路902の出力をラッチするラッチ回路903を含む。こ
のマルチプレクサ901、全加算器26、バッファ902および
ラッチ回路903は第１図の演算器６の単位演算回路に対
応する。マルチプレクサ901は、マルチプレクス制御信
号MXに応答して、３入力Ai、BiおよびLiのいずれか２つ
のデータを通過させる。ラッチ回路903は制御信号CTLに
応答してバッファ回路902出力を保持し、トライステー
トバッファTBSへ与える。次にこの第６図に示す集積回
路装置の動作について、簡単に１ビットの累算動作につ
いて説明する。

今、マルチプレクサ901が、マルチプレクサ制御信号MX
により、センスアンプ回路24からの出力データAiとラッ
チ回路903の出力データLiを通過させる状態に設定され
た場合を考える。全加算器26は、この入力データAiとデ
ータLiとを加算し、バッファ回路902へ与える。ラッチ
回路903は、そのラッチタイミングを制御信号CTLにより
与えられる。したがって、このメモリセルアレイから第
１のグループＡにおいて選択されたワードのデータが読
出され、全加算器26で加算された後にラッチ回路903が
ラッチ動作を行なう。この動作を繰返すことにより、ラ
ッチ回路903の保持データLiは、 ΣAi＝Li となり、第１のグループＡにおいて選択されたワードに
対する累算動作を実行することができる。このラッチ回
路903の保持データは適当なタイミングで出力イネーブ
ル信号OESによりトライステートバッファTBSを介して装
置外部へ出力される。

またこのときマルチプレクサ901が、制御信号MXにより
センスアンプ回路24とセンスアンプ回路25の出力データ
AiおよびBiを選択した状態において、ラッチ回路903に
バイパス回路を設けておき、このバイパス回路をイネー
ブル状態とする構成とすれば、通常の加算を行なう演算
回路を得ることができる。また、ラッチ回路903を１回
だけラッチ動作させてもよく、また、ラッチスルー状態
に設定してもデータAiとデータBiの加算が実行できる。

なお、加算器26とラッチ回路903との間にはバッファ回
路902が設けられているが、このバッファ回路902は、ラ
ッチ回路903のラッチ動作を確実に行なわせるためのも
のであり、特に設けなくてもよい。

また、第１グループＡまたは第２グループＢの選択ワー
ドの累算動作を行なう場合、一方のグループのワードデ
ータは不必要である。この場合、その不必要となるグル
ープに対するワードの選択は禁止してもよく、また適当
なアドレスを与えて選択動作をさせる構成であってもよ
い。

また、この第６図に示す構成において累算器専用とする
構成の場合には、第１のグループおよび第２のグループ
ＡおよびＢの両方のワードをメモリセルアレイ１内に格
納する必要はない。この場合メモリセルアレイ１におい
ては、一つのグループのワードのみを格納する構成と
し、各ワードのビット対応に加算器26およびラッチ回路
903を設ける構成とすれば、累算回路専用の集積回路装
置を得ることができる。

また上記実施例においては２種類のグループＡおよびＢ
のメモリセルがメモリセルアレイに混在して配置される
場合について説明したが、これは３つ以上のグループの
メモリセルが１つのメモリセルアレイ内に混在して配置
される構成であっても上記実施例と同様の効果を得るこ
とができる。

［発明の効果］以上のようにこの発明によれば、複数のグループのワー
ドのデータを、１つのメモリセルアレイ内にビットアレ
イに分割して交互に配置し、それぞれ異なるアドレスに
より各グループメモリセルを選択可能とし、かつこのメ
モリセルアレイから読出されたデータに所定の演算を施
す演算回路をも併せて配置するように構成したため、半
導体集積回路装置のレイアウトにおけるレギュラリティ
を大幅に向上することができ、小占有面積の高密度高集
積化された半導体集積回路装置を得ることができる。

また、この構成によりメモリセルアレイから読出された
データは、演算器へ最小の配線を介して伝達されるた
め、その信号遅延を最小とすることができ、高速で演算
処理を実行することのできる半導体集積回路装置を得る
ことができる。

また、この複数のグループのデータワードを各ワードの
ビットごとにビットアレイとしてまとめて交互に配置す
ることにより、演算回路をこの各ビットアレイ対応に配
置することが可能となり、ビットスライス構成でメモリ
セルアレイおよび演算回路を配置することができ、大幅
にレギュラリティの改善されたレイアウトを備える半導
体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体集積回路装置
の全体の構成を概略的に示す図である。第２図は第１図
に示す半導体集積回路装置のメモリセルアレイの第ｌビ
ットに関連する部分の構成を示す図である。第３図は第
１図に示すメモリセルアレイにおけるビットアレイのメ
モリセルの配置の一例を示す図である。第４図は第１図
に示す半導体集積回路装置におけるワードの選択態様の
一例を示す図である。第５図は第４図に示す半導体集積
回路装置の１ビットのワードデータの読出し態様を説明
するための図である。第６図はこの発明の他の実施例で
ある半導体集積回路装置のデータ読出し部の構成を概略
的に示す図である。第７図は一般的なデータ処理システ
ムの構成を概略的に示す図である。第８図は従来の、２
種類のデータを演算するための半導体集積回路装置の構
成を概略的に示す図である。第９図および第10は第８図
に示す半導体集積回路装置の問題点を示すための図であ
る。図において、１はメモリセルアレイ、２は入力回路、３
は出力回路、４は第１のグループ用デコーダＡ、５は第
２のグループ用デコーダＢ、６は演算器、７は出力用ト
ライステートバッファ群、22,22′は第１グループのビ
ットアレイの列選択用セレクタ、23,23′は第２のグル
ープのビットアレイの列選択用セレクタ、24は第１のグ
ループのデータビット増幅用センスアンプ、25は第２の
グループのデータワードビット増幅用センスアンプ、26
は演算器６を構成する単位演算回路である全加算器、27
は出力用トライステートバッファ７を構成する単位トラ
イステートバッファ、210は入力回路を構成する単位入
力バッファ回路である。なお、図中、同一符号は同一または担当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者浦本紳一兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者 ▲吉▼本雅彦兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (56)参考文献特開平１−143095（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルグループからなるメモリ
セルアレイ、前記メモリセルグループの各々は、各々が
１以上の列と複数行のマトリックス状に配列されたメモ
リセルからなるビットアレイを複数個有し、かつ前記複
数のメモリセルグループのビットアレイは他のメモリセ
ルグループのビットアレイと交互に配列され、前記メモリセルアレイの複数のメモリセルグループ各々
に対応して設けられ、外部から各々に与えられるアドレ
ス信号に応答して、対応のメモリセルグループから前記
アドレス信号が指定するメモリセルを選択するための複
数の選択手段、および少なくとも１つのメモリセルグループから読出されたメ
モリセルの記憶情報を受け、予め定められた演算を行な
うための演算手段を備える、半導体集積回路装置。