CN102830560A - 一种阵列基板及其制作方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 99
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims description 105
- 238000002161 passivation Methods 0.000 claims description 74
- 229920002120 photoresistant polymer Polymers 0.000 claims description 62
- 238000000059 patterning Methods 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 26
- 230000001154 acute effect Effects 0.000 claims description 8
- 238000011161 development Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- 238000003860 storage Methods 0.000 abstract description 23
- 239000003990 capacitor Substances 0.000 abstract description 18
- 230000005684 electric field Effects 0.000 abstract description 16
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 14
- 206010047571 Visual impairment Diseases 0.000 abstract description 7
- 238000002834 transmittance Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 132
- 239000010408 film Substances 0.000 description 102
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 238000000151 deposition Methods 0.000 description 13
- 239000010409 thin film Substances 0.000 description 12
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 10
- 238000001755 magnetron sputter deposition Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 238000002207 thermal evaporation Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 229910020286 SiOxNy Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910000583 Nd alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134318—Electrodes characterised by their geometrical arrangement having a patterned common electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Geometry (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种阵列基板及其制作方法，该阵列基板包括多个像素单元，所述像素单元包括像素电极、公共电极和绝缘部，所述绝缘部包括多个第一过孔；所述公共电极设置于所述第一过孔的底表面，所述像素电极设置于所述绝缘部的表面，或所述公共电极设置于所述绝缘部的表面，所述像素电极设置于所述第一过孔的底表面。本发明提供的阵列基板能够形成具有较好可控区域的液晶分子旋转电场，达到提高液晶显示装置的透过率、亮度和对比度的目的，避免了因像素电极和公共电极存在较大的交叠区域而导致形成较大存储电容的问题，从而可以避免因较大存储电容导致的Greenish和线残像等品质性不良问题，提高了产品良率。
Description
技术领域
本发明涉及液晶显示领域，尤其涉及一种阵列基板及其制作方法。
背景技术
目前TFT-LCD（Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示器）存在多种电场显示模式，如ADS、IPS（In-Plane Switching，共平面切换）、VA等，不同的显示模式具有不同的设计结构，因此不仅在产品品质方面存在显著不同，在阵列基板制备工艺中也存在较大差异。
图1所示为IPS显示模式的阵列基板结构，包括衬底基板11、像素电极12和公共电极13，其像素电12和公共电极13在同一平面上交替排列，形成图1中箭头所示方向的电场；基于图1所示的结构，IPS显示模式的阵列基板采用4次构图（即4mask）工艺制作，具体为：栅线和栅极构图，有源层、数据线和源漏电极构图，过孔构图，像素电极和公共电极构图；即IPS显示模式的阵列基板中，像素电极和公共电极在同一构图工艺中形成。
图2所示为ADS显示模式的阵列基板结构，包括衬底基板21、像素电极22和公共电极23，其像素电极22与公共电极23为上下层设置关系，如图2所示，像素电极22在上层，由具有狭缝结构的透明电极图案构成，像素电极22与公共电极23之间设有绝缘层，公共电极23在下层，至少在对应像素电极22中的狭缝位置设置公共电极23，形成如图2中箭头所示方向的电场；基于图2所示的结构，ADS显示模式的阵列基板采用1+4次构图（即1+4mask）工艺制作，该制作方法与IPS显示模式阵列基板所采用的4次构图工艺相比，需要分别形成像素电极和公共电极，因此，ADS显示模式阵列基板采用的1+4次构图工艺比IPS显示模式阵列基板采用的4次构图工艺多出1次构图步骤。
根据图1和图2可知，ADS显示模式阵列基板与IPS显示模式阵列基板相比具有如下特点：ADS显示模式阵列基板的像素电极和公共电极形成的电场可控区域更大一些，因此，在透过率、亮度和对比度等方面ADS显示模式比IPS显示模式好；但是ADS显示模式阵列基板中的像素电极和公共电极存在较大的交叠区域，会形成较大的存储电容，引起Greenish（画面发绿）和线残像等不良品质缺陷，并且这种缺陷会随着面板的大尺寸化越来越明显；此外，ADS显示模式阵列基板采用的1+4次构图工艺，相比IPS显示模式阵列基板采用的4次构图工艺更繁琐，生产成本也会更高一些。
综上所述，ADS显示模式阵列基板和IPS显示模式阵列基板各有优缺点，因此，生产能够综合以上二者优点的新型边缘电场显示模式阵列基板成为重要的研究课题。
发明内容
本发明提供一种阵列基板及其制作方法，用以形成一种新型边缘电场显示模式的阵列基板，该阵列基板在具有较好的电场可控区域的同时，避免了像素电极和公共电极之间存储电容的问题，提高了产品品质。
本发明包括：
一种阵列基板，包括多个像素单元，所述像素单元包括像素电极、公共电极和绝缘部，
所述绝缘部包括多个第一过孔；
所述公共电极设置于所述第一过孔的底表面，所述像素电极设置于所述绝缘部的表面，或
所述公共电极设置于所述绝缘部的表面，所述像素电极设置于所述第一过孔的底表面。
一种如上所述阵列基板的制作方法，包括：
通过第一次构图工艺，形成包括栅线、栅电极、公共电极线的图形；
通过第二次构图工艺，形成包括栅绝缘层、有源层、数据线、源电极、漏电极、TFT沟道的图形；
通过第三次构图工艺，形成钝化层以及位于所述钝化层和/或栅绝缘层上的第一过孔；
通过第四次构图工艺，形成像素电极和公共电极。
本发明提供一种阵列基板及其制作方法，一方面使像素电极与公共电极设置于不同平面上，从而形成具有较好可控区域的液晶分子旋转电场，达到提高液晶显示装置的透过率、亮度和对比度的目的，另一方面使像素电极和公共电极不存在交叠区域，避免了因像素电极和公共电极存在较大的交叠区域而导致形成较大存储电容的问题，从而可以避免因较大存储电容导致的Greenish和线残像等品质性不良问题，提高了产品良率。
附图说明
图1为背景技术中IPS显示模式的阵列基板结构示意图；
图2为背景技术中ADS显示模式的阵列基板结构示意图；
图3（1）为本发明实施例一提供的一种阵列基板平面示意图；
图3（2）为本发明实施例一提供的一种阵列基板剖面示意图；
图3（3）为本发明实施例二提供的一种阵列基板剖面示意图；
图4为本发明实施例三提供的一种阵列基板的制作方法流程图；
图5（1）为本发明实施例三进行第一构图工艺后基板的平面示意图和剖面示意图；
图5（2）为本发明实施例三进行第二构图工艺后基板的平面示意图和剖面示意图；
图5（3）为本发明实施例三进行第三构图工艺后基板的平面示意图和剖面示意图；
图5（4）为本发明实施例三进行第四构图工艺后基板的平面示意图和剖面示意图；
图5（5）为本发明实施例三形成平坦层315后的剖面示意图；
图6（1）为本发明实施例四形成具有倒角的第一过孔313的剖面示意图；
图6（2）为本发明实施例四形成像素电极311和公共电极312后的剖面示意图；
图6（3）为本发明实施例四形成的阵列基板结构剖面示意图。
具体实施方式
下面结合附图和具体实施例，对本发明提供的阵列基板及其制作方法的具体实施方式作进一步详细描述。
需要说明的是：
1、本发明所称的构图工艺包括光刻胶涂覆、掩膜、曝光、显影、刻蚀、光刻胶剥离等工艺步骤，本发明实施例以正性光刻胶为例进行说明；
2、本发明实施例中所称的例如“X设置于Y上”或“X上设置有Y”中的“上”一般包含了X与Y接触，并且X位于Y的上方的意思，如附图所示本发明将衬底基板设置于最下方；
3、本发明对像素电极的图案不作具体限定，本发明实施例中仅以附图所示的像素电极图案为例进行说明。
本发明提供一种阵列基板，包括多个像素单元；所述像素单元包括像素电极、公共电极和绝缘部，所述绝缘部包括多个第一过孔；
所述公共电极设置于所述第一过孔的底表面，所述像素电极设置于所述绝缘部的表面，或
所述公共电极设置于所述绝缘部的表面，所述像素电极设置于所述第一过孔的底表面。
本发明提供的阵列基板结构中，第一过孔设置于绝缘部内，第一过孔的内壁由绝缘部组成，具有绝缘效果，从而可使得设置于第一过孔的底表面或绝缘部表面的像素电极和公共电极相互绝缘；
像素电极和公共电极的设置包括以下两种情况：像素电极位于第一过孔底表面，公共电极位于绝缘部表面，或，像素电极位于绝缘部表面，公共电极位于第一过孔底表面；以上两种设置情况既使得像素电极和公共电极设置于不同平面上，能形成具有较好可控区域的液晶分子旋转电场，又使得像素电极和公共电极不存在交叠区域，达到不产生存储电容的目的；
考虑到利用第一过孔的自身结构可达到使像素电极和公共电极交错设置于不同平面上且相互绝缘的目的，并且像素电极和公共电极都可由透明导电金属制成的特点，在第一过孔所在区域沉积一层透明导电金属的基础上，通过一次构图工艺形成分别位于第一过孔底表面或绝缘部表面的像素电极和公共电极。
本发明提供的阵列基板结构特点既使得像素电极与公共电极设置于不同平面上，从而形成具有较好可控区域的液晶分子旋转电场，达到提高液晶显示装置的透过率、亮度和对比度的目的，又使得像素电极和公共电极不存在交叠区域，避免了因像素电极和公共电极存在较大的交叠区域而导致形成较大存储电容的问题，从而可以避免因较大存储电容导致的Greenish和线残像等品质性不良问题，提高了产品良率。
需要说明的是，为了避免因像素电极和公共电极之间产生存储电容而导致Greenish和线残像等品质性不良问题，本发明在阵列基板结构中设置像素电极和公共电极没有交叠区域，以使二者之间不存在存储电容，但是由于存储电容对阵列基板的正常工作是必不可少的，因此，本发明提供的阵列基板结构中可以设置像素电极与公共电极线具有交叠区域以形成合适的存储电容。
较佳的，所述像素电极设置于第一过孔外的绝缘部表面，所述公共电极设置于所述第一过孔的底表面。
具体的，将像素电极设置于所述第一过孔外的绝缘部表面时，应根据实际情况确定需要设置像素电极的区域，包括像素开口区域和漏电极正上方的钝化层区域（该区域中像素电极将会与漏电极连接起来）。
具体的，将公共电极设置于所述第一过孔的底表面，以使得公共电极与公共电极线直接连接。
优选的，所述绝缘部包括栅绝缘层和/或钝化层。
具体的，常见阵列基板结构中，具有绝缘性质的结构有栅绝缘层和钝化层，其中，栅绝缘层为用于将栅线、栅电极和公共电极线与有源层、数据线、源电极、漏电极绝缘的膜层；钝化层为用于将数据线、源电极与像素电极绝缘的膜层；在具有绝缘性质的钝化层和/或栅绝缘层上设置第一过孔，可使得像素电极和公共电极绝缘，并达到使像素电极和公共电极设置于不同平面上的目的。
优选的，所述第一过孔的内壁与底表面夹有锐角形倒角。
具体的，使第一过孔的内壁与底表面之间具有倒角，可方便通过一次构图工艺形成第一过孔内外的像素电极和公共电极。
优选的，所述阵列基板还包括平坦层。
具体的，为了避免第一过孔对后续的基板制作工艺产生不良影响，本装置在像素电极和公共电极上涂覆平坦层，以使得整个阵列基板的表面平坦。
需要说明的是，本发明对上述阵列基板中除像素电极和公共电极以外的其他功能结构不作限定，即本发明提供的阵列基板结构可多元化设置，凡是满足本发明对像素电极和公共电极的结构设置特点的阵列基板结构都可以，也都属于本发明保护的范围之内。
实施例一
本发明提供一种阵列基板，如图3（1）和图3（2）所示，该阵列基板包括多个像素单元，每个像素单元包括衬底基板300、栅线301、栅电极302、公共电极线303、栅绝缘层304、有源层305、数据线306、源电极307、漏电极309、TFT沟道（图中未示出）、钝化层310、像素电极311、公共电极312和平坦层315；其中，
所述栅线301、栅电极302和公共电极线303设置于衬底基板300上，栅线301与栅电极302连接；
栅绝缘层304设置于栅线301、栅电极302和公共电极线303上，用于将栅线301、栅电极302和公共电极线303与有源层305、数据线306、源电极307、漏电极309绝缘；
有源层305、数据线306、源电极307、漏电极309和TFT沟道设置于栅绝缘层304上，共同构成了TFT；数据线306与源电极307连接；
钝化层310设置于有源层305、数据线306、源电极307、漏电极309和TFT沟道之上，用于将数据线306、源电极307与像素电极311绝缘；
钝化层310和栅绝缘层304交叠的区域设置有第一过孔313，漏电极309上方的钝化层310上设置有第二过孔314；
像素电极311设置于第一过孔313外部设定区域的钝化层310上，通过第二过孔314与漏电极309连接；
公共电极312设置于第一过孔313的底表面，与公共电极线303连接；
平坦层315设置于像素电极311和公共电极312上，其表面平坦，以避免后续制作工艺受到第一过孔313段差的不良影响。
本实施例提供的阵列基板具有如下结构特点：像素电极311设置于第一过孔313外的钝化层310上，公共电极312设置于第一过孔313的底表面，即二者设置于不同平面上；第一过孔313设置于钝化层310和栅绝缘层304交叠的区域，因此第一过孔313的内壁由钝化层310和栅绝缘层304构成，在像素电极311设置于第一过孔313外部设定区域和公共电极312设置于第一过孔313底表面的情况下，像素电极311与公共电极312就会被第一过孔313的内壁隔开而相互绝缘；此外，像素电极311与漏电极309连接以接收数据线信号；公共电极312与公共电极线303连接以接收公共电极信号。
基于上述结构特点，本实施例提供的阵列基板中，当像素电极311接收数据线信号和公共电极312接收公共电极信号时，就可以形成如图中虚线箭头所示的液晶驱动电场，相对于IPS显示模式的阵列基板，该电场的可控区域范围更大，因此，在透过率、亮度和对比度等方面比IPS显示模式阵列基板好；并且，相对于ADS显示模式的阵列基板，该阵列基板的像素电极311与公共电极312没有交叠区域，因此二者之间不会形成存储电容，从而可以避免Greenish和线残像等品质性不良问题的出现。综上，本实施例提供的阵列基板既可以形成较好的液晶驱动电场，又可以避免因像素电极和公共电极之间具有较大存储电容而引起的各种问题，提高了产品良率。
实施例二
本实施例提供另一种阵列基板，该实施例与实施例一相比，不同之处在于第一过孔313具有倒角，如图3（3）所示，该倒角为栅绝缘层304和衬底基板300所夹的锐角，该倒角结构可以方便一次构图形成第一过孔313内外的像素电极311和公共电极312。
相应的，本发明还提供一种如上所述阵列基板的制作方法，该方法包括：
通过第一次构图工艺，形成包括栅线、栅电极、公共电极线的图形；
通过第二次构图工艺，形成包括栅绝缘层、有源层、数据线、源电极、漏电极、TFT沟道的图形；
通过第三次构图工艺，形成钝化层以及位于所述钝化层和/或栅绝缘层上的第一过孔；
通过第四次构图工艺，形成像素电极和公共电极。
本发明方法通过在钝化层和/或栅绝缘层中设置第一过孔，并通过所述第一过孔设置像素电极和公共电极，实现了将像素电极和公共电极设置于不同平面上，达到形成具有良好可控区域的液晶分子旋转驱动电场的目的，此外，还实现了像素电极和公共电极之间不产生存储电容的目的，避免了因像素电极和公共电极存在较大的交叠区域而导致形成较大存储电容的问题，从而可以避免因较大存储电容导致的Greenish和线残像等品质性不良问题的出现，提高了产品良率。
优选的，通过第三次构图工艺，形成位于所述钝化层和/或栅绝缘层上的第一过孔，具体包括：
在所述钝化层和/或栅绝缘层上形成内壁垂直于底表面的第一过孔。
具体的，为了能够较好地避免像素电极和公共电极之间产生存储电容的问题，可通过形成内壁垂直于底表面的第一过孔，使像素电极和公共电极不存在交叠区域，避免产生存储电容。
优选的，通过第四次构图工艺，形成像素电极和公共电极，具体包括：
形成透明导电薄膜，在所述透明导电薄膜上涂覆光刻胶，通过普通掩模板进行曝光和显影处理，使所述第一过孔内部和第一过孔外设定区域的钝化层表面保留光刻胶，其余区域无光刻胶；
将所述其余区域暴露出的透明导电薄膜刻蚀掉，形成所述第一过孔的底表面、内壁以及第一过孔外设定区域的钝化层表面的透明导电图案；
剥离剩余光刻胶；
将所述第一过孔内壁上的透明导电图案刻蚀掉，形成位于所述第一过孔外设定区域的钝化层表面的像素电极，以及位于所述第一过孔底表面的公共电极。
具体的，通过所述第一过孔形成像素电极和公共电极，包括以下两种情况：将像素电极设置于第一过孔的底表面，公共电极设置于第一过孔外设定区域的钝化层表面，或，将像素电极设置于第一过孔外设定区域的钝化层表面，公共电极设置于第一过孔的底表面；
具体的，考虑到利用第一过孔的自身结构可达到使像素电极和公共电极交错设置于不同平面上且相互绝缘的目的，并且像素电极和公共电极都可由透明导电金属制成的特点，本发明可在第一过孔所在区域沉积一层透明导电金属，然后通过一次构图工艺形成分别位于第一过孔内外的像素电极和公共电极。本发明方法通过一次构图工艺形成不同平面上交错设置的像素电极和公共电极，与现有的ADS显示模式的阵列基板相比，既可以避免像素电极和公共电极之间因形成较大存储电容而导致的一系列不良问题，又可以通过同一次构图工艺形成像素电极和公共电极，减少构图次数，简化基板制作工艺，从而降低成本。
具体的，采用一次构图工艺同时形成像素电极和公共电极的具体过程为：
首先涂覆一层用于形成像素电极和公共电极的透明导电薄膜，然后通过曝光、显影和刻蚀处理将第一过孔内部和第一过孔外设定区域（即需要形成像素电极和公共电极的区域）以外的区域上的透明导电薄膜刻蚀掉；该过程的主要目的是将不需要形成像素电极和公共电极区域的透明导电薄膜刻蚀掉；其中，第一过孔外的设定区域是指：整个像素单元内，除第一过孔所在区域以及第一过孔外部不需要形成像素电极和公共电极的区域以外的区域；具体实施本步骤时，若用于形成像素电极和公共电极的透明导电薄膜，还用于形成其他透明导电图案（例如用于形成具有导电连接作用的图案），则在通过曝光、显影和刻蚀处理刻蚀透明导电薄膜时，还需考虑形成这类透明导电图案，即保留用于形成这类透明导电图案区域上的透明导电薄膜。
然后，剥离剩余的光刻胶，形成第一过孔的底表面、内壁和第一过孔外设定区域的钝化层表面的透明导电图案；
最后，将所述第一过孔内壁上的透明导电图案刻蚀掉，形成第一过孔外设定区域的钝化层表面的像素电极图案，和第一过孔底表面的公共电极图案；该过程可采用干法刻蚀完成，具体的，由于沉积在第一过孔外部和底表面的透明导电薄膜，要比沉积在第一过孔内壁上的透明导电薄膜厚，可采用干刻蚀工艺将第一过孔的底表面、内壁和第一过孔外设定区域的透明导电图案刻蚀掉一定的厚度，该厚度恰好等于第一过孔内壁上透明导电薄膜的厚度，得到的最终结果便是第一过孔内壁上不再有透明导电图案，而第一过孔外设定区域的钝化层表面形成像素电极，第一过孔的底表面形成公共电极。
优选的，通过第三次构图工艺，形成位于所述钝化层和/或栅绝缘层上的第一过孔，具体包括：
在所述钝化层和/或栅绝缘层上形成内壁与底表面夹有锐角形倒角的第一过孔。
具体的，要使得第一过孔的内壁与底表面夹有锐角形倒角，可通过以下两种方式实现：一种是令形成栅绝缘层而沉积的栅绝缘薄膜的致密度小于形成钝化层而沉积的钝化层薄膜，即栅绝缘薄膜较为疏松，钝化层薄膜较为致密，然后通过腐蚀形成第一过孔时，由于栅绝缘薄膜的腐蚀速率会大于钝化层薄膜的腐蚀速率，就会使得第一过孔在栅绝缘薄膜中凹进去的部分多于在钝化层薄膜凹进去的部分，即使得第一过孔的内壁与底表面夹有锐角形倒角；另一种方式是在沉积用于形成栅绝缘层的栅绝缘薄膜时，分两次沉积，先沉积一次较为疏松的栅绝缘薄膜，再沉积一次较为致密的栅绝缘薄膜，随后通过腐蚀形成第一过孔时，在先沉积的栅绝缘薄膜的腐蚀速率会大于后沉积的栅绝缘薄膜的腐蚀速率，就会使得第一过孔在先沉积的栅绝缘薄膜中凹进去的部分多于在后沉积的栅绝缘薄膜中凹进去的部分，即使得第一过孔的内壁与底表面夹有锐角形倒角。
本发明方法通过设置第一过孔具有倒角，在沉积透明导电薄膜时就可以借助第一过孔倒角的作用，直接形成第一过孔外设定区域的钝化层表面的像素电极和形成第一过孔底表面的公共电极；由于该方法借助第一过孔倒角的作用，不会将透明导电薄膜沉积于第一过孔内壁上，可将透明导电薄膜在倒角处自然分离，因此也就不需要刻蚀掉第一过孔内壁上的透明导电图案的工艺，进一步简化了基板的制作工艺，节省了成本。
优选的，通过第四次构图工艺，形成像素电极和公共电极，具体包括：
形成透明导电薄膜，在所述透明导电薄膜上涂覆光刻胶，通过普通掩模板进行曝光和显影处理，使所述第一过孔内部和第一过孔外设定区域的钝化层表面保留光刻胶，其余区域无光刻胶；
将所述其余区域暴露出的透明导电薄膜刻蚀掉，形成位于所述第一过孔底表面和第一过孔外设定区域的钝化层表面的透明导电图案；剥离剩余光刻胶，形成位于所述第一过孔外设定区域的钝化层表面的像素电极，以及位于所述第一过孔底表面的公共电极。
优选的，本发明方法还包括：形成位于所述像素电极和公共电极上的平坦层。
具体的，本发明方法在像素电极和公共电极上涂覆平坦层，使得整个阵列基板的表面平坦，以避免第一过孔对后续的基板制作工艺产生不良影响。
需要说明的是，本发明提供的阵列基板制作方法仅对制作像素电极和公共电极的方式进行了说明，对制作阵列基板中其他功能元件的方式没有限定，本领域技术人员可依据实际要形成的阵列基板结构，选择合适的工艺制作其他功能元件。
实施例三
本实施例提供一种阵列基板制作方法，用以制作实施例一提供的阵列基板。
为了方便说明构图工艺，本实施例将衬底基板的整个区域划分为以下各部分：栅线区域、栅电极区域、公共电极线区域、有源层区域、数据线区域、源电极区域、漏电极区域、TFT沟道区域、像素电极区域、公共电极区域、第一过孔区域和第二过孔区域。其中“某区域”都是某图形在衬底基板上映射的区域，该区域与对应的图形具有相同的形状，也就是说，该区域为衬底基板上将要制作某图形的区域，例如栅线区域，即为栅线的图形在衬底基板上的映射区域。
如图4所示，该制作方法包括如下步骤：
步骤41，如图5（1）所示，在衬底基板300上形成栅金属薄膜，通过第一次构图工艺，形成包括栅线301、栅电极302、公共电极线303的图形；
具体的，如图5（1）所示，首先采用等离子增强化学气相沉积（PECVD）、磁控溅射、热蒸发或其它成膜方法，在衬底基板300（如玻璃基板或石英基板）上形成栅金属薄膜；栅金属薄膜可以是钼、铝、铝钕合金、钨、铬、铜等金属形成的单层薄膜，也可以是以上金属形成的多层薄膜。
然后在栅金属薄膜上涂覆光刻胶，采用普通掩膜板对光刻胶进行曝光机显影处理后，使得栅线区域、栅电极区域和公共电极线区域保留光刻胶，其余区域无光刻胶；通过刻蚀工艺将其余区域暴露出的栅金属薄膜刻蚀掉；剥离剩余的光刻胶，形成包括栅线301、栅电极302、公共电极线303的图形；
步骤42，如图5（2）所示，形成栅绝缘薄膜、有源层薄膜、源漏金属薄膜，通过第二次构图工艺，形成包括栅绝缘层304、有源层305、数据线306、源电极307、漏电极309、TFT沟道（图中未示出）的图形；
具体的，如图5（2）所示，首先采用等离子增强化学气相沉积（PECVD）、磁控溅射、热蒸发或其它成膜方法，依次形成栅绝缘薄膜、有源层薄膜和源漏金属薄膜；栅绝缘薄膜可以采用SiNx、SiOx或SiOxNy的单层薄膜，或上述材料多层沉积形成的多层薄膜；有源层薄膜包括半导体薄膜和掺杂半导体薄膜源漏金属薄膜可以是钼、铝、铝钕合金、钨、铬、铜等金属形成的单层薄膜，也可以是以上金属多层沉积形成的多层薄膜；
然后，在所述源漏金属薄膜上涂覆光刻胶，通过双调掩模板对光刻胶进行曝光和显影处理，使得源电极区域、漏电极区域以及数据线区域的光刻胶具有第一厚度，使得TFT沟道区域的光刻胶具有第二厚度，其余区域没有光刻胶覆盖，其中，第一厚度大于第二厚度；依次刻蚀其余区域暴露出的源漏金属薄膜和有源层薄膜；再进行光刻胶灰化工艺，去掉源电极区域、漏电极区域、数据线区域、以及TFT沟道区域第二厚度的光刻胶，使得TFT沟道区域暴露出；依次刻蚀TFT沟道区域暴露出的源漏金属薄膜和有源层薄膜，形成包括TFT沟道和有源层305的图形；剥离剩余光刻胶，形成包括数据线306、源电极307和漏电极309的图形；
步骤43，如图5（3）所示，形成钝化层薄膜，通过第三次构图工艺，形成钝化层310、第一过孔313和第二过孔314；
具体的，如图5（3）所示，首先采用等离子增强化学气相沉积（PECVD）、磁控溅射、热蒸发或其它成膜方法形成钝化层薄膜；钝化层薄膜可以采用SiNx、SiOx或SiOxNy的单层薄膜，或上述材料多层沉积形成的多层薄膜；
然后，在所述钝化层薄膜上涂覆光刻胶，通过双调掩模板对光刻胶进行曝光和显影处理，使得第一过孔区域无光刻胶覆盖，第二过孔区域的光刻胶具有第三厚度，第一过孔区域和第二过孔区域以外的其余区域具有第四厚度的光刻胶，其中，第三厚度小于第四厚度；依次将第一过孔区域暴露出的钝化层薄膜和栅绝缘薄膜刻蚀掉，形成第一过孔313，第一过孔313的底表面应保证露出公共电极线303，使得后续在第一过孔313底部形成的公共电极314与公共电极线303连接；通过光刻胶灰化工艺去掉第二过孔区域以及所述其余区域的第三厚度光刻胶，使得第二过孔区域无光刻胶；刻蚀第二过孔区域暴露出的钝化层薄膜，形成第二过孔314，以露出漏电极309，使得后续形成的像素电极311能够与漏电极309连接；剥离剩余光刻胶，形成钝化层310；
具体实施本步骤时，在所述钝化层薄膜上涂覆光刻胶后，还可通过采用普通掩模板对光刻胶进行曝光和显影处理，使得第一过孔区域和第二过孔区域都无光刻胶覆盖，然后在一次刻蚀工艺中同时对第一过孔区域和第二过孔区域进行刻蚀，在该刻蚀过程中，可通过控制第一过孔区域和第二过孔区域的刻蚀速率不同，最终形成第一过孔和第二过孔，该方式通过一次刻蚀同时形成具有不同深度的第一过孔和第二过孔，简化了工艺过程；
步骤44，如图5（4）所示，形成透明导电薄膜，通过第四次构图工艺，形成所述第一过孔313外设定区域周围钝化层310上的像素电极311图形，以及第一过孔313底部的公共电极314图形；
具体的，如图5（4）所示，首先采用一般的成膜方法形成透明导电薄膜；透明导电薄膜可以采用ITO或IZO等材料；
然后，在所述透明导电薄膜上涂覆光刻胶，通过普通掩模板对光刻胶进行曝光和显影处理，使得像素电极区域和公共电极区域保留光刻胶，使得像素电极区域和公共电极区域以外的其他区域无光刻胶；将所述像素电极区域和公共电极区域以外的其他区域暴露出的透明导电薄膜刻蚀掉；剥离剩余光刻胶，使得只有像素电极区域、第一过孔313内壁上以及公共电极区域具有透明导电薄膜；
最后，采用干法刻蚀工艺，将第一过孔313内壁上的透明导电薄膜刻蚀掉，形成包括第一过孔313周围钝化层310上的像素电极311图形，以及第一过孔313内部的公共电极314图形；
步骤45，如图5（5）所示，形成平坦层薄膜，形成平坦层315；
具体的，采用等离子增强化学气相沉积（PECVD）、磁控溅射、热蒸发或其它成膜方法形成平坦层薄膜；平坦层薄膜可以采用有机聚合物材料。
本实施例提供的阵列基板制作方法仅仅是一种实现方式，实际应用中，本领域技术人员可以通过改变工艺方式形成相近的结构。例如，在刻蚀第一过孔内壁上的透明导电图案时，除了可以采用干法刻蚀以外，还可以采用其他刻蚀方式，如湿法刻蚀，只要能够完成将第一过孔内壁上的透明导电图案刻蚀掉的目的即可。
本实施例提供的阵列基板制作方法具有如下优点：制作出的阵列基板中像素电极与公共电极没有交叠区域，不会形成存储电容，在接收数据信号和公共电极信号的时候可以产生较优的液晶驱动电场；制作工艺上，采用一次构图工艺即可完成像素电极和公共电极的制作，整个阵列基板只需采用四次构图工艺即可，简化了基板制作工艺，提高了生产效率，节省了生产成本。
实施例四
本实施例提供另一种阵列基板制作方法，用以制作实施例二提供的阵列基板。本方法包括如下步骤：
步骤S1，在衬底基板300上沉积栅金属薄膜，通过第一次构图工艺，形成包括栅线301、栅电极302、公共电极线303的图形；
具体过程可参考实施例三中的具体描述，在此不再赘述；
步骤S2，沉积栅绝缘薄膜、有源层薄膜、源漏金属薄膜，通过第二次构图工艺，形成包括栅绝缘层304、有源层305、数据线306、源电极307、漏电极309、TFT沟道（图中未示出）的图形；
具体过程可参考实施例三中的具体描述，在此不再赘述；
步骤S3，沉积钝化层薄膜，通过第三次构图工艺，形成钝化层310、第一过孔313和第二过孔314；
具体的，首先采用等离子增强化学气相沉积（PECVD）、磁控溅射、热蒸发或其它成膜方法沉积钝化层薄膜；钝化层薄膜可以采用SiNx、SiOx或SiOxNy的单层薄膜，或上述材料多层沉积形成的多层薄膜；
然后，如图6（1）所示，在所述钝化层薄膜上涂覆光刻胶，通过双调掩模板对光刻胶进行曝光和显影处理，使得第一过孔区域无光刻胶覆盖，第二过孔区域的光刻胶具有第三厚度，第一过孔区域和第二过孔区域以外的其余区域具有第四厚度的光刻胶，其中，第三厚度小于第四厚度；依次将第一过孔区域暴露出的钝化层薄膜和栅绝缘薄膜刻蚀掉，同时采用过孔倒角工艺，形成具有倒角的第一过孔313，该倒角为栅绝缘层304和衬底基板300所夹的锐角，第一过孔313的底表面应保证露出公共电极线303，使得后续在第一过孔313底表面形成的公共电极314与公共电极线303连接；通过光刻胶灰化工艺去掉第二过孔区域以及所述其余区域的第三厚度光刻胶，使得第二过孔区域无光刻胶；刻蚀第二过孔区域暴露出的钝化层薄膜，形成第二过孔314，以露出漏电极309使得后续形成的像素电极311能够与漏电极309连接；剥离剩余光刻胶，形成钝化层310；
步骤S4，沉积透明导电薄膜，通过第四次构图工艺，形成所述第一过孔313周围钝化层310上的像素电极311图形，以及第一过孔313底部的公共电极314图形；
具体的，首先采用一般的成膜方法沉积透明导电薄膜；透明导电薄膜可以采用ITO或IZO等材料；该过程中，受到第一过孔313具有倒角结构的影响，透明导电薄膜不会附着在第一过孔313的内壁上，因此，附着在第一过孔313外部钝化层上的透明导电薄膜就会与附着在第一过孔313底表面的透明导电薄膜断开，并且绝缘；
然后，在所述透明导电薄膜上涂覆光刻胶，通过普通掩模板对光刻胶进行曝光和显影处理，使得像素电极区域和公共电极区域保留光刻胶，使得像素电极区域和公共电极区域以外的其他区域无光刻胶；将所述像素电极区域和公共电极区域以外的其他区域暴露出的透明导电薄膜刻蚀掉；剥离剩余光刻胶，使得只有像素电极区域和公共电极区域具有透明导电薄膜，如图6（2）所示，即形成了像素电极311和公共电极312；
步骤S5，如图6（3）所示，沉积平坦薄膜，形成平坦层315；
具体过程可参考实施例三中的具体描述，在此不再赘述。
本实施例与实施例三相比，具有相同的制作栅线301、栅电极302、公共电极线303、有源层305、数据线306、源电极307、漏电极309和TFT沟道（图中未示出）、钝化层310、第二过孔314、平坦层315的工艺步骤，不同之处在于：本实施例形成第一过孔313时采用了倒角工艺，使得第一过孔313为具有倒角的结构特点，借助该结构特点，透明导电薄膜就不会沉积到第一过孔313内壁上，因此就可以自然地分离像素电极区域的透明导电薄膜和公共电极区域的透明导电薄膜，省去了实施例一中需要单独的刻蚀工艺将第一过孔313内壁上的透明导电薄膜刻蚀掉的工艺，因此，在具备实施例三所具备的优点的同时，进一步简化了工艺过程，节省了成本。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种阵列基板，包括多个像素单元，所述像素单元包括像素电极、公共电极和绝缘部，其特征在于，
所述绝缘部包括多个第一过孔；
所述公共电极设置于所述第一过孔的底表面，所述像素电极设置于所述绝缘部的表面，或
所述公共电极设置于所述绝缘部的表面，所述像素电极设置于所述第一过孔的底表面。
2.如权利要求1所述的阵列基板，其特征在于，所述绝缘部包括栅绝缘层和/或钝化层。
3.如权利要求1所述的阵列基板，其特征在于，所述第一过孔的内壁与底表面夹有锐角形倒角。
4.如权利要求1-3任一所述的阵列基板，其特征在于，所述阵列基板还包括平坦层。
5.一种如权利要求1-4任一所述的阵列基板的制作方法，其特征在于，包括：
通过第一次构图工艺，形成包括栅线、栅电极、公共电极线的图形；
通过第二次构图工艺，形成包括栅绝缘层、有源层、数据线、源电极、漏电极、TFT沟道的图形；
通过第三次构图工艺，形成钝化层以及位于所述钝化层和/或栅绝缘层上的第一过孔；
通过第四次构图工艺，形成像素电极和公共电极。
6.如权利要求5所述的方法，其特征在于，通过第三次构图工艺，形成位于所述钝化层和/或栅绝缘层上的第一过孔，具体包括：
在所述钝化层和/或栅绝缘层上形成内壁垂直于底表面的第一过孔。
7.如权利要求5所述的方法，其特征在于，通过第四次构图工艺，形成像素电极和公共电极，具体包括：
形成透明导电薄膜，在所述透明导电薄膜上涂覆光刻胶，通过普通掩模板进行曝光和显影处理，使所述第一过孔内部和第一过孔外设定区域的钝化层表面保留光刻胶，其余区域无光刻胶；
将所述其余区域暴露出的透明导电薄膜刻蚀掉，形成所述第一过孔的底表面、内壁以及第一过孔外设定区域的钝化层表面的透明导电图案；
剥离剩余光刻胶；
将所述第一过孔内壁上的透明导电图案刻蚀掉，形成位于所述第一过孔外设定区域的钝化层表面的像素电极，以及位于所述第一过孔底表面的公共电极。
8.如权利要求5所述的方法，其特征在于，通过第三次构图工艺，形成位于所述钝化层和/或栅绝缘层上的第一过孔，具体包括：
在所述钝化层和/或栅绝缘层上形成内壁与底表面夹有锐角形倒角的第一过孔。
9.如权利要求5所述的方法，其特征在于，通过第四次构图工艺，形成像素电极和公共电极，具体包括：
形成透明导电薄膜，在所述透明导电薄膜上涂覆光刻胶，通过普通掩模板进行曝光和显影处理，使所述第一过孔内部和第一过孔外设定区域的钝化层表面保留光刻胶，其余区域无光刻胶；
将所述其余区域暴露出的透明导电薄膜刻蚀掉，形成位于所述第一过孔底表面和第一过孔外设定区域的钝化层表面的透明导电图案；剥离剩余光刻胶，形成位于所述第一过孔外设定区域的钝化层表面的像素电极，以及位于所述第一过孔底表面的公共电极。
10.如权利要求5所述的方法，其特征在于，还包括：形成位于所述像素电极和公共电极上的平坦层。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012103087582A CN102830560A (zh) | 2012-08-27 | 2012-08-27 | 一种阵列基板及其制作方法 |
| EP13181560.7A EP2703882B1 (en) | 2012-08-27 | 2013-08-23 | Array substrate and manufacturing method thereof |
| US13/975,972 US9324742B2 (en) | 2012-08-27 | 2013-08-26 | Array substrate and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012103087582A CN102830560A (zh) | 2012-08-27 | 2012-08-27 | 一种阵列基板及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102830560A true CN102830560A (zh) | 2012-12-19 |
Family
ID=47333743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2012103087582A Pending CN102830560A (zh) | 2012-08-27 | 2012-08-27 | 一种阵列基板及其制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9324742B2 (zh) |
| EP (1) | EP2703882B1 (zh) |
| CN (1) | CN102830560A (zh) |
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| Publication number | Publication date |
|---|---|
| EP2703882B1 (en) | 2018-02-21 |
| EP2703882A1 (en) | 2014-03-05 |
| US20140054703A1 (en) | 2014-02-27 |
| US9324742B2 (en) | 2016-04-26 |
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