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CN101827494A - 线路板及其制造方法 - Google Patents

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CN101827494A
CN101827494A CN200910180132A CN200910180132A CN101827494A CN 101827494 A CN101827494 A CN 101827494A CN 200910180132 A CN200910180132 A CN 200910180132A CN 200910180132 A CN200910180132 A CN 200910180132A CN 101827494 A CN101827494 A CN 101827494A
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electronic unit
wiring board
substrate
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清水敬介
川村洋一郎
北村阳儿
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Ibiden Co Ltd
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Abstract

提供一种能够抑制由热应力引起的性能劣化的线路板及其制造方法。电子部件内置线路板(10)具备：电子部件(200)，其被配置在基板(100)的开口部内；粘结剂(200a)，其形成在基板(100)与电子部件(200)之间的间隙中；以及第一导体层(110a)，其形成在粘结剂(200a)上。电子部件(200)的端子电极(210、220)与包含在第一导体层(110a)中的导体图案通过形成在粘结剂(200a)内的通路孔(201a、202a)相连接。在此，通路孔(201a、202a)的高度在5～15μm的范围内，通路孔(201a、202a)的纵横比在0.07～0.33的范围内。

Description

线路板及其制造方法
技术领域
本发明涉及一种例如内置电阻、电容器等电子部件的线路板及其制造方法。
背景技术
在专利文献1中公开了一种电子部件内置线路板及其制造方法。在该制造方法中，操作人员将电子部件嵌入到基板内部，通过通路孔(Via Hole)将基板的导体图案与电子部件的端子电极(电极焊盘)电连接，由此制造电子部件内置线路板。
专利文献1：日本专利公开2006-32887号公报
发明内容
发明要解决的问题
然而，根据这种电子部件内置线路板及其制造方法，在将例如由陶瓷与金属的复合体构成的电子部件(例如贴片电容器(Chip Capacitor)等)内置于例如由塑料构成的基板内的情况下，担心由于这些基板与电子部件之间的热膨胀系数的差(例如CTE不匹配)而产生热应力。并且，还担心当由这种热应力引起的应力(例如剪切力)施加到通路孔等布线的连接部(连接界面)时，会产生电连接的断裂、所内置的电子部件的性能劣化等。
特别是在形成通路孔的绝缘层(例如由树脂构成的层)变厚、形成了纵横比(高度/直径)较大的通路孔(层间连接部)的情况下，施加到该通路孔的热应力增大，上述问题变得明显。
本发明是鉴于上述问题而完成的，其目的在于提供一种能够抑制由热应力引起的性能劣化的线路板及其制造方法。
用于解决问题的方案
本发明的第一观点所涉及的线路板具备：基板，其形成有开口部；电子部件，其具有电极，该电子部件被配置在上述开口部内；绝缘构件，其形成在上述开口部内上述电子部件的周围；以及第一导体层，其形成在上述绝缘构件上，包括第一导体图案，其中，在上述绝缘构件上形成通路孔，上述电子部件的上述电极与上述第一导体图案通过上述通路孔相连接，上述通路孔的高度在5～15μm的范围内，上述通路孔的纵横比在0.07～0.33的范围内。
此外，“配置在开口部内”除了包括整个电子部件完全容纳在开口部内的情况以外，还包括仅电子部件的一部分配置在开口部内的情况等。
本发明的第二观点所涉及的线路板的制造方法包括以下工序：准备形成有开口部的基板的工序；将具有电极的电子部件配置在上述开口部内的工序；在上述开口部内上述电子部件的周围填充绝缘材料的工序；在上述绝缘材料上形成包括第一导体图案的第一导体层的工序；在上述绝缘材料上形成高度在5～15μm的范围内、纵横比在0.07～0.33的范围内的通路孔的工序；以及通过上述通路孔连接上述电子部件的上述电极与上述第一导体图案的工序。该方法中的各工序，可以按照在该方法中出现的顺序或其它顺序来执行。
此外，在“准备”工序中除了包括购买材料、部件来亲自制造的情况以外，还包括购买成品来使用的情况等。
发明的效果
根据本发明，能够抑制由热应力引起的性能劣化。
附图说明
图1是本发明的实施方式1所涉及的线路板的截面图。
图2是内置于线路板的电子部件的截面图。
图3是表示电子部件的端子电极与通路孔之间的位置关系的图。
图4A是内置于线路板内的电子部件的放大图。
图4B是图4A的一部分放大图。
图5A是用于说明在电子部件中产生裂纹的情形的图。
图5B是用于说明在电子部件中产生裂纹的情形的图。
图6是表示在模拟中使用的试样的图。
图7是表示内置于上述试样中的电子部件的图。
图8是表示在上述试样中使用的材料的性质的图表。
图9是表示模拟结果的图表。
图10是图9的数据的曲线图。
图11是从纵横比较小的试样开始按顺序排列模拟结果的图表。
图12是图11的数据的第一图表。
图13是图11的数据的第二图表。
图14A是用于说明本发明的实施方式1所涉及的线路板的结构的图。
图14B是表示包括粘结剂以外的层间绝缘层的线路板(比较例)的图。
图15是表示本发明的实施方式1所涉及的线路板的制造方法的过程的流程图。
图16A是用于说明将电子部件配置在载体上的工序的图。
图16B是用于说明将电子部件配置在载体上的工序的图。
图16C是用于说明将电子部件配置在载体上的工序的图。
图16D是用于说明将电子部件配置在载体上的工序的图。
图17A是用于说明将电子部件内置于(嵌入)基板内的工序的图。
图17B是用于说明将电子部件内置于基板内的工序的图。
图17C是用于说明将电子部件内置于基板内的工序的图。
图18A是用于说明形成导体图案的工序的图。
图18B是用于说明形成导体图案的工序的图。
图18C是用于说明形成导体图案的工序的图。
图19A是本发明的实施方式2所涉及的线路板的截面图。
图19B是内置于线路板内的电子部件的放大图。
图20A是用于说明准备基板的工序的图。
图20B是用于说明在基板上形成用于内置电子部件的空间的工序的图。
图20C是用于说明将基板载置在载体上的工序的图。
图20D是用于说明将电子部件配置在载体上的工序的图。
图21A是用于说明将电子部件内置于(嵌入)基板内的第一工序的图。
图21B是用于说明将电子部件内置于基板内的第二工序的图。
图22是用于说明形成通路孔的工序的图。
图23A是表示使用了填充通路孔的线路板的第一例的图。
图23B是表示使用了填充通路孔的线路板的第二例的图。
附图标记说明
10、20：电子部件内置线路板；100：基板；101、102：绝缘层；102a：树脂(绝缘材料)；110、120：布线层；110a：第一导体层(第一导体图案)；110b：第二导体层(第二导体图案)；111、121：第一布线层(导体图案)；112、122：第二布线层(导体图案)；200：电子部件(贴片电容器)；200a：粘结剂(绝缘材料)；201：电容器主体；201a、202a：通路孔；210、220：端子电极(电极焊盘)；210a、220a：贯通孔；210b、220b：导体(层间连接部)；211～214、221～224：导体层；231～239：介电层；300：基板；300a、300b：布线层；310、320：布线层；400：电子部件；400a：端子电极；410、420：绝缘层；410a、420a：通路孔；410b、420b：导体；R11：开口部；R21：空间(空隙)。
具体实施方式
下面，参照附图详细说明将本发明具体化了的实施方式。
(实施方式1)
如图1所示，本实施方式的电子部件内置线路板10具备基板100、作为导体图案的布线层110和120以及电子部件200。
基板100由方形的绝缘层101和102构成，该绝缘层101和102例如由固化的预浸料构成。预浸料优选例如通过树脂浸渍处理而包含玻璃纤维、芳香族聚酰胺纤维等加强材料。通过包含这种加强材料来缓和基板100的翘曲等。此外，加强材料是热膨胀率小于主材料(预浸料)的材料。
在绝缘层101上形成与电子部件200的外形对应的形状的开口部R11。在本实施方式中，开口部R11为基板100的凹部。
此外，能够根据用途等变更基板100的形状、材料等。例如，也能够使用将环氧树脂、双马来酰亚胺-三嗪树脂(BT树脂)、酰亚胺树脂(聚酰亚胺树脂)、烯丙基化聚苯醚树脂(A-PPE树脂)等树脂浸渍在玻璃纤维、芳香族聚酰胺纤维的基材中得到的材料作为预浸料。另外，能够使用液状或薄膜状的热固化性树脂、热可塑性树脂来代替预浸料。作为热固化性树脂，例如能够使用环氧树脂、酰亚胺树脂(聚酰亚胺树脂)、BT树脂、烯丙基化聚苯醚树脂、芳纶树脂等。另外，作为热可塑性树脂，例如能够使用液晶聚合物(LCP)、PEEK树脂、PTFE树脂(氟树脂)等。希望从绝缘性、介电特性、耐热性、机械特性等观点出发根据需要选择这些树脂。另外，这些树脂也能够含有固化剂、稳定剂、填料等作为添加剂。除此之外，也可以代替预浸料而使用RCF(Resin Coated copper Foil：背胶铜箔)等。
在基板100的表面(两面)形成有布线层110和120。在基板100的下表面(箭头Y1侧的面)形成有布线层110，并且在基板100的上表面(箭头Y2侧的面)形成有布线层120。
布线层110具有第一布线层111和第二布线层112。另外，布线层120由第一布线层121和第二布线层122构成。第一布线层111和121例如由铜箔构成。第二布线层112和122例如由铜镀覆膜构成。布线层110、120包括第一布线层111、121(金属箔)以及第二布线层112、122(镀覆膜)，由此第一布线层111、121与绝缘层101、102之间的密合性提高，不容易发生分层。布线层110和120的厚度例如是15～40μm。此外，能够根据用途等变更布线层110和120的材料、厚度等。
在开口部R11内配置具有与绝缘层101相同程度厚度的电子部件200。在电子部件200与基板100的边界部填充有用于固定电子部件200的粘结剂200a以及从绝缘层101和102渗出的(流出的)色缘性的树脂102a。树脂102a完全覆盖电子部件200的周围。由此，电子部件200被树脂102a保护，并且被固定在规定的位置上。
粘结剂200a例如由NCP(非导电性液状聚合物)等绝缘材料构成。在绝缘性的粘结剂200a上形成有锥状的通路孔201a和202a。详细地说，在第一布线层111和粘结剂200a上形成与电子部件200连接的锥状的贯通孔210a、220a。通路孔201a、202a形成为贯通孔210a、220a的一部分。另外，在贯通孔210a、220a的壁面以及底面形成与第二布线层112连接的导体210b、220b。因而，在作为贯通孔210a、220a的一部分的通路孔201a、202a的壁面以及底面也分别形成导体210b、220b。通路孔201a与导体210b、通路孔202a与导体220b分别构成保形通路孔(Conformal Via)。电子部件200与布线层110通过该保形通路孔而电连接。
在本实施方式中，粘结剂200a的弹性率低于树脂102a的弹性率。通过在弹性率相对较低的粘结剂200a上形成通路孔201a和202a来缓冲对通路孔201a、202a内的导体210b、220b施加的应力(stress)。另外，在其以外的部分中，由弹性率相对较高的树脂102a覆盖电子部件200，由此电子部件200对于来自外部的冲击的强度提高。粘结剂200a的弹性率优选为1～9GPa。在本实施方式中，使用弹性率4GPa的粘结剂200a。树脂102a的弹性率优选为5～22GPa。在本实施方式中使用弹性率7GPa的树脂102a。
电子部件200例如是贴片电容器。详细地说，例如如图2示出其截面结构那样，电子部件200具备电容器主体201以及U字状的端子电极210和220(电极焊盘)。电容器主体201例如交替层叠由陶瓷构成的多个介电层231～239以及多个导体层211～214和221～224而构成。在电容器主体201的两端部分别形成有端子电极210和220。这样，电容器主体201的两端部、详细地说是从下面到侧面直至上表面被端子电极210和220覆盖。这样，通过由端子电极210和220覆盖电容器主体201的侧面来提高发热效率。另一方面，电容器主体201的中央部露出。此外，电子部件200不限于贴片电容器，也能够采用贴片电阻等其它无源部件作为电子部件200。
如图1所示，在内置于基板100内的状态下，电子部件200的端子电极210、220的下表面分别通过通路孔201a和导体210b、通路孔202a和导体220b与布线层110相连接。在此，第二布线层112以及导体210b和220b例如由铜镀覆膜构成。因此，电子部件200与布线层110之间的连接部分的可靠性较高。另外，在电子部件200的端子电极210的表面也形成镀覆膜，由此能够进一步提高电子部件200与布线层110之间的连接部分的可靠性。
另一方面，电容器主体201(图2)的中央部由树脂102a覆盖。这样，通过树脂102a覆盖电容器主体201的比较脆弱的部分即陶瓷露出部分(中央部)，来利用该树脂102a保护电容器主体201。
例如如图3所示，将通路孔201a、202a分别配置在电子部件200的端子电极210、220的中央。
在图4A中放大示出电子部件200的一部分，图4B进一步放大示出图4A中的区域R1。电子部件200具有例如1mm角的外形。并且，电子部件200的厚度d3例如是100～150μm。在电子部件200的下表面(箭头Y1侧的面)连接通路孔201a、202a。
端子电极210和220的表面为粗糙面。端子电极210与导体210b之间的连接面210c为粗糙面，由此这些端子电极210与导体210b之间的密合性提高。
此外，为了便于说明，在图4A和图4B中仅示出了端子电极210侧，但是端子电极220侧也相同。
端子电极210和220的厚度、特别是连接导体210b和220b的下面侧的厚度d1(图1)优选为2～15μm、特别优选为5μm。
端子电极210或220越薄，强度越小。因而，当端子电极210或220过薄时，在通过激光等形成通路孔201a或202a时，担心该开孔加工不会停止在端子电极210或220，而导致在端子电极210或220上也开出孔。
另一方面，当端子电极210或220过厚时，担心如图5A或图5B所示那样，在电子部件200的电极形成部与电极非形成部的边界附近产生裂纹CK。此外，当电子部件200不断小型化时，电子部件200容易弯曲成向下(图5A)或向上(图5B)突出。电子部件200的弯曲量d4例如是5～15μm。
另外，随着端子电极210或220的厚膜化而电子部件内置线路板10大型化，因此在安装空间等方面变得不利。
关于这一点，如果端子电极210和220的厚度在上述范围内，则成为不论在强度方面还是在裂纹等方面不利都较少的电子部件内置线路板10。
布线层110的厚度d2(图1)优选为15～40μm，特别优选为30μm。
当布线层110过薄时，电阻变大，在能量效率等方面不佳。
另一方面，当布线层110过厚时，在形成上花费时间，在制造效率方面不佳。特别是在通过电镀形成布线层110的情况下，还具有镀膜难以均匀或者难以形成以及去除抗镀层的不利。
关于这一点，如果布线层110的厚度在上述范围内，则成为不论在能量效率等方面还是在制造效率方面不利都较少的电子部件内置线路板10。
另外，关于端子电极210或220的厚度d1与布线层110的厚度d2的比率，优选设定成端子电极210或220的厚度小于布线层110的厚度，特别优选设定成端子电极210或220的厚度为布线层110的厚度的一半(1/2)以下。根据这种比率，通过使端子电极210或220变薄，能够抑制电子部件200的裂纹等。另外，另一方面，通过使布线层110相对地变厚，能够补偿端子电极210或220变薄的部分来维持较高散热性。
通路孔201a和202a的直径T11(图4B)优选为30～70μm，特别优选为50～60μm。当通路孔201a或202a的直径过小时，连接可靠性下降。另一方面，当通路孔201a或202a的直径过大时，电子部件200的端子电极210和220(电极焊盘)的所需面积变大，因此难以高密度地配置电子部件200。关于这一点，如果通路孔201a和202a的直径在上述范围内，则成为在这些方面不利较少的电子部件内置线路板10。此外，在锥状的通路孔201a和202a等中，在高度方向的直径不固定的情况下，将其平均设为直径T11。
通路孔201a和202a的高度T12(图4B)优选为5～15μm，特别优选为10μm。当通路孔201a和202a的高度过小时，难以均匀地形成通路孔。另一方面，当通路孔201a和202a的高度过大时，在形成上花费时间，在制造效率方面变得不利。关于这一点，如果通路孔201a和202a的高度在上述范围内，则成为在这些方面不利较少的电子部件内置线路板10。
通路孔201a和202a的纵横比(高度T12/直径T11)优选为0.07～0.33，特别优选为0.07～0.20。参照图6～图13说明与该纵横比有关的电子部件内置线路板10的模拟结果。
对具有如图6所示的结构的试样1000执行了模拟。试样1000的宽度d5是3600μm。试样1000具有以宽度d5的中心线为对称轴而箭头X1侧与箭头X2侧相互对称的结构。试样1000基本上具有在电子部件内置线路板10的两面(上面和下面)层叠了绝缘层11～13、21～23、导体层11a～13a、21a～23a以及阻焊层11b、21b的结构。但是，在试样1000中，布线层110、120没有被图案化。布线层110被分离为与电子部件200连接的部分以及与电子部件200分离的部分，两部分在其边界以距离d6(＝200μm)相互分离。
关于各层的厚度，基板100(芯部)是200μm，绝缘层11～13、21～23是60μm，布线层110、120是30μm，导体层11a、12a、21a、22a是25μm，导体层13a、23a是30μm，阻焊层11b、21b是20μm。
参照图7说明电子部件200的各部分的尺寸。电容器主体201的厚度T1是150μm，电容器主体201的宽度T2是1000μm，电子部件200的上面和下面的端子电极210、220的X方向(箭头X1、X2方向)的长度T3是300μm，电子部件200的侧面的端子电极210、220的厚度T4是10μm，端子电极210与端子电极220之间的间隔T5是720μm。
关于各层的材料，在基板100(芯部)以及绝缘层11、12、21、22中是预浸料(R1551)，在绝缘层13、23中是RCF(MRG200)，在布线层110、120以及导体层11a～13a、21a～23a中是铜，在阻焊层11b、21b中是P SR4000，在贴片电容器(C/C)中是BaTiO3。另外，粘结剂200a是NCP。在图8中示出各材料的杨氏模量、泊松比(Poisson ratio)、CTE(热膨胀率)、玻璃化转变温度Tg(TMA)用于参考。
测量者在对这种试样1000变更通路孔201a和202a的直径T11以及高度T12的同时执行了模拟。具体地说，使用二维模型，在不存在外部应力的状态(无应力)下，测量使温度从125℃变为-55℃时的等效应力。关于通路孔201a和202a的直径T11，模拟的范围是10～110μm，关于通路孔201a和202a的高度T12，模拟的范围是5～15μm。
图9～图13示出模拟结果。能够得到对试样#1～#18进行了模拟的结果、如图9所示的结果。在图10中将图9的数据图表化来进行表示。另外，在图11中，从纵横比较小的试样开始按顺序示出图9的数据及其对数表示数据。在图12、图13中分别将图11的数据图表化来进行表示。此外，在各图中，“标准化应力”大致相当于以能够得到合格品的直径T11＝30μm并且高度T12＝5μm的线路板(基准线路板)的应力为基准(100％)的情况下的各线路板的应力与基准线路板的应力的比率。
如图9和图10所示，作为大致的倾向，通过使通路孔201a和202a的直径T11变大，等效应力减小，并立即收敛。另外，通过使通路孔201a和202a的高度T12变低，等效应力变低。因而，通过使直径T11变大、使高度T12变低，能够期望等效应力降低。此外，关于该倾向，发明人推测为面积随着直径T11变大而增大，集中在通路孔201a和202a的中心附近的应力容易向端例分散，因此直径T11越大，应力越小。另外，推测为随着高度T12变高，通路孔201a和202a的端(角)的应力向中央部集中而力矩增加，因此高度T12越高应力越大。
如图11和图12所示，作为大致的倾向，通过使纵横比变大而等效应力增加并立即收敛。另外，如图11和图13所示，纵横比与等效应力的对数表示数据的关系大致呈直线。根据该关系，认为在纵横比与等效应力之间存在相关关系。
在试样#1～#18中，当应力变大时，担心发生裂纹等。另外，当高度T12过高时，与通路孔201a和202a的两端相比，应力集中于中央附近，因此连接可靠性降低。鉴于上述的点，在图9中示出对试样#1～#18的各个试样进行了质量判断的结果(◎：非常好、○：好、×：不好)。此外，直径T11是90μm、110μm的试样#5、#6、#11、#12、#17、#18虽然根据模拟得到的应力的值较小，但是电子部件200的端子电极210、220的所需面积增大，在高密度地安装电子部件200的方面不利，因此设为“×”。
根据该判断结果，在直径T11是5μm的情况下，优选纵横比是0.07～0.17。在直径T11是10μm的情况下，优选纵横比是0.14～0.33，特别优选纵横比是0.14～0.20。另外，在直径T11是15μm的情况下，优选纵横比是0.21～0.30。
因而，在直径T11在30～70μm的范围内的情况下，优选将纵横比设为0.07～0.33，特别优选设为0.07～0.20。
如图14A所示，在电子部件内置线路板10中，作为布线层110的一部分，在粘结剂200a上形成第一导体层110a，在基板100的下表面形成第二导体层110b。第一导体层110a与第二导体层110b是同层的导体层。即，第一导体层110a与第二导体层110b相互形成在同一面上。此外，“同一面”是指距芯部(成为层叠的基础的基板)的距离、即层叠方向的高度h1相等的面。
电子部件200的端子电极210、220与第一导体层110a通过通路孔201a、202a相连接。即，电子部件内置线路板10不包括粘结剂200a以外的层间绝缘层、例如如图14B(比较例)所示那样的层间绝缘层100a。由此，能够将通路孔201a和202a的高度T12设为包含在上述范围内那样的较小的值。并且，其结果，纵横比也能够设为包含在上述范围内那样的较小的值。
在制造电子部件内置线路板10的情况下，例如操作人员执行图15所示的一系列处理。
首先，在步骤S11中，操作人员确定通路孔201a、202a的各直径T11和高度T12以及纵横比。详细地说，将直径T11确定为30～70μm的范围内的值，将高度T12确定为5～15μm的范围内的值，将纵横比确定为0.07～0.33的范围内的值(参照图1)。
接着，在步骤S12中，操作人员经过例如图16A～图17C所示的工序等来嵌入电子部件200。
详细地说，例如如图16A所示，操作人员准备一面具有导体膜1111的载体1110。载体1110和导体膜1111例如由铜构成。其中，载体1110比导体膜1111厚。
接着，如图16B所示，操作人员例如通过UV激光等来开孔，该孔仅贯通导体膜1111。由此，形成开口部201b、202b、1111a、1111b。使用开口部1111a和1111b作为对准目标。
接着，如图16C所示，操作人员例如通过NCP涂敷等在至少包括开口部201b和202b的载体1110以及导体膜1111的中央部涂覆粘结剂200a。由此，在开口部201b和202b中填充粘结剂200a。
接着，如图16D所示，操作人员在开口部201b和202b之上安装电子部件200。
具体地说，准备具有端子电极210和220的电子部件200。端子电极210和220的表面为粗糙面。在将该电子部件200载置在粘结剂200a上之后，例如通过加压以及加热来将电子部件200固定在该位置上。此时，按压电子部件200使得在电子部件200之下粘结剂200a厚度均匀并且在内部不残留气泡。这些在后面的工序中在确保通路孔201a和202a的连接可靠性上很重要。此外，通常在形成电极时形成端子电极210和220的粗糙面。但是，也可以根据需要在电极形成后例如利用化学药品等将电极表面粗糙化。
接着，例如如图17A所示，在例如由铜构成的载体1110以及导体膜1111之上与电子部件200并列地配置例如由预浸料构成的绝缘层101，并且在绝缘层101之上配置例如由预浸料构成的绝缘层102，然后配置例如由铜构成的导体膜1211和载体1210。电子部件200被配置在绝缘层101中央的开口部R11内。
接着，例如如图17B所示，操作人员对它们进行加压(例如热压)。由此，从绝缘层101和102中挤出树脂102a。即，通过该加压，树脂102a从构成绝缘层101和102的各预浸料中渗出(流出)，填充到电子部件200与绝缘层101之间(边界部)。之后，例如通过热处理等使绝缘层101和102固化。
接着，例如如图17C所示，操作人员去除载体1110和1210。由此，导体膜1111和1211以及填充在开口部201b和202b中的粘结剂200a露出。
这样，将电子部件200嵌入到基板100内。电子部件200被配置在基板100的凹部(开口部R11)内。
接着，在图15的步骤S13中，操作人员经过例如图18A～图18C所示的工序等来形成导体图案。
详细地说，例如如图18A所示，操作人员去除导体膜1111表面的粘结剂200a。此外，如果不需要，去除该粘结剂200a的工序也可以省略。
接着，例如如图18B所示，操作人员例如通过激光等在导体膜1111以及粘结剂200a上形成到达电子部件200的贯通孔210a、220a。由此，通路孔201a、202a形成为贯通孔210a、220a的一部分。将通路孔201a、202a的各直径T11和高度T12以及纵横比加工为在步骤S11中确定的值。之后，根据需要进行CO2激光清洁和去沾污(desmear)。
接着，例如如图18C所示，操作人员通过PN镀(例如化学镀铜以及电镀铜)，在贯通孔210a和220a以及包括开口部1111a和1111b的导体膜1111和1211的表面形成导体膜1121和1221(铜镀覆膜)。
接着，操作人员在根据需要例如通过半蚀刻使导体膜1121和1221变薄直到规定的厚度之后，经过例如规定的光刻工序(前处理、层压、曝光、显影、蚀刻、剥膜、内层检查等)，由此将导体膜1111、1121、1211以及1221图案化为之前图1所示那样的形态。由此，形成第一布线层111和第二布线层112(布线层110)以及第一布线层121和第二布线层122(布线层120)。也能够使用在绝缘层101和102之上形成抗镀层、通过镀图案(例如化学镀铜以及电镀铜)来形成布线层110和120的所谓的半添加(SAP)法来代替利用这种减去法的导体图案的形成。另外，还能够在形成导体图案之前，事先设置贯通绝缘层101和102的开口，在形成布线层110和120的同时对该开口部进行电镀来设置通孔。另外，在图案化之前通过半蚀刻等调整导体膜1121和1221的厚度的工序不是必须的。也可以根据用途等省略该工序。
另外，操作人员根据需要例如通过化学镀金等形成电极，并且进行外形加工、翘曲修正、通电检查、外观检查以及最终检查。由此，完成之前图1所示的电子部件内置线路板10。
在本实施方式中，通路孔201a和202a的纵横比在0.07～0.33的范围内。
通过纵横比低的通路孔201a和202a，例如在-25～140℃的热循环中，施加到通路孔201a和202a的应力减小。因此，通路孔201a和202a的连接可靠性优异。
不增大通路孔201a和202a的直径T11而减小了高度T12。由此，能够使内置电子部件200的基板100变薄。
另外，通过使高度T12变小，能够使电子部件200的上表面(图1中的箭头Y2侧的面)与基板100之间的间隙变大。并且，通过使该间隙变大，能够在该间隙填充具有足够厚度的树脂102a来抑制由于基板100中的加强材料与电子部件200的密合不良等引起的树脂102a的剥离。
另外，通过使直径T11变小，能够使电子部件200的端子电极210、220的面积变小。其结果，能够高密度地配置电子部件200。
根据本实施方式的制造方法，能够通过简易的方法容易地制造具有上述结构的电子部件内置线路板10。
(实施方式2)
如图19A所示，本实施方式的电子部件内置线路板20具备基板300、作为导体图案的布线层310和320以及电子部件400。电子部件内置线路板20内置电子部件400。电子部件400是集成有规定的电路的IC芯片。电子部件400在一面具有多个端子电极400a(电极焊盘)。端子电极400a的表面为粗糙面。此外，在此所说的IC芯片也包括在晶圆的状态下形成保护膜、端子等并且进行再布线等之后进行了单片化的所谓的晶圆级CSP。另外，电子部件400例如也可以在两面具有端子电极400a。
基板300例如由环氧树脂构成。环氧树脂优选例如通过树脂浸渍处理而包含玻璃纤维、芳香族聚酰胺纤维等加强材料。加强材料是热膨胀率小于主材料(环氧树脂)的材料。基板300的厚度例如是0.1mm。此外，能够根据用途等变更基板300的形状、厚度、材料等。
基板300具有通孔301a。在通孔301a的内壁上形成导体膜301b。并且，基板300具有与电子部件400的外形对应的形状的空间(空隙)R21。
在基板300的表面(两面)分别形成有布线层300a、300b。布线层300a和布线层300b通过形成在通孔301a内的导体膜301b相互电连接。
在基板300的下面(箭头Y1侧的面)按顺序层叠有绝缘层410以及布线层310。另外，在基板300的上面(箭头Y2侧的面)按顺序层叠有绝缘层420、布线层320。绝缘层410和420例如由固化的预浸料构成。另外，布线层310和320例如由铜镀覆膜构成。
电子部件400被配置在空间R21内。在电子部件400与基板300之间的边界部填充有绝缘层420。
绝缘层410形成为覆盖电子部件400的下表面以及布线层300a。其中，在规定的位置上形成与布线层300a连接的锥状的通路孔410a。在通路孔410a的壁面以及底面形成导体410b。通路孔410a与导体410b构成保形通路孔。并且，布线层300a与布线层310通过该保形通路孔而电连接。
另一方面，绝缘层420形成为覆盖电子部件400的上表面、布线层300b以及端子电极400a。其中，在规定的位置上形成与布线层300b、端子电极400a连接的锥状的通路孔420a。在通路孔420a的壁面以及底面形成导体420b。通路孔420a与导体420b构成保形通路孔。并且，布线层300b和端子电极400a与布线层320通过该保形通路孔而电连接。在此，布线层320和导体420b例如由铜镀覆膜构成。因此，电子部件400与布线层320之间的连接部分的可靠性较高。
电子部件400的周围被绝缘层410和420完全覆盖。由此，电子部件400被绝缘层410和420保护，并且被固定在规定的位置上。
关于电子部件400的通路孔420a，也与上述的电子部件200的通路孔201a、201a相同，例如图19B(与图4B对应的图)所示的直径T21优选为30～70μm，特别优选为50～60μm。通路孔420a的高度T22优选为5～15μm，特别优选为10μm。通路孔420a的纵横比(高度T22/直径T21)优选为0.07～0.33μm，特别优选为0.07～0.20。
此外，为了便于说明，仅图示一个端子电极400a并说明了其周边结构，但是其它端子电极400a也相同。
例如操作人员通过执行之前图15所示的一系列的处理也能够制造电子部件内置线路板20。具体地说，首先，操作人员在步骤S11中确定通路孔420a的直径T21和高度T22以及纵横比(高度T22/直径T21)。详细地说，将直径T21确定为30～70μm的范围内的值，将高度T22确定为5～15μm的范围内的值，将纵横比确定为0.07～0.33的范围内的值。
接着，在步骤S12中，操作人员经过例如图20A～图21B所示的工序等来嵌入电子部件400。
详细地说，例如如图20A所示，操作人员准备具有通孔301a、导体膜301b以及布线层300a和300b的基板300。该基板300相当于电子部件内置线路板20的芯部。
接着，例如如图20B所示，操作人员例如通过激光等进行中空加工，在基板300上形成空间R21。
接着，例如如图20C所示，操作人员在基板300的一个面上设置例如由PET(聚对苯二甲酸乙二醇酯)构成的载体2110。例如通过层压将载体2110粘接在基板300上。
接着，如图20D所示，操作人员例如在常温下将电子部件400的端子电极400a朝上(与载体2110相反侧)地将电子部件400载置在载体2110上(详细地说是空间R21)。端子电极400a的表面为粗糙面。此外，通常在形成电极时形成端子电极400a的粗糙面。但是，也可以根据需要，在形成电极之后例如利用化学药品等将电极表面粗糙化。
接着，如图21A所示，操作人员例如通过真空层压来形成绝缘层420以覆盖电子部件400和基板300。由此，端子电极400a被绝缘层420覆盖。并且，通过加热熔化绝缘层420并填充到空间R21中。由此，电子部件400被固定在规定的位置上。
接着，操作人员从基板300的下表面(与绝缘层420相反侧的面)离并去除载体2110。然后，例如如图21B所示，在该基板300的下表面形成绝缘层410。由此，电子部件400被嵌入到基板300内。
接着，在图15的步骤S13中，操作人员例如通过半添加法在电子部件400上形成导体图案。详细地说，首先，操作人员如图22所示那样，例如通过激光等在绝缘层410、420上形成通路孔410a、420a。接着，操作人员例如利用图案化了的抗镀层覆盖电子部件400的两面，并选择性地对没有该抗蚀剂的部分进行电解镀。由此，形成作为导体图案的布线层310和320以及导体410b和420b。此外，也可以利用减去法代替半添加法来形成布线层310和320。
之后，操作人员根据需要例如通过化学镀金等形成电极，并且进行外形加工、翘曲修正、通电检查、外观检查以及最终检查。由此，完成之前图19A所示的电子部件内置线路板20。
根据本实施方式的电子部件内置线路板20及其制造方法，也能够得到与上述实施方式1的效果相当的效果。
以上说明了本发明的实施方式所涉及的线路板及其制造方法，但是本发明并不限定于上述实施方式。例如也能够如下那样进行变形来实施。
通路孔201a、202a、410a、420a不限于构成保形通路孔，也可以如图23A、图23B所示那样，例如构成填充有导体210b、220b、410b、420b的填充通路孔(Filled Via)。
电子部件200的端子电极210和220的形状不限定于U字形状，也可以是由平板状的电极对夹住电容器主体201的形状。
电子部件200是任意的。例如除了采用电容器、电阻、线圈等无源部件之外，还能够采用IC电路等有源部件等任意的电子部件。
在上述实施方式中，能够任意地变更各层的材质、尺寸、层数等。
之前图1所示的简单结构的电子部件内置线路板10有利于例如削减制造成本等，但是并不限定于此，例如为了实现高功能化，也可以在完成图1所示的结构之后还继续层叠而形成更多层(例如8层等)的电子部件内置线路板。
上述实施方式的工序在不脱离本发明要旨的范围内能够任意地变更顺序。另外，根据用途等，也可以省略不需要的工序。
以上说明了本发明的实施方式，但是应该理解为根据设计上的方便、其它原因而所需进行的各种修改、组合包含于“权利要求”所记载的发明、与“具体实施方式”所记载的具体例对应的发明的范围内。
本申请主张2009年3月6日申请的美国专利申请第61/158123号的优先权。在本说明书中取入了美国专利申请第61/158123号说明书、权利要求书以及附图的全部内容。
本申请主张2009年7月7日申请的美国专利申请第12/498813号的优先权。在本说明书中取入了美国专利申请第12/498813号说明书、权利要求书以及附图的全部内容。
产业上的可利用性
本发明的线路板适用于内置的电子部件的电路的形成。另外，本发明的线路板的制造方法适用于线路板的制造。

Claims (11)

1.一种线路板，其特征在于，具备：
基板，其形成有开口部；
电子部件，其具有电极，该电子部件被配置在上述开口部内；
绝缘构件，其形成在上述开口部内上述电子部件的周围；以及
第一导体层，其形成在上述绝缘构件上，包括第一导体图案，
其中，在上述绝缘构件内形成有通路孔，
上述电子部件的上述电极与上述第一导体图案通过上述通路孔相连接，
上述通路孔的高度在5～15μm的范围内，
上述通路孔的纵横比在0.07～0.33的范围内。
2.根据权利要求1所述的线路板，其特征在于，
上述通路孔的纵横比在0.07～0.20的范围内。
3.根据权利要求1所述的线路板，其特征在于，
上述通路孔的高度是5μm，纵横比在0.07～0.17的范围内。
4.根据权利要求l所述的线路板，其特征在于，
上述通路孔的高度是10μm，纵横比在0.14～0.33的范围内。
5.根据权利要求4所述的线路板，其特征在于，
上述通路孔的高度是10μm，纵横比在0.14～0.20的范围内。
6.根据权利要求1所述的线路板，其特征在于，
上述通路孔的高度是15μm，纵横比在0.21～0.30的范围内。
7.根据权利要求1至6中的任一项所述的线路板，其特征在于，
具有第二导体层，该第二导体层形成在上述基板的至少一个面上，包括第二导体图案，
上述第一导体层与上述第二导体层是同层的导体层。
8.根据权利要求1至6中的任一项所述的线路板，其特征在于，
上述绝缘构件包括具有互不相同的弹性率的两种树脂，
上述通路孔形成在该两种树脂之中具有更低弹性率的树脂内。
9.根据权利要求1至6中的任一项所述的线路板，其特征在于，
上述电子部件是贴片电容器或贴片电阻。
10.根据权利要求1至6中的任一项所述的线路板，其特征在于，
上述基板包含加强材料。
11.一种线路板的制造方法，其特征在于，包括以下工序：
准备形成有开口部的基板的工序；
将具有电极的电子部件配置在上述开口部内的工序；
在上述开口部内上述电子部件的周围填充绝缘材料的工序；
在上述绝缘材料上形成包括第一导体图案的第一导体层的工序；
在上述绝缘构件内形成高度在5～15μm的范围内、纵横比在0.07～0.33的范围内的通路孔的工序；以及
通过上述通路孔连接上述电子部件的上述电极与上述第一导体图案的工序。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347315A (zh) * 2010-07-21 2012-02-08 株式会社村田制作所 陶瓷电子部件和布线基板
CN103703874A (zh) * 2011-07-13 2014-04-02 揖斐电株式会社 电子部件内置电路板及其制造方法
CN104981101A (zh) * 2014-04-03 2015-10-14 欣兴电子股份有限公司 内埋式元件结构及其制造方法
CN106257654A (zh) * 2015-06-18 2016-12-28 三星电机株式会社 半导体封装件及其制造方法
CN110391194A (zh) * 2018-04-19 2019-10-29 奥特斯奥地利科技与系统技术有限公司 具有内插功能的封装集成电路以及用于制造这种封装集成电路的方法
TWI794301B (zh) * 2017-10-26 2023-03-01 日商日東電工股份有限公司 攝像元件安裝基板

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
JP2012151372A (ja) * 2011-01-20 2012-08-09 Ibiden Co Ltd 配線板及びその製造方法
JP2012164952A (ja) 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
JP2012204831A (ja) 2011-03-23 2012-10-22 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
WO2013008552A1 (ja) * 2011-07-13 2013-01-17 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US9215805B2 (en) * 2012-04-27 2015-12-15 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
CN103379734A (zh) * 2012-04-27 2013-10-30 揖斐电株式会社 具有内置电子组件的布线板及其制造方法
WO2014041697A1 (ja) * 2012-09-14 2014-03-20 株式会社メイコー 部品内蔵基板及びその製造方法
TWI473552B (zh) * 2012-11-21 2015-02-11 Unimicron Technology Corp 具有元件設置區之基板結構及其製程
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
JP2014154594A (ja) * 2013-02-05 2014-08-25 Ibiden Co Ltd 電子部品内蔵配線板
KR20150061970A (ko) * 2013-11-28 2015-06-05 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP2016035987A (ja) 2014-08-04 2016-03-17 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP2016039214A (ja) 2014-08-06 2016-03-22 イビデン株式会社 電子部品内蔵用キャビティ付き配線板及びその製造方法
EP3323637B1 (en) * 2016-11-22 2019-09-04 Sumitomo Rubber Industries, Ltd. Tire
CN108347820B (zh) * 2017-01-25 2020-09-15 奥特斯(中国)有限公司 容纳部件的基底结构上的高导热涂层
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3813435A1 (de) * 1988-04-21 1989-11-02 Siemens Ag Bauelement in chip-bauweise zum befestigen auf einer schaltplatte, mit einem elektrischen oder elektronischen funktionskoerper
US5719448A (en) * 1989-03-07 1998-02-17 Seiko Epson Corporation Bonding pad structures for semiconductor integrated circuits
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
JPH11346058A (ja) * 1998-06-02 1999-12-14 Hitachi Aic Inc 多層配線板およびその製造方法
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
JP4953499B2 (ja) * 1999-09-02 2012-06-13 イビデン株式会社 プリント配線板
JP2002222811A (ja) * 2001-01-24 2002-08-09 Seiko Epson Corp 半導体装置およびその製造方法
US20040194999A1 (en) * 2003-04-03 2004-10-07 Matsushita Electric Industrial Co., Ltd. Wiring board, method for manufacturing a wiring board and electronic equipment
KR100567095B1 (ko) * 2003-10-27 2006-03-31 삼성전기주식회사 미세 비아홀이 형성된 리지드ㅡ플렉서블 기판의 제조 방법
JP3811160B2 (ja) * 2004-03-09 2006-08-16 株式会社東芝 半導体装置
JP2005286112A (ja) * 2004-03-30 2005-10-13 Airex Inc プリント配線板及びその製造方法
US7393758B2 (en) * 2005-11-03 2008-07-01 Maxim Integrated Products, Inc. Wafer level packaging process
JP4811015B2 (ja) * 2005-12-21 2011-11-09 イビデン株式会社 プリント配線板の製造方法
KR100744925B1 (ko) * 2005-12-27 2007-08-01 삼성전기주식회사 카메라 모듈 패키지
JP2007184351A (ja) * 2006-01-05 2007-07-19 Nec Electronics Corp 半導体装置及びその製造方法
JP4954824B2 (ja) * 2007-08-02 2012-06-20 日本特殊陶業株式会社 部品内蔵配線基板、配線基板内蔵用コンデンサ

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347315A (zh) * 2010-07-21 2012-02-08 株式会社村田制作所 陶瓷电子部件和布线基板
CN102347315B (zh) * 2010-07-21 2014-11-26 株式会社村田制作所 陶瓷电子部件和布线基板
CN103703874A (zh) * 2011-07-13 2014-04-02 揖斐电株式会社 电子部件内置电路板及其制造方法
CN104981101A (zh) * 2014-04-03 2015-10-14 欣兴电子股份有限公司 内埋式元件结构及其制造方法
CN104981101B (zh) * 2014-04-03 2019-05-03 欣兴电子股份有限公司 内埋式元件结构及其制造方法
CN106257654A (zh) * 2015-06-18 2016-12-28 三星电机株式会社 半导体封装件及其制造方法
TWI794301B (zh) * 2017-10-26 2023-03-01 日商日東電工股份有限公司 攝像元件安裝基板
US11647269B2 (en) 2017-10-26 2023-05-09 Nitto Denko Corporation Imaging element-mounting board
CN110391194A (zh) * 2018-04-19 2019-10-29 奥特斯奥地利科技与系统技术有限公司 具有内插功能的封装集成电路以及用于制造这种封装集成电路的方法
US11605569B2 (en) 2018-04-19 2023-03-14 AT&SAustria Technologie & Systemtechnik AG Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit

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Publication number Publication date
JP2010212652A (ja) 2010-09-24
CN101827494B (zh) 2011-10-26
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