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CN101010994B - 制造电子模块的方法 - Google Patents

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CN101010994B
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conductor
conductor layer
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A·伊霍拉
T·乔克拉
P·帕尔姆
R·托米南
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Imberatec Co., Ltd
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Imbera Electronics Oy
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Abstract

本发明涉及一种制造电子模块的方法，该电子模块包括与导体图案层(14)电连接的元件(6)。在该方法中，接触开口(17)形成在导体层(4)中，其相互位置与元件(6)的接触区域(7)的相互位置对应。在此之后，元件(6)和导体层(4)相互对准，这样元件(6)的接触区域(7)到达接触开口(17)的位置，并将元件(6)固定。在此之后，至少在接触开口(17)中以及在元件(6)的接触区域(7)形成导体材料，将元件(6)与导体层(4)连接。在进行接触之后，将导体层(4)形成图案，来形成导体图案层(14)。

Description

制造电子模块的方法
技术领域
本发明涉及一钟制造电子模块的方法。
本发明尤其涉及一种制造方法，其中在安装基底中嵌入一个或多个元件。制造的该电子模块可以是例如电路板的模块，其包括通过在该电子模块中制造的导体结构相互电连接的几个元件。本发明尤其涉及一种电子模块，其包括几个接触端子连接在其上的微型电路。当然，与微型电路相结合或代替微型电路，其它元件，例如无源元件也可以嵌入基底中。目的是将通常连接成露出电路板(电路板的表面)的元件嵌入电子模块。另一个重要的元件组包括通常嵌入地连接在电路板上的元件。当然，本发明涉及的电子模块还可以包括其它类型的元件。
背景技术
安装基底可以是通常在电子工业中用作安装电子元件的基底类型。该基底的任务是为元件提供机械连接基底，以及与在该基底上和在该基底外的其它元件的必要的电连接。安装基底可以是电路板，因此本发明涉及的结构和方法与电路板制造技术密切相关。安装基底还可以是一些其它基底，例如用于封装一个元件或多个元件的基底，或者完全操作模块(complete operational module)的基底。
电路板制造技术与微型电路的制造不同，不同之处在于，例如在微型电路的制造技术中，安装基底是基板，其为半导体材料，而电路板的安装基底的基材是某种绝缘材料。通常还认为制造微型电路的技术比制造电路板的技术更加昂贵。
元件尤其是半导体元件的外壳和封装与电路板的结构和制造不同，因为元件封装的主要目的是形成围绕该元件的外壳，它可以机械地保护元件并且便于元件的处理。在元件外壳的表面上，具有通常是突起的连接部分，借助于这些突起装入外壳的元件可以容易地在电路板上正确对准，并且对其建立所要求的连接。此外，在元件外壳内有导体，其将突出到外壳外的连接部分与实际元件表面上的连接区域相连接，这样元件可以按要求与其周围连接。
然而，用这种传统技术制造的元件的外壳需要相当大的空间。随着电子装置尺寸减小，试图去掉元件外壳，它不仅需要很大空间，而且并不必要，并带来不必要的成本。为了解决这个问题，研究了各种结构和方法，借助于这些结构和方法，元件能够设置在电路板结构内部。优选在电路板制造过程中将元件设置在电路板内部。
专利公开US 6,489,685公开了一种方案，其中在电路板制造过程中，将元件设置在电路板内。在该方案中，在支撑基底顶上制作导体图案，元件连接到形成的导体图案上。在此之后，在该导体图案和元件顶上形成绝缘层作为电路板的基材，该绝缘层表面上可以具有附加的导体图案。在制造绝缘层之后，将支撑基底与该结构分离。
专利公开US 6,038,133不仅公开了和上述类似的方法，还公开了第二方案，其中在电路板制造过程中，将元件设置在电路板内部。在第二方案中，元件利用导电粘合剂粘接在铜箔上，之后在铜箔和元件的顶上形成作为电路板基底材料的绝缘层。在制造绝缘层之后，导体图案由铜箔制成。
国际专利申请公开WO 03/065778公开了一种方法，其中至少一个导体图案以及用于半导体元件的通路(via)形成在基底中。在此之后，与导体图案对准的半导体元件设置在通路中。半导体元件贴附于基底结构并且一个或多个导体图案层形成在基底中，这样至少一个导体图案与半导体元件表面上的接触区域形成电接触。
国际专利申请公开WO 03/065779公开了一种方法，其中通路形成在用于半导体元件的基底中，这样通路在第一和第二表面之间延伸。在制造通路以后，聚合物膜覆盖在基底结构的第二表面上，这样聚合物膜也从基底结构的第二表面侧覆盖为半导体元件形成的通路。在聚合物膜硬化或者部分硬化之前，将半导体元件从基底的第一表面方向放置在形成在基底中的孔中。半导体元件被按压在聚合物膜上，从而粘附在聚合物膜上。在此之后，进行聚合物膜的最后固化，并且形成附加导体层，这样至少一个导体层与半导体元件表面上的接触区域形成电接触。
在国际专利申请公开WO 03/065778和WO 03/065779公开的方法中，通过通路法实现与元件的接触突起或者其它接触区域的接触。通路法可以用来形成与元件高质并可靠的电接触。这基于这样一种事实，即在形成接触时，可以使用化学或者电化学金属化方法。在金属化之前，还可以清洁接触区域，例如借助于激光或等离子体。另一方面，在WO公开中公开的方法中，元件不能与直接在绝缘层表面上的导体图案层接触，该绝缘层是电路板的基底材料。
而公开US 6,489,685和US 6,038,133中公开的方法，具有元件可以直接贴附于导体层的好处，该导体层在作为电路板的基底材料的绝缘层表面上。在以小型电子模块的制造成本效率为目标时，这是相当好的特性。在该US公开的方法中，还可以直接将元件设置在导体图案上，在这种情况下，可以设想将会减少与对准精度有关的问题的产生。然而，在制造要求高的用途的电子模块时，该US公开中公开的方法由于形成与元件的电接触的方式会带来可靠性和产量的问题。
在以成本有效地制造小型并可靠的结构为目标时，元件的对准和产生与元件接触的方法是非常重要的因素。应当可以很准确地对准元件，并且优选应该可以在最后将元件嵌入电路板内之前对对准和元件进行检验。错误对准的元件会造成可靠性问题，还会降低产量，在这种情况下，生产模块的收益会受到损害。相应地，产量和可靠性还会受到形成与元件的接触的方法的影响。
发明内容
本发明想要创造一种新的方法，通过这种方法，元件可以设置在电路板或者其它电子模块内部。尤其是，该方法使得可以与元件的接触突起或者其它接触区域形成高质而可靠的电连接。此外，应当可以精确对准元件并且将它们直接与紧靠在绝缘层表面上的导体层电连接，该绝缘层是电路板的基底材料。
本发明首先基于在与元件相关的导体层中，在元件的接触区域位置处制造接触开口。在此之后，例如借助于绝缘粘合剂，与接触开口对准地将元件贴附于导体层。在此之后，导体层和元件的接触区域之间的电接触通过接触开口形成。在电接触产生之后，由导体层制造导体图案。
特别地，根据本发明的一种制造电子模块的方法，该电子模块包括与导体图案层电连接的元件，其特征在于该方法包括：
-在导体层中形成接触开口，其相互位置与元件的接触区域的相互位置对应，
-将元件和导体层相互对准，使得元件的接触区域到达接触开口的位置，并将元件固定，其中将元件固定具体为：利用绝缘粘合剂将元件粘附到导体层上，以使所述绝缘粘合剂填充所述元件和所述导体层之间的剩余空间，
-至少在接触开口中以及在元件的接触区域处形成导体材料，该导体材料将元件连接到导体层，以及
-将导体层图案化，以形成导体图案层。
借助于本发明可以得到很多优点。
使用根据本发明的方法，可以与元件的接触突起或者其它接触区域形成高质并可靠的电接触。这基于这样的事实，即在形成接触时，可以使用例如在电路板工业中公知并且被认为是可靠的某种微通路法(microvia method)。这样可以以例如如下方式制造接触，即首先用激光或者等离子体清洁接触区域，之后在接触开口中利用化学和/或电化学金属化方法生长金属。
该方法还能够使元件直接与紧靠在绝缘层表面上的导体层连接，该绝缘层是电路板的基底材料。由于在贴附元件之前元件可以直接与接触开口也就是在导体层中形成的孔对准，因此该方法还能够使元件和接触精确对准。
在一些实施例中，在元件最终封入电路板或者其它电子模块之前，元件的成功对准甚至还可以通过接触开口检查。这样的好处是，在该阶段，错误对准的元件还可以从该结构分离并重新对准，或者可替换的，模块的所有元件可以分离，并在另一个电子模块中重新使用。这样可以在制造昂贵的元件嵌入其中的电子模块时实现额外的节省。
在根据本发明的方法中，一个电子模块中导体图案层的数量可以根据电流要求进行选择。例如，可以有一个或两个导体图案层。在它们顶上，还可以用电路板工业中公知的方式形成附加导体图案层。因此，在整个模块中，可以有例如一个、两个、四个或者六个导体图案层。通常，形成偶数个导体图案层，但是当然也可以形成奇数个导体图案层。
在一些实施例中，通过朝向基底材料的绝缘层的导体层的第二表面设置一些元件，该结构的导电能力还能提高，在这种情况下元件的有源表面将面对电路板的两面。
附图说明
下面，以借助于实例并参考附图研究本发明。
图1-11表示一系列根据第一实施例的制造方法的截面图。
图12-28表示一系列根据第二实施例的制造方法的截面图。
具体实施方式
在根据这些实施例的方法中，例如，可以从例如可以是金属层的裸导体层4开始制造。可以用来制造导体层4的一种材料例如是铜箔(Cu)。如果该工艺选用的导体层4很薄，或者如果由于其它原因机械强度不够，建议导体层4由支撑层12帮助支撑。随后可以继续进行，例如从制造支撑层12开始该工艺。例如，支撑层12可以是导电材料，例如铝(Al)、钢或者铜，或者是绝缘材料，例如聚合物。未图案化的导体层4可以在支撑层12的第二表面上形成，例如通过使用某种电路板工业公知的方法来制造。导体层可以通过例如在支撑层12表面上层压铜箔(Cu)来形成。或者，可以以这种方式进行，即支撑层12形成在导体层4表面上。导体层4还可以是涂敷金属层或者一些其它含有几层或者几种材料的薄膜。
例如，可以从在其第一表面上具有绝缘材料层1的导体层4开始制造。在这种情况下，第一表面是嵌入绝缘层1内的元件与其连接的那侧的表面。在一些实施例中，在与该绝缘层1相对的一侧上还可以有另一个导体层4。如果该实施例中使用支撑层12，那么支撑层12将在与导体层4相对的表面上，也就是在第一表面上。随后为待嵌入的元件在绝缘材料层1中形成孔或凹口2。凹口2可以在绝缘层1和导体层4相互贴附之前形成，或者在贴附之后形成。在凹口2的制造中，可以使用某种在电路板工业公知的加工方法，例如，铣或者激光打孔。
在贴附元件6之前，在元件6的接触区域7的位置处在导体层4中形成接触开口17。接触开口17可以通过例如激光辅助打孔来形成。接触开口17的相互位置根据元件的接触区域7的相互位置选择，同时每组接触开口的地点和位置以这样一种方式选择，即元件将相对于整个电子模块准确地定位。从而，为参与电接触的形成的每一个接触区域7形成一个接触开口17。接触开口17的表面面积制造成大约与对应的接触区域7的表面面积一样大。当然，接触开口17的表面面积还可以选择得更小，或者在一些实施例中稍微大于对应的接触区域7的表面面积。
可以从第一或者第二表面的方向钻接触开口17。如果在实施例中使用了支撑层12，并由此其在导体层的第二表面上，因为在这种情况下待钻的开口不需要穿透整个支撑层12，因此从第一表面方向钻接触开口17是有利的。在这样的实施例中，接触开口17随后在支撑层12分离时打开。接触开口还可以以这样的方式打开，即导体层4和支撑层12形成的材料层通过从支撑层方向的蚀刻变薄。导体层4和支撑层12还可以由单个材料层形成。在这种情况下，该材料层对应支撑层12的部分被除去，并且打开接触开口17。由此，接触开口17意图贯穿整个导体层4。
借助于粘合剂将元件6贴附到导体层4的表面。为了粘接，在导体层4的贴附表面、在元件6的贴附表面上或者两者的贴附表面上涂上粘合剂层5。在此之后，元件6可以在对准标记的帮助下对准元件6的计划位置。
术语元件6的贴附表面指的是元件6面对导体层4的表面。元件6的贴附表面包括接触区域，通过该区域可以形成与元件的电接触。例如，接触区域可以是元件6表面上的平坦区域，或者更普遍地是从元件6表面突出的接触突起。通常在元件6中具有至少两个接触区域或者突起。在复杂的微型电路中，可以有大量接触区域。
在很多实施例中，优选地在一个或多个贴附表面涂很多粘合剂，使得这些粘合剂将元件6和导体层4之间的剩余空间填充。在这种情况下，不需要单独的填充剂。对元件6和导体层4之间剩余空间的填充加强了元件6和导体层4之间的机械连接，从而可以得到机械强度更好的结构。全面且完整的粘合剂层还能够支撑随后由导体层4形成的导体图案14，并在后面的工艺步骤中保护该结构。在粘合过程中，粘合剂还进入接触开口17。
术语粘合剂指的是一种材料，通过该材料元件附于导体层。粘合剂的一个特性是粘合剂可以以相对液态的形式，或者以其它与表面形状一致的形式，例如薄膜的形式，涂在导体层和/或元件的表面上。粘合剂的另一个特性是在涂布之后，粘合剂硬化或者至少被部分硬化，这样粘合剂可以将元件(相对于导体层)固定在适当位置，至少直到元件以某种其它方式贴附于该结构。粘合剂的第三个特性是它的粘合能力，也就是其粘附到被粘合表面的能力。
术语粘合指的是借助粘合剂将元件和导体层相互贴附。在粘合时，粘合剂在元件和导体层之间，并且元件相对于导体层设置在适当的位置，其中粘合剂与元件和导体层接触，并且至少部分填充元件和导体层之间的空间。在此之后，粘合剂可以被硬化(至少部分)，或者粘合剂被主动固化(至少部分)，这样在粘合剂的帮助下，元件贴附于导体层。在一些实施例中，在粘合过程中，元件的接触突起可以穿过粘合剂层突出，从而与导体层形成接触。
该实施例中使用的粘合剂是例如热硬化环氧树脂。以这种方式选择粘合剂，即使用的粘合剂对导体膜、电路板和元件具有足够的粘附力。粘合剂的一个优选的特性是具有适当的热膨胀系数，从而在制造工艺中粘合剂的热膨胀不会与周围材料的热膨胀有太大的不同。优选地，选择的粘合剂还具有短的硬化时间，优选为最多几秒。这时，粘合剂应当至少部分硬化，因此粘合剂可以将元件保持在适当位置。最终的硬化无疑会花费更多时间，并且实际上准备与后面的工艺步骤一起进行。粘合剂还应该能承受使用的工艺温度，例如加热到100-265℃的温度几次，和承受其它制造工艺的应变，例如化学或者机械应变。优选地，粘合剂的导电性与绝缘材料具有相同量级。
选择适当的绝缘材料层1作为电子模块(例如电路板)的基底材料。例如，绝缘材料层1可以是聚合物基底，例如玻璃纤维增强的环氧树脂片FR4。绝缘材料层1的适当材料的其它的例子有PI(聚酰亚胺)、FR5、芳族聚酰胺、聚四氟乙烯、
Figure GSB00000793206300071
LCP(液晶聚合物)以及预固化的粘合剂层(也就是半固化片)。
使用适当的方法，在绝缘材料层1中形成凹口或者通路，根据粘合到导体层4的元件6的尺寸和相互位置选择。凹口或者通路还可以制成比元件6稍大，在这种情况下，绝缘材料层1相对于导体层4的对准就不那么关键。如果在该工艺中使用了绝缘材料层1，如果为元件6形成了通路，额外使用其中没有形成孔的单独绝缘材料层11会带来一定的好处。这样的绝缘材料层11可以设置在绝缘材料层1的顶上，来覆盖为元件形成的通路。
绝缘材料层1还可以在粘合元件6之后形成，在这样情况下，将液态形式的绝缘材料涂在导体层和元件6的顶上，或者将部分未硬化的绝缘材料层放置在它们上面。在此之后，绝缘材料被固化，产生了绝缘材料层1。
如果在制造的电子模块中需要第二导体层，其可以在例如绝缘材料层1表面上形成。在使用第二绝缘材料层11的实施例中，导体层可以形成在该第二绝缘材料层11的表面上。导体图案19可由第二导体层9形成。例如，导体层9可以以与导体膜4类似的方式形成。然而，在简单的实施例中以及制造简单的电子模块时，不需要形成第二导体膜9。然而，第二导体膜9可以以很多方式利用，例如导体图案和元件6的额外空间，以及保护整个电子模块免受电磁辐射(EMC保护)。第二导体膜9还可以用来加固该结构，以及减少例如安装基底的变形。
在电子模块中形成通路，通过所述通路可以在元件6的接触区域和导体层4之间形成电接触。为形成通路，清洁接触开口17去除粘合剂和可能进入该开口的其它材料。由于元件粘合在第一表面上，所以这自然地从导体材料4的第二表面方向进行。与接触开口的清洁相结合，还可以清洁元件6的接触区域7，这会进一步改进制造高质量电接触的前提条件。例如可以使用等离子体技术、化学地或者在激光的帮助下进行清洁。如果接触开口17和接触区域已经足够清洁，自然可以省略清洁步骤。
清洁之后，由于从导体层4的方向看时，正确对准的元件的接触区域7会通过接触开口17出现，所以还可以检查元件6的对准是否成功。
在此之后，将导体材料填充到孔17中，使得在元件6和导体层4之间形成电接触。例如，可以通过用导电胶填充接触开口来形成该导体材料。导体材料还可以用电路板工业中公知的几种生长方法中的一种来形成。这时，最好的电接触通过形成冶金接头来实现，例如通过利用化学或者电化学的方法进行导体材料生长。因此目的是总是使用这样的方法，至少在最苛刻的实施例中。一种良好的替换是利用化学方法生长一薄层，并且以更经济的电化学法继续进行生长。除了这些方法，当然还可使用在最终结果方面有利的某种其它方法。
下面，将在图1-11所示的工艺步骤的帮助下，更详细地研究一些可能的实施例。
步骤A(图1)：
在步骤A中，选择适当的导体层4作为该工艺的起始材料。还可以选择分层薄片作为起始材料，在该薄片中导体层4设置在支撑基底12表面上。例如可以通过采用适用于加工的支撑基底12，然后为了形成导体层4将适当的导体膜贴附于该支撑基底12的表面，来制造这层薄片。
例如，支撑基底12可以由例如铝(Al)的导电材料制成，或者可以由例如聚合物的绝缘材料制成。例如，导体层4可以通过将薄金属箔贴附到支撑基底12的一个表面上来形成，例如，通过层压铜(Cu)制成薄金属箔。在金属层的层压之前，金属箔可以通过使用涂在支撑基底12或者金属箔表面上的粘合剂层粘附到支撑基底。在该步骤中，在金属箔中不需要图案。
因此在该实施例中，还可以使用自支撑导体层4，在这种情况下支撑层12可以完全省去。这些图还表示了导体层4的第一表面具有绝缘层1的实施例。为了将这些实施例相互区分，在图1-4中用虚线表示该绝缘层1。在这些实施例中，还可以使用或者不使用支撑层12，其中在导体层4的表面上一开始就具有绝缘层1。
步骤B(图2)：
接触开口17形成为元件的电接触需要的通路的形式。接触开口17穿过导体层4形成，例如借助于激光或者机械钻孔。在图中的实施例中，接触开口17从导体层的第一表面的方向钻，并且延伸到支撑层12的材料。在图中的实施例中，除了接触开口17外还形成可用来帮助对准的通路3。
在虚线表示的实施例中，在该步骤中也必须在绝缘层1中为元件形成凹口2。
步骤C(图3)：
在步骤C中，在将粘附元件6的区域中，在导体层4上涂粘合剂层5。这些区域被称为连接区域。例如可以在接触开口17的帮助下将粘合剂层5对准。粘合剂层的厚度以这样的方式选择，即在元件6被按压在粘合剂层5上时，粘合剂完全填充元件6和导体层4之间的空间。如果元件6包括接触突起7，那么粘合剂层5的厚度应该大于接触突起7的高度，例如是该高度的大约1.1-10倍，从而很好地填充元件6和导体层4之间的空间。为元件6形成的粘合剂层5的表面面积也可以稍微大于元件6的对应表面面积，这可以帮助降低不充分填充的风险。
可以以这种方式改变步骤C，即将粘合剂层5涂在元件6的连接器表面上，而不是涂在导体层4的连接区域上。这可以例如以这种方式实现，即元件在被安装到电子模块中的适当位置上之前在粘合剂中浸渍。还可以通过将粘合剂涂在导体层4的连接区域上和元件6的连接器表面上来进行。
因此，使用的粘合剂是电绝缘体，因此元件6的接触区域7之间的电接触不会在粘合剂层5自身中出现。
步骤D(图4)：
在步骤D中，元件6设置在电子模块中的适当位置。这可以通过例如在装配机的帮助下将元件6压入粘合剂层5来实现。在该装配步骤中，元件6可以在接触开口17的帮助下精确地对准。对于更近似的对准，还可以使用通路3或者其它可用的对准标记，如果这些在板上形成。
元件6可以单个地或者以适当的组被粘合。典型的工艺使可以称为安装基底的底部的导体层相对于装配机设置在适当的位置，之后元件6被对准并且被按压到安装基底的底部上，在对准和贴附过程中该基底保持不动。
步骤E(图5)：
将绝缘材料层1放置在绝缘材料层4的顶上，在绝缘材料层1中已经具有用于粘合到导体层4的元件6的孔2或者凹口。绝缘材料层1可以由适当的聚合物基底制造，其中利用适当的方法形成孔或者凹口，根据元件6的尺寸和位置来选择。例如，聚合物基底可以是在电路板工业中众所周知并广泛应用的半固化片基底。绝缘材料层1的替换材料将与步骤2A一起更详细地进行说明。
仅在粘合剂层5固化或者以其它方式足够硬化，使元件6可以保持在适当位置之后，同时绝缘材料层1设置在适当位置时，进行步骤E是有利的。
绝缘材料层1还可以以这样的方式形成，即一片随后被硬化的其中没有孔的绝缘材料设置在元件和导体层4顶上。例如，这样的片可以是适当选择的半固化片。绝缘材料层1还可以以这样的方式形成，即随后被硬化的绝缘材料以液态形式涂在元件和导体层4顶上。
用虚线表示的实施例中，由于在该实施例中在导体层4的顶上已经具有绝缘材料层，因此步骤E自然可以省去。
步骤F(图6)：
在步骤F中，未图案化的绝缘材料层11设置在绝缘材料层1顶上，随后导体层9设置在其顶上。象绝缘材料层1一样，绝缘材料层11也可以用适当的聚合物膜制造，例如用前面所述的半固化片基底制造。例如，导体层9可以是铜箔或者某种其它适于该目的的膜。
在其中绝缘材料层1包括围绕元件6的开孔2的实施例中，并且如果希望将导体层9贴附于绝缘材料层1的相对侧，步骤F是有利的。随后绝缘材料11填充元件的开口2并将导体层9和绝缘材料层1相互固定。还可以以这样的方式进行，即开口2由单独的填料填充。另一方面，如果在粘合元件6之后形成绝缘材料层1，该层1将自动是均匀的。在这种情况下，在层1固化之前，第二导体层9可以紧靠绝缘材料层1直接与电子模块连接。
因此，在一些实施例中，步骤F是有利的，但是在大部分实施例中可以省去或者由另一种工序代替。
步骤G(图7)：
在该步骤中，借助于热量和压力挤压层1、11和9；这样聚合物(在层1和11中)在导体层4和9之间围绕元件6形成均匀而紧密的层。该工序使第二导体层9非常均匀且平坦。
在制造包括单个导体图案层14的简单电子模块时，整个步骤F甚至都可以省去，或者层1和11可以层压到该结构上而不需要导体层9。
因此，步骤G与步骤F紧密相关，从而上面出现的与步骤F有关的改变还涉及步骤G。
步骤H(图8)：
在该步骤中，支撑基底12与该结构分离或者以其它方式从该结构去除。可以例如以机械的方式或者通过蚀刻进行这种去除。自然地，在不使用支撑基底12的实施例中，步骤H可以省去。
在绝缘材料层1表面上具有厚的完整导体层(4和12一起)的实施例中，在步骤H中，可以蚀刻对应支撑基底12的导体层的一部分。
在步骤H中，接触开口17在导体层4的第二表面上打开。然而接触开口17通常随后被填充粘合剂5。
步骤I(图9)：
接触开口17通过适当的方法被清洁掉粘合剂，例如化学方法，利用激光或者通过等离子体蚀刻。同时，元件的接触区域7被清洁，其位于接触开口17的‘底部’上。在一些实施例中，可以省去清洁步骤。
在步骤I中，如果需要还可以制造其它孔，例如，用于穿透绝缘材料层1的通路的孔3。
步骤J(图10)：
在步骤I中，导体材料在接触开口17中生长。在该示例性工艺中，同时导体材料还在基底顶上的别处生长，从而还增加了绝缘层4和9的厚度。如果需要，导体材料还可以在孔3中生长。
待生长的导体材料可以是例如铜，或者某种其它充分导电的材料。导体材料的选择需要考虑到该材料与元件6的接触突起7的材料形成电接触的能力。在一个示例性工艺中，导体材料主要是铜。铜金属化可以如下进行：通过在孔17中沉积一薄层化学铜，随后利用电化学铜生长法来继续镀。由于铜还可以在粘合剂顶上形成沉积，并作为电化学镀的导电体，所以在该实例中使用化学铜。因此，该金属可以使用湿化学法生长，因此该生长成本低，并且导体结构质量好。
步骤J要在元件6和导体层4之间形成电接触。因此，在步骤J中，基本上不增加导体层4和9的厚度，而是能够等效设计工艺，使得在步骤J中，孔17仅由适当的材料填充。例如，可以通过用导电胶填充接触开口17，或者通过使用某种其它适当的微通路金属化方法，来形成电接触。
步骤K(图11)：
在步骤K中，需要的导体图案14和19由基底表面上的导体层4和9形成。在该实施例中，如果只使用导体层4，图案只形成在基底的一侧。还可以通过仅由导体层4形成导体图案进行，尽管在该实施例中使用了第二导体层9。在这样的实施例中，未形成图案的导体层9例如可以作为机械支撑或者保护电子模块、或者保护电子模块不受电磁辐射的层。
导体图案14可以通过将导体层4的导体材料从导体图案外移除来形成。导体材料例如可以利用一些电路板工业中广泛应用并且公知的图案化和蚀刻方法除去。
在步骤K之后，电子模块包括一个或者数个元件6以及导体图案14和19(在一些实施例中只有导体图案14)，借助于所述导体图案，该一个或者数个元件6可以与外部电路连接，或者相互连接。于是制造操作整体的前题条件存在。因此该工艺可以以这样的方式设计，即电子模块在步骤K后准备好，而图11实际表示了一个可能的电子模块的例子。如果需要，该工艺还可以在步骤K之后继续，例如在电子模块上涂敷防护剂，或者在电子模块的第一和/或第二表面上制造附加导体图案层。
下面，在图12-28中所示的方法步骤的帮助下研究一些其它可能的实施例。
步骤2A(图12)：
根据电子模块的制造工艺选择适当的绝缘材料片1，安装基底的本体由该绝缘材料片1形成。在使用单个绝缘材料层的实施例中，绝缘材料层1的厚度必须优选为大于所要安装的元件的厚度。这样就可以将元件完全嵌入安装基底内部，同时电子模块的两侧表面都是平坦的。当然，表面延伸到绝缘材料层1的外部的更厚的特殊元件也可以嵌入安装基底内。尤其在这样的实施例中，即，使用在该工艺过程中可以结合在一起的数个绝缘材料层，这是优选的工序。随后，如果绝缘材料层的总厚度超过元件厚度，那么元件可以完全嵌入该结构中。这是因为考虑到该结构的耐用性，优选电子模块中的元件完全设置在安装基底内部。
在这种情况下，术语半固化片指的是电路板工业的基本材料，它通常是浸渍了B阶树脂的玻璃纤维增强绝缘垫。通常在制造多层电路板时预固化粘合剂层用作粘合绝缘介质。当该树脂硬化并且变成C阶时，其B阶树脂通过例如按压或者层压在热量和压力的帮助下以受控的方式交联桥接。在受控的固化周期中，在温度升高期间，树脂软化并且其粘度降低。迫于压力，液态的树脂在其界面上填充孔和开口。在使用预固化的粘合剂层作为绝缘材料时，使用这种特性来填充仍然围绕元件的空白空间。由于不需要用单独的填充剂填充元件的安装凹口，这样可以进一步简化本实例中公开的制造电子模块的方法。
绝缘材料层1在两侧1a、1b由例如是金属层的导体层4形成表面。电子模块的制造者还可以选择容易加表面的绝缘片作为原始材料。
步骤2B(图13)：
用某种适当的方法在导体层4中形成孔。这些孔可以通过例如利用在电路板工业中广泛应用并且公知的用激光蒸发，或者某种选择性的蚀刻方法形成。形成的孔是用于元件的电接触需要的通路的接触开口17，和用来制造元件的安装凹口2的开口12。此外，如果需要可以为制造通路形成孔13。孔12、13、17都是以将绝缘材料层1的表面暴露的方式形成。
步骤2C(图14)：
尺寸和形状对于要嵌入板中的元件合适的凹口2形成在绝缘材料层1中。凹口2可以用例如在电路板工业中使用的某种公知方法适当制造。凹口2例如可以用CO2激光烧蚀法、化学蚀刻或者机械铣制的方法制造。凹口2从第二表面1b的方向形成，并且延伸通过整个绝缘材料层1，恰好到达导体材料层4的对面表面上的该层的表面1a。
凹口2以这样的方式形成，即绝缘材料层1的表面上的导体层4封闭凹口的一端或另一端。因此，可以使用某种适当的选择性方法，其对绝缘材料1有效而在导体层4中无效。因此，形成的凹口2会延伸通过整个绝缘材料层1，而凹口2另一端的导体层4保持不被破坏。凹口2可以以相应的方式从安装基底的两个表面的方向形成。
步骤2D(图15)：
将电子模块半成品反转。
步骤2E(图16)：
为第一表面1a的方向在绝缘材料层1中形成另外的元件的安装凹口2。否则，凹口2可以以步骤2C的方式形成。如果凹口2通过化学蚀刻形成，那么凹口2可以同时在两个表面形成。
步骤2F(图17)：
粘合剂层5在元件6将贴附在其上的区域中涂在导体层4上。这些区域可以被称为连接区域。在实践中，连接区域设置在凹口2‘底部’。粘合剂层的厚度这样选择，即，在元件6被按压到粘合剂层5上时，粘合剂完全填充元件6和导体层4之间的空间。如果元件6包括接触突起7，那么粘合剂层5的厚度应该比接触突起7的高度大，例如是其的约1.5-10倍，从而元件6和导体层4之间的空间被充分填满。为元件6形成的粘合剂层5的表面面积还可以稍微大于元件6的对应表面面积，这也对降低不充分填充的风险有帮助。
该步骤可以以这样的方式修改，即粘合剂层5涂在元件6的连接器表面上，而不是涂在导体层4的连接区域上。这可以以例如如下方式实现，即，在元件安装到电子模块的适当位置中之前，在粘合剂中浸渍元件。还可以通过在导体层4的连接区域上和元件6的连接器表面上都涂上粘合剂的方式进行。
因此，该实施例中使用的粘合剂是电绝缘体，使得元件6的接触区域7之间的电接触不会在粘合剂层5自身中产生。
步骤2G(图18)：
元件6可以从第一表面1a的方向设置在电子模块中的适当位置。这可以通过例如在装配机的帮助下将元件6压入粘合剂层5来实现。如步骤D所述，元件6可以在接触开口17的帮助下准确对准。
步骤2H(图19)：
将电子模块半成品反转(比较步骤2D)。
步骤2I(图19)：
粘合剂层5涂在向第二表面1b打开的安装凹口2的底部。步骤2I对应步骤2F进行，但是从电子模块的相对表面的方向。
通常，如果使用的制造设备允许从两个方向进行工作步骤，那么还可以不翻转半成品，同时或者顺序进行电子模块相对侧上要执行的工作步骤(例如步骤2F和2I)。
步骤2J(图20)：
在步骤J中，与步骤2G对应地，将待从第二表面1b方向放置的元件6设置在电子模块中的适当位置。
步骤2K(图21)：
在步骤K中，用填充剂8完全填充元件6和安装基底之间的剩余空间，填充剂8例如可以是某种适当的聚合物。
步骤2L(图22)：
利用适当的方法，例如化学的、用激光或者通过等离子体蚀刻，为接触开口17清洁掉粘合剂。同时，设置在接触开口17‘底部’上的元件的接触区域7被清洁。
步骤2M(图23)：
如果希望形成其它孔，例如穿透绝缘材料层1形成通路的孔11，进行步骤2M。
如果绝缘材料层1的材料是硬化的C阶材料，那么孔11可以在前面的步骤(例如步骤2C或者2E)形成。
步骤2N(图24)：
在接触开口17中生长导体材料。在该示例的工艺中，导体材料还同时在基底顶上的其它地方生长，从而也增加绝缘层4的厚度。如果需要，导体材料还可以在孔11中生长。
待生长的导体材料可以是例如铜，或者某种其它充分导电的材料。导体材料的选择要考虑到该材料与元件6的接触突起7的材料形成电接触的能力。在一个工艺的实例中，该导体材料主要是铜。铜的金属化可以如下进行：在孔17中沉积一薄层化学铜，随后利用电化学铜生长法来继续镀。因为化学铜还在粘合剂顶上形成沉积，并且在电化学镀中作为导电体，所以在该实例中使用了化学铜。因此，该金属可以利用湿化学法生长，因此生长的成本低，并且导体结构质量好。
步骤2N意图在元件6和导体层4之间形成电接触。因此，在步骤2N中，基本不增加导体层4的厚度，而是能够同样很好地设计工艺，使得在步骤2N中，孔17仅用适当的材料填充。例如，可以通过用导电胶填充接触开口17，或者通过利用某种其它适当的微通路金属化方法，来形成电接触。
步骤2O(图25)：
在步骤2O中，导体层4以这样的方式图案化，即导体图案14在板1的两个表面上形成。该图案化可以通过例如步骤K中说明的方式形成。
在步骤2O之后，电子模块包括一个元件6或者数个元件6以及导体图案14，借助于该图案该一个或者数个元件6可以与外部电路相连或者相互连接。于是制造操作整体的前题条件存在。因此，该工艺可以设计成在步骤2O之后电子模块已经准备好，图25实际表示了一种可能的电子模块的例子。如果需要，该在步骤2O之后，工艺还可以继续，例如用防护剂涂敷电子模块，或者在电子模块的第一和/或第二表面上制造附加的导体图案层。
步骤2P(图26)：
在板1的两面上形成绝缘材料层21，导体层24形成在绝缘材料层21的表面上。步骤2P可以通过例如在板1的两面上压适当的RCF膜来进行。于是RCF膜包括绝缘材料层21和导体层24。当RCF膜在热量和压力的帮助下压到板1上时，它和层21的聚合物在导体层14和24之间形成均匀且致密的绝缘材料层。通过这样的工序，导体层24也变得相当平坦和均匀。
步骤2Q(图27)：
在步骤Q中，形成孔27从而在导体层14和24之间形成通路。这些孔可以例如利用激光形成。
步骤2R(图28)：
在步骤2R中，在孔27中生长导体材料，同时导体层24还被加厚。步骤2R可以与步骤2N对应地进行。
在步骤2R之后，该工艺可以继续：将导体层24图案化，以及可能的话可以在任一面或者两面上形成附加导体层。单独的元件也可以以传统电路板技术的方式连接到电子模块表面上的导体图案层。
上述一系列图的实例表示了一些可能的工艺，在其帮助下可以使用本发明。然而，考虑到权利要求的全部范围和等价的解释，本发明不仅局限于上述工艺，而是本发明还覆盖了其它各种工艺和它们的最终产品。本发明还不仅限定于通过实例表示的结构和方法，而是对于本领域技术人员来说显而易见的是，本发明的各种应用可以用来制造很多和上述实例有很大区别的不同种类的电子模块和电路板。图中的元件和电路只是用来表示制造工艺。因此在不脱离根据本发明的基本思想的情况下，可以对上述实例的工艺进行很多改变。这些改变可以涉及例如在不同步骤中说明的制造技术，或者涉及这些工艺步骤的相互顺序。
在上述的工艺中，例如可以使用几种元件贴附技术，例如以这样的方式，即从第一表面方向贴附的元件使用第一技术贴附，而从第二方向贴附的元件使用与所述的第一技术不同的某种第二技术贴附。
在上述的例子中，制造的电子模块包括从第一和第二方向嵌入的元件。在本发明的范围内，当然还可以制造更简单的模块，其包括仅从一个方向嵌入的元件。借助于这样的简单模块，还可以制造包括的元件以两个方向嵌入的模块。该模块可以例如用将两个模块层压在一起的方式形成。

Claims (12)

1.一种制造电子模块的方法，该电子模块包括与导体图案层(14)电连接的元件(6)，其特征在于该方法包括：
-在导体层(4)中形成接触开口(17)，其相互位置与元件(6)的接触区域(7)的相互位置对应，
-将元件(6)和导体层(4)相互对准，使得元件(6)的接触区域(7)到达接触开口(17)的位置，并将元件(6)固定，其中将元件(6)固定具体为：利用绝缘粘合剂(5)将元件(6)粘附到导体层(4)上，以使所述绝缘粘合剂(5)填充所述元件(6)和所述导体层(4)之间的剩余空间，
-至少在接触开口(17)中以及在元件(6)的接触区域(7)处形成导体材料，该导体材料将元件(6)连接到导体层(4)，以及
-将导体层(4)图案化，以形成导体图案层(14)。
2.根据权利要求1的方法，其特征在于在未图案化的导体层(4)中形成接触开口(17)。
3.根据权利要求1或2的方法，其特征在于导体层(4)具有第一表面和第二表面，所述元件(6)粘附到所述导体层(4)的所述第一表面，并且在形成接触开口(17)时，在导体层(4)的第二表面上存在支撑层(12)。
4.根据权利要求3的方法，其特征在于从第一表面方向穿过导体层(4)形成接触开口(17)，使得接触开口延伸到支撑层(12)，并且在元件(6)与导体层连接之前，通过除去或减薄支撑层(12)来使接触开口暴露。
5.根据权利要求1的方法，其特征在于在固定元件之后，并且在元件的接触区域形成所述导体材料之前：
-通过接触开口清洁接触开口和元件的接触区域。
6.根据权利要求1的方法，其特征在于将元件连接到导体层的导体材料利用化学和/或电化学金属化的方法形成。
7.根据权利要求1的方法，其特征在于导体层包括在一板中，该板具有第一表面(1a)和第二表面(1b)，并且该板包括在第一表面(1a)和第二表面(1b)之间的绝缘材料层(1)，和在至少第一表面(1a)上的导体层(4)，且在该方法中：
-用于元件(6)的至少一个凹口(2)形成在该板中并延伸穿过第二表面(1b)和绝缘材料层(1)到达第一表面(1a)上的导体层(4)，该导体层(4)从第一表面(1a)的方向覆盖凹口(2)，
在这种情况下，接触开口(17)形成于凹口(2)的底部处的导体层(4)中。
8.根据权利要求7的方法，其特征在于该板还包括设置在第二表面(1b)上的导体层(4)，以及其中元件(6)设置于既面对第一表面(1a)又面对第二表面(1b)的绝缘材料层(1)中，并且所述导体材料形成电接触点以便与元件(6)电接触，使得至少一些元件(6)面向第一表面(1a)且连接到绝缘材料层的第一表面(1a)上的导体层(4)，以及至少另外一些元件(6)面向第二表面(1b)的且连接到绝缘材料层的第二表面(1b)上的导体层(4)。
9.根据权利要求1的方法，其特征在于所述元件被贴靠固定的导体层(4)的第一表面是裸露的表面，并且在固定元件(6)之后而在形成所述导体材料之前：
-围绕固定到导体层(4)的元件(6)的绝缘材料层(1)形成在导体层(4)的第一表面上。
10.根据权利要求9的方法，其特征在于第二导体层形成在绝缘材料层(1)的相反表面上。
11.根据权利要求1的方法，其特征在于多于一个元件(6)嵌入电子模块中，并且嵌入的元件(6)相互电连接以形成操作整体。
12.根据权利要求1的方法，其中待固定于导体层(4)的至少一个元件(6)是未封装的微型电路芯片。
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Applications Claiming Priority (3)

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FI20040827 2004-06-15
PCT/FI2005/000274 WO2005125298A2 (en) 2004-06-15 2005-06-13 Method for manufacturing an electronics module comprising a component electrically connected to a conductor- pattern layer

Publications (2)

Publication Number Publication Date
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100736635B1 (ko) 2006-02-09 2007-07-06 삼성전기주식회사 베어칩 내장형 인쇄회로기판 및 그 제조 방법
FI20060256L (fi) 2006-03-17 2006-03-20 Imbera Electronics Oy Piirilevyn valmistaminen ja komponentin sisältävä piirilevy
DE102007010731A1 (de) * 2007-02-26 2008-08-28 Würth Elektronik GmbH & Co. KG Verfahren zum Einbetten von Chips und Leiterplatte
DE102008009220A1 (de) * 2008-02-06 2009-08-13 Robert Bosch Gmbh Verfahren zum Herstellen einer Leiterplatte
US8225503B2 (en) * 2008-02-11 2012-07-24 Ibiden Co., Ltd. Method for manufacturing board with built-in electronic elements
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
KR101013994B1 (ko) * 2008-10-15 2011-02-14 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
AT12316U1 (de) 2008-10-30 2012-03-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte
KR101047484B1 (ko) * 2008-11-07 2011-07-08 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
FI122216B (fi) 2009-01-05 2011-10-14 Imbera Electronics Oy Rigid-flex moduuli
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
DE102009058764A1 (de) * 2009-12-15 2011-06-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
TWI446495B (zh) * 2011-01-19 2014-07-21 Subtron Technology Co Ltd 封裝載板及其製作方法
AT13055U1 (de) * 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
DE102011089927A1 (de) * 2011-12-27 2013-06-27 Robert Bosch Gmbh Kontaktsystem mit einem Verbindungsmittel und Verfahren
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
US9596765B2 (en) * 2012-09-11 2017-03-14 Meiko Electronics Co., Ltd. Manufacturing method for component incorporated substrate and component incorporated substrate manufactured using the method
WO2014041627A1 (ja) * 2012-09-12 2014-03-20 株式会社メイコー 部品内蔵基板の製造方法
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
WO2014097642A1 (ja) 2012-12-21 2014-06-26 パナソニック株式会社 電子部品パッケージおよびその製造方法
CN104603932A (zh) 2012-12-21 2015-05-06 松下知识产权经营株式会社 电子部件封装件及其制造方法
US9825209B2 (en) 2012-12-21 2017-11-21 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
WO2014097643A1 (ja) 2012-12-21 2014-06-26 パナソニック株式会社 電子部品パッケージおよびその製造方法
US20150041993A1 (en) * 2013-08-06 2015-02-12 Infineon Technologies Ag Method for manufacturing a chip arrangement, and a chip arrangement
DE102013022388B3 (de) 2013-08-19 2024-01-04 Oechsler Aktiengesellschaft Chipmontage-Verfahren
JP2015050309A (ja) * 2013-08-31 2015-03-16 京セラサーキットソリューションズ株式会社 配線基板の製造方法
US9941229B2 (en) 2013-10-31 2018-04-10 Infineon Technologies Ag Device including semiconductor chips and method for producing such device
DE102014101366B3 (de) 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US9806051B2 (en) 2014-03-04 2017-10-31 General Electric Company Ultra-thin embedded semiconductor device package and method of manufacturing thereof
US10649497B2 (en) * 2014-07-23 2020-05-12 Apple Inc. Adaptive processes for improving integrity of surfaces
US9613843B2 (en) 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US9999136B2 (en) * 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module
US10615053B2 (en) * 2018-06-07 2020-04-07 Texas Instruments Incorporated Pre-cut plating lines on lead frames and laminate substrates for saw singulation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1156949A (zh) * 1995-11-16 1997-08-13 松下电器产业株式会社 印刷电路板及其安装体
CN1301039A (zh) * 1999-12-22 2001-06-27 通用电气公司 对准管芯与柔性基板上互连金属的装置、方法及其产品

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB342995A (en) 1929-08-03 1931-02-12 Carba Ab Improvements in or relating to gas analysis
US4246595A (en) 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
FR2527036A1 (fr) * 1982-05-14 1983-11-18 Radiotechnique Compelec Procede pour connecter un semiconducteur a des elements d'un support, notamment d'une carte portative
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
BE1002529A6 (nl) * 1988-09-27 1991-03-12 Bell Telephone Mfg Methode om een elektronische component te monteren en geheugen kaart waarin deze wordt toegepast.
JPH0744320B2 (ja) * 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
US5355102A (en) * 1990-04-05 1994-10-11 General Electric Company HDI impedance matched microwave circuit assembly
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
JP3094481B2 (ja) 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5985693A (en) * 1994-09-30 1999-11-16 Elm Technology Corporation High density three-dimensional IC interconnection
KR950012658B1 (ko) * 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
US5216806A (en) * 1992-09-01 1993-06-08 Atmel Corporation Method of forming a chip package and package interconnects
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
US5353195A (en) * 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
DE69405832T2 (de) * 1993-07-28 1998-02-05 Whitaker Corp Von der Peripherie-unabhängiges präzises Positionsglied für einen Halbleiterchip und Herstellungsverfahren dafür
JP2757748B2 (ja) 1993-07-30 1998-05-25 日立エーアイシー株式会社 プリント配線板
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5510580A (en) * 1993-12-07 1996-04-23 International Business Machines Corporation Printed circuit board with landless blind hole for connecting an upper wiring pattern to a lower wiring pattern
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading
JPH0913567A (ja) 1995-06-30 1997-01-14 Mikio Yoshimatsu 床版及びその成形方法並びに床版の施工方法
JPH09199824A (ja) * 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd プリント配線板とその実装体
US5729049A (en) * 1996-03-19 1998-03-17 Micron Technology, Inc. Tape under frame for conventional-type IC package assembly
US5936847A (en) * 1996-05-02 1999-08-10 Hei, Inc. Low profile electronic circuit modules
US5838545A (en) * 1996-10-17 1998-11-17 International Business Machines Corporation High performance, low cost multi-chip modle package
US5796590A (en) * 1996-11-05 1998-08-18 Micron Electronics, Inc. Assembly aid for mounting packaged integrated circuit devices to printed circuit boards
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US6710614B1 (en) * 1997-03-04 2004-03-23 Micron Technology, Inc. Methods for using an interposer/converter to allow single-sided contact to circuit modules
US5882957A (en) * 1997-06-09 1999-03-16 Compeq Manufacturing Company Limited Ball grid array packaging method for an integrated circuit and structure realized by the method
JP3623639B2 (ja) 1997-09-29 2005-02-23 京セラ株式会社 多層配線基板の製造方法
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6172419B1 (en) * 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
US6430569B1 (en) * 1998-08-14 2002-08-06 Sun Microsystems, Inc. Methods and apparatus for type safe, lazy, user-defined class loading
US6232666B1 (en) * 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
JP3619421B2 (ja) 1999-03-30 2005-02-09 京セラ株式会社 多層配線基板の製造方法
EP1098368B1 (en) * 1999-04-16 2011-12-21 Panasonic Corporation Module component and method of manufacturing the same
JP2000311229A (ja) * 1999-04-27 2000-11-07 Hitachi Ltd Ｉｃカード及びその製造方法
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6393148B1 (en) * 1999-05-13 2002-05-21 Hewlett-Packard Company Contrast enhancement of an image using luminance and RGB statistical metrics
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
DE19940480C2 (de) * 1999-08-26 2001-06-13 Orga Kartensysteme Gmbh Leiterbahnträgerschicht zur Einlaminierung in eine Chipkarte, Chipkarte mit einer Leiterbahnträgerschicht und Verfahren zur Herstellung einer Chipkarte
US6284564B1 (en) 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6242282B1 (en) * 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) * 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
TW512653B (en) 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP3809053B2 (ja) 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP4685251B2 (ja) 2000-02-09 2011-05-18 日本特殊陶業株式会社 配線基板の製造方法
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
EP1143509A3 (en) * 2000-03-08 2004-04-07 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP2002016327A (ja) 2000-04-24 2002-01-18 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
US6402970B1 (en) * 2000-08-22 2002-06-11 Charles W. C. Lin Method of making a support circuit for a semiconductor chip assembly
US6551861B1 (en) * 2000-08-22 2003-04-22 Charles W. C. Lin Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive
US6489185B1 (en) * 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
US6713859B1 (en) * 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
JP2002094200A (ja) * 2000-09-18 2002-03-29 Matsushita Electric Ind Co Ltd 回路基板用電気絶縁材と回路基板およびその製造方法
US6576493B1 (en) * 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
JP3554533B2 (ja) * 2000-10-13 2004-08-18 シャープ株式会社 チップオンフィルム用テープおよび半導体装置
US6876072B1 (en) * 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
JP2002158307A (ja) 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
JP3407737B2 (ja) * 2000-12-14 2003-05-19 株式会社デンソー 多層基板の製造方法およびその製造方法によって形成される多層基板
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP3553043B2 (ja) 2001-01-19 2004-08-11 松下電器産業株式会社 部品内蔵モジュールとその製造方法
US6512182B2 (en) * 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
JP4863563B2 (ja) * 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
TW579581B (en) * 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
US6537848B2 (en) * 2001-05-30 2003-03-25 St. Assembly Test Services Ltd. Super thin/super thermal ball grid array package
JP2003037205A (ja) 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
US7183658B2 (en) * 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
US6774486B2 (en) * 2001-10-10 2004-08-10 Micron Technology, Inc. Circuit boards containing vias and methods for producing same
JP3870778B2 (ja) * 2001-12-20 2007-01-24 ソニー株式会社 素子内蔵基板の製造方法および素子内蔵基板
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
FI115285B (fi) 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
JP2004031651A (ja) * 2002-06-26 2004-01-29 Sony Corp 素子実装基板及びその製造方法
CN100452342C (zh) * 2002-07-31 2009-01-14 索尼株式会社 制造内置器件的基板的方法
JP4052915B2 (ja) * 2002-09-26 2008-02-27 三洋電機株式会社 回路装置の製造方法
JP2004146634A (ja) 2002-10-25 2004-05-20 Murata Mfg Co Ltd 樹脂基板の製造方法、および樹脂多層基板の製造方法
FI20030293L (fi) 2003-02-26 2004-08-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI119583B (fi) 2003-02-26 2008-12-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
TW200507131A (en) * 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
US7141884B2 (en) * 2003-07-03 2006-11-28 Matsushita Electric Industrial Co., Ltd. Module with a built-in semiconductor and method for producing the same
FI20031201L (fi) 2003-08-26 2005-02-27 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI20031341L (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
EP1677349A4 (en) * 2004-02-24 2010-12-01 Ibiden Co Ltd SUBSTRATE FOR MOUNTING A SEMICONDUCTOR
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
TWI251910B (en) * 2004-06-29 2006-03-21 Phoenix Prec Technology Corp Semiconductor device buried in a carrier and a method for fabricating the same
US7150090B2 (en) * 2004-07-16 2006-12-19 General Electric Company Method for matching a collector to replace a brushless exciter in a turbine generator drive train
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
US8487194B2 (en) * 2004-08-05 2013-07-16 Imbera Electronics Oy Circuit board including an embedded component
FI117369B (fi) * 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1156949A (zh) * 1995-11-16 1997-08-13 松下电器产业株式会社 印刷电路板及其安装体
CN1301039A (zh) * 1999-12-22 2001-06-27 通用电气公司 对准管芯与柔性基板上互连金属的装置、方法及其产品

Also Published As

Publication number Publication date
JP2008503076A (ja) 2008-01-31
DE112005001414T5 (de) 2007-05-03
FI117814B (fi) 2007-02-28
KR101034279B1 (ko) 2011-05-16
US8240032B2 (en) 2012-08-14
FI20040827A0 (fi) 2004-06-15
KR20070030838A (ko) 2007-03-16
CN101010994A (zh) 2007-08-01
US20080261338A1 (en) 2008-10-23
FI20040827L (fi) 2005-12-16
WO2005125298A2 (en) 2005-12-29
JP4796057B2 (ja) 2011-10-19
WO2005125298A3 (en) 2006-10-26

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