[go: up one dir, main page]

FI117812B - Komponentin sisältävän kerroksen valmistaminen - Google Patents

Komponentin sisältävän kerroksen valmistaminen Download PDF

Info

Publication number
FI117812B
FI117812B FI20041059A FI20041059A FI117812B FI 117812 B FI117812 B FI 117812B FI 20041059 A FI20041059 A FI 20041059A FI 20041059 A FI20041059 A FI 20041059A FI 117812 B FI117812 B FI 117812B
Authority
FI
Finland
Prior art keywords
layer
conductor
component
insulating material
conductor layer
Prior art date
Application number
FI20041059A
Other languages
English (en)
Swedish (sv)
Other versions
FI20041059A (fi
FI20041059A0 (fi
Inventor
Risto Tuominen
Petteri Palm
Original Assignee
Imbera Electronics Oy
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imbera Electronics Oy filed Critical Imbera Electronics Oy
Publication of FI20041059A0 publication Critical patent/FI20041059A0/fi
Priority to FI20041059A priority Critical patent/FI117812B/fi
Priority to US11/659,190 priority patent/US7673387B2/en
Priority to CN200910164685A priority patent/CN101686612A/zh
Priority to AT0932705A priority patent/AT503718B1/de
Priority to CNB2005800263538A priority patent/CN100543983C/zh
Priority to JP2007524358A priority patent/JP4630333B2/ja
Priority to KR1020077005242A priority patent/KR20070041774A/ko
Priority to PCT/FI2005/000352 priority patent/WO2006013230A2/en
Publication of FI20041059A publication Critical patent/FI20041059A/fi
Application granted granted Critical
Publication of FI117812B publication Critical patent/FI117812B/fi
Priority to US12/702,653 priority patent/US8487194B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

V
117812
Komponentin sisältävän kerroksen valmistaminen
Keksinnön kohteena on menetelmä komponentin sisältävän kerroksen valmistamiseksi.
Komponentin sisältäviä kerroksia valmistetaan esimerkiksi monikerrospiirilevyjä tai 5 muita vastaavia elektroniikkamoduuleja valmistettaessa. Erityisesti keksinnön kohteena olevassa menetelmässä pyritään valmistamaan kerros, joka sisältää yhden tai useamman komponentin, jotka on liitetty sähköisesti kerroksen ulkopuoliseen piiriin tai toisiinsa elektroniikkamoduuliin valmistettujen johderakenteiden välityksellä. Tällaista kerrosta kutsutaan tässä dokumentissa piirilevykerrokseksi.
10 Patenttijulkaisussa US 6,489,685 kuvataan yksi ratkaisu, jossa komponentteja sijoitetaan piirilevyn sisään piirilevyn muodostamisen aikana. Ratkaisussa valmistetaan tukialustan päälle johdekuvioita ja liitetään komponentti valmistettuihin johdekuvioihin.
Tämän jälkeen johdekuvioiden ja komponentin päälle muodostetaan piirilevyn perusmateriaalina toimiva eristekerros, jonka pinnalla voi olla lisää johdekuvio-15 kerroksia. Eristekerroksen muodostamisen jälkeen tukialusta irrotetaan rakenteesta.
Patenttijulkaisussa US 6,038,133 on kuvattu edellä esitetyn kaltaisen menetelmän lisäksi myös toinen ratkaisu, jossa komponentteja sijoitetaan piirilevyn sisään piirilevyn ··· • t · *·* ' muodostamisen aikana. Toisessa ratkaisussa komponentit liimataan sähköä johtavalla • · · :·: · liimalla kuparikaivoon ja tämän jälkeen kuparikaivon ja komponentin päälle * · *···] 20 muodostetaan piirilevyn perusmateriaalina toimiva eristekerros. Eristekerroksen muodostamisen jälkeen kuparikaivosta valmistetaan johdekuvioita.
• · · • · · · Sähköä johtavan liiman avulla valmistettavan kontaktin sähköiset ominaisuudet eivät • * · ole erityisen hyvät, joten julkaisujen US 6,489,685 ja US 6,038,133 kuvaamat (i;:" menetelmät eivät sovellu moniin sähköisten ominaisuuksien kannalta kriittisiin • * · 25 sovelluskohteisiin.
• · • · ·
Keksinnön tarkoituksena on luoda uusi menetelmä piirilevykerroksen valmistamiseksi • · *;·* pohjapinnalle, joka käsittää johdekuvioita. Erityisesti uuden menetelmän tulisi • · : mahdollistaa luotettavien ja sähköisiltä ominaisuuksiltaan korkeatasoisten kontaktien *·..* valmistaminen komponentin kontaktinystyihin tai muihin kontaktialueisiin.
117812 2 \
Keksintö perustuu siihen, että valmistettavan piirilevykerroksen komponentti tai komponentit kiinnitetään johdekerrokseen, jota ei vielä tässä vaiheessa ole kuvioitu johdekuviokerrokseksi. Johdekerros kohdistetaan pohjapinnan suhteen ja kiinnitetään eristemateriaalin avulla pohjapintaan siten, että komponentti tai komponentit tulevat 5 pohjapintaa kohti ja komponentit sijoittuvat eristemateriaalin sisään. Sähköiset kontaktit komponentin kontaktialueiden ja johdekuviokerroksen välille muodostetaan siten, että komponentin kontaktialueiden kohdalle avataan kontaktiaukot ja kontaktiaukkoihin valmistetaan johdemateriaalia. Johdemateriaali valmistetaan mieluiten kemiallisella ja/tai sähkökemiallisella metallointimenetelmällä. Tämän jälkeen johdekerros kuvioi-10 daan johdekuviokerrokseksi ja valmistetaan tarvittavat läpiviennit johdekuviokerroksen ja pohjapinnan johdekuvioiden välille.
Täsmällisemmin sanottuna keksinnön mukaiselle menetelmälle on tunnusomaista se, mikä on esitetty patenttivaatimuksen 1 tunnusmerkkiosassa.
Keksinnön avulla saavutetaan huomattavia etuja.
15 Keksinnön mukaisella menetelmällä voidaan lisätä haluttu määrä piirilevykerroksia piirilevyjen tai muiden elektroniikkamoduulien pinnalle. Keksinnön mukaisella menetelmällä piirilevykerroksia voidaan lisätä myös muille pinnoille, jotka sisältävät johdekuvioita.
♦ · · • · · • ;*; Keksinnön mukaisella menetelmällä voidaan myös valmistaa hyvälaatuiset ja • · « · :***: 20 luotettavat sähköiset kontaktit komponentin kontaktinystyihin tai muihin kontakti- ··« *;··: alueisiin. Tämä perustuu siihen, että kontaktien valmistamisessa voidaan käyttää #t'j· esimerkiksi jotakin piirilevyteollisuudessa tunnettua ja luotettavaksi havaittua «*« mikroläpivientimenetelmää. Kontaktit voidaan valmistaa esimerkiksi siten, että kontaktialueet puhdistetaan ensin esimerkiksi laserin tai plasman avulla ja tämän jälkeen ..*·* 25 kontaktiaukkoihin kasvatetaan metallia kemiallisella ja/tai sähkökemiallisella • · · metallointimenetelmällä.
• · • * ·
Keksintöä tarkastellaan seuraavassa esimerkkien avulla ja oheisiin piirustuksiin viitaten.
• · • · • * · : Kuvio 1 esittää piirilevykerroksen valmistamisen lähtömateriaalina käytettävää • · · ^ • · · · .·*·. johdekalvoa keksinnön yhdessä sovellusmuodossa.
• · · 117812 3
Kuvio 2 esittää yhden sovellusmuodon mukaista välivaihetta, jossa kuvion 1 johdekerroksen päälle on lisätty alueellinen liimakerros.
Kuvio 3 esittää yhden sovellusmuodon mukaista välivaihetta, jossa kuvion 2 liimakerrokseen on liimattu komponentti.
5 Kuvio 4 esittää kuvion 3 kappaletta käännettynä ylösalaisin.
Kuvio 5 esittää yhden sovellusmuodon mukaista välivaihetta, jossa kuvion 4 kappaletta ollaan kiinnittämässä eristemateriaalikerrosten avulla pohjapinnalle.
Kuvio 6 esittää yhden sovellusmuodon mukaista välivaihetta, jossa kuvion 4 kappale on kiinnitetty eristemateriaalikerroksen avulla pohjapinnalle.
10 Kuvio 7 esittää yhden sovellusmuodon mukaista välivaihetta, jossa kuvion 6 kappaleesta on poistettu johdekerroksen tukikerros ja jossa on valmistettu kontakti-aukkoja kontaktien valmistamiseksi komponenttiin sekä reikiä läpivientejä varten.
Kuvio 8 esittää yhden sovellusmuodon mukaista välivaihetta, jossa kuvion 7 kontakti-aukkoihin, läpivientireikiin ja johdekerroksen päälle on valmistettu johdemateriaalia.
15 Kuvio 9 esittää yhden sovellusmuodon mukaista kappaletta, jossa kuvion 8 esittämän kappaleen pinnalla oleva johdekerros on kuvioitu johdekuviokerrokseksi.
• · · t · · • · ·
Kuvio 10 esittää yhden sovellusmuodon mukaisen elektroniikkamoduulin, jossa • · · "··] pohjapinnalle on valmistettu kolme päällekkäistä piirilevykerrosta.
* · * * * • ,
Sovellusmuotojen mukaisissa menetelmissä valmistus voidaan aloittaa esimerkiksi ,...
20 paljaasta johdekerroksesta 4, joka voi olla esimerkiksi metallikerros. Yksi soveltuva • * · • · johdekerroksen 4 valmistusmateriaali on kuparikaivo (Cu). Mikäli prosessiin valittava johdekalvo 4 on hyvin ohut tai johdekalvo ei muusta syystä ole mekaanisesti kestävä, * · · johdekalvoa 4 on suositeltavaa tukea tukikerroksen 12 avulla (kuvio 1). Tällöin voidaan • · *·;·* menetellä esimerkiksi siten, että prosessi aloitetaan tukikerroksen 12 valmistuksesta.
*:**: 25 Tukikerros 12 voi olla esimerkiksi sähköä johtavaa materiaalia, kuten alumiinia (AI), *" terästä tai kuparia, tai eristävää materiaalia, kuten polymeeriä. Tukikerroksen 12 toiselle pinnalle voidaan valmistaa kuvioton johdekerros 4 esimerkiksi käyttämällä jotakin • · · ,, , i "’. piirilevyteollisuudessa hyvin tunnettua valmistusmenetelmää. Johdekerros voidaan valmistaa esimerkiksi laminoimalla tukikerroksen 12 pinnalle kuparikaivo (Cu).
, 117812 4
Vaihtoehtoisesti voidaan menetellä siten, että tukikerros 12 valmistetaan johdekerroksen 4 pinnalle. Johdekalvo 4 voi olla myös pinnoitettu metallikalvo tai muu useampia kerroksia tai useampia materiaaleja sisältävä kalvo.
Valmistus voidaan myös aloittaa esimerkiksi sellaisesta johdekerroksesta 4, jonka 5 ensimmäisellä pinnalla on eristemateriaalikerros 1 (ei esitetty kuvioissa). Ensimmäinen pinta on tällöin se pinta, jonka puolelle liitetään komponentti, joka suljetaan eristekerroksen 1 sisään. Tämän eristekerroksen 1 vastakkaisella pinnalla voi joissakin sovellusmuodoissa olla vielä toinen johdekerros 4. Mikäli sovellusmuodossa käytetään tukikerrosta 12, tukikerros 12 on johdekerroksen 4 vastakkaisella pinnalla eli 10 ensimmäisellä pinnalla. Tällöin eristemateriaalikerrokseen 1 valmistetaan reiät tai syvennykset upotettavia komponentteja varten. Syvennykset voidaan valmistaa joko ennen eristemateriaalikerroksen 1 ja johdekerroksen 4 liittämistä toisiinsa tai liittämisen jälkeen. Syvennyksen valmistamisessa voidaan käyttää jotakin piirilevyteollisuudessa tunnettua työstömenetelmää, esimerkiksi jyrsintää tai laserporausta.
15 Ensimmäisessä sovellusmuodossa (ei esitetty kuvioissa) johdekerrokseen 4 valmistetaan kontaktiaukot liitettävän komponentin 6 kontaktialueiden 7 kohdalle (vertaa kuvioihin 3 ja 7). Kontaktiaukot valmistetaan siis ennen komponentin 6 liittämistä johdekerrokseen. Kontaktiaukot voidaan valmistaa esimerkiksi poraamalla laserin avulla. Kontakti-aukkojen keskinäinen sijainti valitaan komponentin kontaktialueiden 7 keskinäisen • 20 sijainnin mukaan ja kunkin kontaktiaukkoryhmän sijainti ja asema valitaan siten, että ··· * komponentti tulee sijoitetuksi oikein suhteessa koko elektroniikkamoduuliin.
··· ·;*·; Tavallisimmassa sovellusmuodossa kutakin sähköisen kontaktin muodostamiseen m*;· osallistuvaa kontaktialuetta 7 kohti valmistetaan yksi kontaktiaukko, mutta on myös I olemassa sovellusmuotoja, joissa yhtä kontaktialuetta 7 varten valmistetaan useampia 25 kontaktiaukkoja. Valmistettavien kontaktiaukkojen pinta-ala voi olla jotakuinkin yhtä ..*·* suuri kuin vastaavan kontaktialueen 7 pinta-ala. Kontaktiaukon pinta-ala voidaan toki valita myös pienemmäksi tai joissakin sovellusmuodoissa hieman suuremmaksi kuin : V: vastaavan kontaktialueen 7 pinta-ala. Muodoltaan kontaktiaukot voivat olla esimerkiksi • · pyöreitä, soikeita, ovaalimaisia, kulmikkaita tai viivamaisia.
• · • · · lii ί.: : 30 Kontaktiaukot voidaan porata johdekerroksen ensimmäisen tai toisen pinnan suunnasta.
• · · • · *··♦* Mikäli sovellusmuodossa käytetään tukikerrosta 12, joka on siis johdekerroksen toisella pinnalla, kontaktiaukot voi olla edullista porata ensimmäisen pinnan suunnasta, koska 117812 5 tällöin porattavien aukkojen ei tarvitse läpäistä kokonaan tukikerrosta 12. Tällaisessa sovellusmuodossa kontaktiaukot avautuvat myöhemmin, kun tukikerros 12 poistetaan. Kontaktiaukot voidaan avata myös siten, että johdekerroksen 4 ja tukikerroksen 12 muodostamaa materiaalikerrosta ohennetaan etsaamalla tukikerroksen suunnasta. 5 Johdekerros 4 ja tukikerros 12 voivat muodostua myös yhdestä materiaalikerroksesta. Tällöin tukikerrosta 12 vastaava osa materiaalikerroksesta poistuu ja kontaktiaukot avautuvat. Kontaktiaukon on siis tarkoitus ulottua läpi koko johdekerroksen 4.
Toisessa sovellusmuodossa johdekerrokseen 4 ei valmisteta kontaktiaukkoja ennen komponentin kiinnittämistä, vaan kontaktiaukot 17 valmistetaan vasta komponentin 10 kiinnittämisen jälkeen (kuvio 7). Tällaisessa sovellusmuodossa komponentin kohdistamiseen käytetään soveltuvia kohdistusmerkkejä. Sekä ensimmäisessä että toisessa sovellusmuodossa johdekerrokseen valmistetaan kohdistusaukkoja 3 (kuvio l)piirilevy-kerroksen ja pohjapinnalla 2 olevien johderakenteiden keskinäistä kohdistamista varten. Kohdistusaukot voidaan molemmissa sovellusmuodoissa valmistaa joko ennen 15 komponentin 6 kiinnittämistä johdekerrokseen tai kiinnittämisen jälkeen.
Molemmissa sovellusmuodoissa komponentit 6 kiinnitetään johdekerroksen 4 pinnalle liiman avulla (kuvio 3). Liimaamista varten johdekerroksen 4 liitospinnalle tai komponentin 6 liitospinnalle tai molemmille liitospinnoille levitetään liimakerros 5 (kuvio 2). Tämän jälkeen komponentit 6 voidaan kohdistaa komponenteille 6 ϊ 20 suunniteltuihin asemiin kohdistusmerkkien avulla.
* · · **♦ * *·· * · *··’ Komponentin 6 liitospinnalla tarkoitetaan komponentin 6 sitä pintaa, joka tulee *····.
johdekerrosta 4 kohti. Komponentin 6 liitospinta käsittää kontaktialueita, joiden
III
välityksellä komponenttiin voidaan muodostaa sähköinen kontakti. Kontaktialueet • φ * · *** voivat olla esimerkiksi komponentin 6 pinnalla olevia tasomaisia alueita tai . 25 tavallisemmin komponentin 6 pinnasta ulkonevia kontaktiulokkeita, kuten * kontaktinystyjä. Kontaktialueita tai -ulokkeita on komponentissa 6 yleensä vähintään • * kaksi. Monimutkaisissa mikropiireissä kontaktialueita voi olla hyvinkin monta.
• · · * * * * :***: Yleensä liitospinnalle tai liitospinnoille on edullista levittää liimaa niin runsaasti, että • * * : .·, liima täyttää kauttaaltaan komponenttien 6 ja johdekerroksen 4 väliin jäävän tilan.
• · · * * * * .·*·. 30 Tällöin ei tarvita erillistä täyteainetta. Komponenttien 6 ja johdekerroksen 4 väliin • · * * jäävän tilan täyttyminen vahvistaa komponentin 6 ja johdekerroksen 4 välistä 6 mekaanista kytkentää, jolloin saavutetaan mekaanisesti kestävämpi rakenne. Kattava ja aukoton liimakerros myös tukee johdekerroksesta 4 myöhemmin muodostettavia johdekuvioita 14 ja suojaa rakennetta myöhemmissä prosessivaiheissa. Ensimmäisessä sovellusmuodossa liimaamisen yhteydessä liimaa joutuu myös kontaktiaukkoihin.
5 Liimalla tarkoitetaan materiaalia, jolla komponentit voidaan kiinnittää johdekerrokseen. Liiman yksi ominaisuus on se, että liima voidaan levittää johdekerroksen ja/tai komponentin pinnalle suhteellisen juoksevassa tai muutoin pinnanmuotoihin mukautuvassa muodossa, esimerkiksi kalvon muodossa. Liiman toinen ominaisuus on se, että levittämisen jälkeen liima kovettuu tai voidaan kovettaa ainakin osittain siten, että liima 10 kykenee pitämään komponentin paikoillaan (johdekerroksen suhteen) ainakin niin kauan kunnes komponentti kiinnitetään rakenteeseen jollakin muulla tavalla. Liiman kolmas ominaisuus on adheesiokyky eli kyky tarttua liimattavaa pintaan.
Liimaamisella tarkoitetaan komponentin ja johdekerroksen kiinnittämistä toisiinsa liiman avulla. Liimattaessa siis liimaa tuodaan komponentin ja johdekerroksen väliin ja 15 asetetaan komponentti johdekerroksen suhteen sopivaan asemaan, jossa liima on kosketuksessa komponentin ja johdekerroksen kanssa ja ainakin osittain täyttää komponentin ja johdekerroksen välisen tilan. Tämän jälkeen liiman annetaan (ainakin osittain) kovettua tai liima aktiivisesti kovetetaan (ainakin osittain) siten, että komponentti kiinnittyy liiman avulla johdekerrokseen. Joissakin sovellusmuodoissa * * t : 20 komponentin kontaktiulokkeet saattavat liimauksen aikana työntyä liimakerroksen läpi * · · « .***. kosketukseen johdekerroksen kanssa.
··· *
Sovellusmuodoissa käytettävä liima on esimerkiksi täytetty tai täyttämätön • · · lämpökovetteinen epoksi (filled or unfilled thermosetting epoxy). Liima valitaan siten, • · • · ·*· että käytettävällä liimalla on riittävä adheesio johdinkalvoon, piirilevyyn ja . 25 komponenttiin. Yksi edullinen liiman ominaisuus on sopiva lämpölaajenemiskerroin, ··» “Il jolloin liiman lämpölaajeneminen ei poikkea liian paljon ympäröivän materiaalin • · *·’ lämpölaajenemisesta prosessin aikana. Valittavalla liimalla tulisi myös mielellään olla • · · lyhyt kovetusaika, mielellään korkeintaan muutamia sekunteja. Tässä ajassa liiman * tulisi kovettua ainakin osittain siten, että liima kykenee pitämään komponentin • j 30 paikoillaan. Lopullinen kovettuminen voi viedä selvästi enemmän aikaa ja loppukovetus *·« voidaankin suunnitella tapahtuvaksi myöhempien prosessivaiheiden yhteydessä. Liiman tulee myös kestää käytettävät prosessilämpötilat, esimerkiksi kuumentaminen 100 - 265 117812 7 °C lämpötilaan muutamia kertoja, sekä valmistusprosessin muu rasitus, esimerkiksi kemiallinen tai mekaaninen rasitus. Liiman sähkönjohtavuus on mielellään eristemateriaalien sähkönjohtavuuden luokkaa.
Elektroniikkamoduulin, esimerkiksi piirilevyn, perusmateriaaliksi valitaan soveltuva 5 eristemateriaalikerros 1. Eristemateriaalikerros 1 voidaan valmistaa soveltuvasta polymeeristä tai polymeeriä sisältävästä materiaalista. Eristemateriaalikerroksen 1 valmistusmateriaali voi olla esimerkiksi nestemäisessä tai esikovetetussa muodossa (kuten prepreg). Eristemateriaalikerroksen 1 valmistamisessa voidaan käyttää esimerkiksi lasikuituvahvistettua epoksilevyä, kuten FR4- tai FR5-tyyppistä levyä.
10 Muita esimerkkejä materiaaleista, joita voidaan käyttää eristemateriaalikerroksen 1 valmistamisessa ovat P1 (polyimidi), aramidi, polytetrafluorieteeni ja Teflon®. Kertamuovien sijasta tai ohella eristemateriaalikerroksen 1 valmistamisessa voidaan käyttää hyväksi myös kestomuoveja, esimerkiksi jotakin soveltuvaa LCP-materiaalia (liquid crystal polymer).
15 Eristemateriaalikerrokseen 1 valmistetaan sopivalla menetelmällä johdekerrokseen 4 liimattujen komponenttien 6 koon ja keskinäisen aseman mukaan valitut syvennykset tai läpireiät (kuvio 5). Syvennykset tai läpireiät voidaan valmistaa myös hieman komponentteja 6 suuremmiksi, jolloin eristemateriaalikerrokseen 1 kohdistaminen johdekerroksen 4 suhteen ei ole niin kriittistä. Mikäli prosessissa käytetään * 20 eristemateriaalikerrosta 1, johon tehdään läpireiät komponentteja 6 varten, tiettyjä etuja :t 'i voidaan saavuttaa käyttämällä lisäksi erillistä eristemateriaalikerrosta 11, johon ei ole ) """ valmistettu reikiä. Tällainen eristemateriaalikerros 11 voidaan sijoittaa eristemateri- * ..*·* aalikerroksen 1 päälle peittämään komponentteja varten valmistetut läpireiät.
• * · • · • · Tämän jälkeen eristemateriaalia kovetetaan, jolloin syntyy oleellisesti yhtenäinen 25 eristemateriaalikerros 1 (kuvio 6). Oleellisesti yhtenäinen eristemateriaalikerros 1 *·*· .**·. muodostetaan sekä yhtä eristemateriaalilevyä 1 että useampaa eristemateriaalilevyä 1, • · · 11 käyttävissä sovellusmuodoissa.
• · · * * · • * a a a
Mikäli eristemateriaalikerros 1 ei ole läpinäkyvä, eristemateriaalikerrokseen voidaan : ·*. valmistaa kohdistusaukkoja 13 piirilevykerroksen ja pohjapinnalla 2 olevien aa* · 30 johderakenteiden keskinäistä kohdistamista varten. Näin voidaan menetellä sekä a * * ensimmäisessä että toisessa sovellusmuodossa. Vastaavalla tavalla käytettäessä 117812 8 eristemateriaalikerrosta 11 tähän voidaan valmistaa kohdistusaukot 33. Kohdistusaukot 13 ja kohdistusaukot 33 asemoidaan pohjapinnalla olevien kohdistusmerkkien 39 mukaisesti. Kun eristemateriaalikerros 1 tai eristemateriaalikerroksen 1 ja 11 asetetaan pohjapinnan 2 päälle siten, että kohdistusaukot 13 ja tarvittaessa myös kohdistusaukot 5 33 sijoittuvat pohjapinnalla 2 olevan kohdistusmerkin kanssa kohdakkain 39, johdekerros 4 voidaan kohdistaa tarkasti pohjapinnan 2 suhteen kohdistusaukon 3 kautta, Kohdistus voidaan tehdä myös esimerkiksi kokonaisen kohdistettavan levyn reuna-alueilla sijaitsevien kohdistustappien avulla.
Toinen vaihtoehto kohdistamiselle on tuoda johdekerros 4 oikeaan asemaan pohja-10 pinnan 2 suhteen kohdistamalla kohdistusaukon 3 kautta ja pidättää johdekerrosta 4 paikoillaan pohjapinnan 2 yläpuolella oikeassa asemassa. Tämän jälkeen johdeker-roksen 4 ja pohjapinnan väliin voidaan tuoda ainakin osittain kovettumaton eriste-materiaalilevy 1 ja puristaa kerrokset vastakkain. Kun puristettaessa johdekerroksen 4 ja pohjapinnan 2 ei anneta liikkua sivusuunnassa toistensa suhteen, johdekerros 4 ja 15 pohjapinta 2 tulevat oikeaan asemaan toistensa suhteen. Tällaisessa sovellusmuodossa eristemateriaalikerroksen 1 ei tarvitse välttämättä käsittää kohdistusaukkoja 13. Vastaavasti kohdistusaukkoja 33 ei myöskään tarvita käytettäessä toista eristemateriaali-kerrosta 11.
Kerrosten kiinnittämisen jälkeen elektroniikkamoduuliin valmistetaan mikroläpiviennit, • ;*; 20 joiden kautta voidaan muodostaa sähköiset kontaktit komponenttien 6 kontaktialueiden • · · Φ ·"*: ja johdekerroksen 4 välille.
• * · • * * · · * * ' . Läpivientien valmistamista varten ensimmäisessä sovellusmuodossa kontaktiaukot 17 • · · puhdistetaan aukkoihin mahdollisesti työntyneestä liimasta ja muusta materiaalista.
• · * · Tämä suoritetaan luonnollisesti johdemateriaalin 4 toisen pinnan suunnasta, sillä . 25 komponentit on liimattu ensimmäiselle pinnalle. Kontaktiaukkojen puhdistamisen . · '.···. yhteydessä on mahdollista puhdistaa myös komponenttien 6 kontaktialueet 7, jolloin * · • · · ,·. ; edellytykset korkealaatuisen sähköisen kontaktin valmistamiselle edelleen paranevat.
• ·
Puhdistaminen voidaan suorittaa esimerkiksi plasmatekniikalla, kemiallisesti tai laserin • · • · "* avulla. Mikäli kontaktiaukot ja kontaktialueet ovat valmiiksi riittävän puhtaat, • i * * * ·’· '· 30 puhdistaminen voidaan luonnollisesti jättää suorittamatta.
* * · • · • · t # * 117812 9
Toisessa sovellusmuodossa valmistetaan tässä vaiheessa kontaktiaukot 17 johdeker-roksen 4 läpi (kuvio 7). Kontaktiaukot 17 kohdistetaan esimerkiksi kohdistusaukkojen 3 avulla. Kontaktiaukot 17 voidaan valmistaa esimerkiksi laserin avulla.
Kontaktiaukkojen 17 valmistuksen tai puhdistuksen yhteydessä voidaan valmistaa myös 5 reiät johdekuviokerroksen 14 ja pohjapinnalla 2 olevan johderakenteen 19 välille muodostettavia läpivientejä 20 varten.
Tämän jälkeen on mahdollista tarkastaa komponentin 6 kohdistamisen onnistuminen, mikäli näin halutaan tehdä. Tämä perustuu siihen, että oikein kohdistetun komponentin kontaktialueet 7 näkyvät kontaktiaukkojen 17 läpi johdekerroksen 4 suunnasta 10 katsottaessa.
Sen jälkeen kun ensimmäisessä sovellusmuodossa kontaktiaukot on puhdistettu (mikäli taipeen) tai toisessa sovellusmuodossa kontaktiaukot on valmistettu, kontaktiaukkoihin 17 tuodaan johdemateriaalia siten, että muodostuu sähköinen kontakti komponenttien 6 ja johdekerroksen 4 välille. Samassa yhteydessä voidaan valmistaa johteet myös 5 15 läpivienteihin 20. Johdemateriaali voidaan valmistaa esimerkiksi täyttämällä kontakti-aukot sähköä johtavalla pastalla. Johdemateriaali voidaan valmistaa myös jollakin useista piirilevyteollisuudessa tunnetuista kasvatusmenetelmistä. Tällä hetkellä parhaat sähköiset kontaktit saadaan valmistettua muodostamalla metallurginen liitos esimerkiksi ·*·* *·* * kasvattamalla johdemateriaali kemiallisella tai sähkökemiallisella menetelmällä.
• · ♦ · · ·’» · 20 Tällaisia menetelmiä pyritään siis käyttämään ainakin vaativimmissa sovellus- • « · • m *···* muodoissa. Yksi hyvä vaihtoehto on ohuen kerroksen kasvattaminen kemiallisella menetelmällä ja kasvatuksen jatkaminen edullisemmalla sähkökemiallisella • · * menetelmällä. Näiden menetelmien lisäksi voidaan toki käyttää myös jotakin muuta ♦ ♦ * · *** menetelmää, josta on hyötyä lopputuloksen kannalta. Samalla voidaan kasvattaa myös . 25 johdekerroksen 4 paksuutta (kuvio 8).
·* ···· ♦ · · Tämän jälkeen johdekerros 4 voidaan kuvioida johdekuviokerrokseksi 14 (kuvio 9).
* .
• · • · · *·*·’ Valmistettaessa piirilevykerros ensimmäisen sovellusmuodon mukaisesti, piirilevy- • · *··♦* kerroksen valmistuksessa voidaan käyttää hyväksi myös valmistusmenetelmää, joka on • · :,· · kuvattu saman hakijan suomalaisessa patenttihakemuksessa nro 20030493, joka on ··· *...· 30 tehty 1.4.2003 ja joka ei vielä ollut julkinen nyt esillä olevan patenttihakemuksen etuoikeuspäivänä.
10 117812
Valmistettaessa piirilevykerros toisen sovellusmuodon mukaisesti, piirilevykerroksen valmistuksessa voidaan käyttää hyväksi myös valmistusmenetelmää, joka on kuvattu saman hakijan suomalaisessa patenttihakemuksessa nro 20040827, joka on tehty 15.6.2004 ja joka ei vielä ollut julkinen nyt esillä olevan patenttihakemuksen 5 etuoikeuspäivänä.
Edellä esitetyt esimerkit kuvaavat joitakin mahdollisia prosesseja, joiden avulla keksintöämme voidaan käyttää hyväksi. Keksintömme ei kuitenkaan rajoitu vain edellä esitettyihin ensimmäiseen ja toiseen sovellusmuotoon, vaan keksintö kattaa muitakin erilaisia prosesseja ja niiden lopputuotteita, patenttivaatimusten täydessä laajuudessa ja 10 ekvivalenssitulkinta huomioon ottaen. Keksintö ei myöskään rajoitu vain esimerkkien kuvaamiin rakenteisiin ja menetelmiin, vaan alan ammattimiehelle on selvää, että keksintömme erilaisilla sovelluksilla voidaan valmistaa hyvin monenlaisia elektroniikkamoduuleja ja piirilevyjä, jotka poikkeavat suurestikin edellä esitetystä esimerkistä. Kuvioiden komponentit ja johdotukset on siis esitetty ainoastaan 15 valmistusprosessin havainnollistamistarkoituksessa. Edellä esitettyjen esimerkkien prosesseihin voidaan tehdä siis runsaasti muutoksia, poikkeamatta silti keksinnön mukaisesta perusajatuksesta. Muutokset voivat liittyä esimerkiksi eri vaiheissa kuvattuihin valmistustekniikoihin tai prosessivaiheiden keskinäiseen jäijestykseen.
Edellä esitettyä piirilevykerroksen valmistusmenetelmää voidaan myös toistaa siten, että * • ·’; 20 piirilevykerroksia valmistetaan toistensa päälle. Tällä tavalla voidaan valmistaa • · · « :***: esimerkiksi kuviossa 10 esitetyn kaltaisia rakenteita, jotka käsittävät sähköisesti • 1 · *:2 3: toisiinsa yhdistettyjä päällekkäisiä piirilevykerroksia, jotka sisältävät komponentteja.
• · · "" Piirilevykerroksia voidaan siis lisätä mitä erilaisimpien pohjapintojen 2 päälle.
• ·
Pohjapinta 2 voi olla myös kaareva pinta, sillä edellä esitetyissä sovellusmuodoissa 25 komponentin ja siihen liittyvän johdekerroksen välinen sähköinen kontakti ei voi "••t vaurioitua johdekerroksen taivutuksen johdosta. Tämä perustuu siihen, että sähköinen • · • · · kontakti valmistetaan vasta johdekerroksen taivuttamisen jälkeen.
*·#··.
• · · • · ... '· ···.· ···..' • · 1 · ···' 2 • · 3 · ··· • · • · * 1 1

Claims (17)

1. Menetelmä piirilevykerroksen valmistamiseksi pohjapinnalle (2), joka pohjapinta (2) käsittää johdekuvioita (19) ja piirilevykerros käsittää johdekuviokerroksen (14), 5 eristemateriaalikerroksen (1) sekä ainakin yhden komponentin (6) eristemateriaali-kerroksen (1) sisällä, tunnettu siitä,että: - otetaan johdekerros (4) ja kiinnitetään mainittu ainakin yksi komponentti (6) johdekerrokseen (4) johdekerroksen ensimmäisen pinnan puolelle, - kohdistetaan johdekerros (4) pohjapinnan (2) suhteen ja kiinnitetään johdekerros 10 eristemateriaalin (1) avulla pohjapinnalle (2) johdekerroksen (4) ensimmäinen pinta pohjapintaa (2) kohti, jolloin muodostetaan johdekerroksen (4) ja pohjapinnan (2) väliin eristemateriaalikerros (1), johon mainittu ainakin yksi komponentti (6) sijoittuu, - muodostetaan sähköiset kontaktit komponentin (6) kontaktialueiden (7) ja 15 johdekerroksen (4) välille siten, että komponentin (6) kontaktialueiden (7) kohdalle avataan kontaktiaukot (17) ja kontaktiaukkoihin (17) valmistetaan johdemateriaalia, : : : - kuvioidaan johdekerros (4) johdekuviokerrokseksi (14), ja • · • · · • · · - valmistetaan ainakin yksi läpivienti (20) johdekuviokerroksen (14) ja pohjapinnan • * (2) johdekuvioiden (19) välille. • ·
2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että pohjapinta (2) * * * on piirilevyn pinta.
3. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tunnettu siitä, että ···· .***. komponentti (6), esimerkiksi mikropiiri, kiinnitetään johdekerrokseen (4) eristävän ··· liiman (5) avulla, ja kiinnittämisen jälkeen muodostetaan sähköinen kontakti johde- • i · ,···, 25 kerroksen ja kontaktialueiden tai kontaktinystyjen välille valmistamalla läpivientejä * · • · · # \ eristävän liiman läpi. # ♦ · • « «
4. Patenttivaatimuksen 3 mukainen menetelmä, tunnettu siitä, että sähköiset »»« kontaktit komponentin (6) kontaktialueiden (7) ja johdekuviokerroksen (14) välille „ 117812 12 muodostetaan sen jälkeen, kun johdekerros (4) on eristemateriaalin (1) avulla kiinnitetty pohjapinnalle (2).
5. Jonkin patenttivaatimuksen \-$ mukainen menetelmä, tunnettu siitä, että johdemateriaali valmistetaan kontaktiaukkoihin kemiallisella ja/tai sähkökemiallisella 5 metallointimenetelmällä.
6. Jonkin patenttivaatimuksen 1-5 mukainen menetelmä, tunnettu siitä, että komponenttia (6) kiinnitettäessä johdekerros (4) käsittää kohdistamista varten valmistettuja aukkoja (3).
7. Jonkin patenttivaatimuksen 1-5 mukainen menetelmä, tunnettu siitä, että 10 komponenttia (6) kiinnitettäessä johdekerros (4) käsittää komponentin kontaktialueiden (7) kohdalla kontaktiaukkoja (17).
8. Jonkin patenttivaatimuksen 1-7 mukainen menetelmä, tunnettu siitä, että komponenttia (6) kiinnitettäessä johdekerros (4) käsittää aukkoja läpivientien valmistamista varten.
9. Jonkin patenttivaatimuksen 1-8 mukainen menetelmä, tunnettu siitä, että pohjapinta (2) käsittää kohdistusmerkkejä (39) valmistettavan piirilevykerroksen kohdistamiseksi pohjapinnan (2) suhteen. ·»· • * • · ·
10. Jonkin patenttivaatimuksen 1-9 mukainen menetelmä, tunnettu siitä, että • · * · ·*"; eristemateriaalikerrosta (1) muodostettaessa pohjapinnan (2) ja johdekerroksen (4) • · · ····· 20 ensimmäisen pinnan väliin tuodaan ainakin yksi eristemateriaalilevy (1, 11), joka on ··· ainakin osittain kovettamaton.
• · · · • · * * · • · *** 11. Patenttivaatimuksen 10 mukainen menetelmä, tunnettu siitä, että eristemateri- . aalikerrosta (1) muodostettaessa eristemateriaalilevy (1, 11) käsittää kohdistamista 7.!t varten valmistettuja aukkoja (13, 33). • · ··· .*.*· 25
12. Jonkin patenttivaatimuksen 1-11 mukainen menetelmä, tunnettu siitä, että • ♦ :***: johdekerros (4) kiinnitetään pohjapinnalle (2) yhden eristemateriaalin (1) avulla siten, ·*» ; että johdekerroksen ja pohjapinnan (2) väliin muodostetaan yhtenäinen eristemateri- * · » • « · · ,·*·. aalikerros (1), joka koostuu yhdestä eristemateriaalista. • · • · · 117812 13
13. Jonkin patenttivaatimuksen 1-12 mukainen menetelmä, tunnettu siitä, että johdekerroksen (4) ja pohjapinnan (2) välinen eristemateriaalikerros (1) muodostetaan komponentin (6) kiinnittämisen jälkeen ja johdekerroksesta (4) muodostetaan johde-kuvioita (14) eristemateriaalikerroksen (1) muodostamisen jälkeen.
14. Jonkin patenttivaatimuksen 1-13 mukainen menetelmä, tunnettu siitä, että eristemateriaalikerros (1) muodostetaan siten, että eristemateriaali ympäröi komponenttia (6) ja tulee kosketukseen komponentin (6) pinnan kanssa.
15. Jonkin patenttivaatimuksen 1-14 mukainen menetelmä, tunnettu siitä, että piirilevykerrokseen sijoitetaan useita komponentteja (6) ja yhdistetään komponentit 10 sähköisesti toiminnalliseksi kokonaisuudeksi yhden tai useamman piirilevykerroksen johdekuvioiden (14) avulla.
16. Jonkin patenttivaatimuksen 1-15 mukainen menetelmä, tunnettu siitä, että pohjapinta (2) on kaareva pinta.
17. Jonkin patenttivaatimuksen 1-16 mukainen menetelmä, tunnettu siitä, että 15 menetelmällä valmistetaan ainakin kaksi päällekkäistä piirilevykerrosta siten, että pohjapinnalle (2) valmistetaan ensin ensimmäinen piirilevykerros ja tämän pinnalle vuoroin kukin seuraava piirilevykerros edellisen piirilevykerroksen toimiessa :1 2 3·1· pohjakerroksena. I I • · « • · · • · ♦ « ♦ · • 1 ··· ... • ’ • · · · · ♦ · ♦ • f · * **·# • · · • · e·#·-.. • · · · ··· • · « · ··· * ♦ • · · • · 1 * · , si ····. · • · ··· • · · t · 1 • · · · #1· « · 2 • · 3 117812 14
FI20041059A 2004-08-05 2004-08-05 Komponentin sisältävän kerroksen valmistaminen FI117812B (fi)

Priority Applications (9)

Application Number Priority Date Filing Date Title
FI20041059A FI117812B (fi) 2004-08-05 2004-08-05 Komponentin sisältävän kerroksen valmistaminen
CNB2005800263538A CN100543983C (zh) 2004-08-05 2005-08-04 在基底表面上制造电路板层的方法
CN200910164685A CN101686612A (zh) 2004-08-05 2005-08-04 制造包括部件的层
AT0932705A AT503718B1 (de) 2004-08-05 2005-08-04 Herstellung einer eine komponente umfassenden schicht
US11/659,190 US7673387B2 (en) 2004-08-05 2005-08-04 Manufacture of a layer including a component
JP2007524358A JP4630333B2 (ja) 2004-08-05 2005-08-04 基板表面上に回路基板層を形成する方法
KR1020077005242A KR20070041774A (ko) 2004-08-05 2005-08-04 부품을 포함한 층의 제조
PCT/FI2005/000352 WO2006013230A2 (en) 2004-08-05 2005-08-04 Manufacture of a layer including a component
US12/702,653 US8487194B2 (en) 2004-08-05 2010-02-09 Circuit board including an embedded component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20041059 2004-08-05
FI20041059A FI117812B (fi) 2004-08-05 2004-08-05 Komponentin sisältävän kerroksen valmistaminen

Publications (3)

Publication Number Publication Date
FI20041059A0 FI20041059A0 (fi) 2004-08-05
FI20041059A FI20041059A (fi) 2006-02-06
FI117812B true FI117812B (fi) 2007-02-28

Family

ID=32922092

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20041059A FI117812B (fi) 2004-08-05 2004-08-05 Komponentin sisältävän kerroksen valmistaminen

Country Status (7)

Country Link
US (1) US7673387B2 (fi)
JP (1) JP4630333B2 (fi)
KR (1) KR20070041774A (fi)
CN (2) CN101686612A (fi)
AT (1) AT503718B1 (fi)
FI (1) FI117812B (fi)
WO (1) WO2006013230A2 (fi)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI117369B (fi) * 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
EP2031946A4 (en) * 2006-05-24 2011-07-13 Dainippon Printing Co Ltd PCB WITH AN INTEGRATED COMPONENT AND METHOD FOR PRODUCING A PCB WITH AN INTEGRATED COMPONENT
US9953910B2 (en) 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US9610758B2 (en) 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
WO2009001621A1 (ja) * 2007-06-26 2008-12-31 Murata Manufacturing Co., Ltd. 部品内蔵基板の製造方法
CN101472399B (zh) * 2007-12-26 2011-09-21 欣兴电子股份有限公司 内埋式线路板的制作方法
US8259454B2 (en) 2008-04-14 2012-09-04 General Electric Company Interconnect structure including hybrid frame panel
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
KR101048515B1 (ko) * 2008-10-15 2011-07-12 삼성전기주식회사 전자 소자 내장 인쇄회로기판 및 그 제조 방법
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
CN102332408B (zh) * 2010-07-13 2015-05-13 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
AT12737U1 (de) 2010-09-17 2012-10-15 Austria Tech & System Tech Verfahren zum herstellen einer aus mehreren leiterplattenbereichen bestehenden leiterplatte sowie leiterplatte
TWI462194B (zh) * 2011-08-25 2014-11-21 Chipmos Technologies Inc 半導體封裝結構及其製作方法
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
AT513047B1 (de) * 2012-07-02 2014-01-15 Austria Tech & System Tech Verfahren zum Einbetten zumindest eines Bauteils in eine Leiterplatte
US8860202B2 (en) * 2012-08-29 2014-10-14 Macronix International Co., Ltd. Chip stack structure and manufacturing method thereof
TWI463634B (zh) * 2012-08-29 2014-12-01 Macronix Int Co Ltd 晶片堆疊結構及其製造方法
JP6103054B2 (ja) * 2013-06-18 2017-03-29 株式会社村田製作所 樹脂多層基板の製造方法
US10219384B2 (en) 2013-11-27 2019-02-26 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit board structure
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US10178755B2 (en) * 2017-05-09 2019-01-08 Unimicron Technology Corp. Circuit board stacked structure and method for forming the same
KR102175825B1 (ko) * 2018-11-26 2020-11-06 엘비세미콘 주식회사 반도체 패키지의 제조방법
CN111010808B (zh) * 2019-12-31 2022-05-13 生益电子股份有限公司 一种pcb的制作方法
US11778752B2 (en) 2020-01-21 2023-10-03 Avary Holding (Shenzhen) Co., Limited. Circuit board with embedded electronic component and method for manufacturing the same
WO2022209319A1 (ja) * 2021-04-02 2022-10-06 株式会社村田製作所 配線基板及びモジュール

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
JPH0744320B2 (ja) 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
JP3094481B2 (ja) * 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH11135951A (ja) * 1997-10-30 1999-05-21 Kyocera Corp 多層配線基板
JP4606685B2 (ja) * 1997-11-25 2011-01-05 パナソニック株式会社 回路部品内蔵モジュール
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
US6284564B1 (en) 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
JP2001156457A (ja) * 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
US6876072B1 (en) 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
TW511405B (en) 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW511415B (en) 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2003037205A (ja) * 2001-07-23 2003-02-07 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
JP2003133693A (ja) * 2001-10-29 2003-05-09 Denso Corp 配線形成方法、回路形成方法、配線形成装置、回路形成装置
JP3910045B2 (ja) * 2001-11-05 2007-04-25 シャープ株式会社 電子部品内装配線板の製造方法
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
US6701614B2 (en) 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
JP2003249763A (ja) 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
JP4288912B2 (ja) * 2002-08-08 2009-07-01 日立化成工業株式会社 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
JP2004146634A (ja) 2002-10-25 2004-05-20 Murata Mfg Co Ltd 樹脂基板の製造方法、および樹脂多層基板の製造方法
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
FI115601B (fi) 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli

Also Published As

Publication number Publication date
AT503718B1 (de) 2009-06-15
US20080295326A1 (en) 2008-12-04
CN101686612A (zh) 2010-03-31
FI20041059A (fi) 2006-02-06
CN100543983C (zh) 2009-09-23
FI20041059A0 (fi) 2004-08-05
CN101027775A (zh) 2007-08-29
WO2006013230A3 (en) 2006-05-11
JP4630333B2 (ja) 2011-02-09
AT503718A5 (de) 2009-04-15
AT503718A2 (de) 2007-12-15
JP2008509549A (ja) 2008-03-27
US7673387B2 (en) 2010-03-09
WO2006013230A2 (en) 2006-02-09
KR20070041774A (ko) 2007-04-19

Similar Documents

Publication Publication Date Title
FI117812B (fi) Komponentin sisältävän kerroksen valmistaminen
FI117369B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi
FI117814B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi
US11716816B2 (en) Method for manufacturing an electronic module and electronic module
US9674948B2 (en) Rigid-flex electronic module
FI122128B (fi) Menetelmä piirilevyrakenteen valmistamiseksi
FI119714B (fi) Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
US8547701B2 (en) Electronics module and method for manufacturing the same
FI115601B (fi) Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI115285B (fi) Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
CN101827494B (zh) 线路板及其制造方法
US20080192450A1 (en) Electronics Module and Method for Manufacturing the Same
US20100202115A1 (en) Circuit board including an embedded component
CN110521292A (zh) 印刷电路板及其制造方法
KR101231382B1 (ko) 인쇄회로기판의 제조 방법
JP2010147331A (ja) 電子デバイスおよびその製造方法

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 117812

Country of ref document: FI

PC Transfer of assignment of patent

Owner name: GE EMBEDDED ELECTRONICS OY

PC Transfer of assignment of patent

Owner name: IMBERA TEK, LLC