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CN101542697A - 高压双极-cmos-dmos集成电路器件及其模块形成方法 - Google Patents

高压双极-cmos-dmos集成电路器件及其模块形成方法 Download PDF

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CN101542697A
CN101542697A CNA2007800279592A CN200780027959A CN101542697A CN 101542697 A CN101542697 A CN 101542697A CN A2007800279592 A CNA2007800279592 A CN A2007800279592A CN 200780027959 A CN200780027959 A CN 200780027959A CN 101542697 A CN101542697 A CN 101542697A
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region
substrate
field oxide
conduction type
drain
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唐纳德·R·迪斯尼
琼-韦·陈
陈伟钿
余亨熙
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Advanced Analog Technology Inc
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Abstract

一种全低温工艺用于在不包括外延层的衬底中制造各种半导体器件。所述器件包括非隔离的横向DMOS、非隔离的延伸漏极或漂移的MOS器件，横向沟槽DMOS、隔离的横向DMOS、JFET和耗尽模式器件、以及P－N二极管箝位和整流器和结端区。由于所述工艺消除了对于高温工艺的需求并且采用“注入原样”掺杂分布，所以它们构成允许器件对于IC被添加或省略而无需更改用于生产剩下的器件的工艺的模块架构。

Description

高压双极-CMOS-DMOS集成电路器件及其模块形成方法
相关申请的交叉引用
本申请涉及于2002年9月29日提交的申请No.10/262,567，现为美国专利No.6,855,985，其全部提供引用的方式引入与此。
技术领域
本发明涉及半导体芯片制造，并且具体地涉及单片地制造、集成和电隔离半导体芯片中的高压和低压双极、CMOS和DMOS晶体管和无源元件的方法，而无需高温制造工艺步骤。
背景技术
在半导体集成电路(IC)芯片的制造中，经常需要电隔离形成于芯片表面上的器件，尤其当这些器件在不同的电压工作时。这样的完全的电隔离对于集成某些类型的晶体管是需要的，包括双极结晶体管和包括功率DMOS晶体管的各种金属氧化物半导体(MOS)晶体管。完全隔离对于允许CMOS控制电路在工作期间浮置到远高于衬底电位的电位也是需要的。
完全隔离在模拟、功率、和混合信号集成电路的制造中尤为重要。在许多电路和应用中，对于在与其它隔离的器件的相同的芯片上集成隔离的和非隔离的高压器件两者可以是需要或希望的；其警告是高压器件制造不应当降低隔离的电特性，并且隔离的制造步骤不应当不利地改变高压器件的特性。存在这样做的各种方法。
在P型衬底材料中制造的传统的CMOS未促进其器件的完全隔离，因为每个形成NOMS晶体管的体(背栅极)的阱都被短路于衬底电位，典型地是最负的芯片上电位。外延结隔离或epi-JI采用N型外延层，其在P型硅衬底顶上生长并且被深P型隔离扩散分离为电隔离的桶区(tub)-深P型隔离扩散需要高温工艺实施。高温工艺引起衬底和外延层中掺杂剂原子的再分布，导致使用一共同工艺制造的不相似的器件制造中的不希望的折中和危害。此外，在epi-JI工艺中采用的高温扩散和外延通常与大晶片直径并且和亚微米CMOS工厂中常见的先进的低温处理设备不相容。
隔离的源极-体短路的益处
在高压或功率器件中，集成源极-体短路的MOS晶体管存在超过无源极-体短路的MOS晶体管的不同的性能和耐久性的优势。与传统逻辑和小信号器件相比，具有集成源极-体短路的功率或高压器件具有超过具有分离和物理远离的源极和体接触的明显的优点。
在许多功率器件中对于源极-体短路的需求是其应用和功率电流要求的结果。一种快速获得给定应用中功率器件的电需求的方式是考虑其对于负载和对于其电源的拓扑关系。我们在此指称该关系为“开关-负载拓扑”。
在图1A和1B中，连接至地或负电位的功率MOSFET与连接至正电位或电源VCC的负载串连。由于MOSFET“开关”被连接至地，所以我们在此拓扑地指称它是低压侧开关或LSS，既便它被用作电流源。在图1A中，使用传统非隔离CMOS工艺，电路1包括负载3，包括NMOS 2的LSS，和电流检测电阻器4。在这样的工艺中，MOSFET 2的体接触需要被短路于衬底，即它被接地。
为了测量跨过检测电阻器的电压，电流检测要求NMOS 2的源极应当不被短路至体和衬底，即VB≠VS。源极和体之间的电压差引起许多问题。具体地，任何跨过检测电阻器4建立出的电压都增加源极对体电位，这又增加MOSFET的阈值电压(由于被称为“体效应”的现象)。高阈值又增加导通电阻同时降低饱和电流，不利地影响开关性能。断开源极和体的另一不希望的效应是在漏极对体二极管5中任何雪崩或位移电流都不通过检测电阻器并且因而未被探测到。最后，没有低电阻体接触，则可以容易地出现快反向击穿。
使用具有集成源极-体短路的LSS器件，例如图1B的电路10中的NMOS 12，漏极对体二极管15反并联于MOSFET的漏极和源极端子(即反向偏置但是并联)，使得流过负载13的任何电流都在检测电阻器14中被探测，无论是否该电流流过NMOS 12的沟道或流过反向偏置的二极管15。因为无论源极电位如何，VSB＝0，所以没有体效应是明显的，并且晶体管的导电特性不随电流显著改变。
源极-体短路还通过减小快反向效应的风险(下面讨论)而改善了雪崩耐久性，尤其如果源极-体短路可以在大面积器件上被均匀地分布而非在单个位置被短路在一起。将源极体短路集成到大面积NMOS中，尽管在分立的功率器件中常见，但是在集成形式需要P型体与P型衬底的隔离，这是传统CMOS不能提供的。提供这样的隔离的工艺对于制造是复杂的，经常要求高温制造步骤。
在图1C和1D中，连接至正电位或电源VCC的功率MOSFET与连接至地或负电位的负载串连。由于MOSFET“开关”被连接至正电源，我们在此拓扑地指称它作为高压侧开关或HSS，既便它被用作电流源。
使用传统非隔离的CMOS工艺，图1C中的电路20包括负载23和包括NMOS 22的HSS。在这样的工艺中，MOSFET 22的体接触需要短路于衬底，即它被接地。当NMOS导通并且VS增加至接近VCC的电位时，大的反向偏置电位-VSB跨过二极管25建立。所得的体效应引起NMOS 22的阈值显著增加，使得难于提供合适的栅极驱动以实现低导通电阻而不损坏NMOS 22的薄栅极氧化物。
使用具有集成的源极-体短路的器件，例如图1D的电路30中的NMOS32，负载33中的电流可以容易地被控制，无需抵消由于体效应引起的阈值变化。在这样的拓扑中，漏极对体二极管35对于MOSFET的漏极和源极端子保持反并联(即反向偏置但是并联)，并且在所有正常工作条件下都保持反向偏置。因为无论源极电位如何VSB＝0，所以没有体效应是显著的，并且晶体管的导电特性不随电流而显著改变。源极-体短路还提供减小快反向效应的风险(下面讨论)而改善了雪崩耐久性，尤其如果源极-体短路可以在大面积器件上被均匀地分布而非在单个位置被短路在一起。。将源极体短路集成到大面积NMOS中，尽管在分立的功率器件中常见，但是在集成形式中需要P型体与P型衬底的隔离，这是传统CMOS不能提供的。提供这样的隔离的工艺对于制造是复杂的，经常要求高温制造步骤。
在图1E、1F和1G中，功率MOSFET被用作双向开关，而没有永久连接至或者正或者负的电源干线的源极或漏极。由于MOSFET“开关”不连接至任何电源而是可以在任一方向阻塞电流或导通电流，所以我们在此拓扑地指称它是AC开关，或“通道晶体管”(pass transistor)。
使用传统CMOS制造，图1E中的通道晶体管40分别包括具有接地体连接的NMOS41、和反向偏置的源极对体和漏极对体二极管42和43。术语“源极”和“漏极”在通道晶体管或AC开关应用中有些任意，因为在任何给定的情形中，经常不可能确定以VS偏置或以VD偏置的哪个端子将更正。因为跨过二极管42和43的电压大，所以体效应可以引起NMOS 41的阈值、导通电阻、和饱和电流的显著改变，使得它是低劣的AC开关。
实施要求至少两个具有源极-体短路的NMOS器件的AC开关的替代方案在图1F的电路45中示出，其中NMOS晶体管46和47与公共电源VS串连，使得漏极对体二极管48和49背对背连接。在其关闭状态，栅极端子被偏置至源极端子VS由此避免沟道传导。通过反并联体二极管的传导也被避免，因为两个二极管之一保持反向偏置，无论跨过该串连开关所施加的极性如何。
在其导通状态，只要公共栅极被偏置为源极端子以上，则AC开关45可以在任一方向传导电流，因为两个晶体管均被打开。所得的AC开关可以被双向阻塞或者双向导通。尽管电压VS浮置于VD1和VD2之间的事实，但是因为VSB＝0，即各晶体管具有集成的源极体短路，所以没有体效应是显著的。这样的器件可以容易地被集成进入任何具有完全隔离的或者能够集成DMOS器件的工艺。没有隔离的情况下，这样的器件不能与其它器件或电路单片地集成。还应当注意器件可以与公共漏极而非公共源极连接，但是仍然需要隔离的源极体短路。
AC开关45的缺点是其高导通电阻率，即大RDSA，因为两个串连晶体管显示了附加的电阻。如果开关以某种方式并联，则相同面积的开关将显示开关45的背对背方案的四分之一的电阻。
一个这样的开关在图1G的电路50中被示出，其结合了对称的NMOS器件51和体偏置产生(BBG)电路52。BBG电路52的作用是偏置NMOS 51的体至跨过器件施加的最负的电位，以反向偏置或者漏极对体二极管55或者源极对体二极管56，取决于是VS还是VD端子更正。以该方式，没有二极管传导出现过，并且如果晶体管的栅极被偏置为体电位，器件被关闭并且将双向阻塞。相反，因为器件是对称的，所以如果栅极被偏置为“导通”，则器件将双向导通。注意术语“漏极”和“源极”是任意的并且仅用于识别电路元件。
作为实例示出的BBG电路使用交叉耦合的NMOS晶体管53和54以确定和偏置NMOS51上的体电位VB，但是在这样做中，它们自身必须包括与衬底隔离的源极体短路。所以尽管开关50不使用例如AC开关45的优选实施的DMOS晶体管，仍然需要隔离被集成入具有其它电路的IC中。
抑制快反向击穿效应
除了集成NMOS器件和隔离的源极体短路的需求之外，传统CMOS的另一限制是其不能避免不希望的MOSFET工作中，尤其NMOS晶体管中的快反向击穿效应。
快反向击穿指的是导致在器件中负电阻的现象，这里对于一些工作条件的范围，电流的增加对应于晶体管的电压维持能力的“下降”。负电阻在功率电路中是尤为有问题的，引起过度电流、振荡和不稳定性，电噪声、局部发热、热崩溃和甚至器件损坏。
在功率电子学中，要求不惜代价避免负电阻的方法，包括使用涉及不同寻常的设计和工艺方法的特定器件构造，故意地降低或限制施加在器件上的最大电压或电流，并且通过其它电路和应用方法。除非器件过热，负电阻通常是或者寄生双极传导、碰撞电离导致的导电性调制、或两者的某些结合的结果。
例如，在图2A中，包括P型衬底61、P+衬底62、N+漏极64、N-漂移区65、MOS绝缘栅极69、和N+源极63的轻掺杂漏极NMOS 60在其导通状态忧一些正电压偏置～Vcc施加于其漏极。示意性地覆盖于器件上的，是漏极二极管59，其代表或者由雪崩、由碰撞电离或者由结泄漏引起的漏极对衬底二极管电流。主要载流子衬底电流，或在P型衬底61流动的“空穴”展示电阻性的电压降，分别示意性地被串连的衬底电阻RDB和RSB所代表。因为衬底电阻，所以位于源极63下面的体衬底中的所得的电压VB将升高至比连接至P+接触62的接地端子高的电压。如果该电压接近几个十分之一伏，则N+区63可以开始注入电子，即少数载流子，进入在衬底61中，电子自然地被器件中的两维电场吸引至最正的电位，在该情形N+漏极64。该电子传导机制被包括N+集电极64、P型衬底基61、和N+发射极63的寄生NPN双极晶体管66所代表。因为双极晶体管的电压维持能力低于简单P-N结二极管(因为电流增益)，所以NPN66的维持电压低于NMOS自身并且电压将快反向至更低的值，BVCER-描述双极的集电极至发射极的电压并且具有电阻性、非短路、基极接触的符号。
在图2B的截面图中示出的导致快反向的另一机制是在MOSFET的漏极中的碰撞电离。在该情形NMOS被偏置至高电压VCC由此反向偏置包括N+漏极64和P型衬底61的漏极对衬底结。电压横过处于0V(衬底)、V1、V2、V3、V4和V5的等电位线71示出的耗尽区下降，各曲线按电压电位的大小增加。在这样的偏置条件下N漂移区耗尽，允许等电位线跨过N漂移区和衬底之间的结边界。
理想地，这些等电位线应当沿漂移区线性间隔开，一半施加的电压位于栅极69和N+漏极64之间的漂移区的中心。但是，因为表面电荷和其它不可避免的表面效应，等电位线自身没有均匀地分布，而是在栅极边缘“聚成一团”，导致在漂移区的端部的局部较高的电场。更糟糕的是，高电场物理位于接近高电流密度的区。在器件具有高漏极电位同时传导电流的饱和状态，由箭头72所指示的主电流路径，在栅极下面流动随后随着其接近耗尽的漂移区65的边缘而从表面离开。高电流密度和高电场的乘积导致碰撞电离，即局部载流子产生，由快电子与晶体的原子结构的碰撞所产生。碰撞移动将原子束缚在一起的价电子，并且将其转换为更自由的导电电子，这还又被局部高电场所加速。
所得的碰撞电离在此被代表增加的产生率的同心等高线所表达。因为碰撞电离产生电子-空穴对，所以导致两个不希望的效应。首先电子被加速至相对于晶体的高能，即它们能量上变“热”，并且可以被扫入栅极氧化物而损坏电介质。第二个现象是产生的空穴流贡献于跨过衬底电阻RSB的附加的电压降，恶化NPN快反向效应。
在更高的碰撞电离速率和高电流下，另一现象出现。在这样的情形，产生的载流子通过引入足够的附加电荷而开始改变漂移区的局部导电性，即它开始改变局部空间电荷中性。过剩的电子吸引过剩的空穴，这起类似漂移掺杂的增加的作用。较高的有效掺杂降低了扩展进入N-层的耗尽并且强迫等电位线更加“聚成一团”，实质增加漂移区的边缘的局部电场并且进一步增加碰撞电离。结果是负电阻的另一原因，因为更多的碰撞电离引起高局部电场并且贡献于更高的电流。此外，两个负电阻效应可以同时出现，以复杂甚至不可预料的方式相互反应。无论机制如何，结果是NMOS可以维持在给定的电流的漏极电压下降。
在电方面，快反向现象在图2C中漏极电流ID对漏极电压VDS的图75中示出。被曲线76所示出的理想器件击穿BVDSS可以显著大于被曲线77所示出的快反向电压BVCER，甚至在电压上是2倍或者更大。如果漏极以高电流被驱动进入雪崩，同时维持电压BVDSS，则它可以突然崩溃回BVCER，引起电流增加并且毁坏器件。如果NMOS作为电流源工作或者从打开切换至关闭，则快反向的发作可以被由于碰撞电离而引起增加的衬底泄漏来恶化。曲线78、79、80和81示出了器件对于在BVCER之上的任何电压的工作甚至都是不可使用的。
快反向发作的一个原因是N+源极63和体接触之间和下面的衬底电阻RSB 68过大，尤其如果衬底是轻掺杂的。另一效应是寄生NPN增益过大，因为在轻掺杂衬底中没有足够的基电荷。减少NPN晶体管的不利影响的一种明显的方法是增加衬底掺杂，但是不幸的是这样做也增加了漏极的电场，导致更多的碰撞电离和衬底电流。
快反向效应有时示意性地通过示出与MOSFET相关的寄生双极而被表达。例如，图2D中的电路85示出了具有寄生NPN 87的NMOS 86，和非线性的发射极对基极短路电阻器88。相似地，PMOS包括寄生PNP，但是因为PNP增益比NPN增益低得多，并且因为热空穴感应的碰撞电离率比电子电离率低得多，所以比起在NMOS中，在PMOS中快反向是较小的问题。
传统DMOS制造
通过附加的沟道掺杂和较低的衬底电阻不增加漏极电场而抑制快反向的一种方法是通过形成DMOS场效应晶体管。DMOS，一个名称，其中字母“D”代表双(原始地用于双扩散)，被构造，其中栅极下面的沟道或体掺杂不是均匀的，而是接近栅极的源极侧被集中或局部化，以避免不利地增加漏极区附近的电场强度。用这种方法，沟道浓度可以被调整而不影响碰撞电离或漏极电压击穿电压。
DMOS场效应晶体管可以为隔离或非隔离型。在传统技术中，隔离的要求使用外延沉积，通常是在P型衬底顶上生长的N型外延。
如在图3A中所示出的，N型外延层92生长于P型衬底91顶上以形成隔离的DMOS器件90，DMOS器件90还包括栅极多晶硅98、栅极氧化物99、N+漏极接触94、N+源极96、对于DMOS晶体管独特的P+体接触97和P型“体”或PB区93。N漂移区95是选择性的并且可以不被要求，如果外延掺杂足以实现低的导通电阻。在栅极毗邻漂移区之处，额外的N漂移掺杂可以被添加以优化击穿和电阻之间的折衷，但是保持受到碰撞电离效应的限制。
在替代的形式中，N型外延层可以被P型外延层或衬底替代，但是这样N漂移区对于器件工作是强制性的。但是，没有N型外延层，则DMOS未被隔离并且其P型体电短路于地，即短路于衬底。
传统DMOS制造在图3B和3C的截面图100和105中被示出。如所示，外延层92被构图的光致抗蚀剂101所覆盖并且通过硼在低能注入从而形成浅层102。注入在低能进行，典型地在50至100keV，并且接近垂直于晶片的表面，例如，仅3度偏离轴，在栅极98下面有受到限制的横向穿透。
注入随后在高温下长时间被驱动入，即扩散，以在栅极98下面横向延伸掺杂剂，从而形成结93，如在图3C中所示。扩散，花费7至24小时之间的任何时间，要求超过1050℃并且典型地1100℃或更高的高温，是一种与许多现代低温制造设施和大晶片直径不相容的工艺。扩散的进展如图3C中所示，并且由在时刻t1、t2和t3的扩散所例举，扩散的进展在横向和垂直都出现，其中横向宽度是垂直结深度的大约80％。在示出的版本中，体扩散自对准于栅极，因为它在栅极形成之后被注入。
如果要求低温工艺，则形成DMOS器件的另一自对准制造方法在图3D中示出。在该技术中，体注入在高能进行，典型地在几十万电子伏特，但是更重要地以陡峭的角度，例如以45°，以保证体掺杂剂在栅极98下面横向穿透至足够的程度，以完全围绕N+源极96。横向注入法是复杂的并且对于制造是不希望的，因为注入需要进行4次以覆盖晶片上所有4个栅极取向。在注入期间旋转晶片使得均匀注入困难。
另一DMOS制造方法是为了形成例如在图3E至3G中所示出的非自对准的DMOS 120。在图3E中，浅硼注入129形成于被构图的光致抗蚀剂128所掩模的外延层122。注入随后如在图3F中所示出的在高温长时间地扩散。P型区垂直地和横向地长时间扩散，如曲线123所示出，曲线123表达了在增加的时刻t1、t2、t3和t4的P-N结。最后在图3G中，栅极125和下面的栅极氧化物126被定位于结124的边缘的上方，使得在表面的结位于栅极边缘127A和127B之间。因为不自对准，所以栅极125和结124的相对位置在制造期间遭受掩模未对准。
在上述各情形中，高温扩散工艺导致DMOS体区的单调下降的掺杂剂浓度分布，最高的浓度于晶片的表面。不幸的是这样的分布意味着表面电场比离开表面的体(bulk)中的高，对于制造耐用的耐雪崩器件是不理想的。
传统结隔离制造
在DMOS体制造中涉及的高温制造使采用外延结隔离实现电路的完全电隔离所需的步骤进一步复杂化。
在如图4A至4I所示出的这样的传统现有技术工艺中，P型衬底131被光致抗蚀剂132掩模并且用砷或锑133注入，然后再次被光致抗蚀剂134掩模并且用硼135注入，如图4C中所示出。注入随后在极高的温度下被扩散，有时高至1200℃，并且持续长至24小时，以扩散缓慢移动的锑进入衬底并且在外延生长之前离开表面。在这样的扩散期间，氧化物138生长，以保护表面免遭来自掩埋层的脱气的横向掺杂。氧化还被用于帮助界定晶片中的图案，用于后续的掩模对准，因为锑NBL层136A上方的氧化物生长速率比硼PBL层137A上方的生长速率更快。
在掩埋层扩散之后，氧化物如在图4E中所示出的被剥离并且在外延生长开始时在原位进行HCL酸蚀刻，由此去除顶部硅层，以改善粘合并且减小外延层中的晶体缺陷。外延生长的结果在图4F中示出，其中外延层覆盖现被扩展的NBL 136B和PBL 137B，两者都在其高温生长期间向上扩散进入外延层。
接着，如在图4G和4H中所示，高剂量磷注入140通过掩模141被引入，跟随着通过光致抗蚀剂掩模143的高剂量硼注入142。在长时间高温隔离扩散之后，P型隔离区145与部分P型掩埋层PBL 137C连接。相似地，N型沉区扩散144与掩埋层NBL 136C接触。扩散的深度和所需的时间取决于在工艺中外延层139的厚度和其它后续高温扩散。高温扩散还引起掩埋层进一步横向扩展和向上扩散从而形成比其在先前工艺步骤，即如137B和136B的尺寸更大的137C和136C。
任何DMOS体扩散也将改变所有结深度和掩埋层上方的净外延厚度，所有都使得制造工艺复杂并且特定于具体的外延厚度。因为外延厚度确定器件的额定电压，所以整个工艺和对应的设计准则都是电压特定的。
将低温模块制造适用于高电压器件
如先前所描述的，用于制造、隔离和集成高电压器件的传统外延和高温工艺和制造方法的问题是，每个高温工艺引起掺杂剂再分布，影响每个高电压和低电压器件。高温制造还排除了大直径晶片和现代亚微米晶片制造工厂(fab)的使用-该制造工厂有高密度晶体管集成、大芯片和高产率和低制造成本的能力。
所需要的是一种集成高压和DMOS晶体管与完全隔离的低压CMOS、双极晶体管、二极管、和无源电路元件的浮置袋区的工艺，其消除对于高温工艺和外延的需求。理想地，这样的制造工艺应当采用“注入原样”掺杂分布-这是最终掺杂分布保持不被任何后续晶片处理步骤从其初始掺杂分布显著改变的掺杂分布。理想地，工艺应当被构造于模块架构中，其中器件可以被添加或者被省略并且对集成的流程添加或去除对应的工艺步骤，而不改变在工艺器件库中可以使用的其它器件。
发明内容
根据本发明，一系列工艺被用于集成高电压和DMOS晶体管和低电压CMOS、双极晶体管、二极管和无源电路元件的完全隔离的浮置袋区。所述工艺消除了对于高温工艺和外延的需要并且采用“注入原样”掺杂分布-这是最终掺杂分布保持不被任何后续晶片处理步骤从其初始掺杂分布显著改变的掺杂分布。综合起来，所述工艺形成模块架构，其允许对于IC器件被添加或被省略并且对于集成的流程添加或去除对应的工艺步骤，而无需改变用于生产其它IC上器件的工艺。
有利地，所述工艺在没有外延的衬底上形成并且不包括外延层的形成。
使用这些低温工艺，许多独特的高电压和功率器件可以以模块方式制造和集成于IC内。被包括的是非隔离的横向DMOS，非隔离的延伸漏极或漂移MOS终止，横向沟槽DMOS、隔离的横向DMOS，JFET和耗尽型器件，以及用于在相对于衬底的高压下浮置的低压元件的P-N二极管箝位和整流器和结端区。
制造非隔离的DMOS器件的工艺包括穿过场氧化物层的共形漂移区的注入；在漏极区内在场氧化物层的第一端的漏极区的注入；在场氧化物层的第二端的栅极的形成；和在接近场氧化物层的第二端的体区的注入；和在体区内的源极区的注入。漂移和体区可以用链注入形成，以生产非高斯垂直掺杂分布。非隔离的DMOS可以以漏极中心形式被制造。在一实施例中，场氧化物层可以被省略并且漂移和体区可以用链注入制造，以生产非高斯垂直掺杂分布。在实施例的另一系列中，横向DMOS和齐纳(Zener)二极管箝位一起形成，以产生更为耐用的耐雪崩器件。器件还可以用延伸的漏极形成，并且栅极可以或者不可以围绕漏极。
制造非隔离的延伸漏极或漂移MOS器件的工艺可以产生漏极中心器件，其延伸的漏极自对准于栅极，栅极可以围绕漏极。器件可以在非高斯阱中形成。在替代实施例中，器件是非对称的并且栅极不围绕漏极。CMOS对可以使用该非对称结构制造。
制造横向沟槽DMOS(LTDMOS)的工艺可以包括沟槽栅极的形成，可以延伸至接近沟槽的底部的漂移层的注入，注入原样的体的形成，优选使用能量和剂量改变的链注入，和源极和漏极区的形成。该器件可以以沟槽栅极中心形式制造。LTDMOS可以包括可以被共形漂移区所围绕的深漏极区。器件可以以漏极中心形式制造。通过在半导体材料的表面场氧化物部分的恰当的布置，器件可以包括在沟槽和漏极附近具有深部的共形漂移区。
制造隔离的横向DMOS的工艺典型地包括与衬底导电类型相反的深层的注入。通过穿过场氧化物层中的开口注入深层，深层可以为碟的形式，其边缘向上延伸至场氧化物层的边缘，以形成隔离的袋区。体区可以在隔离袋区中使用链注入而被注入。漂移区也可以在袋区内被注入。作为替代，场氧化物层可以被省略，在该情形中深层基本是平坦的。隔离的袋区可以使用从半导体表面向下延伸并且交叠深层的注入的阱而形成。横向DMOS可以相对于体区对称。
制造结场效应晶体管(JFET)的工艺可以包括与衬底导电类型相反的漂移区的注入和在漂移区内源极、漏极和体(栅极)区的注入。源极和漏极区与漂移区的导电类型相同；体(栅极)与衬底的导电类型相同。漏极区可以包括深链注入。
制造耗尽型MOS器件的工艺可以包括在半导体表面上方形成栅极，注入自对准于栅极的漂移区，并且注入源极和漏极区。该工艺还可以包括使用链注入以便形成深漏极区。在替代实施例中，漂移区先于栅极的形成被注入，并且因而不自对准于栅极。在又一实施例中，深共形漂移区先于栅极的形成被注入。各前述实施例可以被更改以包括表面下屏蔽，以减小NPN寄生双极传导的发作并且抑制快反向效应。耗尽型器件还可以以完全隔离的形式制造，其深隔离层被环形侧壁隔离阱交叠，其也可以起深漏极作用。
制造二极管的工艺可以包括使用多重或链注入以形成阳极或阴极，由此形成其中较深部比表面部浓度更高的区。隔离的二极管可以通过注入深层和邻接深层并且围绕阳极和阴极区的环形侧壁。
本发明的工艺也可以被用于形成端区边缘，其用于将隔离的P型袋区高压浮置于衬底之上。工艺的变体包括在层间电介质或场氧化物层顶上形成金属或多晶硅场板。形成隔离结构的侧壁的N阱可以在场氧化物层下面延伸。另一实施例包括交叠N阱的边缘并且具有在场氧化物层上方延伸的部分的多晶硅场板。在另一实施例中，端区包括连接至N阱并且在层间电介质或场氧化物层下面延伸的深N漂移区。在一些实施例中，形成隔离结构的底的深N层横向延伸至隔离袋区之外。
附图说明
图1A-1G是在高压和功率应用中所使用的各种NMOS开关负载(switch-load)拓扑的示意图：图1A示出了具有接地的体的低压侧开关(LSS)；图1B示出了具有一体的源极-体短路的隔离的或分立的低压侧开关(LSS)；图1C示出了具有接地的体的高压侧开关(HSS)；图1D示出了具有一体的源-体短路的隔离的或分立的高压侧开关(HSS)；图1E示出了具有接地的体的通过晶体管(pass transisitor)；图1F示出了具有一体的源-体短路的隔离的或分立的AC开关；图1G示出了具有体偏置产生器的隔离的AC开关。
图2A-2D示出了横向MOS器件中快反向的各个方面。图2A是具有寄生NPN的示意性重叠的器件的截面图；图2B示出了在图2A中所示出的器件中碰撞电离的现象；图2C是器件的电特性的ID-VDS图；图2D是器件的示意性表达。
图3A-3G示出了制造横向DMOS器件的传统工艺。图3A示出了完整的器件的截面图；图3B示出了自对准体注入；图3C示出了体扩散；图3D示出了使用倾斜注入的自对准体的形成；图3E示出了非自对准的体注入；图3F示出了体扩散的阶段；图3G示出了非自对准的栅极的形成。
图4A-4I是示出外延层的高温结隔离的传统工艺的截面图系列。
图5A-5C是示出非隔离的横向DMOS的低温制造的截面图系列。
图6示出了具有非高斯P型阱和共形N型漂移区的非隔离的横向DMOS的截面图。
图7是具有非高斯P型阱和包括共形N型链注入阱的漂移区的非隔离的横向DMOS的截面图。
图8是具有非高斯P型阱和均匀N型漂移区的非隔离的横向DMOS的截面图。
图9是具有非高斯P型阱和包括均匀的N型链注入阱的漂移区的非隔离的横向DMOS的截面图。
图10A-10D是具有作为DMOS体的非高斯P型阱和雪崩箝位漏极的非隔离的横向DMOS的截面图。在图10A中，DMOS具有浅N型漂移区。在图10B中，DMOS具有作为漏极延伸的均匀N型深漂移区。在图10C中，DMOS具有作为漏极延伸的共形N型漂移区。在图10D中，DMOS具有作为漏极延伸的共形N型阱。
图11A-11D示出了使用P体(或P基)的非隔离横向DMOS的雪崩箝位的各方面。图11A是器件的截面图。图11B是器件的示意性表达。图11C示出了器件的电特性ID-VDS。图11D示出了在高压下器件中的等电位分布。
图12是具有梯度的漏极(graded drain)的非隔离的延伸漏极PMOS的截面图。
图13是具有梯度的漏极的非隔离的延伸漏极的NMOS的截面图。
图14是非隔离的延伸漏极CMOS的截面图。
图15A-15C是示出横向沟槽DMOS制造的截面图系列。
图16A和16B分别是截面图和俯视图，示出了具有均匀深N型漂移漏极的沟槽横向DMOS的构造。
图17A-17F示出了沟槽横向DMOS的变体。图17A示出了并置N阱漏极的P体。图17B示出P体和N阱漏极的最小场氧化物间距。图17C示出了延伸的均匀漂移区。图17D示出了延伸的共形漂移区。图17E示出了重叠P体的N阱漏极。图17F示出了不具有N阱漏极的器件。
图18A-18C示出了被漏极所围绕的沟槽横向DMOS的构造。图17A是截面图。图17B是具有减小了的体宽度的器件的平面图。图17C是具有错列的源极-体接触的器件的平面图。
图19A-19C是示出隔离的横向DMOS制造的截面图系列。
图20是具有共形深漂移漏极区的隔离的横向DMOS的截面图。
图21是具有作为漂移漏极区的链注入的N阱的隔离的横向DMOS的截面图。
图22是具有浅N漂移漏极区的隔离的横向DMOS的截面图。
图23是具有均匀深漂移漏极区的高压JFET的截面图。
图24是具有浅LDD的耗尽型NMOS的截面图。
图25是具有均匀深漂移漏极区的耗尽型NMOS的截面图。
图26是具有共形深漂移漏极区的耗尽型NMOS的截面图。
图27A-27C是具有表面下源屏蔽的耗尽型NMOS的变体。图27A示出了具有浅LDD漏极的器件。图27B示出了具有均匀深漂移漏极的器件。图27C示出了具有均匀共形深漂移漏极的器件。
图28是具有浅LDD的隔离的耗尽型NMOS器件的截面图。
图29A-29E是各种齐纳箝位二极管(Zener clamping diode)的截面图。图29A示出了具有非隔离的N+对P阱和N+对P基或P体的器件。图29B示出具有隔离的N+对P基或P体的器件。图29C示出了具有隔离的N+对P阱的器件。图29D示出了具有多条隔离的N阱对P阱掩埋的齐纳的器件。图29E示出了具有隔离的P+对N基的器件。
图30A-30K是隔离的P型袋区的高压端区的截面图。
具体实施方式
美国专利No.6,855,985描述了使用注入原样(as-implanted)结隔离结构的全低温制造方法。该方法采用高能和通过轮廓的氧化物注入的掺杂剂的链注入，从而实现完全隔离的双极、CMOS和DMOS器件而无需隔离扩散、外延或高温工艺。
本申请中的主题与上述专利相关并且关注于各种新或改善的高压和DMOS器件、快反向避免、隔离的箝位二极管和整流器的设计和集成，以及将隔离的袋区中的低压器件浮置于衬底电位以上的高电压的方法。
在此所描述的高压器件的低温制造方法与在前述的专利和专利申请中所描述的模块低温制造方法相容，但是无需局限于模块工艺架构。
晶片制造
除非具体说明，在此说描述的高压和功率器件的制造使用与在上述专利中所述相同的工艺顺序。基本工艺流程的简要概括包括：
场氧化物形成
包括平坦化的沟槽和沟槽栅极形成
高能注入深漂移层(ND)形成
链注入沟槽DMOS体(P体)形成
磷高能注入底隔离(DN)形成
第一链注入非高斯N阱(NW1/NW1B)形成
第一链注入非高斯P阱(PW1/PW1B)形成
第二链注入非高斯N阱(NW2/NW2B)形成
第二链注入非高斯P阱(PW2/PW2B)形成
双栅极氧化物和栅极电极形成
N基注入
P基注入
第一N-LDD注入(NLDD1)
第一P-LDD注入(PLDD1)
第二N-LDD注入(NLDD2)
第二P-LDD注入(PLDD2)
侧壁隔离体形成
ESD注入
N+注入
P+注入
快速热退火(RTA注入激活)
多层金属互连工艺
钝化
因为所述的工艺使用了具有极少或无掺杂剂再分布的注入原样的掺杂分布，所以注入可以以实际上任何顺序进行，除了优选P阱和N阱注入先于栅极形成，沟槽栅极形成先于DMOS体注入，N-LDD和P-LDD注入跟随栅极形成但是先于侧壁隔离体形成，并且N+和P+注入跟随侧壁隔离体形成之外。该工艺流程被设计为模块的，因此可以对于给定的IC的制造，根据该IC设计需要那组器件而删除一或更多的工艺步骤。
例如，表1概括了在本申请中所描述的注入的优选实施例和优选的条件的范围。
表1
  注入(核素)   优选实施例(能量，剂量)   优选范围(能量，剂量)
  DN(P+)   E＝2.0MeV，Q＝2E13cm-2   E＝1.0MeV至3.0keV，Q＝1E12至1E14cm-2
  ND深漂移(P+)   E＝800keV，Q＝2E12cm-2E＝600keV，Q＝2E12Gm-2   E＝400keV至1.2MeV，Q＝5E11至5E12cm-2E＝300keV至900keV，Q＝5E11至5E12cm-2
  P体(B+)   E＝120keV，Q＝2E12cm-2E＝80keV，Q＝4E12cm-2   E＝60keV至180keV，Q＝5E11至5E12cm-2E＝40keV至120keV，Q＝1E12至1E13cm-2
  第一P阱+(B+)   E＝240keV，Q＝1E13cm-2E＝120keV，Q＝6E12cm-2   E＝120keV至360keV，Q＝5E12至5E13cm-2E＝60keV至180keV，Q＝1E12至1E13cm-2
  第一N阱+(P+)   E＝460keV，Q＝5E12cm-2E＝160keV，Q＝1E12cm-2   E＝230keV至690keV，Q＝1E12至1E13cm-2E＝80keV至240keV，Q＝5E11至5E12cm-2
  第二P阱+(B+)   E＝460keV，Q＝1E13cm-2E＝160keV，Q＝1E12cm-2   E＝230keV至690keV，Q＝5E12至5E13cm-2E＝80keV至240keV，Q＝5E11至5E12cm-2
  第二N阱+(P+)   E＝950keV，Q＝1E13cm-2E＝260keV，Q＝1E12cm-2   E＝500keV至1.5MeV，Q＝5E12至5E13cm-2E＝130keV至390keV，Q＝
  5E11至5E12cm-2
  N基(P+)   E＝300keV，Q＝2E12cm-2E＝120keV，Q＝9E12cm-2   E＝150keV至450keV，Q＝5E11至5E12cm-2E＝60keV至180keV，Q＝5E12至5E13cm-2
  P基(B+)   E＝240keV，Q＝6E12cm-2E＝100keV，Q＝6E12cm-2   E＝120keV至360keV，Q＝1E12至1E13cm-2E＝50keV至150keV，Q＝1E12至1E13cm-2
  NLDD1(P+)   E＝80keV，Q＝2E13cm-2   E＝40keV至160keV，Q＝5E12至5E13cm-2
  PLDD1(BF2 +)   E＝80keV，Q＝2E12cm-2   E＝40keV至160keV，Q＝5E11至5E12cm-2
  NLDD2(P+)   E＝80keV，Q＝6E12cm-2   E＝40keV至160keV，Q＝1E12至1E13cm-2
  PLDD2(BF2 +)   E＝100keV，Q＝3E12cm-2   E＝50keV至150keV，Q＝1E12至1E13cm-2
  N+(As+)   E＝30keV，Q＝5E15cm-2   E＝20keV至60keV，Q＝1E15至1E16cm-2
  P+(BF2 +)   E＝30keV，Q＝3E15cm-2   E＝20keV至60keV，Q＝1E15至1E16cm-2
几个以上的注入潜在地可以用于形成高压器件的漂移区，因为总注入剂量足够低从而支撑两侧耗尽扩展，并且在一些情形在雪崩击穿的发作之前允许层的完全耗尽。由此通过完全耗尽有限的注入剂量区(或电荷)而在高压下减小器件中的表面电场的现象也被称为“RESURF”，减小的表面电场的英文首字母缩写。历史上，术语“RESURF”用于有限的电荷的外延层而LDD、漂移区、或漏极延伸指称被注入的层。在此，浅LDD与深漂移区的优点之间没有区别，除了浅LDD区典型地自对准于MOS栅极而深高能注入漂移区(例如ND注入)典型地先于栅极形成之外。
在本发明的一实施例中，以上表中的第一和第二阱指的是用于制造5V和12V CMOS的5V和12V P阱。术语5V和12V不用于限制而是仅用于描述两个不同的P型阱浓度和两个不同的N型阱浓度，例如3V和15V，12V和30V，1.5V和3V等。通常较低电压的阱趋向于比较高电压的阱更重地掺杂，尤其接近硅表面，但是对于包括剂量和能量不同的各种注入的结合，即链注入的非高斯掺杂分布，较低电压的阱不一定在峰值浓度、平均浓度或总注入的电荷(剂量)上较高者。较高电压的阱也趋于比对于低压器件的N阱更深。例如在一实施例中，5V CMOS的N阱和P阱使用具有0.4至0.5微米的平均预计范围的注入，而12V CMOS所需的阱具有在有源区中0.7至1.1微米之间深度的平均预计范围。在注入期间场氧化物下面的深度粗略地减少了层的厚度。深N型漂移可以具有在有源区中相似于12V阱或者稍许更深的深度。
这样的阱作为漂移区或延伸的漏极的可应用性取决于雪崩发作时的两维电场分布。在非高斯和倒转掺杂分布中，表面电场和击穿电压不象在包括纯高斯掺杂分布的传统扩散阱中那样简单地跟随浓度。
与该观察一致，在后续图中各阱被两个图元素所描述，顶部，例如标注为PW1的第一阱；并且掩埋或较深部的标注为PW1B的第一掩埋P阱。为了在阱的顶部下面掩埋，掩埋部以较高的能量注入以便到达较深的深度。典型地阱的掩埋部也将比表面部使用更高的注入剂量并且展示更高的峰值浓度，即掺杂分布将是倒转的-在体中比在表面浓度更高，尽管对于制造而言不是必须的。倒转分布不可以使用传统扩散结被生产，无需先前描述的昂贵的外延沉积和高温掩埋层扩散。
阱实际上可以包括任何数量的不同能量和注入剂量的注入，以便产生在低压CMOS和高压器件制造中都有用的任意的掺杂剂分布。为了清楚起见我们独特地并且总地指顶部和底部阱，我们描述其全体作为一阱。例如，PW1和PW1B一起构成第一阱(例如，对于5V器件)，而PW2和PW2B一起构成在更高电压工作的第二阱。通常，第二阱，被更轻地掺杂，可以是作为高电压漂移区工作的较好的候选者，但是实际上如果其表面浓度较高则更差。原则上，设计高压器件内峰值浓度和电场出现于半导体中较深处，离开表面，应当导致在较高电压有用的更为结实的器件。
使用前述工艺架构，许多独特的高压和功率器件可以以模块方式被制造并且结合进入IC。这些新高压器件包括非隔离的横向DMOS、非隔离的延伸漏极或漂移的MOS器件，横向沟槽DMOS、隔离的横向DMOS，JFET和耗尽型器件，以及P-N二极管箝位和整流器和相对于衬底以高电压浮置的低压元件的结端区。
非隔离的横向DMOS
使用在此描述的使用低温制造方法制造的一类高压晶体管是非隔离的横向DMOS晶体管。
在图5A-5C中以截面图示出了非隔离的横向DMOS晶体管200的制造。所述工艺包括通过轮廓的氧化物的轻掺杂的N型漂移区的高能离子注入。如在图5A中所示出的，使用LOCOS(例如)形成于衬底201中的注入轮廓场氧化物层204，选择性地用光致抗蚀剂202掩模并且用高能磷漂移注入来注入，从而形成非均匀的共形漂移区203，较浅部203A在氧化物204下面且较深部203B和203C在不被场氧化物层204所覆盖的有源区下面。(注：如在此所使用的，术语“共形”指称掺杂剂的区或层(a)通过在半导体材料的表面的层(经常是氧化物层)注入而形成，并且(b)其在半导体材料中的垂直厚度和/或深度根据表面层的厚度和/或其它特征而变化，包括在表面层中形成的任何开口。)没有注入穿透掩模202。较深有源区203B和203C的总积分电荷Q比较浅漂移区203A大。在硅中存在的总电荷由下式给出：
Q = ∫ x 1 X j N ( x ) dx
其中在有源区的情形x1＝0，即硅表面。对于在场氧化物下面的注入，x1是场氧化物和下面的硅之间的界面。因为注入在两个区中是相同的，所以在场氧化物下面的硅中的掺杂剂比有源区中的少。在从无氧化物至全厚度的过渡区下面，即鸟喙区，总漂移电荷有梯度，一种所公开的制造工艺的自然的人工产物。
如在图5B中所示出的，通过穿过光致抗蚀剂掩模205的离子注入，P性阱206被引入相邻于漂移区203的区域。在最终的器件中，该P阱将起横向DMOS的体的作用但是因为其先于栅极形成，所以它不自对准于晶体管的栅极。与在接近表面具有其峰值浓度并且随着深度的增加单调地减小浓度的传统扩散阱不同，P型阱206通过硼的高能离子注入而形成，并且优选通过包括剂量和能量变化的一系列硼注入的硼链注入而形成。链注入，虽然其可以包括任何数量的注入，但是在图中用两个区图示-表面层PW1，和表面下层PW1B，通过穿过单掩模的离子注入形成而无需使用外延。在优选实施例中，较深的层比表面阱的浓度更高。
在图5C中，N阱207被引入N型漂移区203C内部的DMOS的漏极区，以减小晶体管的漏极电阻，并且进一步成形漏极中的电场以便减小雪崩前的碰撞电离。为了避免来自高温扩散的掺杂剂再分布，N阱207使用磷的高能离子注入而形成，并且优选通过包括剂量和能量改变的一系列磷注入的磷链注入而形成。链注入，虽然其可以包括任何数量的注入，但是在图中用两个区图示-表面层NW1，和表面下层NW1B，通过穿过单掩模的离子注入形成无需使用外延。在优选实施例中，较深的层比表面阱的浓度更高。
虽然截面图示出了P阱206和第一N阱207，其例如可以代表用于5VCMOS的P阱PW1和N阱NW1，但是也可以使用对于其它电压的CMOS，例如12V或20V器件优化的第二P阱和第二N阱，例如PW2和NW2。
阱形成之后，栅极氧化物209被生长，多晶硅层被沉积并且构图以便形成栅极208。该栅极优选定位于一部分P型阱206和一部分漂移层203上方，以确保合适的晶体管动作。
除了其全低温制造和集成入全模块工艺架构之外，N沟道横向DMOS器件200还提供了超过传统制造的横向DMOS的优点，包括由其较低的阱表面浓度引起的较少热载流子产生所对应的栅极下的减小的表面电场；由P阱206的重掺杂的较深部引起的提高的表面下电场，强迫雪崩击穿进入体并且离开半导体的表面；并且改善增益和由位于有源区的顶部的栅极208的较短的长度引起的较低的导通电阻，较短的栅极由链注入P阱206的接近垂直的侧壁结而成为可能。与此相反，扩散阱DMOS要求较长的栅极以覆盖高温扩散阱的较大的横向尺寸。
使用非高斯P型阱和共形N型漂移的漏极中心横向DMOS 220的实例在图6的截面图中示出。所述器件包括共形于场氧化物层222的漂移223，N阱漏极235、N+漏极236、具有轻掺杂延伸230的N+源极228、P+体接触229、多晶硅栅极226、以及形成于栅极氧化物225顶上的上覆的硅化物227、层间电介质(ILD)233、金属互连231以及接触阻挡金属232。漂移长度LD1，如从有效栅极的边缘至有效N阱NW1的边缘测量，可以被调整以选择器件的击穿电压，而不显著地改变制造工艺。在该器件中，DMOS体由可以包括条几何形状或环形几何形状的P阱224A和224B形成，所述几何形状包围所有或几侧上的漏极。(注：如在此所使用的，术语“环形”指的是横向围绕IC芯片中的特征的掺杂区或其它结构。环形区或结构可以是圆、正方、矩形、多边形或任何其它形状，并且环形区或其它结构可以或者可以不与其横向围绕的特征接触。)如所示出的包括非高斯或非单调分布上的P阱由顶部PW1和表面下部PW1B表示，这里在优选实施例中PW1B比PW1更重地掺杂，并且在替代实施例中P阱224A和224B包括剂量和能量不同的一系列链注入。
图7以截面图示出了具有非高斯P型阱和包括共形N型链注入的阱的漂移的非隔离横向DMOS 240。所述器件包括共形于场氧化物层242的漂移243，N+漏极256，具有轻掺杂延伸250的N+源极248、P+体接触249、多晶硅栅极246、以及形成于栅极氧化物245顶上的上覆的硅化物247、ILD253、具有接触阻挡金属252的金属互连251。在该器件中，DMOS体由可以包括条几何形状或环形几何形状的P阱244A和244B形成，在所有或几侧包围漏极。各P阱244A和244B被示出，其包括被顶部PW1和表面下部PW1B所代表的非高斯或非单调分布，这里在优选实施例中PW1B比PW1更重地掺杂，并且在替代实施例中P阱244A和244B包括剂量和能量不同的一系列链注入。
由链注入的N阱构成的漂移243，包括深部NW1B和较浅部NW1。较浅部NW1位于在有源区中，例如243B。例如243A的无源区仅包括深部NW1B，减小串连漏极电阻而不增加栅极氧化物245下面的电场。漂移长度LD1，从有效栅极的边缘测量至有效N阱NW1的边缘，可以被调整以选择器件的击穿电压而不显著的改变制造工艺。通常，漂移中较高的总积分电荷优选在低压漂移漏极器件中。第一N阱和P阱可以在改变的结合中被第二N阱和P阱替代，取决于掺杂剂分布和器件的预定电压范围。
图8以截面图示出了包括仅在有源区中形成的(不在场氧化物下)非高斯P型阱和N型漂移的非隔离横向DMOS 260。器件包括漂移263、N阱漏极265、N+漏极276、具有轻掺杂延伸270的N+源极268、P+体接触269、多晶硅栅极266、形成于栅极氧化物265顶上的上覆硅化物267、ILD 273、具有接触阻挡金属272的金属互连271。在该器件中，DMOS体由可以包括条几何形状或环形几何形状的P阱264A和264B形成，在所有或几侧上包围漏极。示出的P阱2包括被顶部PW1和表面下部PW1B所代表的非高斯或非单调分布，这里在优选实施例中PW1B比PW1更重地掺杂，并且在替代实施例中P阱264A和264B包括剂量和能量不同的一系列链注入。
漂移263，由高能注入漂移层ND构成，对于雪崩和击穿特性优化。具有各种剂量和能量的多重注入可以被结合，以形成漂移层ND。如从栅极的边缘至N阱NW1的边缘测量的漂移长度LD1可以被调整，以选择器件的击穿电压而不显著地改变制造工艺。通常，漂移中较高的总积分电荷优选在低压漂移漏极器件中。第一N阱和P阱可以在改变的结合中被第二N阱和P阱替代，取决于掺杂剂分布和器件的预定电压范围。
源极金属互连271A和271C被示出在栅极266上方和之外延伸以便交叠一部分漂移263。该可选的布局允许源极金属起场板的作用以便减小接近栅极端部的电场聚集，由此增加DMOS 260的击穿电压。注意该布局是可选的并且也可以被应用于本说明书中所有其它的DMOS。
图9以截面图示出了具有非高斯P型阱和包括均匀N型链注入阱的漂移区的非隔离横向DMOS 280。器件使用包括仅形成于有源区中(不在场氧化物下面)的链注入的N阱283、N+漏极296、具有轻掺杂延伸的N+源极288、P+体接触289、多晶硅栅极286、形成于栅极氧化物285顶上的上覆硅化物287、ILD 282、具有接触阻挡金属292的金属互连291。在该器件中，DMOS体由可以包括条几何形状或环形几何形状的P阱284A和284B形成，在所有或几侧上包围漏极。各P阱284A和284B被示出，包括被顶部PW1和表面下部PW1B所代表的非高斯或非单调分布，这里在优选实施例中PW1B比PW1更重地掺杂，并且在替代实施例中P阱284A和284B包括剂量和能量不同的一系列链注入。
漂移由链注入N阱283构成，包括被顶部NW1和表面下部NW1B所代表的非高斯或非单调分布，这里在优选实施例中NW1B比NW1更重地掺杂，并且在替代实施例中P阱284A和284B包括剂量和能量不同的一系列链注入。
从栅极286的边缘至N+漏极296的边缘测量的漂移长度LD1可以被调整，以选择器件的击穿电压而不显著地改变制造工艺。通常，漂移中较高的总积分电荷优选在低压漂移漏极器件中。第一N阱和P阱可以在改变的结合中被第二N阱和P阱替代，取决于掺杂剂分布和器件的预定电压范围。
在图9中，N+源极288被示出与P+体接触289分离，并且源极金属互连291B被示出与体金属互连291A分离。该可选的布局允许源极电压浮置于体电压之上，高达源极对体击穿电压(典型地为几伏)的限制内，并且可以被用于允许检测流过DMOS 280的电流。注意该布局是可选的并且可以也被应用于该说明书中所有其它的DMOS器件。
注意在图6-9中所示出的许多特征仅是示意性目的，并且对于这些结构的改进在本发明的范围之内。例如，图6的轻掺杂源极延伸230对于LDMOS器件的工作不是需要的，并且其中该区被更重掺杂的源极延伸所替代的替代实施例可以提供实际上更好的导通特性。虽然在这些实例中仅显示了金属互连的单层，但是优选实施例当然包括用于降低DMOS器件的导电电阻的金属化的附加层，并且也可以形成源极和/或漏极场板，栅极的内部连接(bussing)等。金属化层被示出延伸进入ILD层，但是其它优选实施例将使用金属栓(例如钨)以填充ILD层中的接触孔，和在ILD层的顶上的平面金属化层。场氧化物层被示出以便包括LOCOS，但是例如沉积或生长并且回时刻的氧化物、凹入的氧化物、和非氧化物电介质材料的替代结构也可以被采用。
图10A-10D示出了具有齐纳二极管箝位的前述横向DMOS的变体。这产生更为耐用的耐雪崩的器件，既便因为箝位的存在击穿电压被降低。增加的耐久性由强迫雪崩进入漏极下面的体硅，远离MOS栅极而引起。
在图10A的横向DMOS 300中，例如，齐纳箝位包括位于N+漏极311下面的P阱319。相同的P阱注入步骤可以被用于形成P阱319和P阱302，横向DMOS300的非高斯体。作为替代，不同的P阱注入步骤可以被用于形成P阱319和302。如所示出的P阱319和302包括非高斯或非单调的分布，被顶部PW1和表面下部PW1B表示。在优选实施例中，PW1B比PW1更重地掺杂，并且在替代实施例中包括剂量和能量不同的多重注入的链注入。在该器件中漏极延伸包括也可以被用于12V NMOS器件的浅N-漂移310。该器件的剩下的元件与前述横向DMOS相似，包括N+源极304、P+体接触303、栅极氧化物307、多晶硅栅极308、硅化物309、侧壁隔离体306、N-源极延伸305、ILD 315、阻挡金属312、和金属互连313。
在图10B中示出了具有高能注入漂移330和P阱箝位334的雪崩箝位横向DMOS 320，相似于图8的DMOS 260的电压箝位版。
在图10C中示出了具有共形高能注入漂移350和P阱箝位342B的雪崩箝位横向DMOS 340，相似于图6的DMOS 220的电压箝位版。
在图10D中示出了使用P阱箝位362B和作为漂移的链注入N阱370A的另一雪崩箝位横向DMOS 340，相似于图7的DMOS 240的电压箝位版。
应当理解图10A-10D的器件示出为对称，器件的中线在图的右侧。但是这不是必须的。
比起P阱，漏极电压箝位也可以使用较浅的P型区实现。在图11A的横向DMOS380中，例如，齐纳箝位包括位于N+漏极393下面的P基或P体394。P-阱382形成横向DMOS 380的体，包括被顶部PW1和表面下部PW1B所代表的非高斯或非单调分布。在优选实施例中，PW1B比PW1更重地掺杂，并且在替代实施例中包括剂量和能量不同的多重注入的链注入。在该器件中漏极延伸包括也可以被用于12V NMOS器件的浅N-漂移区392。器件的剩下的元件相似于在前述横向DMOS器件中的元件，包括N+源极384、P+体接触383、栅极氧化物387、栅极388、硅化物389、侧壁隔离体386、N-源极延伸385、ILD 391、阻挡金属396、和金属互连395。
图11B的示意性子电路400示意性地示出了集成的横向DMOS电压箝位的概念，这里NMOS 401示出了N沟道DMOS，二极管402代表未被箝位的晶体管的BVDSS，并且齐纳二极管403示出了集成的漏极电压箝位。
图11C示出电压箝位横向DMOS的ID-VDS特性410。曲线族412、413、414和415代表对应于增加栅极驱动的增加漏极电流。在较高的电流下，最大的维持电压BVCER被曲线416所示出，实际上独立于栅极驱动。该电压显著地低于由曲线411所示出的关闭状态击穿BVDSS。从BVDSS击穿411到较低BVCER值416的的快反向可以导致过量的电流和器件损坏。为了绝对地避免快反向，示出为曲线418的齐纳击穿电压BVZ2必须设置为低于BVCER416。这种程度的电压箝位可以极度地限制电压箝位横向DMOS的工作电压范围。注意曲线413示出了显著负的电阻但是要求某个电流水平ID1以启动快反向，低于BVDSS但是高于BVCER的由曲线417所示出的箝位电压BVZ1可以足以实现耐用的工作而无需显著地限制工作电压范围。
图11D是示出漏极电压箝位的动作和其对于等电位线438的影响的简化的截面图430。在该器件中，施加于N+漏极439上的电压引起N-漂移440耗尽，允许等电位线438跨过漂移区435以电压增量0、V1、V2和V3扩展，由此保持接近栅极氧化物432和栅极433的低电场。P型层437的作用是增加漏极439下面的电场，将等电位线挤压在一起并且强迫在该区中的击穿，该区远离于栅极433。
总之，在此所描述的电压箝位法通过将击穿位置移动离开栅极而改善了横向DMOS雪崩能力，减小了器件的击穿从而改善了器件受到EOS影响的存活率。
非隔离延伸漏极MOS
漏极雪崩箝位概念也可以被应用于横向DMOS之外的器件，所述器件包括轻掺杂漏极(LDD)漏极延伸MOS晶体管。在这样的器件中，漏极延伸或“漂移”LD的长度通常比栅极的侧壁隔离体的长度长，典型地从半微米上至几十微米的长度。与更重掺杂的阱或体围绕在栅极下面延伸的源极的横向DMOS不同，非DMOS器件采用横向均匀的阱浓度，至少在有源区内。在此所描述的P阱和N阱中的掺杂分布是注入原样的，并且不通过需要长时间高温扩散的传统手段生产。在器件中的垂直掺杂剂分布，即垂直于晶片的表面，可以因而包括用于优化导通状态导通和关闭状态阻塞特性两者的非高斯和非单调分布。
在该节中，标题“非隔离”指的是在器件中缺少高能注入DN层-用于形成一或更多器件下面的底隔离的专用的注入。没有DN注入，任何P阱都被电短路于P型衬底，意味着所有非隔离NMOS晶体管的体或沟道需要被接地。另一方面，P沟道器件形成于N阱中并且自然地被自隔离而无需DN层。但是因为N阱部的表面下部分典型地没有DN层掺杂浓度高，所以N阱对于避免来自寄生PNP导通的衬底电流(P型漏极应当变为对于N阱前向偏置)的能力不如如果DN层围绕PMOS N阱好。
图12示出了非隔离延伸漏极PMOS 450的截面图。如所示出的器件是对称的并且漏极中心-意味着P+漏极463如所示出的在两侧上被栅极458(包括硅化物459)、源极454、和N+阱-接触453所围绕。器件可以使用条几何形状被构造或者它可以构成全封闭的矩形或多边缘形。栅极氧化物457可以包括第一薄栅极氧化物或用于较高电压器件的较厚的栅极氧化物。自对准P-漂移层462的漂移长度LD1通过从栅极458至P+漏极463的距离而确定，而不是被侧壁隔离体460确定。作为侧壁隔离体460存在的结果，轻掺杂源极区455形成。该区可以使用现存的与低压PMOS器件相容的LDD注入而被注入，或者它可以使用对于PMOS 450优化的专用注入。使用具有下面的阻挡金属464的金属互连465进行通过ILD 461的接触。
如所示，N阱452A、452B包括非高斯或非单调分布，被顶部NW1和表面下部NW1B所代表。在优选实施例中，NW1B比NW1更重地掺杂，并且在替代实施例中N阱452A、452B包括剂量和能量不同的一系列链注入。因为N阱452A、452B在场氧化物层456之后形成，所以在场氧化物下面其结深度较浅，如由区452B所示出的，并且区452B可以显著地仅包括N阱的掩埋的部分NW1B。具有掩埋部NW2B的第二阱NW2可以被用于替代第一N阱。
漏极延伸或漂移区462包括优选在栅极458和场氧化物层456之后形成的浅注入，并且因而完全自对准于这些层。如所示，漂移区462被栅极458围绕并且永远不接触或邻接场氧化物层456。
可选的PB层466包括P体注入、P基注入或另一专用注入，可选的PB层466被引入围绕P+漏极463，以便通过分级浓度而减小围绕漏极的表面电场。除了减小表面电场之外，它还可以通过降低通过表面下雪崩的漏极击穿而改善晶体管的雪崩耐久性。在PMOS 450中，该体雪崩示意性表达为二极管469、包括P+漏极463的电压箝位、PB层466和N阱452A。
图13示出了相似于PMOS 450的非隔离延伸漏极NMOS 470的截面图。如所示出的NMOS 470是对称和漏极中心的；意味着N+漏极483在两侧被栅极478(包括硅化物479)、源极474、和N+阱-接触473所围绕。器件可以使用条几何形状被构造或者它可以构成完全封闭的矩形或多边缘形。栅极氧化物477可以包括第一薄栅极氧化物或用于较高电压器件的较厚的栅极氧化物。自对准的N漂移区482的长度LD1由栅极478至N+漏极483的距离所确定，而不是通过侧壁隔离体480。作为侧壁隔离体480存在的结果，轻掺杂源极区475形成。轻掺杂源极区475可以使用与低压NMOS器件相容的现有的LDD注入而被注入，或者它可以使用对于NMOS 470优化的专用注入。使用具有下面的阻挡金属484的金属互连进行通过ILD 481的接触。
如所示，P阱472A、472B包括非高斯或非单调分布，由顶部PW1和表面下部PW1B所代表。在优选实施例中，PW1B比PW1更重地掺杂，并且在替代实施例中P阱472A、472B包括剂量和能量不同的一系列链注入。因为P阱472A、472B在场氧化物层476之后形成，所以在场氧化物476下面的节深度较浅，如同在区472B中，并且可以显著地仅包括P阱的被掩埋的部分PW1B。具有掩埋部PW2B的第二阱PW2可以被用于替代第一P阱。
漏极延伸或漂移区482包括优选在栅极478和场氧化物层476之后形成的浅注入，并且因而被完全自对准于这些层。在示出的器件中漂移区482被栅极478围绕并且永远不接触或邻接场氧化物层476。
可选的NB层486包括或者N体注入、N基注入或另一专用注入，可选的NB层486被引入围绕N+漏极483以便通过分级浓度而减小围绕漏极的表面电场。除了减小表面电场之外，它还可以通过降低通过表面下雪崩的漏极击穿而改善晶体管的雪崩耐久性。
非隔离漏极延伸PMOS 450和NMOS 470可以被更改为其中漏极不在所有侧上被栅极所围绕的器件。图14示出了包括PMOS 500A和NMOS 500B的非对称延伸漏极CMOS器件的示意截面图，其中漏极延伸在一侧上邻接栅极且在一或更多的其它侧上邻接场氧化物。
非对称的漂移PMOS 500A形成于N阱502中并且包括P+漏极505B，在一侧上长度LDP1的居间P-漂移区507A位于P+漏极和栅极511A之间。长度LDP2的第二P漂移区507B被夹置在漏极505B和场氧化物层516之间。漂移区507A、漂移区507B、和源极延伸506可以使用相同的注入步骤，例如上述工艺流程的PLDD2而形成，或者它们可以是分开的注入，其对于其具体功能被单独地优化。漂移区507A和507B的LDP2和LDP1也可以对于其功能而被单独优化。例如，507B的长度和电阻率对于确定PMOS 500A的BV而言是重要的，但是不影响器件的导通性能或热载流子可靠性(HCI)，而漂移区507A的掺杂和长度对于BV、导通电阻和HCI有牵连。
相似地，非对称的漂移NMOS 500B形成于P阱503中并且包括N+漏极504B，在一侧上，长度LDN1的居间N-漂移区509A位于N+漏极和其栅极511B之间。长度LDN2的第二N-漂移区509B夹置在漏极504B和场氧化物层516之间。漂移区509A、漂移区509B、和源极延伸508可以使用相同的注入步骤，例如上述流程的NLDD2而形成，或者它们可以通过分开的注入步骤形成，该分开的注入步骤对于其具体功能被单独地优化。漂移区509A和509B的LDN2和LDN1也可以对于其功能而被单独优化。例如，漂移区509B的长度和电阻率对于确定NMOS的BV重要，但是不影响器件的导通性能或热载流子可靠性(HCI)，而漂移区509A的掺杂和长度对于BV、导通电阻和HCI有牵连。在一实施例中，故意使得漂移区509B的BV低于第一漂移区509A的BV，使得击穿总是远离栅极511B。
在优选实施例中，源极延伸508被重掺杂以便提供从NMOS的源极至沟道的低电阻，而漂移区509A具有不同的掺杂分布，其被优化以支撑漏极击穿电压和提供良好的HCI。在另一实施例中，漂移区509A还包括接近N+漏极区的较高掺杂的第二区域，以提供导通电阻和HCI之间较好的平衡的分级漂移区掺杂。漂移区509A也可以较高的能量被注入以便通过允许大多数的电流远离敏感的栅极氧化物-硅界面流动而改善HCI的倒转分布。
另外PMOS 500A和NMOS 500B的结构和制造相似于图12和13的PMOS和NMOS器件。P+注入形成PMOS 500A中的源极505A和漏极505B，同时它形成NMOS 500B中的P阱接触505C。与此相反，N+注入在NMOS500B中形成源极504C和漏极504B，同时它在PMOS 500A中形成N阱接触504A。PMOS 500A和NMOS 500B的栅极氧化物510A和510B可以是相同的或者可以被单独地优化。
在图12和13中示出的PB层466和NB层486也可以被用于PMOS 500A和NMOS 500B中。作为替代，较深的注入可以被用于强迫漏极下面的击穿并且进入体硅。在PMOS 500A中，可选的N型区498可以被掩模并且被注入N阱502，以便局部地增加浓度并且降低在P+漏极505B和N阱502之间形成的结的击穿。相似地，在NMOS 500B中，P型区499可以被掩模并且被注入P阱503，以局部地增加浓度并且降低在N+漏极504B和P阱503之间形成的结的击穿。
横向沟槽DMOS
与前述的具有位于硅表面的顶上并且沿硅表面的栅极下面形成MOS沟道的“平坦的”MOS和DMOS晶体管相比，横向沟槽栅极DMOS晶体管(LTDMOS)使用沟槽栅极以控制垂直于而不是平行于晶片表面的被蚀刻的沟槽的侧垂直向下的沟道电流。与垂直沟槽DMOS不同，这里沟道电流垂直地穿过整个衬底流动并且流出其背侧，在电流流回晶片的顶侧表面上的漏极接触之前，LTDMOS重新导向其垂直沟道电流横向进入其漏极。LTDMOS比传统平面MOS晶体管三维得多。沟槽栅极结构，尽管比平面栅极器件更难于制造，对于器件的电特性给予某些优点。
使用0.4微米或更小的沟槽开口，栅极比传统MOS晶体管消耗更小的表面面积，尤其要求0.5至0.6微米的栅极长度的5伏器件；典型地要求0.8微米或更大的12伏器件；和要求直至4微米的甚至更长的栅极长度的20伏或更高的电压。所以节省空间是沟槽栅极的简单益处。
LTDMOS的另一益处是使用不同能量和剂量的一系列链注入以形成全自对准栅极的其能力，从而产生箱形和其它非高斯和/或非单调掺杂剂分布而无需高温工艺或长时间的扩散。这些独特的掺杂剂分布可以被挑战，以帮助减小扩展入沟道的耗尽，抑制短沟道效应，抑制穿通沟道泄漏和击穿，并且限制阈值可变性。
与传统构造的横向DMOS相比，在此所描述的LTDMOS的垂直注入是简单和便利的，仅花费几秒以注入整个DMOS体而无需高温扩散。该方法对于在图3C中DMOS器件105所需的12至24小时高温扩散，或在图3D中横向DMOS 110的异乎寻常的倾斜注入，要求在注入期间精确的晶片旋转以避免器件与栅极取向的方向失配，是尖锐的对比。并且与图3G的传统DMOS器件120不同，本发明的LTDMOS全自对准于栅极，使得击穿和碰撞电离更一致和可重复。
LTDMOS的三维结构的另一益处是分离高电流密度的区与高电场的区的能力，由此抑制图2B中碰撞电离和不希望的漂移导电调制效应。器件还可以被设计以便使栅极氧化物受到非常低的电场，例如当器件处于雪崩击穿时，栅极也仅需要支持几伏。跨过栅极的低电场允许较薄的栅极氧化物被用于器件构造中，减少栅极电压驱动要求并且保持低导通电阻，既便对于高压器件。
因为LTDMOS包含其漏极内的其体区，且包含其体内的其源极，所以便于均匀地在整个器件利用源极体短路，并且无需短路体至接地的衬底。提供“局部”体接触的能力减小了源极-体分流电阻RSB，由此有效地抑制或者甚至消除了困扰图2A中的器件60的快反向现象。
另一优点是通过使用全低温工艺，LTDMOS制造不影响或者另外影响集成的工艺中其它双极和CMOS器件的集成，并且支持器件的包含和排除和以模块方式的对应的工艺步骤。采用全低温工艺，制造不限于小直径晶片。
图15A至15C示出了根据本发明的LTDMOS的全低温制造的一些关键步骤。参考图15A，LTDMOS 550的制造以蚀刻、氧化、多晶硅沉积、和平坦化步骤开始，以在衬底551中产生具有多晶硅栅极554和栅极氧化物553的沟槽栅极552。深漂移(ND)区555随后被高能或链注入而引入，至典型地接近沟槽552的底部的深度的深度，尽管较浅或较深的深度也是可以的。形成比沟槽552更深的ND区，例如，可以被用于进一步减小在高压侧开关应用至所使用的横向沟槽DMOS器件中的栅极电场。
在图15B中所示出的，工艺还包括注入原样的P型体559的形成，优选使用改变硼注入能量和剂量的链注入，选择性地被构图的光致抗蚀剂556掩模。体注入可以先于或跟随可选的N阱557的形成，N阱557理想地包括链注入非高斯N阱，其至少包括下部NW1B和上部NW1，这里在优选实施例中下部NW1B比上部NW1更重地掺杂，尤其如果相同的N阱被包括作为与沟槽横向DMOS一起制造的其它器件中的结构和电元件。例如，如果希望第二N阱可以替代第一N阱，如果第二N阱具有比第一N阱更高的平均剂量。
P型体559的存在将漂移区555划分为两个区，在体559下面收缩的区555A，和不被P型体层收缩的区555B。如图15C中所示，注入被用于形成N+源极区560A和560B和漏极接触560C。另一注入被用于形成P+体接触561A和561B。电流I跟随在沟槽552的侧向下的垂直路径和穿过收缩的漂移区555A并且随后扩展出进入未被收缩的漂移区555B的横向导通路径，用于最终被N+漏极接触560C收集。可选的N阱557可以帮助减小导通电阻。
图16A和16B示出了横向沟槽DMOS 580的一可能的结构，其包括非共形，深N型漂移区582。图16A以截面图示出了栅极中心设计，其包括被N+源极587B、P+体接触586B、链注入P型体583、ND区582、N+漏极接触587A、衬底接触586A、ILD 590、阻挡金属588、和互连金属589所围绕的沟槽栅极多晶硅585和栅极氧化物584。
除了沟槽栅极的底部之外，整个栅极和漏极结构被注入的漂移区582垂直地包含在内并且被横向包围，注入漂移区582包括不被P体收缩的部582A，和被P型体583收缩的部582B。从栅极多晶硅585的边缘到P体区583的边缘延申的被收缩的部582B具有长度LJ(指示JFET类区)，而P体583的边缘至可选的N阱漏极591的边缘被界定为漂移长度LD1。加长这些漂移区长度LJ和LD1的任一或两个增加了LTDMOS的BV，但是也增加了其导通电阻。
N阱漏极591和P衬底581之间的LTDMOS 580的外部端区包括长度LD2的ND区582A的延伸和被P+衬底接触586A所约束的长度LD3的衬底区。外部端区长度不象LD1掺杂和长度的方式一样影响器件导电性能。整个器件形成于P长度581中而无需外延。
图16B示出了LTDMOS 580的俯视图，LTDMOS580包括包围ND区601的P+衬底环602A、可选的N阱区604A和604B、N+漏极接触605A和605B、P体区603、N+源极区605C和605D邻接P+体接触区602B，沟槽609和沟槽多晶硅608通过接触窗口607接触，其中多晶硅位于沟槽609外面的硅表面顶上。源极接触606被示出为跨骑N+源极区605C和P+体接触区602B的对接接触。作为替代，源极和体接触可以是分离的。
漂移长度LD1、LD2和LD3对于界定掺杂区是相同的。界定为“单位单元”的部描述可以被重复以形成较大的器件的部分，只要ND区601和P+衬底环602A也被扩展以便容纳较大的器件。N阱漏极也可以完全包围体区603。
图17A和17B示出了LTDMOS的几个漏极中心变体，结构上相似于图16A的器件，除了漏极被沟槽围绕而不是相反。
图17A示出了漏极中心LTDMOS 620，其包括被P+体接触区627B和627C、链注入P型体626A、626B、626C和626D、沟槽栅极多晶硅625和栅极氧化物624、N+源极区628A、628B、628C、628D、ILD 631、阻挡金属629、互连金属630所围绕的N阱深漏极区623和N+漏极接触区628E。整个器件形成于非共形ND区622和P型衬底621内，无需外延。
在电方面，N阱623形成器件的漂移区，其中漂移长度LD1从P体626C的边缘至N+漏极接触区628E的边缘被界定。延长该漂移区可以在某种程度增加击穿，但是采用较高的N阱623的掺杂可以导致仅有最小的击穿增加，尽管晶体管漏极电阻的接近线性的增加。器件的衬底接触注入和接触环和外部端区未被示出，但是可以使用相似于在图16A和图16B中所示出的LTDMOS 580相似的设计通过延伸漂移区622至外部体之外而实现。
图17B示出了具有共形漂移区的LTDMOS 640。该器件包括可选的深漏极区643、被场氧化物层652所围绕的N+漏极接触区648E、P+体接触区647A和647B，链注入P型体646A、646B、646C和646D、沟槽栅极多晶硅645和栅极氧化物644，N+源极区648A、648B、648C和648D、ILD 651、阻挡金属649，和互连金属650。整个器件形成于共形ND区642A和642B和P型衬底641内，无需外延。
在电方面，区642A和642B形成器件的漂移区，这里漂移长度LD1从P体646C的边缘至深漏极区643的边缘被界定。这可以与如所示出的场氧化物层652的长度大致相同，但这不是需要的。从栅极边缘延伸至P体区646B的边缘的收缩的漂移区642A具有长度LJ(指示JFET类区)。延长这些漂移区长度LJ和LD1任一或者两个可以增加LTDMOS的BV但是也将增加其导通电阻。器件的衬底接触注入和接触环和器件的外部端区未被示出但是可以通过使用相似于图16的器件的设计延伸ND区642至外部体区之外而实现。
图17C示出了LTDMOS 660，LTDMOS 660包括深漏极区663和被漂移区662A所围绕的N+漏极接触668C、P+体接触667、链注入P型体666A和666B，沟槽栅极多晶硅665和栅极氧化物664、N+源极区668A和668B、ILD 671、阻挡金属669、和互连金属670。整个器件形成于高能注入区662和P型衬底661内，无需外延。如同所示出的，N+漏极668C的中心是对称器件的中心线。
在电方面，ND区662形成器件的漂移区，这里漂移长度LD1从可选的N阱663的边缘至P体666B的边缘被界定。与图17B的LTDMOS 640不同，LTDMOS 660中漂移区662不通过场氧化物层被注入，所以漂移区662的所得的深度沿其整个长度基本是一致的。增加LD1可以增加LTDMOS 660的BV，但是也将增加其导通电阻。器件的衬底接触注入和接触环和外部端区未被示出，但是可以通过使用相似于在图16A和图16B中示出的设计延伸漂移区662至外部体区之外而实现。
图17D示出了包括可选的深漏极区683和被共形漂移区682所围绕的N+漏极接触688C，共形漂移区682包括收缩部682B、场氧化物层691下面的非收缩部682A、和不在场氧化物层691下面的部分下面的非收缩部682C。LTDMOS 680还包括P+体接触687，链注入P型体686A和686B，沟槽栅极多晶硅685和栅极氧化物684，N+源极区688A和688B、ILD 692、阻挡金属689、和互连金属690。整个器件形成于共形注入漂移区682A、682B、682C和P型衬底681内，无需外延。如所示出的，N+漏极688C的中心是对称器件的中心线。
在电方面，漂移区682A形成器件的漂移区，这里漂移长度LD1从N+漏极接触688C或可选的深漏极683的边缘至P体686B的边缘被界定。如所示，场氧化物层691的长度可以与LD1相同，或者这些长度可以显著不同。增加LD1可以增加击穿，但是也将增加其导通电阻。器件的衬底接触注入和接触环和器件的外部端区未被示出但是可以通过使用相似于在图16A和图16B中示出的LTDMOS 580的设计延伸漂移区682A至外部体区之外而实现。
在图17E中示出的LTDMOS 700包括被N阱703所围绕的N+漏极接触708E，P+体接触707A和707B、链注入P型体区706A、706B、706C和706D，沟槽栅极多晶硅705和栅极氧化物704、N+源极706A、706B、706C和706D、ILD 711、阻挡金属709、和金属互连710。整个器件形成于高能注入漂移区702和P型衬底701内，无需外延。如所示，N+漏极接触708E的中心是对称器件的中心线。
在电方面，N阱703和ND区702的收缩部形成器件的漂移区，这里漂移长度LD1从N+漏极接触708E的边缘至P体706B的边缘被界定。从栅极多晶硅705的边缘延伸至N阱703的边缘的ND区702的收缩部具有长度LJ。延长这些漂移长度LJ和LD1的任一或两者可以增加LTDMOS的BV，但是也增加其导通电阻。减小LD1和/或LJ可以引起N阱703与沟道区干扰。
器件的衬底接触注入和接触环和外部端区未被示出，但是可以通过使用相似于在图16A和图16B中示出的LTDMOS 580的设计延伸漂移区702至外部体区之外而实现。
图17F示出了具有被漂移区722所围绕的N+漏极接触728E，漂移区722包括未被P体726B收缩的部722A，和被P型体726B收缩的部722B。器件还包括P+体接触727B和727C，链注入P型体区726A、726B、726C和726D、沟槽栅极多晶硅725和栅极氧化物724、N+源极区728A、728B、728C和728D、ILD 731、阻挡金属729、和互连金属730。与在图17E中示出的LTDMOS 700不同，LTDMOS 720不包括N阱深漏极。整个器件形成于P型衬底721内，无需外延。如所示，N+漏极接触728E的中心是对称器件的中心线。
在电方面，器件的漂移区包括具有从N+728E的边缘至P体726B的边缘界定的长度LD1的第一部分，和从栅极边缘至P体726B的边缘界定的第二部分LJ。延长这些漂移长度LJ和LD1的任一或两者可以增加LTDMOS的BV，但是也将增加其导通电阻。器件的衬底接触注入和接触环和外部端区未被示出但是可以通过使用相似于图16的器件的设计延伸ND区722至外部体区之外而实现。
图18A-18C示出了LTDMOS 760的结构，LTDMOS 760包括与场氧化物层771共形形成的ND区762，它优选通过LOCOS工艺形成。如所示，在图18A的截面图中，LTDMOS 760具有栅极中心设计，其包括沟槽栅极多晶硅765、栅极氧化物764、N+源极768B、P+体接触767A、链注入P型体766、可选的N阱深漏极区763、N+漏极接触768A、衬底接触767B、ILD772、阻挡金属769、和互连金属770。
除了沟槽栅极的底部之外，整个栅极和漏极结构被注入区垂直包含在并且横向包围在ND区762内，ND区762包括不被P体766收缩的部762A、762C和762D，和被P型体766收缩的部762B。从栅极边缘延伸至P型体766的边缘的收缩部具有长度LJ(指示JFET类区)，而P体766的边缘至N+漏极768A或可选的深N阱漏极763的边缘被界定为漂移长度LD1。ND区762共形于场氧化物层771，因而在场氧化物层711下面的区762C中以较浅的深度和较低的电荷形成，并且在漏极区762A和体和栅极区762B中以较深的深度形成。延长LJ和LD1增加LTDMOS 760的BV但是也增加其导通电阻。
漏极和P衬底761之间的外部端区包括长度LD2的漂移区762D的延伸和被P+衬底接触767B所约束的长度LD3的衬底区。外部端区长度和掺杂影响LTDMOS 760的BV，但是不影响其导电特性。整个器件形成于衬底761中，无需外延。
图18B示出了LTDMOS 780的俯视图，LTDMOS 780包括以包围ND区762的环的形式的P+衬底接触767B、N阱区763、N+漏极接触768A、P体区766，N+源极区768B邻接P+体接触767A，沟槽791和沟槽多晶硅765通过接触窗口789接触，这里多晶硅位于沟槽791外侧的硅表面的顶上。源极接触787被示出接触N+源极区768B，因为P+体接触767A沿被接触的侧过窄。该设计减小了P体区766的宽度和对应的漂移区的收缩部762B的长度LJ。P+体接触767A在各手指(finger)的端部被分离的接触788接触。作为替代，源极可以沿栅极手指被周期性地中断，以便促进附加的P+接触区。
对于界定掺杂区，漂移长度LD1、LD2和LD3是相同的。界定为“单位单元”的部分描述可以被重复以便形成较大的器件的部分，只要ND区762和P+衬底接触767B也被扩展，以便容纳较大的器件。ND区762也可以完全包围体766。
在替代实施例中，P+和N+区沿栅极的宽度可以被改变，以支持替代的接触。该方案在图18C中被示出，这里以交替周期，源极接触808接触N+源极区768B的较宽的部分，并且体接触807接触P+体接触767A的较宽的部分。整个结构被包含在P体766的横向足印内。该设计减小了P体766的宽度和漂移区的收缩部的对应的长度LJ。
该替代实施例的剩余包括P+衬底接触767B，再次以包围ND区762的环的形式，N阱763、N+漏极接触768A、由接触窗口809接触的沟槽811和沟槽多晶硅765，这里多晶硅位于沟槽811之外的硅表面的顶上。
隔离的横向DMOS
隔离没有外延的N沟道横向DMOS要求使用高能注入深N型(DN)层。DN层可以被认为是对于传统外延掩埋层的替代，它通常跨过外延层和下面的衬底之间的界面，尽管DN层具有将其与其高温先驱者区分开的独特的特性，尤其其形成不要求高温工艺。
图19A至19C示出了在隔离的横向DMOS 840的制造中使用注入的DN层，以优选使用LOCOS工艺顺序形成注入有轮廓场氧化物层844为开始。DN注入随后用光致抗蚀剂845和其它合适的掩模被选择性地掩模，并且DN隔离层842通过一或更多的N型掺杂剂，优选磷，进入P型衬底841的高能注入而形成，以形成隔离的袋区843。DN层842具有场氧化物层844下面的较浅的结深度，形成从其有源晶体管区下面的全深度至其在LOCOS氧化物下面的深度的渐进的过渡。在优选实施例中，隔离袋区的侧壁在LOCOS鸟喙过渡区下面自形成。
如图19B所示，P型阱847通过穿过光致抗蚀剂掩模846的离子注入被引入被界定的有源区。在最终器件中，该P阱将起横向DMOS的体的作用但是因为其先于栅极形成，所以它不自对准于晶体管的栅极。与接近表面具有其峰值浓度和随着深度增加单调地减小浓度的传统扩散阱不同，P型阱247通过P型掺杂剂的高能离子注入而形成，并且优选通过包括剂量和能量变化的一系列硼掺杂的链注入形成。链注入，虽然其可以包括任何数量的注入，在图中被两个区图示-表面层PW1，和表面下层PW1B，其穿过单掩模的离子注入而形成并且没有使用外延。在优选实施例中较深层的掺杂浓度比表面阱的掺杂浓度高。P阱847可以包括用于集成其它NMOS晶体管的P阱或者它可以包括专用注入。具有与第一P阱不同掺杂的第二P阱，例如PW2和PW2B，的第二P阱，可以替代第一P阱。
在图19C中深N型漂移(ND)区849被光致抗蚀剂848选择性地掩模并且以高能被注入在隔离的袋区843内的所述区。如果通过LOCOS氧化物844注入，则该ND区849共形于场氧化物分布，形成“共形”漂移。作为替代，ND区849可以仅在有源区中形成。在本发明的另外的实施例中，漂移可以包括多晶硅栅极之后形成的浅N注入，如同前面结合非隔离延伸漏极DMOS器件所描述的。栅极氧化物、多晶硅栅极、N+源极、N+漏极、P阱接触P+注入，和互连(未示出)随后被添加以便完成器件制造。添加的N阱也可以被用作深漏极或根据需要完成P型袋区的侧壁隔离。
图20示出了具有可以使用上述工艺流程形成的具有共形深ND区864的隔离的对称横向DMOS 860。如所示出的器件使用N阱878作为深漏极接触并且作为交叠有源区中DN底隔离层862的较深部862B的侧壁隔离，而不在场氧化物层873下面。隔离的DMOS 860的体包括如同上述的链注入P阱865，形成于隔离的P型袋区863中，位于不在场氧化物层873下面的DN底隔离层862的较深部862顶上。共形ND区864交叠DN底隔离层862的较浅部862C，其具有在场氧化物层873下面的部分中较浅的结深度。
图20的DMOS 860还包括栅极氧化物870、多晶硅栅极871、栅极硅化物872、接触P阱的P+区868A和接触衬底的P+区868B、N+源极区867A和867B、N+漏极区867C、和侧壁隔离体氧化物869下面的轻掺杂区866。具有阻挡金属874的金属875通过ILD 879接触器件。
如所示出的器件是对称的，具有在P+区868A的中心的对称线。漂移长度LD1，LOCOS氧化物873的长度，影响隔离的结的击穿，即DMOS漏极对体击穿，并且也影响器件的导通电阻。但是增加漂移长度以增加雪崩击穿被限制为由P阱865和DN层862的部分862A之间的击穿所设置的最大电压。漂移长度LD3，被界定为从N+漏极区867C至P+衬底接触868B的空间，确定隔离的器件对周边衬底861的击穿。
图21示出了在漂移区上方没有场氧化物层的隔离横向DMOS 880。链注入N阱883形成漂移区并且起侧壁隔离的作用，交叠于DN隔离层882之上。因为整个器件在有源区内制造而没有场氧化物的存在，所以如先前的实例中，器件不使用任何共形结。
隔离的DMOS 880的体包括链注入的P阱884，其如上所述形成于隔离P型袋区885中。器件还包括栅极氧化物890、多晶硅栅极891、栅极硅化物892、接触P阱884的P+区888A和接触衬底881的P+区888B、N+源极区887A和887B、N+漏极区887C、和侧壁隔离体氧化物889下面的轻掺杂N区886。具有阻挡金属894的金属895通过ILD 893接触器件。
如所示的DMOS 880是对称的，具有在P+区888A的中心的中心线。漂移长度LD1，既N+漏极区887C和栅极891之间的空间，影响隔离的结的击穿，即DMOS漏极对体击穿，并且也影响器件的导通电阻。但是，增加漂移长度以增加雪崩击穿被限制为由P阱884和DN层882之间的击穿所设置的最大电压。漂移长度LD3，被界定为从N阱883至P+衬底接触888B的空间，确定隔离的器件对周边衬底881的击穿。
图22示出了使用浅N型区909A和909B形成漂移区的隔离横向DMOS900。侧壁隔离使用N阱903A和903B形成，交叠于DN层902之上。因为整个器件在有源区中制造而不存在场氧化物，所以器件不使用通过在半导体表面的不连续的场氧化物层的存在所产生的任何共形结。
隔离的DMOS的体包括链注入的P阱904，其如上所述形成于隔离P型袋区905。器件还包括栅极氧化物911、多晶硅栅极912、栅极硅化物913、接触P阱904的P+区908A、和接触衬底901的P+区908B、N+源极区907A、N+漏极区907C、和侧壁隔离体氧化物910下面的轻掺杂N区906。具有阻挡金属915的金属916通过ILD 914接触器件。
如所示的器件900不是对称的，而是包括长度LD1的栅极对漏极漂移区，和等于LD2和LD4之和的P阱904至N阱903A的空间。漂移长度LD1，既N阱903B和栅极911之间的空间，影响隔离结的击穿，即DMOS漏极对体击穿，并且也影响器件导通电阻。但是，增加漂移长度以增加雪崩击穿被限制为由P阱904和DN层902之间的击穿所设置的最大电压。漂移长度LD2，N漂移区909B的长度，和P阱904和N漂移区909B之间的空间LD4，仅影响击穿但是不影响晶体管导电特性。漂移长度LD3，被界定为N漂移区909C的长度，和LD5，从N漂移区909C至衬底接触908B的空间，确定隔离的器件对周边衬底901的击穿。
JFET和耗尽型MOS器件
可以通过本发明的工艺制造的另一类晶体管是正常导通(normally-on)和耗尽型场效应晶体管。与在其栅极偏置于源极(即当VGS＝0时)的情形不导通的增强型或正常关闭晶体管不同，正常导通晶体管即使对于零栅极驱动也传导显著大于泄漏电流的漏极电流，即IDSS＞0。耗尽型器件在启动电路中或实施稳流源极时是有益的，尤其对于开关供电控制电路的高压输入供电偏置电流。一旦实现启动并且开关整流器自供电，则正常导通晶体管可以被关闭以便节省能量并且改善效率。
在该工艺架构中制造的正常导通晶体管包括N沟道耗尽型MOS场效应晶体管(或MOSFET)和N沟道结场效应晶体管(或JFET)。N沟道正常导通器件展示了负阈值(VTN＜0)并且要求甚至更大的负栅极对源极偏置以截断漏极电流或减小漏极电流的大小。施加正栅极电位可以在限制内增加漏极电流。
耗尽型MOS晶体管的栅极通过耗尽自由载流子的沟道材料而减小沟道电流，使用静电控制以形成耗尽区，因此术语“场效应晶体管”。假定栅极可以完全耗尽沟道区，则器件的沟道电流可以被完全抑制或“夹断”。但是，如果耗尽区不足够深来完全耗尽沟道，器件将总是传导一些电流，这是一种在功率电路应用中通常不希望的特征。在稳态，耗尽区的最大深度被表面反型层的形成所限制。增加栅极偏置至该电压之外不增加耗尽区的深度。
因为MOS晶体管具有绝缘的栅极，所以其栅极可以被偏置以便提高或抑制漏极电流。对于或正或负的栅极偏置，MOS耗尽型晶体管的最大安全栅极电压受限于栅极氧化物破裂电压，为了可靠性目的而降额到约4MV/cm。尽管栅极可以被偏置为任一极性而不传导电流，但是通过偏置栅极而积聚而非耗尽沟道载流子来增强沟道传导展示了在导电性上渐进的改善并且因而有受限的益处。
与耗尽型MOS晶体管相对比，JFET使用了反转偏置的PN结作为栅极以便静电感应耗尽区。与MOS栅极器件类似，反转偏置的栅极对体(沟道)耗尽了沟道的载流子从而抑制漏流。假定耗尽区可以完全耗尽沟道区，则器件的沟道电流可以被完全抑制或“夹断”。但是，如果耗尽区不足够深来完全耗尽沟道，器件将总是传导一些电流，这是一种在功率电路应用中通常不希望的特征。
抑制漏极电流或关闭JFET的最大栅极电压被其漏极对栅极结击穿BVDG或栅极对源极结击穿电压BVGS所限制。相反，增强传导的最大电压受到JFET栅极的前向偏置的限制，即对于硅PN结栅极是0.6V。通过偏置栅极从而积聚而非耗尽沟道载流子的增强传导是渐进的，并且有受限的益处，尤其考虑在增强栅极中可能的受到限制的范围。
在传统集成电路工艺中耗尽型或JFET器件的集成通常不可能，尤其对于在高压下工作。其制造通常涉及高温工艺和扩散，提供MOS阈值或JFET夹断电压的不良控制。但是，本发明的器件不依赖于高温工艺并且因而提供了杰出的夹断控制和关闭状态泄漏能力。
图23示出了具有ND区922的高压JFET 920，其使用本公开的低温工艺制造并且优选使用一或更多高能注入形成。在该器件中，N+区924A形成JFET源极，N+区924B和可选的N阱923形成JFET漏极，并且P+区925B经由用ND区922形成的PN结而形成JFET栅极。在P+区92B下面收缩的ND区922的部分起JFET沟道的作用，并且从P+区925B延伸至N+区924B或可选的N阱923的ND区922的部分形成长度LD1的高压漂移区。一些沟槽收缩从ID区922和P型衬底921之间形成的PN结出现，但是该背栅极效应显著地小于P+栅极区925B上偏置的影响。通过包括可选的P体或P基层926作为部分JFET栅极，夹断可以被进一步调整。栅极、源极、和漏极延伸穿过ILD 929与互连金属928和阻挡金属927接触。
JFET 920的源极电压可以被浮置为衬底之上的电位，例如作为高压侧器件，通过合适地隔开P+衬底接触区925A与N+源极区924A。该距离包括ND区922的一部分的长度LD2和从ND区922至P+衬底接触区925A的距离LD3。如所示，器件对于中心在漏极N+924B的对称线是对称的。
图24示出了具有轻掺杂漏极(LDD)漂移区942A的耗尽型NMOS 940。与传统增强型NMOS或横向DMOS不同，NMOS 940不具有围绕源极或否则包围器件的P阱。低阈值通过掺杂轻掺杂的衬底941、栅极氧化物947的厚度、和栅极材料948而被设置。采用这些参数的恰当的调整，0V至-1V的器件阈值电压是可能的。
耗尽型NMOS 940还包括N+源极944A、N+漏极944B、可选的N阱深漏极943、可以包括第一或第二栅极氧化物的栅极氧化物947、具有可选的硅化物949的栅极948、侧壁隔离体946、源极延伸954、P+衬底接触区945、场氧化物层955、ILD 952、金属互连951、和阻挡金属950。
漂移区942，随后被引入，且自对准于栅极948并且场氧化物层955围绕和包围漏极944B，横向延伸至栅极948，作为具有长度LD1的N漂移区942A，并且横向延伸至场氧化物层955，作为长度LD2的N漂移区942B。为了减小在邻接栅极948的漂移区942A的边缘的电场，金属场板953可以可选地在栅极948上方延伸并且延伸至栅极948之外并且进入漂移区942A上方的区。
采用低浓度P型衬底941，避免漂移漏极942A和N+源极944A之间的穿通击穿要求多晶硅栅极948的栅极长度超过最小尺寸。可选的高能注入深P型(DP)层956也可以被用于避免穿通。该层可以交叠部分栅极948，如所示，或者可以延伸更多(交叠部分942A)或者更少(不延伸至954之外)，取决于掺杂水平和器件构造。根据注入条件，DP掺杂的轨迹可以延伸上至栅极948下面的沟道区并且影响耗尽型器件的VT。
图25示出了具有在栅极形成之前注入的ND区962的耗尽型NMOS960。与传统增强型NMOS或横向DMOS不同，NMOS 960不具有围绕源极或者否则包围器件的P阱。低阈值通过掺杂轻掺杂衬底961、栅极氧化物968的厚度、和栅极材料969而被设置。采用对于这些参数的恰当的调整，0V至-1V的器件阈值电压是可能的。
耗尽型NMOS 960还包括N+源极964A、N+漏极区964B、可选的深漏极N阱963、可以包括第一或第二栅极氧化物的栅极氧化物968、栅极969、可选的栅极硅化物970、侧壁隔离体967、N源极延伸966、P+衬底接触965、场氧化物层970、ILD 971、金属互连973、和阻挡金属972。
深注入ND区962在先前被引入，并且因而不自对准于栅极969。场氧化物层970围绕并且包围漏极964B。ND区962以LD1的长度横向延伸至栅极969，并且以长度LD2横向延伸至场氧化物层970。为了减小在邻接栅极969的漂移区962的边缘的电场，金属场板974可以在栅极964上方延伸并且延伸至栅极964之外并且进入ND区962上方的区。采用低浓度P型衬底961，避免ND区962和N+源极区964A之间的穿通击穿要求多晶硅栅极969的长度等于或者超过最小尺寸。相似于上述DP层956的深P层也可以被包括在NMOS 960中。
图26示出了具有在栅极形成之前注入的深共形N型漂移区982的耗尽型NMOS 960。低阈值被轻掺杂衬底981和薄栅极989所设置。如上所述，DMOS 980不具有围绕源极或者否则包围器件的P阱，所以0V至-1V的器件阈值是可能的。
DMOS 980还包括N+源极区984A、N+漏极区984B、可选的深漏极N阱983、可以包括第一或第二栅极氧化物的栅极氧化物988、栅极989、可选的栅极硅化物990、侧壁隔离体987、N源极延伸986、P+衬底接触985、场氧化物层991、ILD 994、金属互连993、和阻挡金属992。
深注入共形ND区982在先前被引入，并且因而不自对准于栅极969，围绕并且包围漏极984B，以横向延伸至有效栅极989，作为具有长度LD1的漂移区982A，长度LD1对应于场氧化物层991的长度。ND区982的部分982D在不面对栅极的侧上在场氧化物下面横向延伸长度LD2。在场氧化物层991下面的共形ND区982的深度，如由ND区982的部982A和982D所示出的，比位于漏极984B和栅极989下面的ND区982的982B部和982C部浅。采用低浓度P型衬底981，避免ND区982的深部982C和N+源极区984A之间的穿通击穿要求多晶硅栅极989的栅极长度等于或者超过最小尺寸。相似于上述DP层956的DP层也可以被包括在NMOS 980中。
图27A-27C示出了在图24至26至所示出的三个耗尽型NMOS器件，其被更改以包括P型表面下屏蔽。该屏蔽被包括以减小NPN寄生双极传导的发作并且抑制快反向效应。
作为相似于图24的NMOS 940的实例，图27A示出了具有浅N轻掺杂漏极(LDD)和表面下屏蔽1002的耗尽型NMOS 1000。低阈值通过轻掺杂衬底1001和薄栅极氧化物1007设置。与传统增强型NMOS或横向DMOS不同，NMOS 940不具有延伸至源极之外或者进入栅极下面的沟道的P阱，但是它确实包括从LOCOS场氧化物层1010下面延伸至N+源极区1015A下面的链注入P阱1002A和1002B。根据P衬底1001的掺杂浓度和栅极氧化物1007的厚度，将导致0V至-1V的器件阈值。
NMOS 940还可以包括N+漏极1015B、可选的N阱深漏极1003、可以包括第一或第二栅极氧化物的栅极氧化物1007、栅极多晶硅1008、栅极硅化物1009、侧壁氧化物1006、短轻掺杂N源极延伸1004(侧壁隔离体制造工艺的人工产物)，浅LDD漂移区1005、ILD 1011、金属互连1014、和阻挡金属1013。
图27B示出了与在图25中所示出的NMOS相似的耗尽型NMOS 1020，具有先于栅极形成注入的深N型漂移1025。低阈值由轻掺杂衬底1021和薄栅极氧化物1028设置但是具有附加的表面下屏蔽1022。与传统增强型NMOS或横向DMOS不同，耗尽型NMOS 1020不具有延伸至源极之外或者进入栅极下面的P阱，但是它确实包括从场氧化物层1034下面延伸至N+源极区1023A下面的链注入P阱1022A和1022B。根据P衬底1021的掺杂浓度和栅极氧化物1028的厚度，将导致0V至-1V的器件阈值。
NMOS 1020也包括N+漏极1023B、链注入深漏极N阱1024、栅极氧化物层1028、栅极1029、栅极硅化物1030、侧壁隔离体1027、N源极延伸1026(侧壁隔离体制造工艺的人工产物)、深注入均匀ND区1025、场氧化物层1034、ILD 1033、金属互连1032、和阻挡金属1031。
在相似于图26的NMOS 980的另一变体中，图27C的NMOS 1040示出了具有在栅极形成之前被注入的深共形ND区1044A至1044C的耗尽型NMOS 1040。表面下屏蔽1042包括LOCOS场氧化物层1049下面的P阱1042A，和在N+源极区1045A下面横向延伸的较深部1042B。低阈值由轻掺杂P衬底1041和薄栅极氧化物1046设置。根据P衬底1041的掺杂浓度和栅极氧化物1046的厚度，将导致0V至-1V的器件阈值。
NMOS 1040还包括N+漏极区1045B、链注入深漏极N阱1043、栅极1047、可选的栅极硅化物1048、侧壁隔离体1053、N源极延伸1054、深注入的共形ND区1044A至1044C、场氧化物层1044、ILD 1050、金属互连1052、和阻挡金属1051。
作为本发明的另一实施例，图28示出了在无高温工艺或扩散情形下形成的具有浅LDD的完全隔离的耗尽型NMOS 1060。在该器件中，DN底隔离层1062被环形侧壁隔离交叠，并且深漏极包括N阱1063A和1063B，浅ND区1068A自对准于栅极1071并且ND区1068B自对准于LOCOS场氧化物层1076。漏极通过N+区1066B、金属1074、和阻挡金属1073被接触。
N+源极区1066A邻接侧壁隔离体1069，而N源极延伸1067自对准于位于栅极氧化物1070顶上并且被硅化物1072分路的栅极1071。包括链注入P型区的P阱1064在N+源极区1066A下面横向延伸以便抑制NPN寄生传导和快反向，但是横向延伸不足以如在隔离的增强型横向DMOS情形中那样地交叠栅极1071下面。隔离的器件的阈值由隔离的袋区1065的掺杂浓度设置，其优选与P衬底1061的掺杂浓度相同。
P-N二极管和结端区
功率电路中的另一重要功能是在敏感的MOS电路上箝位电压的需要，以避免噪声尖峰和有限持续时间电压瞬态意外地损坏薄栅极氧化物。这可以通过使用二极管而完成，它可以以地为基准或者可以“浮置”在隔离的桶区中，并且具有低于被保护的无论什么电路或元件的击穿电压。这些电压箝位通常被称为齐纳二极管，尽管实际击穿传导机制是雪崩过程，并非量子力学隧道效应。我们这里互换地使用术语齐纳和电压箝位而不考虑结击穿的物理机制。
因为在传统集成电路工艺中可以获得的二极管使用高温扩散形成，所以所得的高表面浓度强迫击穿接近表面，这里雪崩载流子增殖可以损坏敏感的氧化物并且不利地影响器件的可靠性或电压稳定性。相反，本发明的二极管使用采用高能和链注入的注入原样掺杂分布而无需高温扩散，并且展示掩埋在体硅中较小可能损坏的表面下的雪崩击穿。
图29A-29C示出了可以采用根据本发明的工艺制造的各种齐纳二极管。例如，图29A示出了具有接地阳极连接的N+掩埋箝位二极管K1和K2。二极管K1使用P阱作为阳极；二极管K2使用P基或P体区作为阳极。二极管K1的阴极包括自对准与LOCOS场氧化物层1087的N+区1083。K1的阳极包括P阱1084，它具有比N+阴极1083小的横向尺寸并且被横向包围在N+阴极1083中。P阱1084被通过在ILD 1088中的开口的P+接触1082连接至由金属互连1090和阻挡金属1089形成的电极“A”。
与具有其峰值浓度接近表面并且随着深度的增加单调减小浓度的传统扩散阱不同，P阱1084通过硼的高能离子注入而形成，并且优选通过包括剂量和能量变化的一系列硼注入的硼链注入而形成。链注入，虽然它可以包括任何数量的注入，但是在图中被两个区所图示-表面层PW1，和表面下层PW1B，通过穿过单掩模的离子注入形成并且没有使用外延。例如，P阱1084可以包括在表1中所描述的第一或第二P阱的任一。
在二极管K2中，注入的P型阳极1087形成于N+阴极1087下面并且被横向包含在N+阴极1087内，具有阴极连接1090和阳极连接A。P体型注入可以包括单个高能硼注入或链注入。例如，P阱1087可以包括在表1中所描述的任一P体或P基区。典型地，P体或P基区和P阱区之间的主要区别是具体的掺杂分布，后者具有比前者更重掺杂的表面下层。
在图29B中示出了使用P基或P体区作为阳极的掩埋齐纳二极管的隔离版。二极管1100包括包含并且隔离二极管1100与P衬底1101的隔离的P型区1103。浮置P型区1103被高能注入DN底隔离层1102和具有环形并且垂直地交叠于DN层1102上的侧壁隔离N阱1105A和1105B所隔离。N+阴极1106延伸跨过LOCOS场氧化物区1108之间的表面并且形成与DN层1102的隔离结构和N阱1105A和1105B的电接触，通过其与N阱1105A和1105B的接触。N+阴极区1106通过ILD 1109被接触并且通过标识为K的金属1111和阻挡金属1110电连接。P体或P基阳极1104被包含在隔离的P型区1103内并且被隔离的P型区1103内的P+区接触。该P+接触区典型地位于延伸进入页面的第三维，所以它未被示出。对于非隔离的P型衬底1101的接触被P+区1107A和1107B所促进，它在优选实施例中形成环限定二极管1100。
在图29C中示出了使用P阱区作为阳极的掩埋齐纳二极管的隔离版。齐纳二极管1120形成于隔离的P型区1131中，它包含并且隔离齐纳二极管1120与P型衬底1121。浮置P型区1131被高能注入DN底隔离层1122和具有环形并且垂直地交叠于DN层1122上的侧壁隔离N阱1123A和1124B所隔离。N+阴极区1125延伸跨过LOCOS场氧化物区1129之间的表面并且形成与DN层1122的隔离结构和N阱1123A和1123B的电接触，通过其与N阱1123A和1123B的接触。N+阴极区通过ILD 1130被接触并且通过金属1128和阻挡金属1127被电连接。P阱阳极1124被包含在隔离的P型区1131内并且被隔离的P型区1131内的P+区接触，典型地在第三维中(未示出)。对于非隔离的P衬底1121的部分的接触被P+区1126A和1126B所促进，它在优选实施例中形成环限定二极管1120。
与具有其峰值浓度接近表面并且随着深度的增加单调减小浓度的传统扩散阱不同，P阱1124通过硼的高能离子注入而形成，并且优选通过包括剂量和能量变化的一系列硼注入的硼链注入而形成。链注入，虽然它可以包括任何数量的注入，但是在图中被两个区所图示-表面层PW1，和表面下层PW1B，通过穿过单掩模的离子注入形成并且没有使用外延。在优选实施例中较深的层比表面阱更重地掺杂。作为替代，P阱1124可以具有不同的掺杂分布以便实现不同的击穿电压。
如图29D的截面图1140中示出的在本公开的工艺中可获得的另一隔离的掩埋齐纳二极管包括全部包含在与衬底隔离的浮置岛中的N阱对P阱结的条的平行组合。二极管包括被P+区1146D和1146C所接触的多个隔离的P阱1144A和1144B和被N+区1145A、1145B和1145C所接触的多个N阱1143A、1143B和1143C，所有都位于高能注入DN底隔离层1142顶上。N阱1143A和1143C形成隔离整个齐纳与衬底1141的环形结构。器件被LOCOS 1149和P+衬底环1146A和1146B限定。各个齐纳二极管的条的互连通过金属1148和阻挡金属1147被促进。
与具有其峰值浓度接近表面并且随着深度的增加单调减小浓度的传统扩散阱不同，第一P型阱1144A和1144B，和第一N阱1143A、1143B和1143B通过高能离子注入而形成，并且优选通过包括剂量和能量变化的一系列注入的链注入而形成。链注入，虽然它可以包括任何数量的注入，但是在图中被两个区所图示-表面层PW1和NW1，和表面下层PW1B和NW1B。在优选实施例中，较深的层NW1B和PW1B比表面阱浓度更高，引起齐纳的击穿出现在远低于表面的位置。作为替代，具有不同掺杂分布的第二P阱和第二N阱可以替代或者第一P阱或者第一N阱或者两者，以便实现不同的击穿电压。
图29的截面图1160示出了隔离P+对N基掩埋齐纳二极管，其包括包含和隔离所述P+至N基掩埋齐纳二极管与所述P型衬底1161的P型区1163。浮置P型区1163被高能注入DN底隔离层1162和具有环形并且垂直地交叠于DN层1162上并且被N+区1168A和1168B所接触的侧壁隔离N阱1165A和1165B所隔离。P+阳极1167A延伸跨过表面并且形成与隔离的P型区1163的电接触和与包含N基1166的链注入P阱1164的电接触。击穿被P+1167A和N基1166之间的掩埋界面的浓度所确定。P+阳极，标记为A，通过ILD 1172接触并且通过金属1170和阻挡金属1169电连接。N基阴极1166被第三维(未示出)中的N+所接触。对于非隔离的P型衬底1161的接触被P+区1167C和1167B所促进，它在优选实施例中形成环限定所述二极管。
与具有其峰值浓度接近表面并且随着深度的增加单调减小浓度的传统扩散阱不同，第一P型阱1164通过硼的高能离子注入而形成，并且优选通过包括剂量和能量变化的一系列硼注入的硼链注入而形成。链注入，虽然它可以包括任何数量的注入，但是在图中被两个区所图示-表面层PW1，和表面下层PW1B，通过穿过单掩模的离子注入形成并且没有使用外延。在优选实施例中较深的层比表面阱浓度更高，引起齐纳二极管的击穿出现在远低于表面的位置。作为替代，具有不同掺杂分布的第二P阱可以替代第一P阱从而实现不同的击穿。
在工艺中另一本发明的P-N二极管是用于浮置隔离的P型袋区至衬底之上的高压的端区。端区的边缘的用途是成形N型侧壁隔离的边缘的电场，这里典型地侧壁包括交叠于高能注入的DN底隔离层的N阱。
在图30A中示出的实施例中，被隔离的P型袋区1204被DN底隔离层1202和N阱1203隔离并且被P型衬底1201和P+衬底环1205A所围绕。在该实例中，端区包括在ILD 1210上方横向延伸的金属场板1211和1212。端区具有界定为从P+衬底环1205A至N阱1203的距离的长度LD3。
在图30B中示出的实施例中，隔离的P型袋区1224被DN底隔离层1222和N阱1223隔离并且被P型衬底1221和P+衬底环1225A围绕。在该实例中，端区包括在LOCOS场氧化物层1230顶上的多晶硅场板1231和1232，并且金属场板1234和1235在ILD 1233上方横向延伸。在其它实施例中，仅多晶硅或金属场板可以被用于端区的或者P+或者N阱侧。场板的长度和其间距被优选地调整以便增加端区的BV。端区具有界定为从P+衬底环1225A至N阱1223的距离的长度LD3。在该实施例中，N阱1223在LOCOS场氧化物层1230下横向延伸，引起NW1B的底部接近表面并且形成比结合的NW1和NW1B更浅并且更轻掺杂的结延伸区，其可以起减小接近DN层1222的边缘的电场拥挤的作用并且因而改善该端区的BV。
在图30C中所示出的实施例中，隔离的P型袋区1244被DN底隔离层1242和N阱1243隔离并且被P型衬底1241和P+衬底环1245A围绕。在该实施例中，端区包括在ILD 1253和LOCOS场氧化物层1250上方横向延伸的金属场板1251和1252。端区具有界定为从P+衬底环1245A至N阱1243的距离的长度LD3。在该实施例中，N阱1243不在LOCOS场氧化物层1250下面延伸。还被示出的是可选的多晶硅场板1254，其交叠N阱1243的边缘并且具有位于薄氧化物1255上方的部分和在LOCOS场氧化物层1250上方延伸的部分。与金属场板1152结合，多晶硅场板1254允许在场板和下面的硅之间多至3个不同厚度的电介质的场板的形成。
在图30D中所示出的实施例中，隔离的P型袋区1264被DN底隔离层1262和N阱1263隔离并且被P型衬底1261和P+衬底环1265围绕。在该实施例中，端区包括连接至N阱1263并且在场氧化物层1270下面延伸长度LD3并且与P+衬底环1265A间隔开距离LD4的深ND区1266。端区还可以包括在ILD 1270上方延伸的金属场板1271和1272。
在图30E中所示出的实施例中，隔离的P型袋区1284被DN底隔离层1282和N阱1283隔离并且被P型衬底1281和P+衬底环1285A围绕。N阱1283可以在LOCOS场氧化物层1290下面延伸，如所示，以提供由NW1B形成的第一结延伸区。在替代实施例中，N阱1283可以围绕N+区1287，如所示，但是不在LOCOS场氧化物层1290下面横向延伸。在该实施例中，端区还包括连接至N阱1283并且在LOCOS场氧化物层1290下面延伸距离LD3并且与P+衬底环1285A间隔开距离LD4的共形深ND区1286。端区还可以包括交叠于ILD 1293上的金属场板1291和1292。
在图30F的实施例中，隔离的P型袋区1304被DN底隔离层1302和N阱1303隔离并且被P型衬底1301和P+衬底环1305A围绕。在该实施例中，端区包括共形深ND区1396，其包括在有源区中具有长度LD3A的部1306A和在LOCOS场氧化物层1310下面具有长度LD3B的部1306B，并且与P+衬底环1305A被间隔开距离LD4。
在图30G的实施例中，隔离的P型袋区1324被DN底隔离层1322和N阱1323隔离并且被P型衬底1321和P+衬底环1325围绕。在该实施例中，端区包括连接至N阱1323并且在场ILD 1330下面延伸长度LD3的浅N-漂移区1326。P+衬底环1325A和N漂移区1326自对准与LOCOS场氧化物层1331并且被间隔开距离LD4。
在图30H的实施例中，隔离的P型袋区1344被DN底隔离层1342和N阱1343隔离并且被P型衬底1341A和P+衬底环1345A所围绕。在该实施例中，衬底1341A包括区1341B，其在LOCOS场氧化物层1350和ILD 1351下面，具有界定为从P+衬底环1345A至N阱1343的距离的长度LD3。部分DN底隔离层1342向P+衬底环1345A延伸到N阱1343之外以帮助减小表面电场。在该实例中N阱1343之外的DN层1342的延伸不在LOCOS下面延伸，所以DN层1342的深度在端区区域中基本一致。
在图30I的实施例中，隔离的袋区1364被DN底隔离层1362和N阱1363隔离并且被P型衬底1361A和P+衬底环1365A围绕。在该实施例中，衬底1361A包括区1361B，其在ILD 1372和LOCOS场氧化物层1370下面，具有界定为从P+衬底环1365A至N阱1363的距离的长度LD3。部分DN层1362向P+衬底环1365A延伸至N阱1363之外以便帮助减小表面电场。在该实例中DN层1362的延伸在部分LOCOS场氧化物层1370下面延伸，所以DN层1362的深度共形于端区区域中LOCOS场氧化物层1370。
在图30J的实施例中，隔离的P型袋区1384被DN底隔离层1382和N阱1383隔离并且被P型衬底1381A和P+衬底环1385A围绕。在该实施例中，衬底1381A包括LOCOS场氧化物层1390和ILD 1391下面的区1381B，具有P+衬底环1385A和N-漂移区1386之间的长度LD4，和LOCOS场氧化物层1390和N阱1383之间的LD3。P+衬底环1385A和ND区1386自对准于LOCOS场氧化物1390。部分DN层1382向P+衬底环1385A延伸至N阱1383之外以帮助减小表面电场。DN层1382可以从LOCOS场氧化物层1390退缩，使得DN层1382的深度基本一致，如所示，或它可以替代地在LOCOS场氧化物层1390下面延伸使得它具有共形于LOCOS场氧化物层1390的深度，如图30I的实施例中。浅ND区1386被包括作为从N阱1383延伸至LOCOS 1390的表面端区。
在图30K的实施例中，隔离的P型袋区1404被DN底隔离层1402和N阱1403隔离并且被P型衬底1401A和P+衬底环1405A围绕。在该实施例中，衬底1401A包括ILD 1411下面的区1401B。部分DN层1402向P+衬底环1405A延伸至N阱1403之外以便帮助减小表面电场。浅P-漂移区1406也被包括作为从P+1405A向N阱1403延伸的表面端区。端区具有P+衬底环1405A和P-漂移区1406的边缘之间的长度LD4，和P-漂移区1406和N阱1403的边缘之间的距离LD3。
在图30A-30K的端区实例中所示出的各种特征是端区的示例，其与本发明的工艺相容并且能够优化被隔离的区的BV。其在本发明的范围内以组合来自不同的图的特征以达到对于给定实施的最佳端区结构。例如，图30B和30C的多层多晶硅和金属场板，图30I的共形DN层、和图30I的N-漂移区可以全部被结合，并且本公开的元件的许多其它结合也是可能的。根据已知工艺技术更改所示出的结构也在本发明的范围内。例如，可以在示出的单金属层上方添加金属互连层，并且使用这些层作为场板的附加层。还可以用例如沉积和/或凹入的场氧化物的替代场电介质方案替代LOCOS场氧化物。
虽然已经描述了本发明的具体实施例，但是应当理解这些实施例仅是示意性的，而非限制性的。根据本发明的广泛原理的许多添加或替代的实施例对于本领域的技术人员是显见的。

Claims (91)

1.一种在半导体衬底中制造横向DMOS晶体管的工艺，所述衬底是第一导电类型的并且不包括外延层，所述工艺包括：
在所述衬底的表面形成场氧化物层；
在所述衬底的表面上形成与所述场氧化物层横向间隔开的第一掩模层；
将第二导电类型的掺杂剂注入所述衬底，从而形成第二导电类型的共形漂移区，所述漂移区具有在接近所述场氧化物层的第一边的区域中的第一较深部、在接近于所述场氧化物层的第二边的区域中的第二较深部、和在所述场氧化物层下面的较浅部；
在所述漂移区的第一和第二较深部和相邻于所述漂移区的第一较深部的衬底的区域上方形成第二掩模层；
注入第一导电类型的掺杂剂，从而形成体区；
在所述漂移区的第一较深部上方并且在所述体区和所述漂移区的第一较深部之间的衬底的区域上方形成栅极电介质层；并且
在所述栅极电介质层上方形成栅极。
2.根据权利要求1的工艺，还包括注入第二导电类型的掺杂剂，从而在所述共形漂移区中形成所述第二的阱。
3.根据权利要求1的工艺，包括在所述栅极电介质层和部分场氧化物层上方形成栅极。
4.一种在第一导电类型的半导体衬底中形成的横向DMOS器件，所述衬底不包括外延层，所述器件包括：
在所述衬底的表面的场氧化物层，所述场氧化物层具有第一和第二边缘；
在所述场氧化物区下面和延伸至所述场氧化物区的边缘以外的第二导电类型的共形漂移区，所述漂移区包括所述场氧化物区下面的浅部、相邻于所述场氧化物区的第一边缘的第一深部和相邻于所述场氧化物区的第二边缘的第二深部，所述深部比所述浅部更深地延伸进入衬底；
位于相邻于所述相邻于所述漂移区的第一深部的衬底的表面的第一导电类型的体区；
相邻于所述体区内的衬底的表面形成的第二导电类型的源极区，所述源极区通过沟道区与所述漂移区的第一深部分离；
覆盖所述沟道区的栅极电介质层和栅极；和
相邻于所述衬底的表面的第二导电类型的漏极区，至少一部分漏极区位于所述漂移区的第二深部中。
5.根据权利要求4的横向DMOS器件，其中所述漂移区包括以不同能量注入的一垂直系列的掺杂区。
6.根据权利要求5的横向DMOS器件，其中所述衬底中较深的掺杂区的掺杂浓度比所述衬底中较浅掺杂区的掺杂浓度高。
7.根据权利要求4的横向DMOS器件，其中所述体区包括以不同能量注入的一垂直系列的掺杂区。
8.根据权利要求7的横向DMOS器件，其中所述衬底中较深的掺杂区的掺杂浓度比所述衬底中较浅掺杂区的掺杂浓度高。
9.根据权利要求4的横向DMOS器件，其中所述漏极区包括以不同能量注入的一垂直系列的掺杂区。
10.根据权利要求9的横向DMOS器件，其中所述衬底中较深的掺杂区的掺杂浓度比所述衬底中较浅掺杂区的掺杂浓度高。
11.根据权利要求4的横向DMOS器件，其中所述漏极区形成于所述场氧化物层的中央开口中并且所述源极和体区横向围绕所述场氧化物层。
12.一种在第一导电类型的半导体衬底中形成的横向DMOS器件，所述衬底不包括外延层，所述器件包括：
第二导电类型的漂移区，所述漂移区包括以不同能量注入的一垂直系列的掺杂区；
位于相邻于所述衬底的表面并且相邻于所述漂移区的第一导电类型的体区；
在所述体区内相邻于所述衬底的表面形成的第二导电类型的源极区，所述源极区被沟道区与所述漂移区分离；
覆盖所述沟道区的栅极电介质层和栅极；和
位于相邻于所述衬底的表面并且被部分所述漂移区与沟道区分离的第二导电类型的漏极区。
13.根据权利要求12的横向DMOS器件，其中所述衬底中较深的掺杂区的掺杂浓度比所述衬底中较浅掺杂区的掺杂浓度高。
14.根据权利要求12的横向DMOS器件，其中所述漂移区的底部结是平坦的。
15.根据权利要求12的横向DMOS器件，其中所述体区包括以不同能量注入的一垂直系列的掺杂区。
16.根据权利要求15的横向DMOS器件，其中所述体区内所述衬底中较深的掺杂区的掺杂浓度比所述衬底中较浅掺杂区的掺杂浓度高。
17.一种在第一导电类型的半导体衬底中形成的横向DMOS器件，所述衬底不包括外延层，所述器件包括：
第二导电类型的漂移区；
位于相邻于所述衬底的表面并且相邻于所述漂移区的第一导电类型的体区；
在所述体区内相邻于所述衬底的表面形成的第二导电类型的源极区，所述源极区被沟道区与所述漂移区分离；
覆盖所述沟道区的栅极电介质层和栅极；
位于相邻于所述漂移区和所述衬底的表面的第二导电类型的漏极区；
位于所述漏极区下面的第一导电类型的深区，所述深区具有比所述衬底的掺杂浓度高的掺杂浓度。
18.根据权利要求17的横向DMOS器件，其中所述第一导电类型的深区包括以不同能量注入的一垂直系列的掺杂区。
19.根据权利要求18的横向DMOS器件，其中在所述深区内所述衬底中较深的掺杂区的掺杂浓度比所述衬底中较浅掺杂区的掺杂浓度高。
20.根据权利要求17的横向DMOS器件，其中所述体区包括以不同能量注入的一垂直系列的掺杂区。
21.根据权利要求20的横向DMOS器件，其中所述体区内所述衬底中较深的掺杂区的掺杂浓度比所述衬底中较浅掺杂区的掺杂浓度高。
22.根据权利要求17的横向DMOS器件，还包括：
在所述衬底表面的场氧化物层，所述场氧化物层具有第一和第二边缘；并且
23.其中所述漂移区是共形的并且在所述场氧化物区下面，所述漂移区延伸至所述场氧化物区的边缘之外，所述漂移区包括所述场氧化物区下面的浅部、相邻于所述场氧化物区的第一边缘的第一深部和相邻于所述场氧化物区的第二边缘的第二深部，所述深部比所述浅部更深地延伸进入所述衬底。根据权利要求22的横向DMOS器件，其中所述漂移区包括以不同能量注入的一垂直系列的掺杂区。
24.根据权利要求23的横向DMOS器件，其中所述衬底中较深的掺杂区的掺杂浓度比所述衬底中较浅掺杂区的掺杂浓度高。
25.一种延伸的漏极MOSFET，包括：
在半导体衬底的表面形成的场氧化物层，在所述场氧化物层中形成的开口，所述开口被场氧化物层的边缘定界；
在所述衬底中形成的第一导电类型的阱，所述阱包括至少两个被注入的掺杂区，至少一所述掺杂区是杯形并且在所述氧化物层的开口下面延伸；
在所述阱中形成下列区：
位于相邻于所述衬底表面的第二导电类型的漏极区；
位于相邻于所述衬底表面和所述漏极区的第二导电类型的漂移区，所述漂移区的掺杂浓度比所述漏极区的掺杂浓度低；
位于相邻于所述衬底表面的第二导电类型的源极区，所述源极区被沟道区与所述漂移区分离。
在所述沟道区上方的栅极电介质层；和
在所述栅极电介质层上方的栅极。
26.根据权利要求25的延伸的漏极MOSFET，其中所述杯形掺杂区具有比位于所述杯形掺杂区上面的至少一掺杂区的掺杂浓度高的掺杂浓度。
27.根据权利要求25的延伸的漏极MOSFET，其中所述漏极区被所述沟道区横向围绕。
28.根据权利要求25的延伸的漏极MOSFET，还包括位于所述漏极区下面的第二导电类型的区，所述第二导电类型的区比所述漂移区更深地延伸进入所述衬底。
29.根据权利要求25的延伸的漏极MOSFET，其中所述衬底是第二导电类型。
30.根据权利要求25的延伸的漏极MOSFET，其中所述衬底是第一导电类型。
31.一种在半导体衬底中形成延伸的漏极MOSFET，所述衬底不包括外延层，所述MOSFET包括：
在所述衬底的表面形成的场氧化物层，开口形成于所述场氧化物层中；
在所述衬底中形成的共形阱，所述阱包括所述场氧化物区下面的浅部和在所述场氧化物层中开口下面的深部，所述深部比所述浅部更深地延伸进入所述衬底；
相邻于所述阱中所述衬底的表面的第一导电类型的体区；
所述体区内相邻于所述衬底的表面的第二导电类型的源极区；
所述阱中相邻于所述衬底表面的第二导电类型的漏极区；
所述阱中覆盖所述衬底的表面的栅极和栅极电介质层，所述栅极覆盖沟道区；
横向从所述漏极延伸至所述沟道区的第二导电类型的第一漏极延伸；和
横向从所述漏极延伸至所述场氧化物的开口中的边缘的第二导电类型的第二漏极延伸；
其中所述第一漏极延伸的长度与所述第二漏极延伸的长度不同。
32.根据权利要求31的延伸的漏极MOSFET，还包括横向从所述源极区延伸至所述沟道区的第二导电类型的源极延伸。
33.根据权利要求31的延伸的漏极MOSFET，其中所述衬底是第二导电类型的并且所述阱是第一导电类型的。
34.根据权利要求33的延伸的漏极MOSFET，其中所述阱包括以不同能量注入的一垂直系列的掺杂区。
35.根据权利要求34的延伸的漏极MOSFET，还包括所述漏极区下面所述阱内第一导电类型的重掺杂区，所述重掺杂区具有比围绕所述重掺杂区的阱的部分的掺杂浓度高的掺杂浓度。
36.根据权利要求31的延伸的漏极MOSFET，其所述衬底和所述阱是第一导电类型的。
37.根据权利要求36的延伸的漏极MOSFET，其中所述阱包括以不同的能量注入的一垂直系列的掺杂区。
38.根据权利要求37的延伸的漏极MOSFET，还包括所述漏极区下面所述阱内的第二导电类型的重掺杂区，所述重掺杂区具有比围绕所述重掺杂区的阱的部分的掺杂浓度高的掺杂浓度。
39.一种在第一导电性类型的半导体衬底中形成的横向沟槽DMOS器件，所述衬底部不包括外延层，所述器件包括：
在所述衬底的表面形成的场氧化物层，所述场氧化物层具有第一和第二开口；
形成于所述衬底中的沟槽，所述沟槽在所述场氧化物层中的第一开口中从所述衬底的表面向下延伸，所述沟槽包含栅极和栅极电介质层；
相邻于所述场氧化物层中的第一开口中的沟槽形成的第一导电类型的体区；
在所述体区内相邻于所述衬底的表面和在所述场氧化物层中的所述第一开口中的沟槽形成的第二导电类型的源极区；
在所述场氧化物层中的所述第二开口中相邻于衬底的表面形成第二导电类型的漏极区；和
邻接所述沟槽、所述体区和所述漏极区的第二导电类型的共形漂移区，所述漂移区包括分别在所述场氧化物层中所述第一和第二开口下面的第一和第二深部，和所述场氧化物层下面的浅部，所述深部比所述浅部更深地延伸进入所述衬底。
40.根据权利要求39的横向沟槽DMOS器件，其中所述漏极区包括以不同能量注入的一垂直系列的掺杂区。
41.根据权利要求40的横向沟槽DMOS器件，其中所述漏极区是共形的并且在所述场氧化物层中相邻于所述第二开口的场氧化物的部分下面横向延伸，所述漏极区包括所述场氧化物层中的第二开口下面的深部和所述场氧化物层的部分下面的浅部，所述深部比所述浅部更深地延伸进入所述衬底。
42.根据权利要求39的横向沟槽DMOS器件，其中所述体区包括以不同能量注入的一垂直系列的掺杂区。
43.根据权利要求39的横向沟槽DMOS器件，其中所述漂移区包括所述漏极区的与所述体区相对侧上的端区部。
44.根据权利要求39的横向沟槽DMOS器件，其中各所述源极区和体区包括多个沿所述沟槽的较宽部，所述源极区的较宽部与所述体区的较宽部交替。
45.一种在第一导电类型的半导体衬底中形成的横向DMOS器件，所述衬底不包括外延层，所述器件包括：
相邻于所述衬底的表面形成的所述第一导电类型的体区；
在体区内相邻于所述衬底的表面形成的第二导电类型的源极区；
覆盖所述衬底的沟道的栅极和栅极电介质层；
相邻于所述衬底的表面形成并且横向与所述体区分离的第二导电类型的漏极区，所述沟道区位于所述漏极区和所述源极区之间；和
在所述体区、所述沟道区和所述漏极区下面横向延伸的第二导电类型的隔离层，所述隔离层具有所述衬底的表面下面的上边界；
其中所述体区包括以不同能量注入的一垂直系列的掺杂区。
46.根据权利要求45的横向DMOS器件，其中所述漏极区包括以不同能量注入的一垂直系列的掺杂区。
47.根据权利要求45的横向DMOS器件，还包括在所述漏极区和体区之间的区域中的衬底表面的场氧化物层。
48.根据权利要求47的横向DMOS器件，其中所述漏极区是共形的并且在所述场氧化物层的部分下面横向延伸，所述漏极区包括所述场氧化物层的部分下面的浅部和不在所述氧化物层下面的深部，所述深部比所述浅部更深地延伸进入所述衬底。
49.根据权利要求47的横向DMOS器件，还包括位于所述漏极区和所述沟道区之间的第二导电类型的共形漂移区，所述漂移区包括所述场氧化物层的部分下面的浅部和不在所述场氧化物层下面的深部，所述深部比所述浅部更深地延伸进入所述衬底。
50.根据权利要求47的横向DMOS器件，其中所述隔离层是共形的，所述隔离层包括所述漏极区下面的第一深部，所述体区下面的第二深部，和所述场氧化物层下面的浅部，所述第一和第二深部比所述浅部更深地延伸进入所述衬底。
51.根据权利要求50的横向DMOS器件，其中所述栅极在所述场氧化物层的边缘上方提高。
52.一种在第一导电类型的半导体衬底中形成的横向DMOS器件，所述衬底部包括外延层，所述器件包括：
相邻于所述衬底的表面形成的第一导电类型的体区，所述体区包括以不同能量掺杂的一垂直系列的掺杂区；
所述体区内相邻于所述衬底的表面的第二导电类型的源极区；
相邻于所述衬底的表面的第二导电类型的漏极区；
所述衬底表面上方的栅极和栅极电介质层，所述栅极覆盖所述衬底的沟道区，所述沟道区位于所述漏极区和源极区之间；
在朝向所述沟道区的方向从所述漏极区延伸的第一漂移区；
在离开所述沟道区的方向从所述漏极区延伸的第二漂移区；和
在所述体和漏极区下面埋设在所述衬底中的第二导电类型的注入的隔离区。
53.根据权利要求52的横向DMOS器件，其中所述漏极区包括以不同能量注入的一垂直系列的掺杂区。
54.一种在第一导电类型的半导体衬底中形成的JFET器件，所述衬底不包括外延层，所述器件包括：
第二导电类型的阱；
所述阱中相邻于所述衬底的表面的所述第二导电类型的漏极区；
所述阱中相邻于所述衬底的表面的所述第二导电类型的源极区，所述源极区与所述漏极区被横向间隔开；
所述阱中相邻于所述衬底的表面的所述第一导电类型的栅极区，所述栅极区位于所述源极区和漏极区之间；和
位于所述栅极区的底部和所述阱的底部之间的沟道区；
其中所述阱包括以不同能量注入的一垂直系列的掺杂区。
55.根据权利要求54的JFET器件，其中所述漏极区包括以不同能量注入的一垂直系列的掺杂区。
56.根据权利要求54的JFET器件，其中所述栅极区包括以不同能量注入的一垂直系列的掺杂区。
57.一种在具有背景掺杂浓度的第一导电类型的半导体衬底中形成的耗尽型MOSFET，所述衬底不包括外延层，所述MOSFET包括：
相邻于所述衬底的表面的第二导电类型的源极区；
相邻于所述衬底的表面并且横向与所述源极区间隔开的第二导电类型的漏极区；和
覆盖所述衬底的沟道区的栅极和栅极电介质层，所述沟道区位于所述源极和漏极区之间；
其中所述沟道区的掺杂浓度是背景掺杂浓度。
58.根据权利要求57的耗尽型MOSFET，还包括所述第二导电类型的漂移区，所述漂移区横向延伸以便连接所述漏极区和所述沟道区。
59.根据权利要求58的耗尽型MOSFET，还包括在所述衬底表面的场氧化物层，所述漂移区与所述场氧化物层共形，使得所述场氧化物层下面的第一部比不在所述场氧化物层下面的所述漂移区的第二部浅。
60.根据权利要求59的耗尽型MOSFET，其中所述漂移区的第二部邻接所述沟道区。
61.根据权利要求60的耗尽型MOSFET，其中所述场氧化物层邻接所述漏极区。
62.根据权利要求61的耗尽型MOSFET，其中所述漏极区包括以不同能量注入的一垂直系列的掺杂区。
63.根据权利要求57的耗尽型MOSFET，还包括第一导电类型的注入穿通避免区，所述穿通避免区具有比所述背景掺杂浓度高的掺杂浓度并且被掩埋在所述源极区下面的衬底中。
64.根据权利要求63的耗尽型MOSFET，其中所述穿通避免区延伸至所述沟道区下面的位置。
65.根据权利要求64的耗尽型MOSFET，其中所述穿通避免区延伸至所述漂移区下面的位置。
66.根据权利要求63的耗尽型MOSFET，其中所述穿通避免区不延伸至所述沟道区下面的位置。
67.根据权利要求57的耗尽型MOSFET，还包括所述第二导电类型的注入的隔离层，所述隔离层被掩埋在所述源极、沟道和漏极区下面的衬底中，所述隔离层具有所述衬底的表面下面的上边界。
68.一种在P型半导体衬底中形成的二极管，所述衬底不包括外延层，所述二极管包括：
相邻于所述衬底的表面的N型阴极层；
所述阴极层下面并且相邻于所述阴极层的P型阳极区，和
所述阳极区下面被掩埋在所述衬底中的N型注入的隔离区。
69.根据权利要求68的二极管，其中所述阳极区包括以不同能量掺杂的一垂直系列的掺杂区，所述阳极区的垂直掺杂分布是倒转的。
70.根据权利要求68的二极管，还包括从所述衬底的表面向下延伸并且与所述隔离区合并的N型侧壁。
71.根据权利要求70的二极管，其中所述N型侧壁包括以不同能量掺杂的一垂直系列的掺杂区。
72.一种第一导电类型的半导体衬底中的边缘端区，所述衬底不包括外延层，所述边缘端区包括：
在所述衬底中掩埋的第二导电类型的注入的隔离层，所述隔离层具有所述衬底的表面下面的上边界；和
从所述衬底的表面向下延伸并且与所述注入的隔离层合并的所述第二导电类型的侧壁阱，所述隔离层和侧壁阱一起形成所述衬底的隔离袋区。
73.根据权利要求72的边缘端区，还包括：
位于所述隔离袋区的外侧并且横向与所述侧壁阱间隔开的相邻于所述衬底的表面的所述第一导电类型的衬底环；
覆盖所述衬底的表面的层间电介质；
通过所述层间电介质中的第一开口与所述侧壁阱电接触的第一金属接触，所述第一金属接触包括在所述层间电介质的表面上向所述衬底环横向延伸的第一场板部；和
与所述衬底环电接触的第二金属接触，所述第二金属接触包括在所述层间电介质的表面上向所述侧壁阱横向延伸的第二场板部。
74.根据权利要求73的端区，还包括相邻于所述衬底的表面和侧壁阱并且在朝向所述衬底环的方向延伸的所述第二导电类型的区。
75.根据权利要求73的端区，还包括在所述层间电介质下面的所述衬底的表面的场氧化物层，所述场氧化物层位于所述侧壁阱和衬底环之间的所述被隔离的袋区外侧。
76.根据权利要求75的端区，其中所述侧壁阱包括以不同能量注入的一垂直系列的掺杂区，N型侧壁的垂直掺杂分布是倒转的。
77.根据权利要求76的端区，其中所述侧壁阱在所述场氧化物层的部分的下面横向延伸。
78.根据权利要求77的端区，还包括所述场氧化物层和所述层间电介质之间的第三导电场板。
79.根据权利要求78的端区，还包括所述场氧化物层和所述层间电介质之间的第四导电场板，所述第三场板在所述第一金属接触的第一场板部下面，所述第四场板在所述第二金属接触的第二场板下面。
80.根据权利要求79的端区，其中各第三和第四场板包括多晶硅。
81.根据权利要求77的端区，还包括相邻于所述衬底的表面和侧壁阱并且在朝向所述衬底环的方向延伸的第二导电类型的区。
82.根据权利要求75的端区，还包括：
所述侧壁阱上方的所述衬底的表面上的第二氧化物层；和
所述第二氧化物层上并且在所述场氧化物层的边缘上方提高的第三导电场板。
83.根据权利要求73的端区，还包括所述层间电介质下面的所述衬底的表面的场氧化物层，所述场氧化物层位于相邻于所述衬底环并且朝向所述侧壁阱延伸所述距离的一部分。
84.根据权利要求83的端区，还包括相邻于所述衬底和侧壁阱的表面并且在朝向所述衬底环的方向延伸的第二导电类型的区，所述区与所述场氧化物层共形并且包括所述场氧化物层下面的浅部和不在所述场氧化物层下面的深部。
85.根据权利要求83的端区，还包括相邻于所述衬底的表面并且从所述场氧化物层延伸到所述侧壁阱的所述第二导电类型的区。
86.根据权利要求73的端区，其中所述隔离层在所述衬底环的方向从所述侧壁阱横向延伸。
87.根据权利要求86的端区，还包括所述层间电介质下面的所述衬底的表面的场氧化物层，所述场氧化物层位于相邻于所述衬底环并且朝向所述侧壁阱延伸所述距离的一部分。
88.根据权利要求87的端区，其中所述隔离层的边缘在所述场氧化物层的边缘下面。
89.根据权利要求87的端区，其中所述隔离层在所述场氧化物层下面延伸并且与所述场氧化物层共形，所述隔离层包括所述场氧化物层下面的浅区和不在所述场氧化物层下面的深区。
90.根据权利要求87的端区，还包括相邻于所述衬底表面并且从所述场氧化物层延伸到所述侧壁阱的所述第二导电类型的区。
91.根据权利要求86的端区，还包括相邻于所述衬底环和所述衬底的表面在所述侧壁阱的方向延伸的所述第一导电类型的漂移区。
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