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DE102010014370B4 - LDMOS-Transistor und LDMOS - Bauteil - Google Patents

LDMOS-Transistor und LDMOS - Bauteil Download PDF

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DE102010014370B4
DE102010014370B4 DE102010014370.7A DE102010014370A DE102010014370B4 DE 102010014370 B4 DE102010014370 B4 DE 102010014370B4 DE 102010014370 A DE102010014370 A DE 102010014370A DE 102010014370 B4 DE102010014370 B4 DE 102010014370B4
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X Fab Semiconductor Foundries GmbH
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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

P-LDMOS-Transistor bestehend aus Source (1), Gate (2), Drain (3), STI-Gebiet und Drain-Driftgebiet (7), wobei sich in einem Drain-Aktiv-Gebiet in der Umgebung des Drains (3) mindestens ein floatendes, hochdotiertes Gebiet (6) mit einer Dotierung entgegengesetzten Leitungstyps zu dem der Source (1) und des Drains (3) befindet;- wobei das wenigstens eine hochdotierte, floatende Gebiet (6) eine dem Drain (3) zugewandte Kante des STI-Gebietes (5) begrenzt;- das Drain-Aktiv-Gebiet an der Oberfläche mit Ausnahme des wenigstens einen hochdotierten, floatenden Gebiets (6) und eines Drain-Kontaktgebietes nicht silizidiert ist.

Description

  • Die Erfindung betrifft in CMOS-Prozessen herstellbare laterale DMOS-Transistoren (LDMOS Transistoren) mit verbesserten Eigenschaften.
  • DMOS-Transistoren ursprünglich: Double Diffused MOS sind in den letzten Jahren zu unverzichtbaren Bauelementen in Halbleiter-Hochvolt HV- und Power-Prozessen geworden. Ihr Wirkprinzip beruht auf verlängerten Drain-Anschlussgebieten, über denen derjenige Teil der zu verarbeitenden hohen Spannung abfällt, der den Gatebereich beschädigen würde und ihn daher nicht erreichen soll. Bei lateralen DMOS-Transistoren LDMOS ist dieses Drain-Extension- oder Drift-Gebiet parallel zur Chipoberfläche angeordnet, was eine einfache Integration in vorhandene CMOS-Prozesse ermöglicht. Oftmals werden in solchen HVCMOS-Prozessen sowohl n- wie p-leitende LDMOS-Transistoren benötigt (n-LDMOS-Transistoren, p-LDMOS-Transistoren). Die aufwandsarme Optimierung beider Leitungstypen zugleich stellt dann eine besondere Herausforderung dar. Diese Problematik ist in der WO 2008/116880 A1 dargelegt, die dort jedoch nur unzureichend gelöst wurde.
  • Die jüngste Entwicklung (bezogen auf den Anmeldetag) bei DMOS-Transistoren ist durch die konsequente Nutzung des RESURF-Prinzips Reduced Electrical Surface Field gekennzeichnet, wobei es immer besser gelingt, den charakteristischen Widerspruch zwischen möglichst hoher Durchbruchsspannung im gesperrten Zustand (off-breakdown BVoff) und geringem Einschaltwiderstand Drain-Source-on-Widerstand (RDSon) zu lösen. Eine besondere Klasse bilden hierbei die sogenannten Superjunction-Transistoren, bei denen außerordentlich hohe Leitfähigkeiten im Drift-Gebiet bei hohen BVoff mittels n/p-Mehrfachschichten erreicht werden. Man spricht deshalb auch von Unterschreitung des Silizium-Limits.
  • Mit der Forderung nach größeren digitalen Schaltungsanteilen in HVCMOS-Anwendungen hat sich ein Trend zu kleineren Strukturmaßen der jeweiligen Basisprozesse ergeben. HVCMOS-Entwicklungen finden typischerweise heute in 0,35 bis 0,13 µm-Prozessen statt, deren Feldisolation fast ausschließlich auf flachen Trenches beruht (shallow trench isolation, STI). Die Mehrzahl der in solchen Prozessen entwickelten LDMOS-Transistoren besitzt unter der Trench-Isolation verlaufende vergrabene Drift-Strecken, wobei man von dem hochwertigen Trench-Liner als oberer Begrenzung des Strompfades profitiert. Allerdings bedarf die Gate- und Drain-seitige Einbindung des Drift-Gebietes solcher Transistoren in der Regel besonderer konstruktiver Maßnahmen, da der Strompfad hier ohne Einschränkungen der Bauelemente-Zuverlässigkeit aus dem Gebiet unter dem Trench zurück an die Oberfläche geführt werden muss. Darüber hinaus soll natürlich auch in diesen Bereichen ein optimales Verhältnis von Potentialabfall und Leitfähigkeit bestehen.
  • Als konstruktive Lösung der Gate-seitigen Einbindung des Drift-Gebietes wurden unter anderem Split-Gate-Transistoren vorgeschlagen, die eine vom Kanalfeld unabhängige Manipulation des Gate-nahen elektrischen Feldes am Beginn der Drift-Strecke gestatten. Zur Konstruktion der Drain-seitigen Einbindung wird andererseits von WO 2007/103610 A2 vorgeschlagen, die Drift-Strecke eines LDMOS-Transistors nur Gate-seitig unter Trench zu führen und die Silizierung in dem mithin verlängerten Drain-seitigen Aktiv-Gebiet durch Verwendung eines Silizid-Blockers zu verhindern, siehe 1. Die Folge ist ein verbreiterter und unter geringerem Anstieg verlaufender Strompfad zum Drain-Anschluss hin, wodurch sich RDSon verringert.
  • Gleichzeitig nimmt infolge der verringerten Stromdichte auch die Neigung zur Stoßionisation Avalanche ab.
  • Somit wird bei gleichem Drainstrom weniger Bulkstrom generiert. Dadurch wird das Einschalten des internen parasitären Bipolartransistors Snap-back beim n-LDMOS verzögert und damit eine höhere on-Durchbruchspannung erreicht. Insbesondere dann, wenn - wie in kostengünstigen Prozessen mit Mehrfachnutzung von Masken typisch - das Dotierungsprofil der Drift-Zone nicht ausschließlich auf einen Transistortyp zugeschnitten werden kann, ist bei dieser Lösung infolge unvollständiger Verarmung in der Umgebung des Drain-Anschlusses oftmals BVoff zu gering.
  • US 7 074 681 B2 zeigt ein Halbleiterbauelement, das ein Substrat mit einer Oberfläche, einem Kanalbereich, der in dem Substrat angeordnet ist, einen nicht elektrisch leitfähigen Bereich, der im Wesentlichen unter einer ebenen Ebene liegt, die durch die Oberfläche des Substrats definiert ist, einen Driftbereich, der in dem Substrat und zwischen dem Kanalbereich und dem nicht elektrisch leitenden Bereich angeordnet ist, und einen elektrisch isolierenden Bereich, der in dem Substrat angeordnet ist und an dem nicht-elektrisch leitenden Bereich anliegt, umfasst.
  • WO 2007/103610 A2 offenbart einen Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), der einen abgestuften Driftbereich mit einem flachen Grabenisolator, der teilweise durch das Gate überlappt ist und der einen Teil des Abstands zu einem Drain-Bereich erstreckt. Ein Silizid-Blocker erstreckt oder überlappt teilweise einen STI-Bereich und einen Drainbereich. Der STI-Bereich hat eine Breite, die etwa 50% bis 75% der Driftregion beträgt.
  • US 6 392 274 B1 offenbart ein Verfahren zur Herstellung eines HVMOS-Transistors, der Hysterese verringern kann. Der Halbleiterwafer umfasst ein N-Typ-Siliziumsubstrat und eine P-Typ-Epitaxieschicht, die auf der Oberfläche des Siliziumsubstrats ausgebildet ist. Der HVMOS-Transistor umfasst einen ersten P-Wannenbereich, der in der Epitaxieschicht ausgebildet ist, einen zweiten P-Wannenbereich, der innerhalb des ersten P-Wannenbereichs einen in dem zweiten P-Wannenbereich gebildeten Sourcebereich bildet, einen N-Drain-Bereich, Epitaxieschicht, ein Gate und ein N-Diffusionsbereich, der sowohl in der Epitaxieschicht als auch in dem Siliziumsubstrat ausgebildet ist. Der diffundierte Bereich befindet sich unter dem ersten P-Wannenbereich und überlappt den ersten P-Wannenbereich.
  • US 2008/0067617 A1 offenbart eine Transistorstruktur mit verbesserter ESD-Spannungsfestigkeit. Eine Drain-Schicht mit hoher Verunreinigungskonzentration wird in einer Oberfläche einer Zwischen-Verunreinigungskonzentrations-Drain-Schicht an einer Stelle gebildet, die von einem ablaufseitigen Ende einer Gate-Elektrode getrennt ist. Eine P-Typ-Verunreinigungsschicht wird in einer Oberfläche eines Substrats zwischen der Gate-Elektrode und der Drain-Schicht mit hoher Verunreinigungskonzentration gebildet, um so die Drain-Schicht mit hoher Verunreinigungs-Konzentration zu umgeben. Wenn ein parasitärer Bipolartransistor durch einen abnormen Anstieg eingeschaltet wird, bewegen sich Elektronen von einer Sourceelektrode zu einer Drainelektrode, wobei sie die Nähe der Oberfläche des Substrats vermeiden und durch einen tieferen Weg zu der Drainelektrode gehen.
  • US 2006/0006461 A1 betrifft Drain-verlängerte MOS-Transistoren, in dem ein Spannungs(ab)fallbereich in einer Vertiefung eines zweiten Leitfähigkeitstyps zwischen einem Kanal eines ersten Leitfähigkeitstyps und einem Drain zum Sperren des Kanal-Leitungsträger oder des direkten Abbaus des Tunneleffekts des Transistor-Gate-Dielektrikums für den Hochspannungsbetrieb dient. Der Spannungsfallbereich weist mehr Dotierstoffe des ersten Leitfähigkeitstyps und/oder weniger Dotierstoffe des zweiten Leitfähigkeitstyps auf als die Wanne, um die hohen Felder von dem Transistor-Gate-Dielektrikum weg zu verschieben. Mit anderen Worten ist dieser Schrift ein LDMOS Transistor zu entnehmen mit Source S, Drain D, STI 60, dort Absatz [021], Gate G und einem Drain-Driftgebiet, dort 2, sowie ein entgegengesetzt dotiertes floatendes Gebiet 80 im Drain-Driftgebiet, dort Absatz [022] bis [024] und ]038].
  • Der Erfindung liegt die Aufgabe zugrunde, die Durchbruchspannung BVoff bei LDMOS-Transistoren mit verlängertem Drain-seitigem Aktiv-Gebiet durch eine konstruktive Maßnahme zu erhöhen, die eine möglichst kostensparende Herstellung von n- wie p-leitenden LDMOS-Transistoren in einem CMOS-Prozess ohne zusätzlichen Prozessierungsaufwand ermöglicht.
  • Gelöst wird die Aufgabe mit den in den unabhängigen Ansprüchen 1 und 2 angegebenen Merkmalen.
  • Die Erfindung erbringt die Vorteile, dass höhere Off-Durchbruchspannungen bei geringem On-Widerstand und speziell beim n-LDMOS-Transistor gleichzeitig höhere On-Durchbruchspannungen als bei herkömmlichen Lösungen erreichbar sind, ohne dass zusätzliche Maskenschritte bei der Herstellung benötigt werden.
  • Die Erfindung wird nun anhand von Ausführungsbeispielen unter Zuhilfenahme der schematischen Zeichnung erläutert. Es zeigen
    • 1 einen Schnitt durch einen n-LDMOS-Transistor bekannter Konstruktion, wie er in WO 2007/103610 A2 beschrieben ist.
    • 2 einen Schnitt durch einen erfindungsgemäßen p-LDMOS-Transistor.
    • 3 einen Schnitt durch einen erfindungsgemäßen n-LDMOS-Transistor.
  • Der LDMOS-Transistor in 1 besteht aus dem n+-dotierten Source 118, dem p-dotierten Bulk-Gebiet 110 , dem p+-dotierten Bulk-Anschlussgebiet 120 , dem Gate-Isolator 116 , der Polysilizium-Gateelektrode 114, dem n-dotierten Driftbereich 108, dem Trench-Isolationsgebiet 112 , der als „Silicide-Block“ bezeichneten dielektrischen Schicht 124 und dem n+-dotierten Drain 122 . Die Drift-Strecke des n-LDMOS-Transistors ist nur Gate-seitig unter Trench geführt.
  • 2 zeigt einen erfindungsgemäßen p-LDMOS-Transistor bestehend aus p-Source 1, Gate 2, p-Drain 3, p-Bulk-Gebiet, STI-Gebiet 5 und Drain-Driftgebiet 7. In einem Drain-Aktiv-Gebiet in der Umgebung des Drains 3 befindet sich mindestens ein floatendes hochdotiertes Gebiet 6 mit einer n-Dotierung.
  • 3 zeigt einen erfindungsgemäßen n-LDMOS-Transistor bestehend aus p-Bulk-Gebiet 10, n-Source 11, Gate 12, n-Drain 13, STI-Gebiet 15 und Drain-Driftgebiet 18. In einem Drain-Aktiv-Gebiet in der Umgebung des Drains 13 befindet sich mindestens ein floatendes hochdotiertes Gebiet 16 mit einer p-Dotierung.
  • Gemäß 2 und 3 begrenzt das wenigstens eine hochdotierte floatende Gebiet 6 in 2 und das wenigstens eine hochdotierte floatende Gebiet 16 der 3 eine dem (jeweiligen) Drain-Kontakt zugewandte Kante des STI-Gebietes 5, alternativ 15. Gemäß 2 und 3 weist das jeweilige Drain-Aktiv Gebiet an der Oberfläche, mit Ausnahme des jeweiligen hochdotierten, floatenden Gebiets 6, alternativ 16 und des jeweiligen Drain-Kontaktgebietes einen Silizid-Blocker 9 auf (es ist nicht silizidiert).
  • Die in 2 und 3 gezeigten LDMOS-Transistoren sind vom Aufbau her ähnlich, unterscheiden sich untereinander aber in der Art des Leitfähigkeitstyps und darin, dass das beim p-LDMOS die Driftstrecke bildende Implantationsgebiet 7 unter dem Gate endet.
  • Beim n-LDMOS besteht die Driftstrecke aus dem entsprechenden Teil der n-Wanne 18.
  • Beide LDMOS-Transistoren besitzen Driftstrecken, die teilweise unter dem jeweiligen STI-Gebiet 5, alternativ 15 verlaufen, wobei an der dem Drainkontakt zugewandten STI-Kante jeweils ein hochdotierter Bereich 6, alternativ 16 angeordnet ist, der eine dem Drain-Leitungstyp entgegengesetzte Dotierung aufweist.
  • Bei einem Verfahren zur gleichzeitigen Herstellung von n-LDMOS- und p-LDMOS-Transistoren,
    wobei der p-LDMOS-Transistor besteht aus Source 1, Gate 2, Drain 3, STI-Gebiet 5, und Drain-Driftgebiet 7 und
    wobei der n-LDMOS-Transistor besteht aus Source 11, Gate 12, Drain 13 und STI-Gebiet 15,
    wird mindestens ein floatendes hochdotiertes Gebiet 6, alternativ 16 mit einer n-Dotierung bei dem p-LDMOS-Transistor, alternativ mit einer p-Dotierung bei dem n-LDMOS-Transistor im Drain-Aktiv-Gebiet in der Umgebung des jeweiligen Drains 3/13 mit einem einheitlichen CMOS-Prozess ausgebildet.
  • Hierbei wird die Dotierung des hochdotierten floatenden Gebietes 16 beim n-LDMOS-Transistor der Source/Drain-Implantation des p-LDMOS und die Dotierung des hochdotierten floatenden Gebietes 6 beim p-LDMOS wird mit der Source/Drain-Implantation des n-LDMOS ausgeführt.
  • In einer Ausgestaltung wird die Dotierung des wenigstens einen hochdotierten floatenden Gebietes beim n-LDMOS mit der LDD-Implantation (Lightly Doped Drain-Implantation) des p-LDMOS und beim p-LDMOS mit der LDD-Implantation des n-LDMOS ausgeführt.
  • In einer weiteren Ausgestaltung wird die Dotierung des wenigstens einen hochdotierten floatenden Gebietes beim n-LDMOS mit einer Kombination von LDD- und Source/Drain-Implantation des p-LDMOS ausgeführt. Beim p-LDMOS kann auch sie auch mit einer Kombination aus LDD- und Source-Drain-Implantation des n-LDMOS ausgeführt werden.
  • Mit dem vorstehenden Verfahren wird demnach ein LDMOS-Transistor-Bauteil bestehend aus einem p-LDMOS-Transistor mit p-Source 1, Gate 2, p-Drain 3, STI-Gebiet 5 und Drain-Driftgebiet 7 und einem n-LDMOS-Transistor n-LDMOS mit n-Source 11, Gate 12, n-Drain 13 und STI-Gebiet 15 hergestellt, wobei sich im Drain-Aktiv-Gebiet in der Umgebung des jeweiligen Drains jeweils mindestens ein floatendes hochdotiertes Gebiet 6, alternativ 16 mit einer n-Dotierung bei dem p-LDMOS-Transistor und mit einer p-Dotierung bei dem n-LDMOS-Transistor befindet.
  • Bei der Herstellung der beiden Typen n-LDMOS-Transistor und p-LDMOS-Transistor können für die hochdotierten Gebiete 1, 3, 4, und 6 in 2 bzw. die hochdotierten Gebiete 11, 13, 14, und 16 jeweils die gleichen Verfahren eingesetzt werden, d. h. auch gleiche Maskenebenen, was eine kostengünstige und zuverlässige Fertigung ermöglicht.
  • Im Ausführungsbeispiel werden für die hochdotierten Gebiete 6 (nach 2) und 16 (nach 3) ausschließlich die im Standard-CMOS Prozess vorhandenen Implantationsschritte für Source und Drain benutzt, es werden keine zusätzlichen Maskenschritte benötigt.
  • Dabei gewährleisten die floatenden Gebiete eine Zwangsführung des Potentiallinien-Bendings in der Umgebung des Drain-Anschlusses ohne das RESURF-Gleichgewicht in der Tiefe zu stören oder elektrisch aufladbare Zonen zu bilden. Von besonderem Vorteil ist hier die Einstellbarkeit der Ziel-Geometrie und/oder der Ziel-Konzentration der floatenden Gebiete durch Zusammenwirken von STI-Kante und Implantations-Masken.

Claims (2)

  1. P-LDMOS-Transistor bestehend aus Source (1), Gate (2), Drain (3), STI-Gebiet und Drain-Driftgebiet (7), wobei sich in einem Drain-Aktiv-Gebiet in der Umgebung des Drains (3) mindestens ein floatendes, hochdotiertes Gebiet (6) mit einer Dotierung entgegengesetzten Leitungstyps zu dem der Source (1) und des Drains (3) befindet; - wobei das wenigstens eine hochdotierte, floatende Gebiet (6) eine dem Drain (3) zugewandte Kante des STI-Gebietes (5) begrenzt; - das Drain-Aktiv-Gebiet an der Oberfläche mit Ausnahme des wenigstens einen hochdotierten, floatenden Gebiets (6) und eines Drain-Kontaktgebietes nicht silizidiert ist.
  2. LDMOS-Transistor-Bauteil bestehend aus einem p-LDMOS-Transistor mit p-Source (1), Gate (2), p-Drain (3), STI-Gebiet (5) und Drain-Driftgebiet (7) sowie einem n-LDMOS-Transistor mit n-Source (11), Gate (12), n-Drain (13), STI-Gebiet (15) und Drain - Driftgebiet (18) wobei sich in einem Drain-Aktiv-Gebiet in der Umgebung des jeweiligen Drains (3;13) jeweils mindestens ein floatendes, hochdotiertes Gebiet (6;16) mit einer n-Dotierung bei dem p-LDMOS-Transistor und mit einer p-Dotierung bei dem n-LDMOS-Transistor befindet; - wobei das jeweilige wenigstens eine hochdotierte, floatende Gebiet (6;16) eine dem jeweiligen Drain (3) zugewandte Kante des jeweiligen STI-Gebietes (5;15) begrenzt; und das Drain-Aktiv-Gebiet an der Oberfläche mit Ausnahme des jeweiligen mindestens einen hochdotierten, floatenden Gebietes (6;16) und eines jeweiligen Drain-Kontaktgebietes nicht silizidiert ist.
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