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JP4587003B2 - 半導体装置 - Google Patents

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
半導体装置の性能を高めるために、高速動作が可能で、耐圧の大きいＭＯＳ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が求められている。このようなＭＯＳとしては、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）やゲートやドレインをオフセットさせたＭＯＳが提案されている。
これらのＭＯＳは、たとえばＰ型の基板に、Ｎ型の深いウェルを形成し、このＮ型のウェルの中にＰ型の浅い不純物層を形成し、該浅い不純物層を用いてＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｉｔｏｒ）が形成される。このようなＭＯＳは、低圧で動作する普通のトランジスタに比較して、より高電圧で駆動される。このようなＭＯＳのことを以下、ＨＶＭＯＳ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ＭＯＳ）と称する場合がある。
ＨＶＭＯＳは、動作させるために比較的高電圧（３０Ｖ以上程度）が入力されるため、このような動作電圧が変動したときに、同じ基板に形成された他の低電圧素子に悪影響を及ぼすことがある。そのため、たとえば、特開平０５−１２９４２５号公報には、基板に、基板と逆導電型のウェルおよび該ウェルの中に基板と同導電型のウェルを形成し、その中に低電圧素子を形成して、これと同一の基板に形成された高電圧素子に入力する電圧のノイズや揺れによる低電圧素子の誤動作を抑制する半導体装置が開示されている。
特開平０５−１２９４２５号公報
しかしながら、上記のように低電圧素子を高電圧のノイズや揺れから保護するだけでは、基板の電位の変動等は十分に抑制できず、必ずしも半導体装置の高信頼動作を達成することにはならなかった。また、このようなＨＶＭＯＳが、高電圧動作によって素子分離部において耐圧の降伏が生じたときには、基板電位が大きく変動し、半導体基板上に形成された低電圧素子のみならず他の素子にもダメージを与えてしまうことがあった。
本発明の目的の１つは、高耐圧素子の耐圧の降伏が生じても、他の素子に生じるダメージを最小限に抑えることのできる半導体装置を提供することである。
本発明にかかる半導体装置は、
第１導電型の半導体基板と、
前記半導体基板に設けられた、第２導電型のウェルと、
前記ウェルに設けられた、第１導電型の第１不純物領域と、
前記ウェルに設けられ、かつ、前記第１不純物領域の周囲に、前記第１不純物領域と離間して設けられた第２導電型の第２不純物領域と、
前記ウェルの周囲に設けられ、かつ、前記第２不純物領域と離間して設けられた第１導電型の第３不純物領域と、
を有し、
前記ウェルは、前記第２不純物領域よりも不純物濃度が小さく、かつ、前記第１不純物領域、前記第２不純物領域、および前記第３不純物領域よりも前記半導体基板の厚み方向に深く形成され、
前記第１不純物領域および前記第２不純物領域の間の最小の間隔は、前記第２不純物領域および前記第３不純物領域の間の最小の間隔よりも小さい。
このような半導体装置は、高耐圧素子の耐圧の降伏を当該素子内において生じさせることができるため、半導体基板に設けられた他の素子に対して、当該降伏の影響を最小限に抑えることができる。
本発明にかかる半導体装置において、
前記第１不純物領域は、ＬＤＭＯＳのボディ領域を構成することができる。
本発明にかかる半導体装置において、
前記第１不純物領域は、オフセットドレインＭＯＳのドリフト領域を構成することができる。
本発明にかかる半導体装置において、
前記第２不純物領域の外周の少なくとも一部は、前記ウェルの外周よりも外側に存在することができる。
本発明にかかる半導体装置において、
前記ウェルは、ドライブイン拡散法によって形成され、
前記第１不純物領域、前記第２不純物領域および前記第３不純物領域は、高エネルギーイオン注入法によって形成されたレトログレイドウェルであることができる。
以下に本発明の好適な実施形態について、図面を参照しながら説明する。なお、以下に述べる実施形態は、本発明の一例を説明するものである。
図１は、本実施形態の半導体装置１００の要部を模式的に示す断面図である。図２は、本実施形態の半導体装置１００の要部を模式的に示す平面図である。図１は、図２のＸ−Ｘ線断面に相当する。また、図２は、ゲート電極７０、素子分離絶縁層８０および導電層９０を省略して描かれている。図３は、本実施形態の半導体装置１００の要部を模式的に示す断面図である。図４は、本実施形態の半導体装置１００の要部を模式的に示す平面図である。
本実施形態の半導体装置１００は、図１に示すように、Ｐ型の半導体基板１０と、Ｎ型のウェル２０と、Ｐ型の第１不純物領域３０と、Ｎ型の第２不純物領域４０と、Ｐ型の第３不純物領域５０と、を有する。本実施形態では第１導電型をＰ型とし、第２導電型をＮ型とした例を用いて説明する。
半導体装置１００は、素子分離領域１０２を有し、該素子分離領域１０２によって区画された素子領域１０４を有する。素子領域１０４は、単独で形成されても複数形成されてもよい。本実施形態では複数の素子領域１０４に、ＬＤＭＯＳ１０６またはオフセットドレインＭＯＳ１０８のいずれかを形成する例を述べる。また素子領域１０４には、他の低耐圧の素子（ＣＭＯＳ等）が形成されてもよい。本実施形態ではＬＤＭＯＳ１０６は、Ｎ型のチャネルを有し、オフセットドレインＭＯＳ１０８は、Ｐ型のチャネルを有する。
半導体基板１０は、例えば、シリコン基板からなることができる。本実施形態では半導体基板１０は、Ｐ型の導電型を有している。
ウェル２０は、半導体基板１０の素子領域１０４に形成される。ウェル２０は、本実施形態ではＮ型の導電型を有している。ウェル２０は、後述する他の不純物領域よりも半導体基板１０の厚み方向に深く形成される。ウェル２０は、後述するＮ型の第２不純物領域４０よりも不純物濃度が小さい。ウェル２０の形状は、平面視において、素子領域１０４の内側に形成される。ウェル２０の外周は、素子分離領域１０２に接していても接していなくても良い。図１および図２の例では、ウェル２０は、平面視において矩形の形状を有しており、外周が素子分離領域１０２に接するように描かれている（図２中破線）。図３および図４の例では、ウェル２０は、外周が素子分離領域１０２に接しないように描かれている（図４中破線は、ウェル２０の外周を指す。）。ウェル２０は、素子領域１０４に形成されるＭＯＳを基板から電気的に分離する機能を有する。ウェル２０は、素子領域１０４に形成されるＭＯＳの構成の１つとなることができる。たとえば、素子領域１０４にＬＤＭＯＳ１０６が形成される場合には、ＬＤＭＯＳ１０６のドレインの一部となることができ、素子領域１０４にオフセットドレインＭＯＳ１０８が形成される場合には、オフセットドレインＭＯＳ１０８のゲート（チャネル）を形成することができる。ウェル２０は、ドライブイン拡散法によって形成されたウェルとすることができる。ドライブイン拡散法によれば、Ｎ型不純物を注入させた後、熱によって不純物拡散が行われるため、容易にウェル２０を深く形成することができる。ウェル２０は、高エネルギーイオン注入法によっても形成されることができる（詳細は後述する）。この方法によれば、ウェル２０を深く形成することができ、半導体基板１０の厚み方向に垂直な方向の形状の精度を高めることができる。
第１不純物領域３０は、素子領域１０４のウェル２０内に形成される。本実施形態では第１不純物領域３０は、Ｐ型の導電型を有する。
素子領域１０４にＬＤＭＯＳ１０６が形成される場合には、第１不純物領域３０の一部は、チャネル領域を形成することができ、いわゆるボディ領域を構成することができる（図１のＬＤＭＯＳ１０６を参照）。この場合、第１不純物領域３０ａには、ＬＤＭＯＳ１０６のソースとなるＮ型のソース領域３４ａが形成されている。ソース領域３４ａには、Ｎ型の不純物が高濃度に注入されている。またこの場合、第１不純物領域３０ａのうちゲート酸化膜６０ａ下の領域で、Ｎ型のソース領域３４ａの端からＮ型のウェル２０の端までの第１不純物領域３０ａの領域がチャネル領域１０６ｃとなる。また、第１不純物領域３０ａには、コンタクトをとるためのＰ型のコンタクト領域３２ａが形成されていることができる。コンタクト領域３２ａには、Ｐ型の不純物が高濃度に注入されている。
素子領域１０４にオフセットドレインＭＯＳ１０８が形成される場合には、第１不純物領域３０は、ドレイン領域を構成することができる（図１のオフセットドレインＭＯＳ１０８を参照）。この場合、第１不純物領域３０ｂの一部または全部がドレイン領域となる。またこの場合、ゲート酸化膜６０ｂ下の領域で、第１不純物領域３０ｂの端から後述するＰ型のソース領域４４ｂの端までのウェル２０および第２不純物領域４０ｂ（後述）の部分がチャネル領域１０８ｃとなる。また、第１不純物領域３０ｂには、コンタクトをとるためのＰ型のコンタクト領域３２ｂが形成されていることができる。コンタクト領域３２ｂには、Ｐ型の不純物が高濃度に注入されている。また、第１不純物領域３０ｂには、ドレイン領域の導電性を向上させるために、Ｐ型のオフセット領域３４ｂが形成されることができる。オフセット領域３４ｂには、Ｐ型の不純物が高濃度に注入され、その濃度はコンタクト領域３２ｂと同じかそれよりも低くなるように形成されることができる。
第１不純物領域３０は、高エネルギーイオン注入法により形成されたレトログレードウェルとすることができる。このようにすれば、第１不純物領域３０は、熱拡散させることなく形成されるため、半導体基板１０の厚み方向と直交する方向の形状の制御が容易となり、ＬＤＭＯＳ１０６およびオフセットドレインＭＯＳ１０８において、精度よく所望のチャネル長を有するように形成することができる。
第２不純物領域４０は、素子領域１０４内において、ウェル２０に設けられ、かつ、第１不純物領域３０の周囲に、第１不純物領域３０と離間して設けられる。第２不純物領域４０は、ウェル２０に、少なくとも一部が位置するように設けられることができる。このようにすれば、パンチスルー耐圧を確保するためのウェル２０の半導体基板１０の厚み方向に垂直な方向の厚みを小さくすることができる。そのため、たとえば素子領域１０４に形成されるＬＤＭＯＳ１０６およびＥＤＭＯＳ１０８の平面視における面積を小さくすることができる。また、半導体装置１００に複数のＭＯＳが形成される場合には、半導体装置１００の集積度を高めることができる。また、第２不純物領域４０は、チャネルストッパとしての機能も有することができる。
第２不純物領域４０は、第１不純物領域３０と平面的に見て離間して設けられる。本実施形態では第２不純物領域４０は、Ｎ型の導電型を有する。第２不純物領域４０および第１不純物領域３０の間の離間距離Ａは、図２および図４に示すように、平面的に見て両領域が最も近接した部位の距離のことをいう。
素子領域１０４にＬＤＭＯＳ１０６が形成される場合には、第２不純物領域４０は、ドレイン領域を構成することができ（図１のＬＤＭＯＳ１０６を参照）、いわゆるドリフト領域を形成することができる。この場合、第２不純物領域４０ａには、コンタクトをとるためのＮ型のコンタクト領域４２ａが形成されることができる。コンタクト領域４２ａには、Ｎ型の不純物が高濃度に注入されている。
素子領域１０４にオフセットドレインＭＯＳ１０８が形成される場合には、第２不純物領域４０は、ゲート（チャネル領域１０８ｃ）の一部を構成することができる（図１のオフセットドレインＭＯＳ１０８を参照）。第２不純物領域４０ｂには、オフセットドレインＭＯＳ１０８のソースとなるＰ型のソース領域４４ｂが形成される。ソース領域４４ｂには、高濃度のＰ型の不純物が注入されている。また、第２不純物領域４０ｂには、コンタクトをとるためのＮ型のコンタクト領域４２ｂが形成されることができる。コンタクト領域４２ｂには、Ｎ型の不純物が高濃度に注入されている。
第２不純物領域４０は、第１不純物領域３０と同様に、高エネルギーイオン注入法により形成されたレトログレードウェルとすることができる。このようにすれば、第２不純物領域４０は、熱拡散させることなく形成されるため、半導体基板１０の厚み方向と直交する方向の形状の制御が容易となり、ＬＤＭＯＳ１０６およびオフセットドレインＭＯＳ１０８において、精度よく所望のチャネル長を有するように形成することができる。
また、ＬＤＭＯＳ１０６またはオフセットドレインＭＯＳ１０８に形成される第２不純物領域４０を、高エネルギーイオン注入法により形成されたレトログレードウェルとした場合、レトログレードの深さ方向の濃度プロファイルを調整することによって、例えば、各ＭＯＳトランジスタの閾値を調整する機能、パンチスルーを抑制する機能、およびドレイン側オフセット絶縁層６２下のチャネルストッパとしての機能を有することができる。また、レトログレードウェルとすれば、表面側の抵抗を必要以上に下げないため、各ＭＯＳトランジスタの耐圧を確保することができる。さらに、レトログレードウェルとすることにより、各ＭＯＳトランジスタの動作時の抵抗を下げるという機能を有することができる。すなわち、第２不純物領域４０をレトログレードウェルとすることは、浅い部分で耐圧を確保し、深い部分で動作時の抵抗を下げることができる。つまり、レトログレードの深さ方向の濃度プロファイルを調整することによって、各ＭＯＳトランジスタの耐圧と動作時の抵抗とのバランスを調整することができる。
第２不純物領域４０は、図１および図２に示すように、全部がウェル２０内に設けられていてもよい。また、図３および図４に示すように、第２不純物領域４０の外周は、ウェル２０の外周よりも外側に存在していてもよい。ウェル２０の外周よりも外側に存在する第２不純物領域４０は、第２不純物領域４０の一部であっても全部であってもよい。図３および図４の例は、第１不純物領域３０が素子分離領域１０２に近接している部位における、第２不純物領域４０の外周（第２不純物領域４０の外周の３辺）がウェル２０の外周よりも外側に存在するものを示している。
第３不純物領域５０は、ウェル２０の周囲に設けられ、かつ、第２不純物領域４０と離間して設けられる。第３不純物領域５０は、素子分離領域１０２内に設けられる。本実施形態では、第３不純物領域５０は、Ｐ型の導電型を有する。第３不純物領域５０は、ウェル２０に接していても接していなくてもよい。また、Ｐ型の第３不純物領域５０には、コンタクトのためのＰ型のコンタクト領域５２が形成されていることができる。コンタクト領域５２には、Ｐ型の不純物が高濃度に注入されている。これにより、Ｐ型の半導体基板１０の電位をとることができる。第３不純物領域５０は、第１不純物領域３０および第２不純物領域４０と同様に、高エネルギーイオン注入法により形成されたレトログレードウェルとすることができる。
第３不純物領域５０および第２不純物領域４０の間の離間距離Ｂは、平面的に見て両領域が最も近接した部位の距離のことをいう。図２および図４の例では、第３不純物領域は、第２不純物領域４０の周囲でほぼ一定の距離をおいて形成されている。
ＬＤＭＯＳ１０６は、素子領域１０４に形成されることができる。Ｎ型チャネルのＬＤＭＯＳ１０６のソースは、図１および図３に示すように、Ｎ型のソース領域３４ａから構成される。ＬＤＭＯＳ１０６のドレインは、Ｎ型のウェル２０、Ｎ型の第２不純物領域４０ａ、および必要に応じてＮ型のコンタクト領域４２ａから構成される。ＬＤＭＯＳ１０６のゲートは、Ｐ型の第１不純物領域３０ａ、および必要に応じてＰ型のコンタクト領域３２ａから構成される。さらに、ＬＤＭＯＳ１０６は、ゲート酸化膜６０ａと、ゲート電極７０ａと、必要に応じてドレイン側オフセット絶縁層６２ａと、を有する。そして、Ｎ型の第２不純物領域４０ａは、第１不純物領域３０ａの周囲を取り囲むように、第１不純物領域３０と平面的に見て離間して形成されている。また、ＬＤＭＯＳ１０６の周囲には、素子分離絶縁層８０が形成されていることができる。以下、上述した構成以外の構成について説明する。
ゲート酸化膜６０ａは、Ｎ型のウェル２０上、Ｐ型の第１不純物領域３０ａ上およびドレイン側オフセット絶縁層６２ａ上に形成されていることができる。ゲート酸化膜６０ａは、例えば、酸化シリコンからなる。ゲート電極７０ａは、ゲート酸化膜６０ａ上に形成されている。ゲート電極７０ａは、例えば、ポリシリコンからなる。
ドレイン側オフセット絶縁層６２ａは、第２不純物領域４０ａに形成されていることができる。ドレイン側オフセット絶縁層６２ａ上には、ゲート酸化膜６０ａおよびゲート電極７０ａが形成されることができる。すなわち、ＬＤＭＯＳ１０６のゲートは、ドレイン側がオフセットされていることができる。これにより、ＬＤＭＯＳ１０６は、高い耐圧を有することができる。ドレイン側オフセット絶縁層６２ａは、例えば、ＬＯＣＯＳ層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなることができる。図示の例では、ドレイン側オフセット絶縁層６２ａをＬＯＣＯＳ層としている。
素子分離絶縁層８０は、ＭＯＳトランジスタを他の素子と分離するために設けられることができる。素子分離絶縁層８０は、半導体基板１０上であって、素子領域１０４の周囲および素子分離領域１０２に設けられることができる。素子分離絶縁層８０は、例えば、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）層、セミリセスＬＯＣＯＳ層からなることができる。図示の例では、素子分離絶縁層８０は、ＬＯＣＯＳ層として描かれている。
素子分離絶縁層８０上には、導電層９０が形成されていることができる。導電層９０は、例えば、ポリシリコンからなる。導電層９０は、例えば、素子分離絶縁層８０下のウェルの導電型が反転することを防止することができる。半導体装置１００においては、導電層９０は、平面的に見て、素子分離絶縁層８０の下のＮ型の第２不純物領域４０に重なるように形成されている。そして、導電層９０の電位が第１不純物領域３０と同じになるように、第２不純物領域４０と導電層９０と電気的に接続することができる。このようにすれば、第２不純物領域４０のチャネルストッパとしての機能をより高めることができる。
オフセットドレインＭＯＳ１０８は、素子領域１０４に形成されることができる。Ｐ型チャネルのオフセットドレインＭＯＳ１０８のソースは、図１および図３に示すように、Ｐ型のソース領域４４ｂから構成される。オフセットドレインＭＯＳ１０８のドレインは、Ｐ型の第１不純物領域３０ｂ、必要に応じてＰ型のコンタクト領域３２ｂ、および必要に応じて、Ｐ型のオフセット領域３４ｂから構成される。オフセットドレインＭＯＳ１０８のゲートは、Ｎ型の第２不純物領域４０ｂ、およびウェル２０から構成される。さらに、オフセットドレインＭＯＳ１０８は、ゲート酸化膜６０ｂと、ゲート電極７０ｂと、必要に応じてドレイン側オフセット絶縁層６２ｂと、を有する。そして、Ｎ型の第２不純物領域４０ｂは、第１不純物領域３０ｂの周囲を取り囲むように、第１不純物領域３０と平面的に見て離間して形成されている。また、オフセットドレインＭＯＳ１０８の周囲には、素子分離絶縁層８０が形成されていることができる。以下、既に述べたＬＤＭＯＳ１０６の構成と同様の構成以外の構成について説明する。
ゲート酸化膜６０ｂは、Ｎ型のウェル２０上、Ｎ型の第２不純物領域４０ｂ上およびドレイン側オフセット絶縁層６２ｂ上に形成されていることができる。ゲート電極７０ｂは、ゲート酸化膜６０ｂ上に形成されている。ゲート酸化膜６０ｂおよびゲート電極７０ａの材質は、ＬＤＭＯＳ１０６の場合と同様である
ドレイン側オフセット絶縁層６２ｂは、第１不純物領域３０ｂに形成されていることができる。ドレイン側オフセット絶縁層６２ｂ上には、ゲート酸化膜６０ｂおよびゲート電極７０ｂが形成されることができる。すなわち、オフセットドレインＭＯＳ１０８のゲートは、ドレイン側がオフセットされていることができる。これにより、オフセットドレインＭＯＳ１０８は、高い耐圧を有することができる。ドレイン側オフセット絶縁層６２ｂは、例えば、ＬＯＣＯＳ層、セミリセスＬＯＣＯＳ層からなることができる。図示の例では、ドレイン側オフセット絶縁層６２ｂをＬＯＣＯＳ層としている。素子分離絶縁層８０は、ＬＤＭＯＳ１０６の場合と同様である。
オフセット領域３４ｂは、Ｐ型の第１不純物領域３０ｂ内であって、ドレイン側オフセット絶縁層６２ｂの下に形成されることができる。Ｐ型のオフセット領域３４ｂの不純物濃度は、オフセットドレインＭＯＳ１０８の耐圧を確保しつつ、ドレイン側オフセット絶縁層６２ｂ下に電流を流すことができる範囲に、調整されることができる。
図１ないし図４に示すように、半導体装置１００は、複数の素子領域１０４を有することができる。複数の素子領域１０４には、それぞれ、上述のＬＤＭＯＳ１０６、ＥＤＭＯＳ１０８、または、他の素子が形成されることができる。素子領域１０４に形成される他の素子は、低耐圧型のトランジスタ等であってもよい。ＬＤＭＯＳ１０６、ＥＤＭＯＳ１０８および他の素子の配列は、任意である。図示の例では、素子領域１０４の間に、格子状に素子分離領域１０２が配置されており、ＬＤＭＯＳ１０６およびＥＤＭＯＳ１０８が隣り合って形成されている。
素子分離領域１０２に形成された素子分離絶縁層８０には、第３不純物領域５０を介して半導体基板１０の電位をとるための開口部が形成されていることができる（図示せず）。また、図示しないが、半導体装置１００は、図１に示した構成の上方に、さらに、層間絶縁膜、保護膜と、コンタクトホール、コンタクト、および配線層等を有することができる。
半導体装置１００は、たとえば次のように製造することができる。
まず、Ｐ型の半導体基板１０に、素子分離絶縁層８０を形成する。例えば、素子分離絶縁層８０の形成と同時に、ＬＤＭＯＳ１０６およびオフセットドレインＭＯＳ１０８のドレイン側オフセット絶縁層６２を形成することができる。素子分離絶縁層８０およびドレイン側オフセット絶縁層６２は、例えば、ＬＯＣＯＳ法によって形成される。
次に、Ｎ型のウェル２０を形成する。Ｎ型のウェル２０は、例えば、ドライブイン拡散法によって形成される。すなわち、フォトリソグラフィ等の技術を用いて、Ｎ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入し、その後、注入されたＮ型の不純物を熱処理により熱拡散させることによって形成することができる。また、Ｎ型のウェル２０は、例えば、高エネルギーイオン注入法によって形成されることもできる。高エネルギーイオン注入法では、例えば、１ＭｅＶ〜５ＭｅＶという高い加速電圧を有する。そのため、高エネルギーイオン注入法では、熱拡散させなくても、不純物を深い位置にまで注入することができる。この方法によれば、熱拡散の工程を経ないため、半導体基板１０の厚み方向に垂直な方向の形状の精度をより高めることができる。また、Ｎ型のウェル２０は、複数の素子領域１０４に同時に形成することができる。
次に、Ｐ型の第１不純物領域３０、Ｎ型の第２不純物領域４０、およびＰ型の第３不純物領域５０を、高エネルギーイオン注入法によって形成する。すなわち、フォトリソグラフィ等に技術により、各導電型の不純物をそれぞれ半導体基板１０に注入して、第１不純物領域３０、第２不純物領域４０および第３不純物領域５０を形成する。この注入工程は、複数回にわたって行われ、注入の順序に制限はない。イオンを注入するときの加速電圧は、上述のＮ型のウェル２０を形成するときよりも小さくする。これにより、第１不純物領域３０、第２不純物領域４０および第３不純物領域５０を、深さ方向に不純物の濃度プロファイルを有するレトログレードウェルとすることができる。オフセットドレインＭＯＳ１０８にＰ型のオフセット領域３４ｂを形成する場合も、例えば、高エネルギーイオン注入法で形成されることができる。
次に、ゲート絶縁膜６０を形成する。ゲート絶縁膜６０は、たとえば、熱酸化法により形成される。次に、ゲート電極７０および必要に応じて導電層９０を形成する。ゲート電極７０および導電層９０は、たとえば、半導体基板１０の全面にポリシリコン層を形成し、パターニングすることにより形成することができる。
その後、必要に応じて、公知の方法により、層間絶縁膜、保護膜、コンタクトホール、コンタクト、および配線層等を形成し、半導体装置１００を製造することができる。
以上説明した本実施形態の半導体装置１００は、第１不純物領域３０および第２不純物領域４０の間の最小の間隔（上記、離間距離Ａ）が、第２不純物領域４０および第３不純物領域５０の間の最小の間隔（上記、離間距離Ｂ）よりも小さくなるような構成を有してる。これにより、以下のような特徴を有する。
半導体装置１００は、離間距離Ｂのほうが離間距離Ａよりも大きいため、素子領域１０４に形成される素子の耐圧破壊を当該素子内において生じさせることができる。すなわち、半導体装置１００において、耐圧破壊が生じる箇所は、素子領域１０４に形成された素子の内部（第１不純物領域３０と第２不純物領域４０との間）となり、素子と半導体基板との間（第２不純物領域４０と第３不純物領域５０との間）のブレイクが生じにくい。これにより、半導体装置１００は、耐圧破壊が生じたときに、基板電位の変動を生じにくい。そのため、半導体基板１０の他の素子領域１０４に設けられた他の素子に対して、当該破壊の影響を最小限に抑えることができる。
本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成（たとえば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
実施形態の半導体装置１００を模式的に示す断面図。 実施形態の半導体装置１００を模式的に示す平面図。 実施形態の半導体装置１００を模式的に示す断面図。 実施形態の半導体装置１００を模式的に示す平面図。
符号の説明
１０ 半導体基板、２０ ウェル、２４，３２ａ，３２ｂ，４２ａ，４２ｂ コンタクト領域、３０，３０ａ，３０ｂ 第１不純物領域、３４ａ，４４ｂ ソース領域、３４ｂ オフセット領域、４０，４０ａ，４０ｂ 第２不純物領域、５０ 第３不純物領域、６０ａ，６０ｂ ゲート酸化膜、６２ａ，６２ｂ ドレイン側オフセット絶縁層、７０ａ，７０ｂ ゲート電極、８０ 素子分離絶縁層、９０ 導電層、１００ 半導体装置、１０２ 素子分離領域、１０４ 素子領域、１０６ ＬＤＭＯＳ、１０６ｃ チャネル領域、１０８ オフセットドレインＭＯＳ、１０８ｃ チャネル領域

Claims (5)

  1. 第１導電型の半導体基板内に設けられた、第２導電型のウェルと、
    前記ウェル内に設けられ、ボディ領域を構成する第１導電型の第１不純物領域と、
    少なくとも一部が前記ウェル内に設けられてドレイン領域を構成し、かつ、前記第１不純物領域を取り囲むように前記第１不純物領域と離間して設けられた第２導電型の第２不純物領域と、
    前記ウェルを取り囲むように設けられ、かつ、前記第２不純物領域と離間して設けられた第１導電型の第３不純物領域と、
    を有し、
    前記ウェルは、前記第１不純物領域、前記第２不純物領域、および前記第３不純物領域よりも前記半導体基板の厚み方向に深く形成され、
    前記第１不純物領域および前記第２不純物領域の間の最小の間隔は、前記第２不純物領域および前記第３不純物領域の間の最小の間隔よりも小さい、半導体装置。
  2. 第１導電型の半導体基板内に設けられた、第２導電型のウェルと、
    前記ウェル内に設けられ、ドレイン領域を構成する第１導電型の第１不純物領域と、
    少なくとも一部が前記ウェル内に設けられてゲート領域の一部を構成し、かつ、前記第１不純物領域を取り囲むように前記第１不純物領域と離間して設けられた第２導電型の第２不純物領域と、
    前記ウェルを取り囲むように設けられ、かつ、前記第２不純物領域と離間して設けられた第１導電型の第３不純物領域と、
    を有し、
    前記ウェルは、前記第１不純物領域、前記第２不純物領域、および前記第３不純物領域よりも前記半導体基板の厚み方向に深く形成され、
    前記第１不純物領域および前記第２不純物領域の間の最小の間隔は、前記第２不純物領域および前記第３不純物領域の間の最小の間隔よりも小さい、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置において、
    前記第２不純物領域の外周の少なくとも一部は、前記ウェルの外周よりも外側に存在する、半導体装置。
  4. 請求項１ないし請求項３のいずれか１項に記載の半導体装置において、
    前記ウェルは、ドライブイン拡散法によって形成され、
    前記第１不純物領域、前記第２不純物領域および前記第３不純物領域は、高エネルギーイオン注入法によって形成されたレトログレイドウェルである、半導体装置。
  5. 請求項１ないし請求項４のいずれか一項に記載の半導体装置において、
    前記ウェルの不純物濃度は、前記第２不純物領域の不純物濃度よりも小さい、半導体装置。
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