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KR102255545B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR102255545B1
KR102255545B1 KR1020170039818A KR20170039818A KR102255545B1 KR 102255545 B1 KR102255545 B1 KR 102255545B1 KR 1020170039818 A KR1020170039818 A KR 1020170039818A KR 20170039818 A KR20170039818 A KR 20170039818A KR 102255545 B1 KR102255545 B1 KR 102255545B1
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다케시 모리타
가즈히로 츠무라
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에이블릭 가부시키가이샤
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Abstract

(과제) 반도체 장치의 정전기 보호 소자의 내압을 용이하게 조정할 수 있는 구조를 제공한다.
(해결 수단) N 채널형 MOS 트랜지스터를 정전기 보호 소자로 하는 반도체 장치에 있어서, N 채널형 MOS 트랜지스터는 N 형 고농도 드레인 영역으로부터 하방으로 향해 감소하는 3 종류의 상이한 불순물 농도를 갖는 종방향의 전계 완화 영역과, N 형 고농도 드레인 영역으로부터 채널 영역으로 향해 감소하는 3 종류의 상이한 불순물 농도를 갖는 횡방향의 전계 완화 영역과, 종방향의 전계 완화 영역과 횡방향의 전계 완화 영역에 접하는 가장 불순물 농도가 낮은 전계 완화 영역을 갖는 구조로 했다.

Description

반도체 장치 및 반도체 장치의 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 N 채널형 MOS 트랜지스터를 정전기 보호 소자로서 사용하는 반도체 장치에 관한 것이다.
MOS 형 트랜지스터를 정전기 보호 소자로서 사용하는 반도체 장치에 있어서는 N 채널형 MOS 트랜지스터의 드레인을 외부 단자에 연결하고, 게이트 전위 및 소스 전위를 접지하고, 오프 상태로 사용하는 이른바 오프 트랜지스터가 주로 이용되고 있다.
고전압 동작을 실시하는 소자를 보호하는 경우, 이 N 채널형 MOS 트랜지스터의 드레인의 주위에는 채널 영역과 드레인 영역 사이에 필드 산화막을 구비한 고내압 구조가 이용된다. 또, 내압의 향상 및 온 저항을 작게 하기 위해, N 형 고농도 드레인 영역 주변에 불순물 농도가 상이한 N 형 저농도 확산 영역을 구비한 고내압 구조가 이용된다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2007－266473호
정전기 보호 소자로서 사용되는 N 채널형 MOS 트랜지스터에 있어서는 이상적으로는 반도체 장치의 정격 전압 이상의 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압을 가짐과 함께, 내부 소자의 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압보다 각각 낮은 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압으로 되어 있는 전기 특성을 구비한 구조가 요구된다. 일반적으로 내압을 올리면 온 저항은 높아지므로, 온 저항을 낮추기 위해서 저농도 확산 영역의 농도를 높게 했을 경우, 퍼스트 브레이크 다운 전압이 내려가 반도체 장치의 정격 전압이나 동작 전압을 밑돌아, 원하는 특성을 만족시키지 못하는 경우가 있다. 한편, 온 저항을 무시하고 내압을 높이기 위해서 저농도로 한 경우에는 세컨드 브레이크 다운 전압이 올라가 내부 소자를 보호할 수 없는 경우가 있다.
또한, 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압은 MOS 트랜지스터의 IDS－VDS 특성에 있어서 정의된다. 도 5 에 모식적인 IDS－VDS 특성을 나타내고 있다. 퍼스트 브레이크 다운 전압은 게이트 전압을 0 V 로 한 채로, 드레인-소스간의 전압 VDS 를 올렸을 때에, 드레인 전류 IDS 가 상승하기 시작하는 전압이다. 세컨드 브레이크 다운 전압은 드레인-소스간의 전압 VDS 를 더욱 올렸을 경우에 드레인-소스간의 저항이 급격하게 작아져, 대전류가 흐르기 시작하는 전압이다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 농도 변경을 실시하지 않고 확산간의 거리에 의해 반도체 장치의 정전기 보호 소자의 내압을 용이하게 조정할 수 있는 구조를 제공한다.
상기 과제 해결을 위해서 본 발명에서는 이하와 같은 수단을 사용한다.
먼저, 반도체 기판 상에 형성된 필드 산화막 및 게이트 산화막과, 상기 게이트 산화막 상에 형성되고, 일단이 상기 필드 산화막 상에 연장되어 배치된 게이트 전극과, 상기 게이트 전극의 타단에 형성된 N 형 고농도 소스 영역과, 상기 N 형 고농도 소스 영역과 상기 필드 산화막의 일방의 단부 사이에 끼워져 상기 게이트 산화막 아래에 형성된 채널 영역과, 상기 필드 산화막의 상기 일방의 단부의 반대측이 되는 타방의 단부에 형성된 N 형 고농도 드레인 영역과, 상기 필드 산화막의 하방으로서, 상기 N 형 고농도 드레인 영역의 주위에 형성된 전계 완화 영역으로 이루어지는 N 채널형 MOS 트랜지스터를 갖는 반도체 장치로서, 상기 필드 산화막 아래에 형성된 N 형 중농도 확산 영역이 상기 N 형 고농도 드레인 영역으로부터 상기 채널 영역에 걸쳐 복수의 불순물 농도를 갖는 영역으로 이루어지는 것을 특징으로 하는 반도체 장치로 했다.
또, 반도체 기판 상에 형성된 필드 산화막 및 게이트 산화막과, 상기 게이트 산화막 상에 형성되고, 일단이 상기 필드 산화막 상에 연장되어 배치된 게이트 전극과, 상기 게이트 전극의 타단에 형성된 N 형 고농도 소스 영역과, 상기 N 형 고농도 소스 영역과 상기 필드 산화막의 일방의 단부 사이에 끼워져 상기 게이트 산화막 아래에 형성된 채널 영역과, 상기 필드 산화막의 상기 일방의 단부의 반대측이 되는 타방의 단부에 형성된 N 형 고농도 드레인 영역과, 상기 필드 산화막의 하방으로서, 상기 N 형 고농도 드레인 영역의 주위에 형성된 전계 완화 영역으로 이루어지는 N 채널형 MOS 트랜지스터를 갖는 반도체 장치의 제조 방법으로서,
반도체 기판의 표면에 P 형 웰 영역 및 제 1 N 형 웰 영역을 형성하는 공정과, 제 2 N 형 웰 영역을 상기 제 1 웰 영역보다 얕게 형성하는 공정과, 필드 산화막의 형성 영역 아래에 N 형 불순물을 이온 주입하고, 산화 확산시켜 필드 산화막과 N 형 중농도 확산 영역을 동시에 형성하는 공정과, 상기 필드 산화막이 없는 영역에 채널 영역을 형성하는 공정과, 상기 채널 영역의 표면에 게이트 산화막을 형성하는 공정과,
상기 게이트 산화막 상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 및 상기 필드 산화막을 마스크로 하여 고농도의 N 형 불순물을 이온 주입하여 N 형 고농도 소스 영역 및 N 형 고농도 드레인 영역을 형성하는 공정과, 층간 절연막 형성 공정과, 컨택트 비아 형성 공정과, 배선 공정과, 보호막 형성 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법으로 했다.
상기 수단을 이용함으로써, 정전기 보호 소자의 전압 특성을 원하는 값으로 쉽게 조정할 수 있게 된다.
본 발명에 의하면, 퍼스트 브레이크 다운 및 세컨드 브레이크 다운에 영향을 미치는 구조는 채널 영역과 N 형 저농도 확산 영역 (제 2 N 형 웰 영역) 간의 거리, N 형 저농도 확산 영역 (제 2 N 형 웰 영역) 과 제 1 N 형 웰 영역간의 거리이고, 세컨드 브레이크 다운에 영향을 미치는 구조는 N 형 저농도 확산 영역 (제 2 N 형 웰 영역) 과 N 형 고농도 확산 영역 (N 형 고농도 드레인 영역) 간의 거리이며, 이 구조 중 어느 하나의 거리를 다른 두 거리를 유지한 상태에서 변경함으로써 원하는 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압으로 조정할 수 있게 된다.
도 1 은 본 발명의 실시예인 반도체 장치의 정전기 보호 소자의 모식 단면도이다.
도 2 는 본 발명의 실시예인 반도체 장치의 정전기 보호 소자의 특성도이다.
도 3 은 본 발명의 실시예인 반도체 장치의 정전기 보호 소자의 특성도이다.
도 4 는 본 발명의 실시예인 반도체 장치의 정전기 보호 소자의 특성도이다.
도 5 는 N 채널형 MOS 트랜지스터의 IDS－VDS 특성도이다.
이하에서는 도면를 사용하여 본 발명에 있어서의 반도체 장치의 실시형태가 되는 정전기 보호 소자에 대해 설명한다.
도 1 은 본 발명의 실시예인 반도체 장치가 되는 N 채널형 MOS 트랜지스터를 이용한 정전기 보호 소자의 모식 단면도를 나타낸 것이다.
N 채널형 MOS 트랜지스터는 고내압에 이용되는 LDMOS 구조이고, 도전형이 P 형 또는 N 형의 반도체 기판 (100) 에 P 형 웰 영역 (101) 과 N 형 웰 영역 (102) 이 형성되어 있다. P 형 웰 영역 (101) 의 기판 표면의 일부에 형성된 게이트 산화막 (106) 상에 게이트 전극 (108) 이 형성되고, 게이트 전극 (108) 의 일부는 기판 상에 LOCOS (Local Oxidation of Silicon) 법에 의해 형성된 필드 산화막 (104) 상으로 연장되어 있다. 게이트 전극 (108) 의 일방의 단부에는 N 형 고농도 소스 영역 (109) 이 형성되고, 이 N 형 고농도 소스 영역 (109) 과 필드 산화막 (104) 사이에 끼워진 게이트 산화막 (106) 아래에는 채널 영역 (107) 이 형성되어 있다. 필드 산화막 (104) 의 일단에는 게이트 전극 (108) 의 일부가 실려 있고 타단 아래에 위치하는 N 형 웰 영역 (102) 의 기판 표면에는 N 형 고농도 드레인 영역 (110) 이 기판 표면으로부터 0.4 ㎛ 의 깊이로 형성되어 있다. 필드 산화막 (104) 아래에는 N 형 중농도 확산 영역 (105) 가 형성되어 있다.
N 형 중농도 확산 영역 (105) 의 불순물 농도는 4~10e16/㎤ 이고, 필드 산화막 (104) 의 저부로부터 0.5 ㎛ 의 깊이로 형성된다. 또, N 형 웰 영역 (102) 에는 N 형 중농도 확산 영역 (105) 보다 확산 깊이가 깊은 N 형 저농도 확산 영역 (103) 이 형성되어 있다. 이 N 형 저농도 확산 영역 (103) 은 N 형 웰 영역 (102) 로부터 P 형 웰 영역 (101) 의 일부까지 미치지만, 그 단부는 게이트 전극 (108) 과 중첩되지 않도록 확산 형성되어 있다.
여기서, N 형 고농도 드레인 영역 (110) 의 주위에 위치하는 N 형 중농도 확산 영역 (105), N 형 저농도 확산 영역 (103), N 형 웰 영역 (102) 및 P 형 웰 영역 (101) 이 단독으로 또는 중첩됨으로써 형성되는 전계 완화 영역이 되는 영역 a 로부터 f 를 다음과 같이 정의한다. 또한, 기판에 대해서는 공통되므로 언급하지 않는다.
N 형 웰 영역 (102) 만으로 이루어지는 영역 a, N 형 웰 영역 (102) 과 N 형 저농도 확산 영역 (103) 이 중첩된 영역 b, N 형 웰 영역 (102) 와 N 형 저농도 확산 영역 (103) 과 N 형 중농도 확산 영역 (105) 가 중첩된 영역 c, N 형 중농도 확산 영역 (105) 와 N 형 저농도 확산 영역 (103) 과 P 형 웰 영역 (101) 이 중첩된 영역 d, N 형 중농도 확산 영역 (105) 와 P 형 웰 영역 (101) 이 중첩된 영역 e, N 형 저농도 확산 영역 (103) 과 P 형 웰 영역 (101) 이 중첩된 영역 f 로 한다.
그 결과, 횡방향에서는 채널 영역 (107) 로부터 N 형 고농도 드레인 영역 (110) 으로 향해 영역 e→d→c 의 순으로 점차 불순물 농도가 높아지고, 종방향에서는 N 형 웰 영역 (102) 로부터 N 형 고농도 드레인 영역 (110) 으로 향해 영역 a→b→c 의 순으로 점차 불순물 농도가 높아지는 전계 완화 영역이 형성되게 된다. 또한, 영역 f 는 가장 불순물 농도가 낮은 N 형 확산 영역으로 이루어지는 전계 완화 영역이다. N 채널형 MOS 트랜지스터의 퍼스트 브레이크 다운 전압이나 세컨드 브레이크 다운 전압은 이들 6 개의 불순물 농도가 상이한 전계 완화 영역인 N 형 확산 영역의 배치에 따라 변화하게 된다.
도 2 는 N 형 저농도 확산 영역 (103) 과 N 형 웰 영역 (102) 사이의 거리 및 N 형 저농도 확산 영역 (103) 과 N 형 고농도 확산 영역인 N 형 고농도 드레인 영역 (110) 및 N 형 고농도 소스 영역 (109) 과의 사이의 거리를 고정한 채로, 채널 영역 (107) 과 N 형 저농도 확산 영역 (103) 사이의 거리 X1 을 변화시켰을 경우의 정전기 보호 소자의 특성 변화를 나타낸 도면이다. 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압의 두 특성이 변화한다. 즉, 거리 X1 이 커지면, 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압이 높아지는 경향을 나타낸다.
도 3 은 N 형 저농도 확산 영역 (103) 과 N 형 고농도 확산 영역인 N 형 고농도 드레인 영역 (110) 및 N 형 고농도 소스 영역 (109) 과의 사이의 거리 및 채널 영역 (107) 과 N 형 저농도 확산 영역 (103) 사이의 거리를 고정한 채로, N 형 저농도 확산 영역 (103) 과 N 형 웰 영역 (102) 사이의 거리 X2 를 변화시켰을 경우의 정전기 보호 소자의 특성 변화를 나타낸 도면이다. 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압의 두 특성이 변화한다. 즉, 거리 X2 가 커지면, 퍼스트 브레이크 다운 전압이 높고, 세컨드 브레이크 다운 전압이 낮아지는 경향을 나타낸다.
도 4 는 채널 영역 (107) 과 N 형 저농도 확산 영역 (103) 사이의 거리 및 N 형 저농도 확산 영역 (103) 과 N 형 웰 영역 (102) 사이의 거리를 고정한 채로, N 형 저농도 확산 영역 (103) 과 N 형 고농도 드레인 영역 (110) 사이의 거리 X3 을 변화시켰을 경우의 정전기 보호 소자의 특성 변화를 나타낸 도면이다. 퍼스트 브레이크 다운 전압은 고정된 채로 세컨드 브레이크 다운 전압만이 변화한다. 즉, 거리 X3 이 커지면, 세컨드 브레이크 다운 전압이 높아지지만, 퍼스트 브레이크 다운은 거의 일정하다.
원하는 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압의 N 채널형 MOS 트랜지스터의 정전기 보호 소자를 얻는 경우, 예를 들어, 도 2 에 나타내는 바와 같이 채널 영역과 N 형 저농도 확산 영역간의 거리 X1 만을 변경하거나, 또는 도 3 에 나타내는 바와 같이 N 형 저농도 확산 영역과 N 형 웰 영역간의 거리 X2 만을 변경함으로써 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압을 바꾸어 원하는 퍼스트 브레이크 다운 전압으로 조정하고, 다음으로, 도 4 에 나타내는 바와 같이 N 형 저농도 확산 영역과 N 형 고농도 확산 영역간의 거리 X3 만을 변경함으로써 퍼스트 브레이크 다운 전압을 유지한 채로 원하는 세컨드 브레이크 다운 전압으로 조정함으로써 원하는 퍼스트 브레이크 다운 전압과 세컨드 브레이크 다운 전압을 갖는 N 채널형 MOS 트랜지스터의 정전기 보호 소자를 얻을 수 있다.
이상과 같이, 정전기 보호 소자로서 사용되는 N 채널형 MOS 트랜지스터를 사용하는 반도체 장치에 있어서는 내부 소자의 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압보다 각각 낮은 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압을 구비한 정전기 보호 소자가 요구되지만, 상기 수법을 이용하면, 용이하게 원하는 브레이크 다운 전압을 갖는 N 채널형 MOS 트랜지스터의 정전기 보호 소자를 얻을 수 있게 된다.
다음으로, 본 발명의 반도체 장치의 정전기 보호 소자의 제조 방법에 대해 도 1 을 사용하여 간단하게 설명한다.
먼저, 반도체 기판 (100) 도 표면에 P 형 웰 영역 (101) 및 N 형 웰 영역 (102) 를 5 ㎛ 정도의 깊이로 형성한다. 이어서, 제 2 N 형 웰 영역인 N 형 저농도 확산 영역 (103) 을 N 형 웰 영역 (102) 보다 얕은 1~2 ㎛ 정도의 깊이가 되도록 형성한다. 이 N 형 저농도 확산 영역 (103) 은 N 형 웰 영역 (102) 뿐만 아니라 P 형 웰 영역 (101) 의 일부에도 걸쳐 형성되어, 도면의 영역 b, c, d, f 가 되는 전계 완화 영역을 구성한다.
필드 산화막 (104) 형성 영역 아래에 N 형 불순물인 인 (P) 을 이온 주입한 후에 산화 확산시켜 필드 산화막 (104) 와 N 형 중농도 확산 영역 (105) 를 동시에 형성한다. 형성된 N 형 중농도 확산 영역 (105) 는 단체로 5e16/㎤ 정도의 농도인데, 도면의 영역 e 에서는 P 형 웰 영역 (101) 때문에 N 형 불순물 농도는 낮아지고, 영역 d 에서는 N 형 저농도 확산 영역 (103) 때문에 N 형 불순물 농도는 단체 농도보다 높아지고, 영역 c 에서의 N 형 불순물 농도는 더욱 높아진다.
이어서, 필드 산화막 (104) 이 없는 영역에 채널 영역 (107) 을 위한 불순물을 이온 주입하고, 그 후, 채널 영역 (107) 상의 반도체 기판 표면에 게이트 산화막 (106) 을 형성하고, 나아가 그 위에 게이트 전극 (108) 을 형성한다. 그리고, 게이트 전극 (108) 및 필드 산화막 (104) 를 마스크로 하여 고농도의 N 형 불순물을 이온 주입하여 N 형 고농도 소스 영역 (109) 및 N 형 고농도 드레인 영역 (110) 을 형성한다. 도시하지 않지만, 나아가 층간 절연막 형성 공정, 컨택트 비아 형성 공정, 배선 공정, 보호막 형성 공정 등을 거침으로써 본 발명의 반도체 장치를 형성할 수 있다.
여기서, 도 2 에 나타내는 바와 같이 채널 영역과 N 형 저농도 확산 영역간의 거리 X1 만을 변경하거나, 또는 도 3 에 나타내는 바와 같이 N 형 저농도 확산 영역과 N 형 웰 영역간의 거리 X2 만을 변경함으로써 퍼스트 브레이크 다운 전압 및 세컨드 브레이크 다운 전압을 바꾸어 원하는 퍼스트 브레이크 다운 전압으로 조정하고, 다음으로, 도 4 에 나타내는 바와 같이 N 형 저농도 확산 영역과 N 형 고농도 확산 영역간의 거리 X3 만을 변경함으로써 퍼스트 브레이크 다운 전압을 유지한 채로 원하는 세컨드 브레이크 다운 전압으로 조정함으로써 원하는 퍼스트 브레이크 다운 전압과 세컨드 브레이크 다운 전압을 갖는 N 채널형 MOS 트랜지스터의 정전기 보호 소자를 갖는 반도체 장치를 제조할 수 있다.
100 : 반도체 기판
101 : P 형 웰 영역
102 : N 형 웰 영역
103 : N 형 저농도 확산 영역 (제 2 N 형 웰 영역)
104 : 필드 산화막
105 : N 형 중농도 확산 영역
106 : 게이트 산화막
107 : 채널 영역
108 : 게이트 전극
109 : N 형 고농도 소스 영역
110 : N 형 고농도 드레인 영역
X1 : 채널 영역~N 형 저농도 확산 영역간 거리
X2 : N 형 저농도 확산 영역~N 형 웰 영역간 거리
X3 : N 형 저농도 확산 영역~N 형 고농도 드레인 영역간 거리
a, b, c, d, e, f : N 형 확산 영역 (전계 완화 영역)

Claims (7)

  1. 반도체 기판 상에 형성된 필드 산화막 및 게이트 산화막과,
    상기 게이트 산화막 상에 형성되고, 일단이 상기 필드 산화막 상에 연장되어 배치된 게이트 전극과,
    상기 게이트 전극의 타단에 형성된 N 형 고농도 소스 영역과,
    상기 N 형 고농도 소스 영역과 상기 필드 산화막의 일방의 단부 사이에 끼워져 상기 게이트 산화막 아래에 형성된 채널 영역과,
    상기 필드 산화막의 상기 일방의 단부의 반대측이 되는 타방의 단부에 형성된 N 형 고농도 드레인 영역과,
    상기 필드 산화막의 하방으로서, 상기 N 형 고농도 드레인 영역의 주위에 형성된 복수의 전계 완화 영역으로 이루어지는 N 채널형 MOS 트랜지스터를 갖는 반도체 장치로서,
    상기 복수의 전계 완화 영역은 상기 N 형 고농도 드레인 영역으로부터 하방으로 향해 감소하는 3 종류의 상이한 불순물 농도를 갖는 종방향의 전계 완화 영역과, 상기 N 형 고농도 드레인 영역으로부터 상기 채널 영역으로 향해 감소하는 3 종류의 상이한 불순물 농도를 갖는 횡방향의 전계 완화 영역과, 상기 종방향의 전계 완화 영역과 상기 횡방향의 전계 완화 영역에 접하는 가장 불순물 농도가 낮은 전계 완화 영역을 가지고 있고,
    상기 종방향의 전계 완화 영역은, N 형 웰 영역으로 이루어지는 영역 a 와, 상기 N 형 웰 영역과 N 형 저농도 확산 영역이 중첩된 영역 b 와, 상기 N 형 웰 영역과 상기 N 형 저농도 확산 영역과 N 형 중농도 확산 영역이 중첩된 영역 c 를 포함하고,
    상기 횡방향의 전계 완화 영역은, 상기 영역 c 와, P 형 웰 영역과 상기 N 형 저농도 확산 영역과 상기 N 형 중농도 확산 영역이 중첩된 영역 d 와, 상기 P 형 웰 영역과 상기 N 형 중농도 확산 영역이 중첩된 영역 e 를 포함하고,
    상기 가장 불순물 농도가 낮은 전계 완화 영역은, 상기 P 형 웰 영역과 상기 N 형 저농도 확산 영역이 중첩된 영역 f 를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 N 형 웰 영역의 반도체 기판내 깊이는 상기 N 형 저농도 확산 영역보다 깊고, 상기 N 형 저농도 확산 영역의 반도체 기판내 깊이는 상기 N 형 중농도 확산 영역보다 깊은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 N 형 저농도 확산 영역이 상기 필드 산화막 상에 연장된 상기 게이트 전극과 중첩되지 않는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 반도체 장치의 제조 방법으로서,
    반도체 기판의 표면에 P 형 웰 영역 및 N 형 웰 영역을 형성하는 공정과,
    N 형 저농도 확산 영역을 상기 N 형 웰 영역보다 얕게 형성하는 공정과,
    필드 산화막의 형성 영역 아래에 N 형 불순물을 이온 주입하고, 산화 확산시켜 상기 필드 산화막과 N 형 중농도 확산 영역을 동시에 형성하는 공정과,
    상기 필드 산화막이 없는 영역에 채널 영역을 형성하는 공정과,
    상기 채널 영역의 표면에 게이트 산화막을 형성하는 공정과,
    상기 게이트 산화막 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 및 상기 필드 산화막을 마스크로 하여 고농도의 N 형 불순물을 이온 주입하여 N 형 고농도 소스 영역 및 N 형 고농도 드레인 영역을 형성하는 공정과,
    층간 절연막 형성 공정과,
    컨택트 비아 형성 공정과,
    배선 공정과,
    보호막 형성 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 채널 영역과 상기 N 형 저농도 확산 영역 사이의 거리를 조정하는 공정과, 상기 N 형 저농도 확산 영역과 상기 N 형 고농도 드레인 영역 사이의 거리를 조정하는 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 N 형 저농도 확산 영역과 상기 N 형 웰 영역 사이의 거리를 조정하는 공정과, 상기 N 형 저농도 확산 영역과 상기 N 형 고농도 드레인 영역 사이의 거리를 조정하는 공정을 추가로 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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