[go: up one dir, main page]

DE69225552T2 - Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung - Google Patents

Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung

Info

Publication number
DE69225552T2
DE69225552T2 DE69225552T DE69225552T DE69225552T2 DE 69225552 T2 DE69225552 T2 DE 69225552T2 DE 69225552 T DE69225552 T DE 69225552T DE 69225552 T DE69225552 T DE 69225552T DE 69225552 T2 DE69225552 T2 DE 69225552T2
Authority
DE
Germany
Prior art keywords
region
conductivity type
dopant
gate
drift region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69225552T
Other languages
English (en)
Other versions
DE69225552D1 (de
Inventor
Satwinder Garland Texas 75044 Malhi
Wai Tung Plano Texas 75074 Ng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of DE69225552D1 publication Critical patent/DE69225552D1/de
Application granted granted Critical
Publication of DE69225552T2 publication Critical patent/DE69225552T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/153—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

    TECHNISCHES GEBIET DER ERFINDUNG
  • Diese Erfindung bezieht sich allgemein auf elektronische Leistungsbauelemente und insbesondere auf ein Bauelement gemäß dem Oberbegriff des Anspruchs 1, das aus Patent Abstracts of Japan, Bd. 14, S. 312, und der entsprechenden Patentschrift JP-A- 2 102 575 bekannt ist, sowie auf ein Verfahren zu dessen Herstellung.
  • In IEDM Meeting 1983, Seiten 95-98, H. Itoh et al., "Extremely High Efficient UHF Power MOSFET For Handy Transmitter", ist offenbart, daß die Dotierstoffkonzentration eines Substrats vom p-Typ kleiner ist als die einer Wanne vom p-Typ, die darin gebildet ist, um die Ausgangskapazität zu vermindern.
    • HINTERGRUND DER ERFINDUNG
  • Laterale Doppel-Diffusionsfeldeffekttransistoren mit isoliertem Gate (die manchmal als LDMOS-Transistoren bezeichnet werden) sind die geeigneten Leistungsbauelemente, wenn es um die Integration in VLSI-Schaltungslogikprozesse geht. Der Einschaltwiderstand pro Flächeneinheit (rds(ein)) ist der wichtigste Faktor bei einem Hochspannungsleistungsbauelement. Leistungstransistoren mit vermindertem Oberflächenfeld (RESURF-Transistoren) wurden durch J. A. Appels und H. M. J. Vaes in "High Voltage Thin Layer Devices (Research Devices)", IDEM Tech. Dig. 1979, Seiten 238-241, eingeführt. Ausgehend von einem Halbleitersubstrat vom p-Typ wird ein RESURF-LDMOS-Bauelement einen Drift-Bereich vom n-Typ aufweisen, der einen "n+"-Drain-Bereich umgibt. Auf einem Teil des Drift-Bereiches wird ein relativ dickes LOCOS-Oxid aufgewachsen. Eine relativ tiefe Implantierung vom p-Typ wird verwendet, um den Körper des Feldeffekttransistors mit isolierter Gateelektrode (IGFET) herzustellen, wobei diese den Drift- Bereich von dem Source-Bereich trennt. Eine rückseitige "p+"- Verbindung für ein Gate wird innerhalb des Körperimplantationsbereiches vom p-Typ gebildet. Ein leitfähiges Gate wird über dem IGFET-Körper gebildet und gegenüber diesem isoliert, so daß es sich von dem Source-Bereich über den Körper zu dem seitlichen Rand des LOCOS-Oxids erstreckt und sich vorzugsweise bis zu einem Teil des dickeren Oxids erstreckt.
  • Der Drift-Bereich besitzt eine Donatorendotierstoffkonzentration ND1, die so ausgelegt ist, daß sie unter der Wirkung des JFET durch das Substratgate vom p-Typ bei der Nennspannung vollkommen verarmt. Die Dotierstoffkonzentration des JFET-Gates ist jedoch für die Verwendung des Substrats bei anderen VLSI- Bauelementen optimiert und für ein Hochspannungsleistungsbauelement nicht optimal. Daher besteht ein Bedürfnis, einen LDMOS-Transistor zu entwickeln, der einen niedrigen rds(ein)- Wert aufweist und dennoch kompatibel mit VLSI-Logikprozessen ist.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung umfaßt das Bauelement des anfangs definierten Typs darüber hinaus die kennzeichnenden Merkmale des Anspruchs 1.
  • Darüber hinaus wird durch diese Erfindung das im Anspruch 13 definierte Herstellungsverfahren geschaffen.
  • Bevorzugte Ausführungsformen sind in den beigefügten abhängigen Ansprüchen aufgeführt.
  • Ein wichtiger technischer Vorteil der Erfindung ist das Vorsehen des Bereiches mit einer Dotierstoffkonzentration, die gegenüber der der Halbleiterschicht und der des Körpers erhöht ist. Aufgrund des stärker dotierten Bereiches kann die Dotierung des Drift-Bereiches ebenfalls erhöht werden, wobei die RESURF-Bedingungen immer noch eingehalten werden. Das führt zu einer Verminderung des Widerstands des Drift-Bereiches, was zu einem kleineren rds(ein)-Wert für das Bauelement führt. Ein weiterer technischer Vorteil der Erfindung ist deren Kompatibi lität mit dem VLSI-Logikprozeß, bei dem andere Niedrigleistungsbauelemente gleichzeitig auf demselben Chip hergestellt werden. Lediglich eine zusätzliche Maske ist erforderlich, um dieses Bauelement zusätzlich zu den anderen, normalerweise bei einem VLSI-Logikprozeß vorkommenden Bauelementen, herzustellen.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Gesichtspunkte der Erfindung und ihre Vorteile lassen sich unter Bezug auf die folgende genaue Beschreibung in Verbindung mit den Zeichnungen erkennen, in denen gleiche Teile mit gleichen Bezugszeichen versehen sind und in denen:
  • Fig. 1-5 stark vergrößerte schematische Schnittansichten eines Spiegelpaares eines LDMOS-Transistors gemäß der Erfindung sind, die aufeinanderfolgende Stufen von deren Herstellung zeigen; und
  • Fig. 6 eine Perspektivansicht eines Teils eines solchen LDMOS-Transistors ist.
    • GENAUE BESCHREIBUNG DER ERFINDUNG
  • In der Fig. 1 ist ein (p-)-Halbleitersubstrat in seiner Gesamtheit mit 10 bezeichnet. Die Schicht 10 kann eine epitaxiale Schicht mit einem Widerstand in der Größenordnung von 25 bis 33 Ω-cm sein. Eine Hilfsschicht 12 aus Oxid wird auf einer Fläche 14 der Halbleiterschicht 10 aufgewachsen. Die Schicht 12 kann ungefähr 400 Angström dick sein. Eine Schicht 16 aus Photoresist wird auf dem Oxid 12 abgeschieden und entwickelt, um einen ersten Implantationsbereich zu definieren, der in seiner Gesamtheit mit 18 bezeichnet ist. Die entwickelte Photoresistschicht 16 wird als Maske für zwei Implantierungen verschiedenen Leitungstyps verwendet. Als erstes wird ein Dotierstoff vom p-Typ wie Bor in den Bereich 18 mit einer Implantationsenergie von ungefähr 100 KeV implantiert. Die Dosis kann in dem Bereich von 5 · 10¹² Atomen/cm² bis 2 · 10¹³ Atomen/cm² liegen. So wird ein p-Bereich 20 erzeugt.
  • Unter Verwendung der gleichen Maske wird eine zweite Implantierung durchgeführt. Dieses Mal wird ein Dotierstoff vom n-Typ verwendet, der ein wesentlich geringeres Diffusionsvermögen als der verwendete Dotierstoff vom p-Typ aufweist. Bei der bevorzugten Ausführungsform wird Arsen mit einer Implantationsenergie von ungefähr 80 KeV und einer Dosis in dem Bereich von 5 · 10¹² bis 2 · 10¹³ Atomen/cm² verwendet. Dieses erzeugt einen Bereich 22 vom n-Typ, der seichter ist als der p-Bereich 20. Der Bereich 20 wird eine Dotierstoffkonzentration aufweisen, die wesentlich größer als die Hintergrunddotierstoffkonzentration der (p-)-Halbleiterschicht 10 ist.
  • In der Fig. 2 ist die Photoresistschicht 16 abgelöst und die Implantierungen 20 und 22 sind eindiffundiert, um einen P-JFET- Gatebereich 24 und einen n-Drift-Bereich 26 zu bilden. Das Eindiffundieren kann zum Beispiel bei 1200ºC für ungefähr 700 Minuten stattfinden. Aufgrund des größeren Diffusionsvermögens der Dotierstoffe vom p-Typ diffundiert dieser Dotierstoff schneller nach außen als die Arsenatome, die verwendet wurden, um den Drift-Bereich 26 zu erzeugen. Dies führt wiederum dazu, daß der JFET-Gatebereich 24 den n-Drift-Bereich 26 seitlich und nach unten hin umschließt.
  • In der Fig. 3 sind die Ergebnisse eines zweiten Satzes an Implantierungen dargestellt. Eine (nicht dargestellte) zweite Photoresistschicht wird abgeschieden und entwickelt, um (nicht dargestellte) zweite Implantationsbereiche offenzulassen. Ein zweiter Satz an Implantierungen wird durchgeführt, wobei jede die zweite entwickelte Photoresistmaske verwendet. Eine erste dieser Implantierungen besitzt ein hohes Diffusionsvermögen und ist ein p-Dotierstoff, z. B. Bor. Die Dosis sollte innerhalb eines Bereiches von 1,5 · 10¹³ Atomen/cm² bis 1,5 · 10¹&sup4; Atomen/cm² liegen und beträgt vorzugsweise 5 · 10¹³ Atome/cm². Die Implantationsenergie kann ungefähr bei 100 KeV liegen. Als zweites wird ein Dotierstoff vom n-Typ, z. B. Arsen, implantiert, der ein relativ kleines Diffusionsvermögen besitzt. Die Dosis für diese Spezies kann von 3 · 10¹³ bis 2 · 10¹&sup4; reichen und liegt vorzugsweise bei 1 · 10¹&sup4; Atomen/cm². Eine bevorzugte Implantationsenergie beträgt 120 KeV.
  • Als nächstes wird ein Eindiffundierschritt durchgeführt, zum Beispiel bei ungefähr 1100ºC für 500 Minuten. So werden Körper 30 und 32 des Feldeffekttransistors mit isoliertem Gate (IGFET) erzeugt, die die Source-Bereiche 24 bzw. 36 umgeben. Es ist beabsichtigt, daß die IGFET-Körper 30 und 32 den JFET-Gatebereich 24 überlappen. Der obere Bereich des IGFET-Bereiches 30 wird als Kanalbereich eines Feldeffekttransistors dienen, der zwischen dem Source-Bereich 34 und dem Drift-Bereich 26 hergestellt werden soll, während der obere Bereich des IGFET-Körpers 32 in gleicher Weise als Kanalbereich für einen Feldeffekttransistor dient, der zwischen dem Drift-Bereich 26 und dem Source- Bereich 36 gebildet werden soll.
  • Nach diesen Schritten des Eindiffundierens wird ein (nicht dargestelltes) Oxidschichtkissen auf der Oberfläche 14 der Halbleiterschicht 10 aufgewachsen und danach wird eine Nitridschicht abgeschieden, wobei beide zusammen eine Hartmaske 40 bilden. Die Maske 40 wird strukturiert und geätzt, um die Fenster 41 für den nachfolgenden Schritt des Aufwachsens des dicken LOCOS-Oxids zu lassen, der gleich unten beschrieben wird.
  • In der Fig. 4 ist dargestellt, daß LOCOS-Oxidinseln 42 und 44 unter einer Sauerstoffatmosphäre bis zu einer bevorzugten Dicke von ungefähr 7600 Angström aufgewachsen wurden. Jede der LOCOS- Oxidinseln 42 und 44 besitzt vogelschnabelähnliche seitliche Ränder 46, die in der Nähe der seitlichen Ränder 48 des Drift- Bereiches 26 liegen. Als nächstes wird eine Gate-Oxidschicht 50 auf der Oberfläche 14 der Halbleiterschicht bis zu einer Gesamtdicke von ungefähr 500 Angström unter einer Sauerstoff- /Dampfatmosphäre aufgewachsen. Danach werden ungefähr 4500 Angström polykristallinen Siliziums (Poly) auf der Oberfläche des Halbleiterwafers abgeschieden, mit einem Dotierstoff wie POCl&sub3; in einer Dosis von ungefähr 10²¹ Atomen/cm² stark dotiert, strukturiert und geätzt, um die leitfähigen Poly-Gates 52 und 54 zu bilden. Das Poly-Gate 52 erstreckt sich von einem Punkt in der Nähe des seitlichen Randes des Source-Bereiches 34 über den IGFET-Körper 30 und über einen Bereich in der Nähe des Drift-Bereiches 26 und vorzugsweise bis auf einen Teil des LOCOS-Oxidbereiches 42 hinauf. Das Poly-Gate 54 ist in gleicher Weise spiegelförmig angeordnet.
  • Die restlichen wichtigen Schritte des Herstellungsverfahrens sind in der Fig. 5 dargestellt. Eine (n+)-Source/Drain- Implantierung wird teilweise in Selbstausrichtung zu den seitlichen Rändern 56 und 58 der Poly-Gates 52 bzw. 54 durchgeführt. Eine entwickelte Photoresistschicht 59 (siehe Fig. 4) wird verwendet, um die gegenüberliegenden seitlichen Ränder der Implantierung zu definieren. Diese erste (n+)-Source/Drain- Implantierung wird zum Beispiel mit Phosphor bei einer Energie von ungefähr 80 KeV und einer Dosis von 4 · 10¹&sup4; cm&supmin;² durchgeführt. Diese Implantierung verbessert die Dotierstoffkonzentration in den Source-Bereichen 34 und 36 und erzeugt den Drain- Bereich 60, der zu den LOCOS-Inseln 42 und 44 selbst ausgerichtet ist. Dieser ersten Source-Drain-Implantierung folgt sofort eine zweite Source-Drain-Implantierung mit beispielsweise Arsen bei einer Implantationsenergie von ungefähr 120 KeV und einer Dosis von 5 · 10¹&sup5; Atomen/cm². Dies wird besonders stark dotierte (n+)-Bereiche 62 und 64 erzeugen und die Dotierstoffkonzentration des Drain-Bereiches 60 vergrößern. Die Bereiche 62 und 64 bilden einen Source-Bereich mit einem allmählichen Übergang. Dies gilt entsprechend für die Bereiche 36 und 64.
  • Als nächstes wird unter Verwendung von Photoresist ein p- Implantationsbereich definiert und eine Implantierung eines p- Typ-Dotierstoffs, zum Beispiel Bor, wird durchgeführt, um die rückseitigen Gate-Verbindungsbereiche 70 und 72 vom (p+)-Typ zu erzeugen. Die rückseitigen Gate-Verbindungsbereiche werden zum Beispiel mit Bor mit einer Implantationsenergie von ungefähr 25 KeV und einer Dosis von ungefähr 2 · 10¹&sup5; Atomen/cm² gebildet. Diese rückseitigen Gate-Verbindungsbereiche 70 und 72 werden innerhalb der jeweiligen IGFET-Körper 30 und 32 implantiert und liegen vorzugsweise neben ihren jeweiligen Source-Bereichen 62 und 64. Dies dient dazu, in wirksamer Weise einen gemeinsa men (nicht dargestellten) Metallkontakt sowohl zum Source- Bereich 62 und der rückseitigen Gate-Verbindung 70 als auch zum Source-Bereich 64 und der rückseitigen Gate-Verbindung 72 herzustellen.
  • Es sind weitere Schritte notwendig, um das Bauelement zu vervollständigen. Hierzu gehören die Abscheidung von ungefähr 4000 Angström undotierten Oxids und ungefähr 7000 Angström Borphosphorsilikatglas (BPSG) (nicht dargestellt). Eine (nicht dargestellte) Kontaktphotoresistschicht wird dann abgeschieden und entwickelt. Geeignete Kontakte werden geätzt, um wenigstens Teile der rückseitigen Gate-Verbindungsbereiche 70 und 72, der Source-Bereiche 62 und 64 und des Drain-Bereiches 60 freizulegen. Die freigelegten Kontaktflächen werden durch Abscheidung von Platin silicitbeschichtet, wodurch eine dünne Schicht 74 aus Platinsilizit erzeugt wird. Überschüssiges Platin wird dann entfernt. Hierauf folgt die Abscheidung eines relativ schwer schmelzenden Metalls, zum Beispiel einer Legierung aus Titan und Wolfram. Die erste Stufe der Metallisierung wird unter Verwendung von Aluminium vervollständigt, um die Kontakte 78, 80 und 82 komplett zu machen.
  • Die Fig. 6 ist eine stark vergrößerte schematische Perspektivansicht der linken Hälfte des in der Fig. 5 dargestellten Bauelementpaares. Der in seiner Gesamtheit mit 90 bezeichnete, vollständige seitlich doppelt diffundierte "Metall/Oxid/- Halbleiter"-(LDMOS)-Leistungstransistor kann verschiedene Formen einnehmen. Die dargestellten Strukturen können in unbestimmter Weise parallel zur Richtung 92 verlängert werden, um eine Reihe länglicher Streifen zu erzeugen, soweit es die Stromführungscharakteristiken erfordern. Außerdem kann, was teilweise in Verbindung mit den Fig. 1-5 dargestellt ist, der Transistor 90 um die Ebenen 94 und 96 herum wiederholt werden und in dieser Weise so oft wie es erwünscht wird wiederholt werden. Bei mehreren Source- und Drain-Bereichen würde der Drain-Bereich 60 sich mit dem Source-Bereich 34 abwechseln. Ein solches abwechselndes Auftreten ist in Verbindung mit den Fig. 1-5 dargestellt, die einen gemeinsamen Drain-Bereich 60 zeigen, der für die Source-Bereiche 34 und 36 vorgesehen ist. Die Grundstruktur des Transistors 90 kann auch gekrümmte Komponenten (nicht dargestellt) aufweisen, so daß eine im wesentlichen kreisförmige Struktur erzeugt werden kann. Gekrümmte Komponenten (nicht dargestellt) können außerdem geeignete der "Streifen" an einem Ende der länglichen Struktur zusammenschließen und verbinden.
  • Silizium besitzt einen Durchbruchungsspannungskennwert von ungefähr 30 Volt pro Mikrometer. Damit eine entwickelte Struktur eine Durchbruchsspannung (BV) von ungefähr 90 Volt besitzt, sollte die in einer Richtung senkrecht zur Richtung 92 verlaufende Länge des Drift-Bereiches 26 von einem seitlichen Rand 98 des LOCOS-Oxids 42 zum seitlichen Rand 100 des Drain-Bereiches 60 ungefähr 3,5 Mikrometer betragen. Dieser Abstand kann für Bauelemente vermindert werden, die geringere Durchbruchsspannungen benötigen. Der Abstand zwischen den Punkten 98 und 100 wirkt sich direkt auf den Einschaltwiderstand rds(ein) aus. Es ist wünschenswert, die Dotierstoffkonzentration des Drift- Bereiches 26 zu erhöhen, um den Einschaltwiderstand soweit wie möglich zu erniedrigen. Auf der anderen Seite wird die Durchbruchsspannung des Teils teilweise von der Beziehung der Dotierstoffkonzentration Nd des Drift-Bereiches 26 und der Dotierstoffkonzentration Na des JFET-Gate-Bereiches 24 abhängen. Wenn die Konzentration Na im Gate-Bereich 24 erhöht ist, kann die Dotierstoffkonzentration Nd im Drift-Bereich 26 ebenfalls erhöht werden, um die RESURF-Bedingungen zu erfüllen. Dies ermöglicht ein flexibleres Design und eine Optimierung von rds(ein) und der Durchbruchsspannung (BV).
  • Bei einer relativ geringen Arsendosis des Bereiches 26 wird die Durchbruchsspannung durch die Potentialansammlung in der Nähe des (n+)-Drain-Bereiches 60 verursacht. In diesem Modus wächst die Durchbruchsspannung mit der Dosierung der Arsenimplantierung. Bei größeren Dosen der Arsenimplantierung wird ein Volumendurchbruch (englisch: "bulk"-breakdown) beobachtet. Das ist der bevorzugte Betriebsmodus, da das Bauelement 90 dann die größtmögliche Durchbruchsspannung zeigt und der Volumendurch bruch dem Bauelement 90 noch unempfindlichere Eigenschaften verleiht. Jedoch führt ein weiteres Ansteigen der Dosis der Arsenimplantierung wegen des starken elektrischen Feldes unter der Gate-Elektrode 52 zu einer niedrigeren Durchbruchsspannung. Nach einem gewissen Punkt wiegt diese Verringerung der Durchbruchsspannung die zusätzliche Verbesserung in bezug auf rds(ein) auf.
  • Für Anwendungen im Kraftfahrzeugbereich geeignete LDMOS- Bauelemente 90 wurden in einem "Ein Mikrometer"-CMOS-Verfahren hergestellt. Der geringste genannte Abstand zwischen den Ebenen 94 und 96 betrug 10,7 Mikrometer. Der gemessene Wert rds(ein) von 1,38 mΩ-cm² bei einer Spannung Vgs von 15 Volt mit einer Durchbruchsspannung von 80 Volt stellt das beste bisher berichtete Leistungsergebnis für ein seitliches Bauelement in diesem Spannungsbereich dar.
  • Zusammenfassend wurde ein LDMOS-Leistungstransistor mit verbesserten Leistungseigenschaften gezeigt und beschrieben. Das Hinzufügen eines JFET-Gate-Bereiches mit erhöhter Dotierstoffkonzentration ermöglicht es, die Dotierstoffkonzentration des Drift-Bereiches zu erhöhen, wodurch rds(ein) vermindert wird, was bei der Charakterisierung der Leistungsfähigkeit des Bauelements wichtig ist. Nichtsdestotrotz kann dieses Bauelement in einer Weise hergestellt werden, die kompatibel mit dem VLSI- Logikprozeß ist und bei minimalen zusätzlichen Kosten und lediglich einer zusätzlichen Maske erfolgt.

Claims (15)

1. Bauelement mit großer Durchbruchspannung, das einen starken Strom führen kann und das auf einer Fläche einer Halbleiterschicht (10) gebildet ist, die so dotiert ist, daß sie einen ersten Leitungstyp aufweist, mit
einem Driftbereich (26), der einen zweiten Leitungstyp aufweist, der dem ersten Leitungstyp entgegengesetzt ist;
einem dicken Isolatorbereich (42), der auf der Fläche auf dem Driftbereich (26) gebildet ist;
einem Körper (30), der den ersten Leitungstyp aufweist;
einem Source-Bereich (34), der so auf der Fläche gebildet ist, daß er den zweiten Leitungstyp aufweist, wobei er sich in dem Körper befindet und seine Seiten von dem Körper (30) umgeben sind und wobei er in einem Abstand zum Driftbereich (26) angeordnet ist;
einem Drain-Bereich (60), der so gebildet ist, daß er den zweiten Leitungstyp aufweist, an den Driftbereich (26) angrenzt und in einem Abstand zu dem Körper (30) angeordnet ist;
einem rückseitigen Gate-Verbindungsbereich (70), der so gebildet ist, daß er den ersten Leitungstyp aufweist und an den Körper (30) angrenzt; und
einem leitfähigen Gate (52), das sich über die Fläche zwischen dem Source-Bereich (34) und dem dicken Isolatorbereich (42) erstreckt, wobei ein dünner Gate-Isolator (50) einen Abstand zwischen dem Gate (52) und dem Körper (30) herstellt; gekennzeichnet durch
einen Bereich (24), der den ersten Leitungstyp aufweist und in der Halbleiterschicht (10) gebildet ist, wobei die Dotierstoffkonzentration des Bereichs (24) wesentlich größer als die Dotierstoffkonzentration der Halbleiterschicht (10) ist;
wobei der Körper (30) auf der Fläche neben dem Bereich (24) gebildet ist,
der Driftbereich (26) so auf der Fläche gebildet ist, daß er sich in dem Bereich (24) befindet und seine Seiten von dem Bereich (24) umgeben sind,
die Spitzendotierstoffkonzentration des Bereichs (24) in dem Bereich von 3 bis 5 · 10¹&sup5; Akzeptoren pro Kubikzentimeter liegt und die Spitzendotierstoffkonzentration des Driftbereichs (26) in dem Bereich von 3 bis 5 · 10¹&sup6; Donatoren pro Kubikzentimeter liegt.
2. Bauelement nach Anspruch 1, bei dem sich das leitfähige Gate (52) darüber hinaus über wenigstens einen Teil des dicken Isolatorbereichs (42) erstreckt.
3. Bauelement nach Anspruch 1 oder Anspruch 2, bei dem der rückseitige Gate-Verbindungsbereich (70) so auf der Fläche gebildet ist, daß er an den Source-Bereich (34) angrenzt, wobei ein gemeinsamer leitfähiger Kontakt (78) für den Source-Bereich (34) und den rückseitigen Gate-Verbindungsbereich (70) hergestellt ist.
4. Bauelement nach einem der Ansprüche 1 bis 3, bei dem der Driftbereich (26) einen seitlichen Rand besitzt, der an den Körper (30) angrenzt, wobei der dünne Gate-Isolator (50) durch den dicken Isolatorbereich (42) begrenzt wird; und
ein Längenabschnitt des Driftbereichs (26), der zwischen der Begrenzung des dünnen Gate-Isolators (50) und dem Drain- Bereich (60) liegt, ungefähr 3, 5 Mikrometer lang ist.
5. Bauelement nach Anspruch 4, bei dem der dicke Isolatorbereich (42) wenigstens einen vogelschnabelähnlichen seitlichen Rand in der Nähe des seitlichen Rands des Driftbereichs (26) aufweist;
der Körper (30) an den Bereich (24) und den seitlichen Rand des Driftbereichs (26) angrenzt; und
das leitfähige Gate (52) sich darüber hinaus über wenigstens einen Teil des dicken Isolatorbereichs (42) erstreckt.
6. Bauelement nach einem der Ansprüche 1 bis 5, bei dem der erste Leitungstyp der p-Typ ist.
7. Bauelement nach einem der vorhergehenden Ansprüche, bei dem der Driftbereich (26) den Drain-Bereich (60) seitlich und nach unten hin umschließt.
8. Bauelement nach einem der vorhergehenden Ansprüche, bei dem die Halbleiterschicht (10) aus Silizium besteht.
9. Bauelement nach einem der vorhergehenden Ansprüche, bei dem der dicke Isolatorbereich (42) aus Oxid besteht.
10. Bauelement nach einem der vorhergehenden Ansprüche in der Art eines lateralen Doppeldiffusionstransistors.
11. Bauelement nach einem der vorhergehenden Ansprüche, bei dem der Source-Bereich (34) einen ersten und einen zweiten Unterbereich aufweist, wobei der erste Unterbereich den zweiten Unterbereich seitlich und nach unten hin einschließt und eine geringere Dotierstoffkonzentration des zweiten Leitungstyps aufweist als der zweite Unterbereich.
12. Bauelement nach einem der vorhergehenden Ansprüche, bei dem der Körper der Körper eines Feldeffekttransistors mit isolierter Gate-Elektrode (IGFET) ist.
13. Verfahren zur Herstellung eines Bauelements auf einer Fläche einer Halbleiterschicht (10), die einen ersten Leitungstyp aufweist, bei dem
eine erste Maske (16) auf der Fläche gebildet wird, um einen ersten Implantationsbereich (18) zu definieren;
unter Verwendung der ersten Maske (16) ein Dotierstoff des zweiten Leitungstyp selektiv in den ersten Implantationsbereich (18) implantiert wird;
unter Verwendung der ersten Maske (16) ein Dotierstoff des ersten Leitungstyps selektiv in den ersten Implantationsbereich (18) implantiert wird, wobei das Diffusionsvermögen des Dotierstoffs des ersten Leitungstyps in der Halbleiterschicht (10) wesentlich größer ist als das des Dotierstoffs des zweiten Leitungstyps;
die Dotierstoffe eindiffundiert werden, um einen Driftbereich (26) des zweiten Leitungstyps und einen Bereich (24) des ersten Leitungstyps zu erzeugen, der den Driftbereich (26) seitlich und nach unten hin umgibt;
eine zweite Maske auf der Fläche gebildet wird, um einen zweiten Implantationsbereich zu definieren;
unter Verwendung der zweiten Maske ein Dotierstoff des zweiten Leitungstyp selektiv in den zweiten Implantationsbereich implantiert wird;
unter Verwendung der zweiten Maske ein Dotierstoff des ersten Leitungstyps selektiv in den zweiten Implantationsbereich implantiert wird, wobei das Diffusionsvermögen des Dotierstoffs des ersten Leitungstyps in der Halbleiterschicht wesentlich größer ist als das des Dotierstoffs des zweiten Leitungstyps;
die Dotierstoffe eindiffundiert werden, um einen Source- Bereich (34) des zweiten Leitungstyps und einen Körper (30) des ersten Leitungstyps zu erzeugen, der den Source-Bereich (34) seitlich und nach unten hin umgibt; wobei zumindest ein Teil des Körpers (30) den Source-Bereich (34) von dem Drift-Bereich (26) trennt;
wenigstens eine dicke Isolatorschicht (42) auf einem Teil des Drift-Bereichs (26) in der Nähe von dessen Grenze zu dem Körper (30) gebildet wird;
ein Gate-Isolator (50) auf dem Körper (30) gebildet wird, der sich auch über die Fläche von dem Source-Bereich (34) wenigstens bis zu der dicken Isolatorschicht (42) hin erstreckt; ein leitfähiges Gate (52) wenigstes auf dem Gate-Isolator (50) gebildet wird; und
ein Drain-Bereich (60) des zweiten Leitungstyps gebildet wird, der durch den Driftbereich (26) von dem Körper getrennt wird, wobei die die Spitzendotierstoffkonzentration des Bereichs (24) in dem Bereich von 3 bis 5 · 10¹&sup5; Akzeptoren pro Kubikzentimeter liegt und die Spitzendotierstoffkonzentration des Driftbereichs (26) in dem Bereich von 3 bis 5 · 10¹&sup6; Donatoren pro Kubikzentimeter liegt.
14. Verfahren nach Anspruch 13, bei dem darüber hinaus
der Körper (30) so gebildet wird, das er den Source- Bereich (34) seitlich und nach unten hin umgibt und sich mit dem Bereich (24) überlappt; und
ein rückseitiger Gate-Verbindungsbereich (70) auf der Fläche so gebildet wird, daß er den ersten Leitungstyp aufweist und an den Körper (30) angrenzt.
15. Verfahren nach Anspruch 13 oder 14, bei dem darüber hinaus
ein Rand des leitfähigen Gates (52) für eine teilweise selbstjustierende Implantation verwendet wird, wobei zusätzlicher Dotierstoff des zweiten Leitungstyps in den Source-Bereich (34) implantiert wird, um einen allmählichen Übergang zu erzeugen.
DE69225552T 1991-10-15 1992-10-13 Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung Expired - Lifetime DE69225552T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US77610291A 1991-10-15 1991-10-15

Publications (2)

Publication Number Publication Date
DE69225552D1 DE69225552D1 (de) 1998-06-25
DE69225552T2 true DE69225552T2 (de) 1999-01-07

Family

ID=25106461

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69225552T Expired - Lifetime DE69225552T2 (de) 1991-10-15 1992-10-13 Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung

Country Status (6)

Country Link
US (2) US5304827A (de)
EP (1) EP0537684B1 (de)
JP (1) JP3187980B2 (de)
KR (1) KR100232369B1 (de)
DE (1) DE69225552T2 (de)
TW (1) TW224538B (de)

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
US5439831A (en) * 1994-03-09 1995-08-08 Siemens Aktiengesellschaft Low junction leakage MOSFETs
US5466616A (en) * 1994-04-06 1995-11-14 United Microelectronics Corp. Method of producing an LDMOS transistor having reduced dimensions, reduced leakage, and a reduced propensity to latch-up
US5512495A (en) * 1994-04-08 1996-04-30 Texas Instruments Incorporated Method of manufacturing extended drain resurf lateral DMOS devices
JP3275569B2 (ja) * 1994-10-03 2002-04-15 富士電機株式会社 横型高耐圧電界効果トランジスタおよびその製造方法
US5585294A (en) * 1994-10-14 1996-12-17 Texas Instruments Incorporated Method of fabricating lateral double diffused MOS (LDMOS) transistors
US5534721A (en) * 1994-11-30 1996-07-09 At&T Corp. Area-efficient layout for high voltage lateral devices
US5753958A (en) * 1995-10-16 1998-05-19 Sun Microsystems, Inc. Back-biasing in asymmetric MOS devices
US6242787B1 (en) 1995-11-15 2001-06-05 Denso Corporation Semiconductor device and manufacturing method thereof
US6831331B2 (en) 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
SE513284C2 (sv) * 1996-07-26 2000-08-14 Ericsson Telefon Ab L M Halvledarkomponent med linjär ström-till-spänningskarasterik
US6160290A (en) * 1997-11-25 2000-12-12 Texas Instruments Incorporated Reduced surface field device having an extended field plate and method for forming the same
US5900663A (en) * 1998-02-07 1999-05-04 Xemod, Inc. Quasi-mesh gate structure for lateral RF MOS devices
US6340826B1 (en) * 1998-03-30 2002-01-22 Agisilaos Iliadis Infra-red light emitting Si-MOSFET
US6252278B1 (en) * 1998-05-18 2001-06-26 Monolithic Power Systems, Inc. Self-aligned lateral DMOS with spacer drift region
JP2000022142A (ja) * 1998-06-29 2000-01-21 Denso Corp 半導体装置及び半導体装置の製造方法
US6117738A (en) * 1998-11-20 2000-09-12 United Microelectronics Corp. Method for fabricating a high-bias semiconductor device
US6424005B1 (en) * 1998-12-03 2002-07-23 Texas Instruments Incorporated LDMOS power device with oversized dwell
US6084277A (en) * 1999-02-18 2000-07-04 Power Integrations, Inc. Lateral power MOSFET with improved gate design
JP3374099B2 (ja) * 1999-03-12 2003-02-04 三洋電機株式会社 半導体装置の製造方法
US6211552B1 (en) * 1999-05-27 2001-04-03 Texas Instruments Incorporated Resurf LDMOS device with deep drain region
US6365932B1 (en) 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
DE60040798D1 (de) 1999-10-27 2008-12-24 Kansai Electric Power Co Halbleiteranordnung mit Driftbereichen mit entgegengesetzten Leitungstypen
US6599782B1 (en) * 2000-01-20 2003-07-29 Sanyo Electric Co., Ltd. Semiconductor device and method of fabricating thereof
IL134701A0 (en) 2000-02-23 2001-04-30 J P M E D Ltd Homogeneous solid matrix containing vegetable proteins
EP1158583A1 (de) * 2000-05-23 2001-11-28 STMicroelectronics S.r.l. LDMOS mit niedrigem Anschaltwiderstand
TW521437B (en) 2000-10-19 2003-02-21 Sanyo Electric Co Semiconductor device and process thereof
GB0107408D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
JP3431909B2 (ja) * 2001-08-21 2003-07-28 沖電気工業株式会社 Ｌｄｍｏｓトランジスタの製造方法
US6730962B2 (en) * 2001-12-07 2004-05-04 Texas Instruments Incorporated Method of manufacturing and structure of semiconductor device with field oxide structure
DE60131094D1 (de) * 2001-12-20 2007-12-06 St Microelectronics Srl Verfahren zur Integration von Metalloxid-Halbleiter Feldeffekttransistoren
KR100867574B1 (ko) * 2002-05-09 2008-11-10 페어차일드코리아반도체 주식회사 고전압 디바이스 및 그 제조방법
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
JP4825688B2 (ja) * 2002-09-11 2011-11-30 株式会社東芝 半導体装置の製造方法
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US6921946B2 (en) * 2002-12-16 2005-07-26 Koninklijke Philips Electronics N.V. Test structure for electrical well-to-well overlay
US20040201078A1 (en) * 2003-04-11 2004-10-14 Liping Ren Field plate structure for high voltage devices
DE102004009521B4 (de) * 2004-02-27 2020-06-10 Austriamicrosystems Ag Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors
KR100540371B1 (ko) * 2004-03-02 2006-01-11 이태복 고 내압용 반도체 소자 및 그 제조방법
US20080164537A1 (en) * 2007-01-04 2008-07-10 Jun Cai Integrated complementary low voltage rf-ldmos
US7125777B2 (en) * 2004-07-15 2006-10-24 Fairchild Semiconductor Corporation Asymmetric hetero-doped high-voltage MOSFET (AH2MOS)
US7312481B2 (en) 2004-10-01 2007-12-25 Texas Instruments Incorporated Reliable high-voltage junction field effect transistor and method of manufacture therefor
US20060097292A1 (en) * 2004-10-29 2006-05-11 Kabushiki Kaisha Toshiba Semiconductor device
JP4387291B2 (ja) * 2004-12-06 2009-12-16 パナソニック株式会社 横型半導体デバイスおよびその製造方法
KR100629605B1 (ko) * 2004-12-31 2006-09-27 동부일렉트로닉스 주식회사 엘디모스 채널 형성 방법
US7109562B2 (en) * 2005-02-07 2006-09-19 Leadtrend Technology Corp. High voltage laterally double-diffused metal oxide semiconductor
US7381603B2 (en) * 2005-08-01 2008-06-03 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
JP4904776B2 (ja) * 2005-11-01 2012-03-28 株式会社デンソー 半導体装置およびその製造方法
US7671411B2 (en) * 2006-03-02 2010-03-02 Volterra Semiconductor Corporation Lateral double-diffused MOSFET transistor with a lightly doped source
JP5061538B2 (ja) * 2006-09-01 2012-10-31 株式会社デンソー 半導体装置
CN100446275C (zh) * 2006-09-14 2008-12-24 电子科技大学 高压SensorFET器件
US8534165B2 (en) 2007-01-05 2013-09-17 Snap-On Incorporated Adjustable tool extender
JP2008263136A (ja) * 2007-04-13 2008-10-30 Denso Corp 半導体装置
US7807555B2 (en) * 2007-07-31 2010-10-05 Intersil Americas, Inc. Method of forming the NDMOS device body with the reduced number of masks
US7999318B2 (en) 2007-12-28 2011-08-16 Volterra Semiconductor Corporation Heavily doped region in double-diffused source MOSFET (LDMOS) transistor and a method of fabricating the same
JP5272410B2 (ja) * 2008-01-11 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
JP5329118B2 (ja) * 2008-04-21 2013-10-30 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー Ｄｍｏｓトランジスタ
US8097930B2 (en) * 2008-08-08 2012-01-17 Infineon Technologies Ag Semiconductor devices with trench isolations
JP5280142B2 (ja) * 2008-09-30 2013-09-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5487852B2 (ja) * 2008-09-30 2014-05-14 サンケン電気株式会社 半導体装置
JP5349885B2 (ja) 2008-09-30 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7745294B2 (en) * 2008-11-10 2010-06-29 Texas Instruments Incorporated Methods of manufacturing trench isolated drain extended MOS (demos) transistors and integrated circuits therefrom
US8643090B2 (en) * 2009-03-23 2014-02-04 Infineon Technologies Ag Semiconductor devices and methods for manufacturing a semiconductor device
US9385241B2 (en) * 2009-07-08 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuits, integrated circuits, systems, and methods for forming the ESD protection circuits
CN101964361B (zh) * 2009-07-24 2012-08-29 新唐科技股份有限公司 金属氧化半导体晶体管与其制造方法
JP5434501B2 (ja) * 2009-11-13 2014-03-05 富士通セミコンダクター株式会社 Ｍｏｓトランジスタおよび半導体集積回路装置、半導体装置
US20120037989A1 (en) * 2010-08-16 2012-02-16 Macronix International Co., Ltd. Ldmos having single-strip source contact and method for manufacturing same
CN102386227B (zh) * 2010-08-31 2015-04-08 上海华虹宏力半导体制造有限公司 双向表面电场减弱的漏极隔离dddmos晶体管及方法
US8754469B2 (en) 2010-10-26 2014-06-17 Texas Instruments Incorporated Hybrid active-field gap extended drain MOS transistor
KR101898751B1 (ko) 2011-03-18 2018-09-13 르네사스 일렉트로닉스 가부시키가이샤 반도체장치 및 그 제조방법
TWI476923B (zh) * 2012-05-04 2015-03-11 Richtek Technology Corp 雙擴散汲極金屬氧化物半導體元件及其製造方法
US8685824B2 (en) * 2012-06-21 2014-04-01 Richtek Technology Corporation, R.O.C. Hybrid high voltage device and manufacturing method thereof
JP2014138091A (ja) * 2013-01-17 2014-07-28 Fuji Electric Co Ltd 半導体装置およびその製造方法
US10861938B2 (en) * 2013-07-19 2020-12-08 Nissan Motor Co., Ltd. Semiconductor device and method of manufacturing the same
JP2015023208A (ja) * 2013-07-22 2015-02-02 旭化成エレクトロニクス株式会社 電界効果トランジスタ及び半導体装置、電界効果トランジスタの製造方法
US9245996B2 (en) 2014-01-02 2016-01-26 United Microelectronics Corp. Lateral double-diffused metal-oxide-semiconudctor transistor device and layout pattern for LDMOS transistor device
JP6339404B2 (ja) * 2014-04-10 2018-06-06 旭化成エレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
CN105720099A (zh) * 2014-12-02 2016-06-29 无锡华润上华半导体有限公司 N型横向双扩散金属氧化物半导体场效应管
KR102177431B1 (ko) 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자
JP6740831B2 (ja) * 2016-09-14 2020-08-19 富士電機株式会社 半導体装置
CN110120423B (zh) * 2019-05-05 2022-03-22 南京邮电大学 一种ldmos器件及其制备方法
US11658184B2 (en) * 2020-12-02 2023-05-23 Texas Instruments Incorporated Fin field effect transistor with merged drift region

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5670662A (en) * 1979-11-13 1981-06-12 Nec Corp Insulated gate type field effect transistor
US4394674A (en) * 1979-10-09 1983-07-19 Nippon Electric Co., Ltd. Insulated gate field effect transistor
JPS5654071A (en) * 1979-10-09 1981-05-13 Nec Corp Insulated gate field-effect transistor
DE3046749C2 (de) * 1979-12-10 1986-01-16 Sharp K.K., Osaka MOS-Transistor für hohe Betriebsspannungen
US4947232A (en) * 1980-03-22 1990-08-07 Sharp Kabushiki Kaisha High voltage MOS transistor
JPS56160072A (en) * 1980-04-23 1981-12-09 Nec Corp Manufacture of insulated gate type field effect transistor
JPS56169369A (en) * 1980-05-30 1981-12-26 Sharp Corp High withstand voltage mos field effect semiconductor device
JPS5759383A (en) * 1980-09-29 1982-04-09 Hitachi Ltd Mos semiconductor device
JPS57106165A (en) * 1980-12-24 1982-07-01 Hitachi Ltd Insulating gate type field-effect transistor
JPS5889866A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 絶縁ゲ−ト半導体装置
CA1200620A (en) * 1982-12-21 1986-02-11 Sel Colak Lateral dmos transistor devices suitable for source- follower applications
JPS6179260A (ja) * 1984-09-26 1986-04-22 Nec Corp 高電圧絶縁ゲ−ト型電界効果トランジスタ
JPS61171165A (ja) * 1985-01-25 1986-08-01 Nissan Motor Co Ltd Ｍｏｓトランジスタ
US4912053A (en) * 1988-02-01 1990-03-27 Harris Corporation Ion implanted JFET with self-aligned source and drain
JPH02102575A (ja) * 1988-10-11 1990-04-16 Nec Corp 半導体装置
JP2730088B2 (ja) * 1988-10-12 1998-03-25 日本電気株式会社 高耐圧半導体装置
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability
US4966858A (en) * 1989-11-02 1990-10-30 Motorola, Inc. Method of fabricating a lateral semiconductor structure including field plates for self-alignment

Also Published As

Publication number Publication date
EP0537684A1 (de) 1993-04-21
DE69225552D1 (de) 1998-06-25
EP0537684B1 (de) 1998-05-20
KR930009101A (ko) 1993-05-22
KR100232369B1 (ko) 1999-12-01
US5382535A (en) 1995-01-17
US5304827A (en) 1994-04-19
TW224538B (de) 1994-06-01
JP3187980B2 (ja) 2001-07-16
JPH05267652A (ja) 1993-10-15

Similar Documents

Publication Publication Date Title
DE69225552T2 (de) Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
DE69218747T2 (de) Lateraler zweifach diffundierter Fieldeffekttransistor mit einem isolierten Gate und Verfahren zur Herstellung
DE69121535T2 (de) Feldeffekttransistor mit inverser T-förmiger Silizid-Torelektrode
DE69315239T2 (de) VDMOS-Transistor mit verbesserter Durchbruchsspannungscharakteristik
DE69430768T2 (de) Graben-DMOS transistor mit einem kurzen Kanal
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE69513680T2 (de) Laterale hochspannungs-dmos-anordnung mit höherer driftzone
DE69209678T2 (de) Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
DE69434643T2 (de) Struktur und Herstellung von Leistungs-MOSFET unter Einbeziehung der Struktur des Randes
DE69015666T2 (de) MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich.
DE69618285T2 (de) Quasi-vertikaler DMOS in MOS- oder BICMOS-Verfahren mit hohem Wirkungsgrad
DE69111929T2 (de) Halbleiteranordnung auf einem dielektrischen isolierten Substrat.
DE3587231T2 (de) Verfahren zum herstellen einer dmos-halbleiteranordnung.
DE4212829C2 (de) Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren
DE69621200T2 (de) Durchgriff-feldeffekttransistor
DE69624174T2 (de) FET mit stabiler Schwellwertspannung und dessen Herstellungsverfahren
DE4011276C2 (de) Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung
EP0080523B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor
DE69030415T2 (de) Verfahren zur Herstellung eines DMOS Transistors
DE102004055640B4 (de) LDMOS-Transistorvorrichtung, Integrierter Schaltkreis und Herstellungsverfahren hiervon
DE69029942T2 (de) Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
DE68928326T2 (de) Eingeschlossener transistor mit eingegrabenem kanal
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE69020160T2 (de) Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.
DE3688057T2 (de) Halbleitervorrichtung und Methode zur Herstellung.

Legal Events

Date Code Title Description
8364 No opposition during term of opposition