[go: up one dir, main page]

CN101401212B - 绝缘栅极型半导体器件及其制造方法 - Google Patents

绝缘栅极型半导体器件及其制造方法 Download PDF

Info

Publication number
CN101401212B
CN101401212B CN2007800082423A CN200780008242A CN101401212B CN 101401212 B CN101401212 B CN 101401212B CN 2007800082423 A CN2007800082423 A CN 2007800082423A CN 200780008242 A CN200780008242 A CN 200780008242A CN 101401212 B CN101401212 B CN 101401212B
Authority
CN
China
Prior art keywords
region
semiconductor device
diffusion region
concentration
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007800082423A
Other languages
English (en)
Other versions
CN101401212A (zh
Inventor
高谷秀史
浜田公守
宫城恭辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Publication of CN101401212A publication Critical patent/CN101401212A/zh
Application granted granted Critical
Publication of CN101401212B publication Critical patent/CN101401212B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体(100)从其上表面侧依次具有P-主体区域(41)和N-漂移区域(12)。形成通过P-主体区域(41)的栅极沟槽(21)和端子沟槽(62)。各个沟槽在其底部由P扩散区域(51、53)围绕。栅极沟槽(21)其中建立栅电极(22)。形成P-扩散区域(52)，其与栅极沟槽(21)的纵向端部接触，并且浓度低于P-主体区域(41)和P扩散区域(51)。P-扩散区域(52)当栅极电压关闭时在P扩散区域(51)之前耗尽。P-扩散区域(52)用作当栅极电压接通时将空穴供应到P扩散区域(51)的路径。

Description

绝缘栅极型半导体器件及其制造方法
技术领域
【1】本发明涉及沟槽栅极结构的绝缘栅极型半导体器件及其制造方法。更具体而言，本发明涉及具有改进导通阻抗特征的绝缘栅极型半导体器件，其中，漂移区域包括导电类型与漂移区域不同的扩散层，以减轻施加到漂移层的电场。
背景技术
【2】传统地，迄今为止，已经提出具有沟槽栅极结构的沟槽栅极型半导体器件，作为功率器件应用的绝缘栅极型半导体器件。在这种类型的沟槽栅极型半导体器件中，从折中方面来说，一般具有较高的耐受电压和较低的导通阻抗。
【3】对于着眼于上述问题设计的沟槽栅极型半导体器件而言，本申请人提出如图24所示的绝缘栅极型半导体器件(见JP-A-2005-142243)。这种绝缘栅极型半导体器件900设置有N+源极区域31、N+漏极区域11、P-主体区域41和N-漂移区域12。半导体衬底在其上表面侧被部分雕刻(engrave)，以形成穿过P-主体区域41的栅极沟槽21。通过沉积绝缘体所获得的沉积绝缘层23形成在栅极沟槽21的底部。此外，栅电极22形成在沉积的绝缘层23上。栅电极22隔着形成在栅极沟槽21的壁表面上的栅极绝缘膜24面向N+源极区域31和P-主体区域41。浮动状态的P扩散区域51形成在漂移区域12内。栅极沟槽21的下端位于P扩散区域51内。
【4】绝缘栅极型半导体器件900因为在N-漂移区域12内设置了浮动状态的P扩散层51(下面将此结构称为“浮动结构”)而具有下面特征。
【5】在这样的绝缘栅极型半导体器件900中，当栅极电压关闭时，耗尽层从N-漂移区域12和P-主体区域41之间的PN结扩展。在耗尽层到达P扩散区域51时，P扩散区域51变成穿过环境的冲孔，由此固定电势。此外，因为耗尽层也从与P扩散区域51的PN结扩展，所以除了与P-主体区域41的PN结之外，在与P扩散层51的PN结处形成电场强度峰值。更具体而言，如图25所示，形成两个电场强度峰值，由此使得最大峰值能够降低。因此，实现了较高的耐受电压。因为较高的耐受电压，通过增大N-漂移区域12的杂质浓度可以获得低导通阻抗。注意，例如，在JP A 9(1997)191109中详细公开了浮动结构的机理。
【6】在逆变器电路的绝缘栅极型半导体器件中，通常当栅极电压(Vg)开启或关闭时，漏极电压(Vd)如图26中实线所示改变。更具体而言，当Vg开启(图26中的A)时，耗尽层不扩展，由此允许操作在低导通阻抗的状态下进行。在Vg关闭的过程中(图26中的B)，耗尽层处于扩展状态(高导通阻抗状态)，在此状态下，Vd变高。更具体而言，通过耗尽层确保了漏极和源极之间的耐受电压。当Vg再次开启时(图26中的C)，耗尽层再次变窄。这导致低导通阻抗状态中的操作。
【7】但是，与传统绝缘栅极型半导体器件相比，具有上面提出的浮动结构的绝缘栅极型半导体器件更不可能返回到在停留在图26中C时的低导通阻抗状态。即，在不具有浮动结构的绝缘栅极型半导体器件(传统绝缘栅极型半导体器件)中，从源极供应空穴，使得耗尽层瞬间变窄。另一方面，在具有如图24所示的这样的浮动结构的绝缘栅极型半导体器件中，沟槽下方的P扩散区域处于不能够充分供应空穴的浮动状态。因此，在已经扩展到沟槽下方的P扩散区域以下的耗尽层变窄之前需要很长时间。因此，如图26中的虚线所示，没有实现瞬间返回到低导通阻抗状态。因此，对导通阻抗特征产生负面影响。
【8】具体地，在较大晶片尺寸中，供应的空穴数量变大。换而言之，随着晶片尺寸增大，在供应空穴方面产生迟延。因此，存在切换功能退化的问题。
【9】作出本发明，以解决在前描述的现有技术绝缘栅极型半导体器件中所涉及的问题。更具体而言，本发明的目的在于提供一种耐受电压较高的绝缘栅极型半导体器件及其制造方法，并且在切换操作时获得良好的导通阻抗特性。
发明内容
【10】为了实现上述目的，本发明提供一种绝缘栅极型半导体器件，其具有主体区域和漂移区域，主体区域位于半导体衬底内的上表面侧，并且为第一导电类型的半导体，漂移区域与主体区域的下表面接触并且为第二导电类型的半导体，其特征在于，绝缘栅极型半导体器件包括：沟槽，从半导体衬底的上表面穿过主体区域；栅极绝缘膜，位于沟槽的侧壁处；栅电极，位于沟槽内并且隔着栅极绝缘膜面向主体区域；掩埋扩散区域，位于栅电极下方，由漂移区域围绕并围绕沟槽的底部，掩埋扩散区域是第一导电类型的半导体；以及低浓度扩散区域，与主体区域和掩埋扩散区域接合，并且其浓度低于掩埋扩散区域，低浓度扩散区域是第一导电类型的半导体。
【11】本发明的绝缘栅极型半导体器件具有其中栅电极建立在沟槽中的沟槽栅极结构。漂移区域其中设置有掩埋扩散区域，其由类型与不同于漂移区域的导电类型的半导体形成，并且沟槽的底部位于掩埋扩散区域内。此外，在主体区域和掩埋扩散区域之间提供与两者具有相同的导电类型的半导体的低浓度扩散区域，其与两个区域连接，并且浓度低于掩埋扩散区域。由于耗尽层从与漂移区域的PN结扩展，使得低浓度扩散区域变成浓度非常低并且阻抗超高的区域。这样，掩埋扩散区域在栅极电压关闭时变为浮动状态。为此，实现了与浮动结构相似的耐受电压结构，以确保较高的耐受电压。
【12】注意，为了提供与浮动结构相似的耐受电压结构，掩埋扩散层被布置使得电场峰值出现在包括主体区域和漂移区域之间的PN结以及掩埋扩散区域和漂移区域之间的PN结的两个部分处。优选地，这种布置使得它们的峰值彼此相等。
【13】具体而言，低浓度扩散区域的浓度和宽度能够使该区域沿其厚度方向的部分当栅极电压关闭时在掩埋扩散区域之前耗尽。当低浓度扩散区域耗尽时，获得与其中事先形成有浮动结构的传统半导体器件(图24)相同的耐受电压特性。优选地，低浓度扩散区域的浓度和宽度被设置使得可以获得RESURF关系。
【14】另外，在耗尽层扩展后，当栅极电压接通时，耗尽层变窄，由此变成低导通阻抗状态。此时，载流子经由低浓度扩散区域供应到掩埋扩散区域。这使得从掩埋扩散区域扩展的耗尽层能够快速变窄。因此，获得良好的导通阻抗特性。
【15】本发明的绝缘栅极型半导体器件的低浓度扩散区域优选地沿着从上方观察时为纵向的方向(从半导体衬底的上方观察状态下的沟槽的纵向，下面称为“纵向”)与沟槽的端部侧表面接触。换而言之，因为低浓度扩散区域位于沟槽的侧表面处，所以可以通过倾斜离子注入形成。因为位于沟槽的端部处，倾斜离子注入时的入射角可以较大。这使得可以降低反射等，并且可以严格控制扩散区域的浓度和尺寸。低浓度扩散区域与端部的侧表面接触，使得沟道阻抗不增大并且对导通阻抗产生较小的影响。
【16】从与从沟槽上方观察时为纵向的方向垂直相交的截面观察时，本发明的绝缘栅极型半导体器件的低浓度扩散区域可与沟槽的一个侧表面接触。更具体而言，因为低浓度扩散区域位于沟槽的沿纵向的侧表面处，所以容易制造。另外，低浓度扩散区域与一个侧表面接触，使得其它侧表面处于低阻抗状态。因此，防止导通阻抗增大。在此情况下，优选地，外延层的在低浓度扩散区域和主体区域之间的连接部分的区域的浓度高于外延层的其他区域。如果连接部分区域的浓度较高，沟道电流可能流动。这样，可以抑制导通阻抗的增大。
【17】优选地，本发明的绝缘栅极型半导体器件的沟槽具有这样的布局，其沿着从上方观察时为纵向的方向被分割为多个子沟槽，并且低浓度扩散区域与子沟槽的各个端部接触。更具体而言，分割沟槽的布局使得沟槽端部的数量增大，这样，低浓度扩散区域布置在各个端部处。以此方式，可以布置多个低浓度扩散区域，使得在晶片尺寸较大的情况下，获得良好的导通阻抗特性。换而言之，可以缩短空穴供应路径，由此进一步提高供应速度。此外，可以在元件区域的中心部分形成空穴供应路径，使得在整个元件区域上基本均匀地供应空穴。
【18】例如，子沟槽的布局可以包括其中相邻子沟槽的各个端部设置为沿纵向彼此成直线的布局和其中相邻子沟槽的各个端部设置为沿纵向彼此不同的另一个布局。
【19】根据另一方面，本发明提供一种绝缘栅极型半导体器件的制造方法，绝缘栅极型半导体器件具有主体区域和漂移区域，主体区域位于半导体衬底内的上表面侧并且为第一导电类型的半导体，漂移区域与主体区域的下部接触并且为第二导电类型的半导体，其特征在于，制造方法包括：沟槽形成步骤，形成用于形成位于元件区域内的沟槽的掩模图案，并且通过基于掩模图案的蚀刻来形成穿过主体区域的沟槽；以及杂质注入步骤，向沟槽的底部注入杂质，以形成第一导电类型的掩埋扩散区域，并沿从沟槽上方观察时为纵向的方向从倾斜方向注入杂质，并且还形成低浓度扩散区域，低浓度扩散区域与掩埋扩散区域以及主体区域接合，并且其浓度低于掩埋扩散区域，低浓度扩散区域是第一导电类型的半导体。
【20】根据本发明的制造方法，在沟槽形成步骤中形成沟槽后，在杂质注入步骤中从沟槽的底表面和侧表面注入杂质，以形成各个扩散区域。更具体而言，通过将离子注入到沟槽的底表面形成掩埋扩散区域，并且通过沿沟槽的纵向的倾斜离子注入而在沟槽的端部的侧面形成浓度低于掩埋扩散区域的低浓度扩散区域。
【21】在本发明的制造方法中，即使注入角度较大，也可以通过沿纵向的倾斜离子注入而将杂质注入到较深位置。因为注入角度较大，可以减小侧表面的反射，由此确保稳定的制造。尤其是，这对于形成其中需要精确控制浓度和尺寸的低浓度扩散区域是有效的。
【22】根据另一方面，此外，本发明提供另一种绝缘栅极型半导体器件，包括主体区域和漂移区域，主体区域位于半导体衬底内的上表面侧，并且为第一导电类型的半导体，漂移区域与主体区域的下表面接触并且为第二导电类型的半导体，其特征在于，绝缘栅极型半导体器件包括：沟槽，从半导体衬底的上表面穿过主体区域；栅极绝缘膜，位于沟槽的侧壁处；栅电极，位于沟槽内并且隔着栅极绝缘膜面向主体区域；以及浮动扩散区域，位于栅电极下方，由漂移区域围绕并围绕沟槽的底部，掩埋扩散区域是第一导电类型的半导体并且处于电浮动状态；其中，漂移区域包括与主体区域的下表面接触的低浓度区域和位于低浓度区域下方的高浓度区域，并且浮动扩散区域的下端位于高浓度区域的下表面上方。
【23】本发明的另一种绝缘栅极型半导体器件具有其中栅电极建立在沟槽中的沟槽栅极结构。漂移区域其中设置有掩埋扩散区域，其由类型与不同于漂移区域的导电类型的半导体形成，并且沟槽的底部位于掩埋扩散区域内。浮动扩散区域布置在这样的位置，其使得电场峰值将形成在包括主体区域和漂移区域之间的PN结以及浮动扩散区域和漂移区域之间的PN结的两个部分处。优选地，这种布置使得峰值彼此相等。即，此绝缘栅极型半导体器件具有浮动结构。
【24】漂移区域包括与主体区域接触的低浓度区域和位于低浓度区域下方的高浓度区域。高浓度区域的下表面位于浮动扩散区域的下表面下方。因此，在本发明的另一种绝缘栅极型半导体器件中，当栅极电压关闭时，耗尽层不可能扩展到浮动扩散区域下方。因此，因为耗尽层在栅极电压关闭时最初不扩展较宽范围，当接通栅极电压时，不阻止漂移电流。因此，获得良好的导通阻抗特性。此外，低浓度区域设置在高浓度区域和主体区域之间。这样，通过主要从主体区域的下表面扩展的耗尽层可以保持耐受电压，从而抑制耐受电压降低。
【25】本发明的另一种绝缘栅极型半导体器件的漂移区域在低浓度区域和高浓度区域之间具有倾斜浓度区域，其中，浓度沿厚度方向从低浓度区域的浓度缓慢变化到高浓度区域的浓度，高浓度区域和低浓度区域沿厚度方向的边界位置在浮动扩散区域的下端和上端之间。更具体而言，当提供其中浓度在低浓度区域和高浓度区域之间缓慢变化的倾斜浓度区域时，从主体区域扩展的耗尽层可以可靠地扩展到浮动扩散区域。因此，可以更可靠地抑制耐受电压的降低。
附图说明
【26】图1是示出根据第一实施例的绝缘栅极型半导体器件结构的俯视图。
图2是示出了图1中所示的绝缘栅极型半导体器件的A-A剖面的图示。
图3是示出了图1中所示的绝缘栅极型半导体器件的B-B剖面的图示。
图4是示出在除了栅极沟槽的端部之外的侧壁部分处设置有P--扩散区域的半导体器件的图示。
图5是示出栅极沟槽的端部的剂量和导通阻抗的增大率之间关系的曲线图。
图6是示出根据第一实施例的绝缘栅极型半导体器件的制造步骤的图示。
图7是示出图6中所示的离子注入过程中半导体器件的C-C剖面的图示。
图8是示出根据第一实施例的绝缘栅极型半导体器件的应用的剖视图。
图9是示出根据第二实施例的绝缘栅极型半导体器件的结构的俯视图。
图10是示出图9中所示的绝缘栅极型半导体器件的A-A剖面的图示。
图11是示出其中P--扩散区域之间的距离较长的部分的图示。
图12是示出根据第二实施例的绝缘栅极型半导体器件的应用(No.1)的俯视图。
图13是示出根据第二实施例的绝缘栅极型半导体器件的应用(No.2)的俯视图。
图14是示出根据第三实施例的绝缘栅极型半导体器件的结构的剖视图。
图15是示出图4中所示的绝缘栅极型半导体器件的P-扩散区域和主体区域之间的节点的图示。
图16是示出根据本发明第四实施例的绝缘栅极型半导体器件的结构(具有三层结构的外延层)的剖视图。
图17是示出根据第四实施例的绝缘栅极型半导体器件的电场强度的图示。
图18是示出根据本发明第四实施例的绝缘栅极型半导体器件的结构(具有双层结构的外延层)的剖视图。
图19是示出根据第四实施例的绝缘栅极型半导体器件的应用1(No.1)的剖视图。
图20是示出根据第四实施例的绝缘栅极型半导体器件的应用1(No.2)的剖视图。
图21是示出根据第四实施例的绝缘栅极型半导体器件的应用1(No.3)的剖视图。
图22是示出图19中所示的绝缘栅极型半导体器件的模拟结果表格。
图23是示出根据第四实施例的绝缘栅极型半导体器件的应用2的剖视图。
图24是示出传统绝缘栅极型半导体器件的结构的剖视图。
图25是示出传统绝缘栅极型半导体器件的电场强度的图示。
图26是示出半导体器件的切换示例的时序图。
具体实施方式
【27】下面参考附图详细描述本发明的实施例。在下面实施例中，本发明应用到通过将电压施加到绝缘栅极而控制漏极和源极之间的传导的功率MOS。
【28】【第一实施例】
【29】根据第一实施例的绝缘栅极型半导体器件100(下文称为“半导体器件100”)具有如图1的俯视图和图2的剖视图所示的结构。注意，在本发明中，初始衬底和通过外延生长而在初始衬底上形成的单晶硅部分组合的全部称为半导体衬底。
【30】此实施例的半导体器件100由元件区域(图1的虚线框架x内侧的区域)和围绕占据区域的端子区域(图1中虚线x外侧的区域)。更具体而言，半导体器件100的元件区域由端子区域隔开。多个栅极沟槽21设置在元件区域内，而三个端子沟槽62设置在端子区域内。
【31】具体而言，栅极沟槽21和端子沟槽62分别布置成带形和围绕元件区域的圆形。注意，栅极沟槽21以约2.5μm的间距形成。端子沟槽62以约2.0μm的间距形成。
【32】图2是示出图1中所示的半导体器件100的A-A剖面的图示。半导体器件100的元件区域分别在图2中的半导体衬底的上表面侧设置有源电极和在其下表面侧设置有漏电极。半导体衬底其中在其上表面侧设置有N+源极区域31和接触P+区域32，并且还在其下表面侧设置有N+漏极区域11。P-主体区域41(浓度：1.0×1017/cm3～2.0×1017/cm3)和N-漂移区域12(浓度：约2.5×1016/cm3)从上表面侧依次设置在N+源极区域31和N+漏极区域11之间。
【33】半导体衬底的部分在其上表面侧被雕刻以形成栅极沟槽21。各个沟槽穿过P-主体区域41。栅极沟槽21的深度约2.5μm，P-主体区域41的深度约1.0μm。
【34】栅极沟槽21在其底部形成有通过沉积绝缘体而形成的沉积绝缘层23。更具体而言，此实施例的沉积绝缘层23是通过在栅极沟槽21的底部沉积氧化硅而形成的。栅电极22形成在沉积绝缘层23上。栅电极22的下端位于P-主体区域41的下表面之下。栅电极22隔着形成在栅极沟槽21的壁表面上的栅极绝缘膜24面向半导体衬底的N+源极区域31和P-主体区域。即，栅电极22通过栅极绝缘膜24而与N+源极区域31和P-主体区域41绝缘。
【35】在具有上述结构的半导体器件100中，通过将电压施加到栅电极22而在P-主体区域41中产生沟道效应，由此控制N+源极区域31和N+漏极区域11之间的传导。
【36】半导体器件100的端子区域设置有三个端子沟槽62(下文以接近元件区域的次序分别称为“端子沟槽621”、“端子沟槽622”、“端子沟槽623”)。像栅极沟槽21的内侧一样，端子沟槽621的内侧使得端子栅极区域72布置在沉积绝缘层73上。端子栅极区域72与栅电极22电连接，并且电势变得与栅电极22相同。由于端子栅极区域72的存在，有利于从与P-主体区域41的下表面的PN结部分扩展的耗尽层的延伸。此外，端子栅极区域72隔着形成于端子沟槽621的壁表面上的栅极绝缘膜74而面向P-主体区域41。另一方面，端子沟槽622、623每个都填充有沉积绝缘膜71(即，无栅极结构)。
【37】半导体器件100在栅极沟槽21的底部周围形成有被N-漂移区域12围绕的P扩散区域51(浓度：约1.0×1017/cm3～2.0×1017/cm3)。被N-漂移区域12所围绕的P扩散区域53形成在端子沟槽62的底部周围。注意，P扩散区域51和P扩散区域53是分别通过从栅极沟槽21的底表面和端子沟槽62的底表面注入杂质而形成的这些区域。下面将描述半导体器件100的制造方法。各个P扩散区域的部分基本上是绕每个沟槽底部的圆形。
【38】注意，相邻的P扩散区域51、51之间具有足够的空间，以允许载流子的运动。因此，在栅极电压接通的状态下，P扩散区域51的存在与漏极电压不干涉。另一方面，相邻的P扩散区域53、53之间的空间比P扩散区域51、51之间的空间小。但是，因为没有漂移电流在端子区域流动，不阻止获得低导通阻抗。
【39】端子沟槽的数量不限于三个。只要可以保持耐受电压，端子沟槽62的数量可以设置为2(最小数量)。如果通过使用三个沟槽来保持耐受电压中遇到困难时，端子沟槽62的数量可以是四个或更多。在任一种情况下，像栅极沟槽21一样，端子栅极区域72设置在最内侧端子沟槽621内。
【40】图3是示出图1中所示的半导体器件100的B-B剖面的图示。在半导体器件100中，由N-漂移区域12所包围的P--扩散区域52沿纵向形成在栅极沟槽21的端部210周围。注意，这里使用的术语“纵向”是指从半导体衬底的上方观察时的栅极沟槽的纵向。更具体而言，这个方向与栅极沟槽的深度方向(即半导体衬底的厚度方向)不同。P--扩散区域52在其上端与P-主体区域41连接，并且在其下端与P扩散区域51连接。P--扩散区域52的浓度低于P-主体区域41和P扩散区域51。注意，P--扩散区域52通过从栅极沟槽21的端部210的侧表面注入杂质形成。下面将详细描述半导体器件100的制造方法。
【41】P--扩散区域52与P-主体区域41以及P扩散区域51接合。因此，当栅极电压Vg在耗尽层扩展到N-漂移区域12内的状态下开启时，空穴通过P--扩散区域52供应到P扩散区域51。
【42】P--扩散区域52的浓度和宽度(沿侧向的厚度)被设计成在栅极电压Vg关闭时耗尽。具体而言，在此实施例中，峰值浓度为约0.7×1016/cm3，宽度为0.3μm。在半导体器件100中，当栅极电压Vg关闭时，P--扩散区域52在P扩散区域51之前耗尽并且P扩散区域51进入浮动状态。如浮动结构一样，这使得此实施例的半导体器件100能够具有耐受电压结构。
【43】为了在浮动结构中实现较高的耐受电压，P扩散区域51(掩埋区域)布置在这样的位置：电场峰值形成在包括P-主体区域41和N-漂移区域12之间的PN结和P扩散区域51和N-漂移区域12之间的PN结的两个位置。优选地，该布置使得两个峰值彼此相等。
【44】在此实施例的半导体器件100中，当栅极电压Vg开启时，空穴经由P--扩散区域52供应到P扩散区域51，使得扩展到N-漂移区域12中的耗尽层快速变窄。因此，获得了较好的导通阻抗特性。另一方面，当栅极电压Vg关闭时，P--扩散区域52在P扩散区域51之前耗尽，由此提供与浮动结构类似的耐受电压结构。
【45】注意，其中P--扩散区域52耗尽的区域可以是沿纵向的一部分。更具体而言，这足以具有超高的阻抗状态，即使在P-主体区域51和P扩散区域51之间部分的一部分。为此，N-漂移区域12的一部分的浓度可以较高，或者P--扩散区域52的一部分的浓度可以较低。
【46】优选地，将RESURF结构应用到P--扩散区域52，以抑制耐受电压的降低。更具体而言，通过完全耗尽P--扩散区域52及其周边的N-漂移区域12，实现浮动结构。注意，虽然最好的状况是使得P--扩散区域52及其周边N-漂移区域12完全耗尽，以提供RESURF结构，但是这样的完全耗尽状态不是必需的。即，其中P--扩散区域52的阻抗变高的条件足以能够实现耐受电压结构(类似于浮动结构)。
【47】表格1示出从模拟其中漏极和源极之间的耐受电压被设计为70V的MOSFET中P--扩散区域52的宽度和浓度的条件的结果。除了P--扩散区域52之外的条件与此实施例中的相似。栅极沟槽的端部210和端子沟槽621的侧表面之间的距离被设置为约1.1μm。在上述条件下，P--扩散区域52的宽度和浓度被设置为允许P--扩散区域52耗尽。
【表格1】
 
P-耗尽区域宽度 P-耗尽区域浓度
0.3μm～0.7μm 3×10<sup>16</sup>/cm<sup>3</sup>～1×10<sup>17</sup>/cm<sup>3</sup>
【48】根据此模拟，RESURF状态或接近其的状态在满足表格1的条件的范围内获得，由此获得期望的特性(耐受电压和导通阻抗)。从表格1的结果可以看出，如果离子注入剂量在形成P--扩散区域52时或多或少变化，随着条件接近于RESUFR关系，在这个范围内获得期望特性。即，这个可以显示，制造误差较大。
【49】在此实施例的半导体器件100中，通过在栅极沟槽21的端部210提供P--扩散区域52可以避免转换成高导通阻抗。换而言之，在P--扩散区域52在切换时带来良好的导通阻抗特性，沟道电流涉及到高阻抗。如图4所示，如果P--扩散区域52设置在沟道区域下方，导通阻抗变得很高。为了解决这个问题，如图3所示，P--扩散区域52仅形成在栅极沟槽21的端部210。这样，可以避免对导通阻抗的影响。
【50】图5示出在本实施例的半导体器件100中校验形成P--扩散区域52时的离子注入剂量与漏极和源极之间(D-S之间)的耐受电压的关系以及离子注入剂量与在切换操作时导通阻抗的增大率之间的关系的实验结果。注意，本实施例的半导体器件具有这样的结构：D-S之间的耐受电压的预期值设置到60V。
【51】如图5所示，已经发现，大于7.0×1012/cm2的剂量导致AC操作时导通阻抗的增大较小。另一方面，在半导体器件100中，P-主体区域41和P扩散区域51彼此处于连接状态，因此存在漏极和源极之间(D-S之间)的耐受电压降低的问题。具体而言，在实验中已经确认，如果剂量小于2×1013/cm2，则确保了期望的耐受电压。但是，根据实验，已经发现，在栅极沟槽21的端部210处提供P--扩散区域52导致切换特性的提高，同时保持较高的耐受电压。
【52】接着，基于图6描述半导体器件100的制造过程。初始地，通过外延生长在用作N+漏极区域11的N+衬底上形成N-型硅层。这种N-类型的硅层(外延层)是变为包括N-漂移区域12、P-主体区域41、N+源极区域31和接触P+区域32的区域的部分。
【53】接着，如图6(A)所示，P-主体区域41诸如通过离子注入等形成在半导体衬底的上表面侧。结果，形成了在N-漂移区域12上具有P-主体区域41的半导体衬底。
【54】接着，如图6(B)所示，在半导体衬底上形成图案掩模914，以进行沟槽干法刻蚀。根据沟槽干法刻蚀，一起形成了每个都穿过P-主体区域41的栅极沟槽21和端子沟槽62。
【55】接着，如图6(C)所示，通过离子注入从各个沟槽的底部注入杂质。此外，通过倾斜离子注入从各个栅极沟槽的端部的侧表面注入杂质。更具体而言，如图7(C’)所示，以不低于20°的入射角沿直的栅极沟槽21的纵向执行离子注入。在此实施例，以60°实现此注入。即，因为沿栅极沟槽21的纵向进行注入，即使离子注入的入射角较大，杂质也可以在栅极沟槽21的较深位置注入到侧表面。入射角较大，所以可以抑制沟槽的侧表面的反射。因此，可以精确控制P--扩散区域52的浓度和尺寸。
【56】其后，如图6(D)所示，执行退火处理，以一起形成P浮动区域51和P浮动区域53。更具体而言，通过一个退火处理在所有区域同时形成P浮动区域。注意，在如下所述沉积绝缘膜92后，可实现退火处理。
【57】接着，如图6(E)所示，按照CVD(化学气相沉积)方法，绝缘膜92沉积在栅极沟槽21和端子沟槽62内。对于绝缘膜92，例如使用通过使用TEOS(四乙基原硅酸盐)作为初始材料的低压CVD方法或使用臭氧和TEOS作为初始材料的CVD方法形成的SiO2膜。这个绝缘膜92变成图2中的沉积绝缘层23、71、73。
【58】接着，在从主表面上移除绝缘膜92之后，在主表面上形成抗蚀剂93。图案化抗蚀剂93，以形成端子区域的刻蚀保护膜。如图6(F)所示，使用抗蚀剂93作为刻蚀保护膜执行干法刻蚀。以此方式，确保用于形成栅电极22和端子栅极区域72的空间。在凹蚀后，移除抗蚀剂93。
【59】接着，执行热氧化处理，以在硅表面上形成热氧化物膜。这个热氧化物膜变成图2中的栅极绝缘膜24、74。接着，如图6(G)所示，栅极材料94沉积在通过凹蚀形成的空间上。对于栅极材料94的具体膜形成条件，例如使用包括作为反应气体的SiH4的混合气体和580℃～640℃的膜形成温度，在此温度下，通过常压CVD方法形成约800nm的厚度的多晶硅膜。此栅极材料94变成图3中的栅电极22和端子栅极区域72。
【60】接着，蚀刻栅极材料94。这样，形成栅电极22和端子栅极区域72。在蚀刻步骤中，执行蚀刻，以提供其中栅电极22和端子栅极区域72彼此连接的一体区域。此后，将硼、磷等离子注入到已经形成P-主体区域41的位置中，接着进行热扩散处理以形成N+源极区域31和接触P+区域32。此后，在半导体衬底上形成层间绝缘膜等，最后，形成源电极、漏电极等，以制造沟槽栅极型半导体器件100。
【61】【第一实施例的应用】
【62】图8中示出本实施例的应用。根据本发明的半导体器件100在栅极沟槽21的底部周围具有P扩散区域510，其横截面是沿垂直方向为长轴的椭圆的形式。因为P扩散区域510的横截面被形成为沿垂直方向为长轴，扩展到N-漂移区域12内的耗尽层的厚度可以比半导体器件100(图2)的情况厚。因此，此实施例的半导体器件110的耐受电压比半导体器件100好。
【63】为了形成沿垂直方向较长的P扩散区域510，外延层的具体阻抗(浓度)的分布沿纵向倾斜。更具体而言，其中具体阻抗逐渐向上增大的高阻抗层120布置在P扩散区域510上方。通过这样的设置，当P扩散区域510形成时，其沿纵向的延伸增大。最后，P扩散区域510的形状变成沿垂直方向较长。
【64】如上面已经详细描述，在第一实施例的半导体器件100中，在P-主体区域41和P扩散区域51之间提供与两者连接并且浓度低于两者的P--扩散区域52。位于栅极沟槽21的侧表面侧的P--扩散区域52具有这样的浓度和宽度，其在栅极电压Vg关闭时在栅极沟槽21的底表面侧的P扩散区域51之前耗尽。
【65】更具体而言，半导体器件100被布置使得，当栅极电压Vg关闭时，P--扩散区域52在P扩散区域51之前耗尽。这允许P扩散区域51位于电浮动状态。因此，与浮动结构的结果相似，半导体器件100具有耐受电压结构。因此，获得高耐受电压。
【66】另一方面，在半导体器件100中，在耗尽层扩展后，当栅极电压Vg接通时，空穴经由P--扩散区域52供应到P扩散区域51。换而言之，P--扩散区域52用作将空穴供应到P扩散区域51的路径。这样，扩展到N-漂移区域12内的耗尽层快速变窄。因此，获得了较好的导通阻抗特性。因此，实现了耐受电压较高的绝缘栅极型半导体器件，其中在AC操作时获得较好的导通阻抗特性。
【67】P--扩散区域52设置在与栅极沟槽21的沿纵向的端部210接触的位置。这样，对沟道电流产生较小影响，并且避免转变成高导通阻抗。因为处于栅极沟槽21的端部210的位置，所以P--扩散区域52可以通过使用较大入射角的倾斜离子注入形成。这使得能够严格供应浓度和尺寸，由此获得稳定的器件特性。
【68】【第二实施例】
【69】如图9所示，第二实施例的半导体器件200形成有栅极沟槽21，此栅极沟槽21具有这样的布局：其沿纵向被分割成三个组。在半导体器件200中，栅极沟槽21被布置具有被分割成多个子沟槽的布局，使得端部210的数量大于第一实施例。即，在第一实施例中，端部210沿纵向的数量为2，而在本实施例中沿纵向的数量为6。
【70】如图10所示，由N-漂移区域12所包围的P--扩散区域52形成在各个子沟槽的端部210周围。同第一实施例一样，P--扩散区域52在其上端与P-主体区域41连接，并且在其下端与P扩散区域51连接。即，P--扩散区域52用作空穴的供应路径。
【71】相邻子沟槽沿纵向的间隔适当地处于从1μm到栅极沟槽21、21之间的间距(此实施例中为2.5μm)的范围内。这个尺寸能够在N-漂移区域内P--扩散区域52、52之间所夹的部分处耗尽。优选地，判断该尺寸以允许将RESURF结构应用到子沟槽的端部210、210之间。注意，需要在不阻断的情况下分别连接栅极线，这是由栅极线的设计负责的。
【72】此实施例的半导体器件200的P--扩散区域52(即，空穴供应路径)的数量大于第一实施例的情况。因此，通过P--扩散区域52供应更大数量的空穴。即使晶片尺寸较大，也可以获得良好的导通阻抗特性。不用说，因为P--扩散区域52形成在子沟槽的端部，所以可以将沟道阻抗的增大抑制到最小。
【73】栅极沟槽21具有这样沿纵向被分割的布局，使得P--扩散区域52可以形成在元件区域的中心部分处。更具体而言，空穴供应路径可以形成在元件区域的中心部分，由此更快速地沿元件区域基本均匀地供应空穴。
【74】注意，图9中所示的半导体器件200的栅极沟槽具有这样的布局，使得端部210沿纵向的位置成直线。这样的布局允许电流在整个元件区域内基本均匀地流动。另一方面，在这样其中端部彼此成直线定位的布局中，若干部分包括端部210和210之间的距离，更具体而言，如图11所示变得更长的P-扩散区域51和51之间的距离。因此，存在耐受电压降低的问题。为了解决这个问题，如图12所示，所述布局被布置为使得端部210沿纵向的位置相互移动，为此，P扩散区域51和51之间的距离的变动变小，由此抑制耐受电压的降低。
【75】如图13所示，无栅极结构的沟槽211沿与栅极沟槽21的纵向垂直相交的方向设置在栅极沟槽21的端部210、210之间。浮动状态的P扩散区域设置在沟槽211的底部附近。更具体而言，整个布局使得栅极沟槽21的端部210与沟槽21之间的关系与栅极沟槽21的端部210与端子沟槽62之间的关系相同。在这样上述的布局中，P扩散区域之间的距离的变动变小，由此抑制了耐受电压的降低。
【76】此实施例的半导体器件200基本上可以与第一实施例的半导体器件100的相同方式制造。更具体而言，半导体器件200的制造方法和半导体器件100的制造方法之间的不同在于，用于形成栅极沟槽21(图6(B))的抗蚀剂被图案化成与半导体器件200的栅极沟槽21(子沟槽)一致。为此，P--扩散区域52同第一实施例一样通过倾斜离子注入形成。各个P--扩散区域52可以按照相同的离子注入步骤形成，由此，与第一实施例相比，步骤数量不增加。
【77】【第三实施例】
【78】如图14所示，第三实施例的半导体器件300形成有P--扩散区域54，P--扩散区域54由围绕栅极沟槽21的一个侧表面的N-漂移区域12包围。同第一实施例一样，P--扩散区域54在其上端与P-主体区域41连接，并且在其下端与P扩散区域51连接。即，P--扩散区域54用作空穴供应路径。此实施例的半导体器件300与第一实施例不同之处在于，空穴供应路径是栅极沟槽21的侧表面部分和端部中的任何一个。注意，P--扩散区域54可以位于栅极沟槽21的左侧或右侧的侧表面处。
【79】在此实施例的半导体器件300中，因为用作空穴供应路径的P--扩散区域54形成在栅极沟槽21的侧表面上，所以与此区域形成在端部210处的第一实施例相比容易制造。
【80】注意，在本实施例的半导体器件300的情况下，如果P--扩散区域54形成在栅极沟槽21的两个侧壁上，则导通阻抗变得很高(见图4)。这是为什么将P--扩散区域54仅形成在一个侧壁上的原因。
【81】即使当P--扩散区域54仅形成在一侧，P--扩散区域54和P-主体区域41在其连接部分(图15中的虚线框架Y内)重叠，以增大浓度，由此使得其难以转化。换而言之，需要承认，沟道阻抗易于变高。为了避免这个，半导体器件300被这样布置，使得可以沿纵向控制外延层的具体阻抗(浓度)。即，这样控制外延层的具体阻抗，使得P--扩散区域54和P-主体区域41之间的连接部分的浓度高于其它部分。更具体而言，虽然根据半导体器件的耐受电压区域而使得P--扩散区域54等的条件不同，控制浓度，以比一般区域的大约3-10倍。这样，抑制器件变成高导通阻抗。
【82】此实施例的半导体器件300基本上可以与第一实施例的半导体器件100的相同方式制造。更具体而言，半导体器件300的制造方法和半导体器件100的制造方法的不同之处在于当P--扩散区域形成在栅极沟槽21的壁表面上(图6(C))时的倾斜离子注入的方向的不同。各个P--扩散区域54可以按照相同的离子注入步骤形成，由此，与第一实施例相比，步骤数量不增加。
【83】【第四实施例】
【84】如图16所示，第四实施例的半导体器件400在N-漂移区域12内形成有浮动状态的P扩散区域51。栅极沟槽21的端部位于P扩散区域51内。在此实施例的半导体器件400中，P扩散区域51处于浮动状态，而没有形成与P-主体区域41连接的P扩散区域。换而言之，半导体器件400具有浮动结构，没有设置将空穴供应到P扩散区域51的路径。这与其中期望通过供应空穴提高导通阻抗特性的第一实施例不同。
【85】此实施例的半导体器件400具有外延层的具体阻抗(浓度)的纵向分布的特征。更具体而言，半导体器件400的外延层10具有如图16所示的三层结构。具体地，在此实施例中，包括浓度为0.5×1016/cm3的低浓度层10a(高具体阻抗层)、浓度为3.0×1016/cm3的高浓度层10b(低具体阻抗层)以及浓度为2.0×1016/cm3的标准浓度层10c(标准具体阻抗层)。高浓度层10b包括P扩散区域51。即，高浓度层10b的上表面位于P扩散区域51的上端的上方，高浓度层10b的下表面位于P扩散区域51的下端的下方。
【86】围绕P扩散区域51的高浓度层10b的浓度高于其它层。因此，当栅极电压Vg关闭时，扩散层的扩展程度较低。即使空穴在切换时没有供应到P扩散区域51，由于耗尽层最初没有扩展较宽范围，所以不阻止漂移电流。因此，与仅具有标准浓度层的浮动结构(见图24)的半导体器件相比，获得良好的导通阻抗特性。
【87】注意，如果外延层高度浓缩使得从N-漂移区域12和P扩散区域51之间的PN结扩展的耗尽层(这个耗尽层在下文称为“下耗尽层”)难以扩展，降低耐受电压。为了解决这个问题，使得位于高浓度层10b上方的低浓度层10a的浓度较低。这样，如图17所示，在主要从N-漂移区域12和P-主体区域41之间的PN结扩展的耗尽层(这个耗尽层在下文称为“上耗尽层”)的帮助下，确保耐受电压，由此抑制耐受电压降低。
【88】更具体而言，因为上耗尽层扩展的区域的浓度较低，所以电场强度的变动较小。为此，在低浓度层10a中，电场强度的变动比较缓慢。另一方面，下耗尽层扩展的区域的浓度较高，使得电场强度的变动较大。因此，在高浓度层10b中，电场强度的变动比较尖锐。这样的设计使得两个峰值都低于期望的耐受电压，优选地两个峰值相同。这样，抑制耐受电压的降低。
【89】注意，如果下耗尽层扩展到标准浓度层10c，在刚刚切换后对导通阻抗产生不利影响。为了避免这个问题，高浓度区域10b的浓度和厚度被设计使得下耗尽层的下端不到达高浓度层10b的下表面。
【90】在此实施例中，虽然设置三层结构，其中标准浓度层10c布置在高浓度层10b下方，但是不局限于此。例如，如图18所示，可以使用双层结构，其中下浓度层10a之下的层都是高浓度层10b。
【91】此实施例的半导体器件400基本上可以与传统的半导体器件900的相同方式制造。更具体而言，半导体器件400的制造方法和半导体器件900的制造方法的不同之处在于，事先形成浓度沿纵向变化的外延层。
【92】【第四实施例的应用1】
【93】图19中示出此实施例的应用1。根据应用1的半导体器件410具有外延层10，其具体阻抗(浓度)沿纵向缓慢变化。换而言之，浓度分布在较宽范围上变化。另外，对浓度开始变化的位置进行限制。其特征在于这两点。
【94】半导体器件410的外延层10由低浓度层10a(高具体阻抗层)、高浓度层10b(低具体阻抗层)以及中间层10d构成，其中低浓度层10a位于半导体器件400的上表面侧，并且其浓度较低，高浓度层10b位于衬底侧，并且其浓度较高，中间层10d位于低浓度层10a和高浓度层10b之间，并且其浓度从低浓度层10a向高浓度层10b缓慢变化。
【95】在半导体器件410中，外延层10的浓度开始变化的位置(即，高浓度层10b和之间层10d之间的边界)位于P扩散区域51的下端和P扩散区域51的上端之间。图20示出半导体器件411，其中外延层10的具体阻抗的变化起始于P扩散区域51的下端附近。图21示出半导体器件412，其中外延层10的具体阻抗的变化起始于P扩散区域51的上端附近。
【96】在半导体器件410中，浓度缓慢改变的中间层10d设置在高浓度区域和低浓度区域之间。整个中间层10d围绕P扩散层51的上端。这使得上耗尽层比半导体器件400的情况更可靠地与P扩散区域51连接。因此，抑制耐受电压的降低。
【97】注意，如果中间层10d的下表面低于P扩散区域51的下端，耗尽层可能沿纵向扩展。更具体而言，下耗尽层大范围地扩展，由此恶化了切换时的导通阻抗特性。另一方面，如果中间层10d的下表面高于P扩散区域51的下端，上耗尽层不可能扩展。换而言之，存在上耗尽层不能到达P扩散区域51的问题，由此降低耐受电压。因此，优选地，中间层10d的下表面被设置在上述的范围内。
【98】接着，解释其中外延层的各个层的浓度彼此不同的半导体器件的模拟结果。图22示出测试半导体器件的规格。这个模拟用于其中漏极和源极之间的耐受电压为70V的半导体器件，并且检查电压电压设置在60V情况下导通阻抗的增大率。注意，此模拟中使用的阻抗增大率是表示当与没有耗尽层扩展时(图26中的点A)的导通阻抗相比在刚刚扩展耗尽层(点C)后导通阻抗如何增大。
【99】在图22中，单层结构是指传统半导体器件(图24)。外延层的浓度设置在2.0×1016/cm3。在此模拟中，单层结构的阻抗增大率为120％。
【100】另一方面，图22中的双层和三层结构分别是指半导体器件401(图18)和半导体器件410(图19)。图22中仅仅示出外延层的浓度分布。更具体而言，分别设置浓度高于和低于标准浓度的层。此外，在具有三层结构的半导体器件中，在高浓度层和低浓度层之间提供浓度逐渐变化的层。在此模拟中，双层结构的阻抗增大率为50％，三层结构的阻抗增大率为40％。即，已经发现，在切换操作时，这两种半导体器件的导通阻抗的增大显著降低。
【101】【第四实施例的应用2】
【102】图23中示出此实施例的应用2。根据应用2的半导体器件420被布置为使得杂质浓度在N-漂移区域12的部分处(具体而言，P扩散区域51的周围)增大并且在其它区域较低。这不同于具有其中外延层的具体阻抗(浓度)沿纵向不同的层的半导体器件400。
【103】更具体而言，半导体器件420的N-漂移区域12包括围绕P扩散区域51的高浓度的N+高浓度区域12a和围绕N+高浓度区域12a的N--低浓度区域12b。围绕P扩散区域51的N+高浓度区域12a的浓度高于N--低浓度区域12b。因此，当栅极电压Vg关闭时，扩散层的扩展程度较低。因此，如果空穴在切换时没有供应到P扩散区域，由于耗尽层最初没有大范围地扩展，所以不阻止漂移电流。即，根据与半导体器件400相似的机构，获得良好的导通特性。
【104】此实施例的半导体器件420基本上可以与传统的半导体器件900的相同方式制造。更具体而言，半导体器件400的制造方法与半导体器件900的制造方法的不同之处在于，形成变为N--低浓度区域12b的外延层，通过从沟槽底部的离子注入和退火而形成的N+高浓度区域12a，以及形成P扩散区域51。与其中形成多个外延层的半导体器件400和半导体器件410相比，因为外延层为单层，所以此应用2的半导体器件420易于制造。
【105】如已经详细描述的一样，第四实施例的半导体器件400具有在栅极沟槽21内建立栅电极22的沟槽栅极结构。在半导体器件400中，浮动状态的P扩散区域51布置在N-漂移区域12内，由此提供浮动结构。此外，其中形成N-漂移区域12的外延层具有位于表面侧的低浓度层10a和位于低浓度层10a下方并围绕P扩散区域51的高浓度层10b。
【106】因此，在半导体器件400中，当栅极电压Vg关闭时，扩展到P扩散区域51下方的耗尽层轻微扩展。最后，当栅极电压Vg接通时，由于耗尽层最初没有大范围地扩展，所以不阻止漂移电流。因此，获得较好的导通阻抗特性。
【107】此外，在半导体器件400中，在高浓度层10b上方提供低浓度层10a有助于抑制电场峰值增大，由此能够通过上耗尽层确保耐受电压。因此，得以抑制耐受电压的降低。这样，实现耐受电压较高并且在AC操作时展现较好导通阻抗特性的绝缘栅极型半导体器件。
【108】注意，所述实施例仅作为说明性，而不能够用于限制本发明。因此，在不偏离本发明精神的情况下可以作出多种修改和变化。例如，各个半导体区域的P型和N型可以互换。在栅极绝缘膜24中，除了氧化物膜之外，可以使用诸如氮化物膜的其它类型的绝缘膜，或者可以使用复合膜。至于半导体，并不局限于硅，可以使用其它类型的半导体(SiC、GaN、GaAS等)。实施例的绝缘栅极型半导体器件可以应用到使用P型衬底的电导调制型功率MOS。
【109】工业应用性
【110】根据本发明的绝缘栅极型半导体器件，空穴通过低浓度扩散区域供应到掩埋扩散区域。根据本发明的另一种类型的绝缘栅极型半导体器件，耗尽层扩展到浮动扩散区域的范围变窄，并且在耗尽层主要从主体区域扩展到浮动扩散区域的情况下确保耐受电压。因此，实现耐受电压较高并且在AC操作时展现较好导通阻抗特性的绝缘栅极型半导体器件。

Claims (11)

1.一种绝缘栅极型半导体器件，具有主体区域和漂移区域，所述主体区域位于半导体衬底内的上表面侧，并且为第一导电类型的半导体，所述漂移区域与所述主体区域的下表面接触并且为第二导电类型的半导体，其特征在于，所述绝缘栅极型半导体器件包括：
沟槽，从所述半导体衬底的上表面穿过所述主体区域，并且在所述沟槽底部形成有被沉积的绝缘层；
栅极绝缘膜，位于所述沟槽的侧壁处；
栅电极，位于所述沟槽内并且隔着所述栅极绝缘膜面向所述主体区域；
掩埋扩散区域，位于所述栅电极下方，由所述漂移区域围绕，并且所述沟槽的底部位于所述掩埋扩散区域内，所述掩埋扩散区域是所述第一导电类型的半导体；以及
低浓度扩散区域，与所述主体区域和所述掩埋扩散区域接合，并且其浓度低于所述掩埋扩散区域，所述低浓度扩散区域是所述第一导电类型的半导体；
其中，当栅极电压关闭时，所述低浓度扩散区域中的在厚度方向上的至少一部分比所述掩埋扩散区域先耗尽；
其中所述掩埋扩散区域布置在这样的位置，其使得电场峰值分别形成在包括所述主体区域和所述漂移区域之间的PN结以及所述掩埋扩散区域和所述漂移区域之间的PN结的两个部分处。
2.根据权利要求1所述的绝缘栅极型半导体器件，其中，所述低浓度扩散区域具有降低表面电场(RESURF)结构。
3.根据权利要求1所述的绝缘栅极型半导体器件，其中，所述低浓度扩散区域沿着从上方观察时为所述沟槽长度方向与所述沟槽的端部侧表面接触。
4.根据权利要求1所述的绝缘栅极型半导体器件，其中，从与从所述沟槽上方观察时为所述沟槽长度方向垂直相交的截面观察时，所述低浓度扩散区域与所述沟槽的一个侧表面接触。
5.根据权利要求4所述的绝缘栅极型半导体器件，其中，外延层的在所述低浓度扩散区域和所述主体区域之间的连接部分的区域的浓度高于所述外延层的其他区域，所述外延层包括所述主体区域和所述漂移区域。
6.根据权利要求1所述的绝缘栅极型半导体器件，其中，所述沟槽具有这样的布局，即所述沟槽沿着从上方观察时为所述沟槽长度方向被分割为多个子沟槽，并且所述低浓度扩散区域与所述子沟槽的各个端部接触。
7.根据权利要求6所述的绝缘栅极型半导体器件，其中，所述沟槽的数目大于两个，对于相邻沟槽而言，所述子沟槽的端部沿从上方观察时的所述长度方向的位置是一致的。
8.根据权利要求7所述的绝缘栅极型半导体器件，还包括：
无栅级结构沟槽，沿垂直于从上方观察时的所述长度方向的方向延伸，并且位于相邻的所述子沟槽的所述端部之间；以及
中间掩埋扩散区域，被所述漂移区域围绕，并围绕所述无栅级结构沟槽的底部，所述中间掩埋扩散区域是所述第一导电类型的半导体。
9.根据权利要求6所述的绝缘栅极型半导体器件，其中，所述沟槽的数目大于两个，对于相邻沟槽而言，所述子沟槽的所述端部沿从上方观察时的所述长度方向的位置彼此不同。
10.根据权利要求1所述的绝缘栅极型半导体器件，其中，从与从所述沟槽上方观察时为所述沟槽长度方向垂直相交的截面观察时，所述掩埋扩散区域在所述沟槽的深度方向呈细长形状。
11.一种绝缘栅极型半导体器件的制造方法，所述绝缘栅极型半导体器件具有主体区域和漂移区域，所述主体区域位于半导体衬底内的上表面侧并且为第一导电类型的半导体，所述漂移区域与所述主体区域的下部接触并且为第二导电类型的半导体，其特征在于，所述制造方法包括：
沟槽形成步骤，形成用于形成位于元件区域内的沟槽的掩模图案，并且通过基于所述掩模图案的蚀刻来形成穿过所述主体区域的沟槽；以及
杂质注入步骤，向所述沟槽的底部注入杂质，以形成所述第一导电类型的掩埋扩散区域，并且还沿从所述沟槽上方观察时的所述沟槽长度方向从倾斜方向注入所述杂质，以形成低浓度扩散区域，所述低浓度扩散区域与所述掩埋扩散区域以及所述主体区域接合，并且其浓度低于所述掩埋扩散区域，所述低浓度扩散区域是所述第一导电类型的半导体；
其中，当栅极电压关闭时，所述低浓度扩散区域中的在厚度方向上的至少一部分比所述掩埋扩散区域先耗尽；
其中所述掩埋扩散区域布置在这样的位置，其使得电场峰值分别形成在包括所述主体区域和所述漂移区域之间的PN结以及所述掩埋扩散区域和所述漂移区域之间的PN结的两个部分处。
CN2007800082423A 2006-03-08 2007-01-26 绝缘栅极型半导体器件及其制造方法 Active CN101401212B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006062602A JP4453671B2 (ja) 2006-03-08 2006-03-08 絶縁ゲート型半導体装置およびその製造方法
JP062602/2006 2006-03-08
PCT/JP2007/051744 WO2007105384A1 (en) 2006-03-08 2007-01-26 Insulated gate-type semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
CN101401212A CN101401212A (zh) 2009-04-01
CN101401212B true CN101401212B (zh) 2010-09-29

Family

ID=37951906

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800082423A Active CN101401212B (zh) 2006-03-08 2007-01-26 绝缘栅极型半导体器件及其制造方法

Country Status (6)

Country Link
US (1) US7999312B2 (zh)
EP (1) EP1994566B1 (zh)
JP (1) JP4453671B2 (zh)
KR (1) KR101028131B1 (zh)
CN (1) CN101401212B (zh)
WO (1) WO2007105384A1 (zh)

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016747A (ja) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
JP4915221B2 (ja) * 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
DE102007061191B4 (de) 2007-12-17 2012-04-05 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper
US8866255B2 (en) 2008-03-12 2014-10-21 Infineon Technologies Austria Ag Semiconductor device with staggered oxide-filled trenches at edge region
US8809966B2 (en) 2008-03-12 2014-08-19 Infineon Technologies Ag Semiconductor device
JP2009267029A (ja) * 2008-04-24 2009-11-12 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP5169647B2 (ja) * 2008-09-04 2013-03-27 トヨタ自動車株式会社 半導体装置
US7964912B2 (en) * 2008-09-18 2011-06-21 Power Integrations, Inc. High-voltage vertical transistor with a varied width silicon pillar
FR2956923A1 (fr) * 2010-03-01 2011-09-02 St Microelectronics Tours Sas Composant de puissance vertical haute tension
JP5691259B2 (ja) * 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
US8390060B2 (en) * 2010-07-06 2013-03-05 Maxpower Semiconductor, Inc. Power semiconductor devices, structures, and related methods
CN102315247B (zh) * 2010-07-08 2013-04-24 上海华虹Nec电子有限公司 具有沟槽型终端结构的超级结半导体器件
CN102403256B (zh) * 2010-09-08 2014-02-26 上海华虹宏力半导体制造有限公司 赝埋层及制造方法、深孔接触及三极管
CN103262248B (zh) 2010-12-10 2016-07-13 三菱电机株式会社 半导体装置及其制造方法
DE102010063314B4 (de) 2010-12-17 2022-10-13 Robert Bosch Gmbh Halbleiteranordnung mit verbesserter Avalanchefestigkeit
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP5728992B2 (ja) * 2011-02-11 2015-06-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5717661B2 (ja) 2011-03-10 2015-05-13 株式会社東芝 半導体装置とその製造方法
JP5878331B2 (ja) * 2011-10-18 2016-03-08 トヨタ自動車株式会社 半導体装置及びその製造方法
EP2602829A1 (en) 2011-12-07 2013-06-12 Nxp B.V. Trench-gate resurf semiconductor device and manufacturing method
JP5844656B2 (ja) * 2012-02-20 2016-01-20 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5884617B2 (ja) 2012-04-19 2016-03-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8653600B2 (en) 2012-06-01 2014-02-18 Power Integrations, Inc. High-voltage monolithic schottky device structure
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8723317B2 (en) * 2012-09-14 2014-05-13 Force Mos Technology Co., Ltd. Trench metal oxide semiconductor field effect transistor with embedded schottky rectifier using reduced masks process
JP5768028B2 (ja) * 2012-09-24 2015-08-26 株式会社東芝 半導体装置
CN103959475B (zh) 2012-11-21 2016-09-07 丰田自动车株式会社 半导体装置
WO2014122919A1 (ja) * 2013-02-05 2014-08-14 三菱電機株式会社 絶縁ゲート型炭化珪素半導体装置及びその製造方法
US9018700B2 (en) * 2013-03-14 2015-04-28 Fairchild Semiconductor Corporation Direct-drain trench FET with source and drain isolation
JP5807653B2 (ja) * 2013-03-26 2015-11-10 トヨタ自動車株式会社 半導体装置の製造方法
US9755052B2 (en) * 2013-05-10 2017-09-05 Alpha And Omega Semiconductor Incorporated Process method and structure for high voltage MOSFETS
US9887283B2 (en) * 2013-05-10 2018-02-06 Alpha And Omega Semiconductor Incorporated Process method and structure for high voltage MOSFETs
JP6277623B2 (ja) * 2013-08-01 2018-02-14 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP6099749B2 (ja) 2013-08-01 2017-03-22 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015056643A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体装置の製造方法
JP6139356B2 (ja) * 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
US9136368B2 (en) * 2013-10-03 2015-09-15 Texas Instruments Incorporated Trench gate trench field plate semi-vertical semi-lateral MOSFET
JP5842896B2 (ja) * 2013-11-12 2016-01-13 トヨタ自動車株式会社 半導体装置
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
JP6219704B2 (ja) * 2013-12-17 2017-10-25 トヨタ自動車株式会社 半導体装置
JP6266975B2 (ja) * 2013-12-26 2018-01-24 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
JP6368105B2 (ja) * 2014-02-18 2018-08-01 新日本無線株式会社 トレンチ型ｍｏｓｆｅｔ半導体装置
JP6208612B2 (ja) * 2014-04-09 2017-10-04 トヨタ自動車株式会社 絶縁ゲート型半導体装置、及び、絶縁ゲート型半導体装置の製造方法
JP6231422B2 (ja) * 2014-04-09 2017-11-15 トヨタ自動車株式会社 半導体装置
US9954054B2 (en) 2014-06-30 2018-04-24 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
CN105448720A (zh) * 2014-07-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 沟槽型mosfet的制作方法、沟槽型mosfet及半导体器件
JP6318973B2 (ja) * 2014-08-20 2018-05-09 住友電気工業株式会社 炭化珪素半導体装置
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
US10026805B2 (en) * 2015-03-27 2018-07-17 Farichild Semiconductor Corporation Avalanche-rugged silicon carbide (SiC) power device
JP6367760B2 (ja) * 2015-06-11 2018-08-01 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
JP6488204B2 (ja) * 2015-07-07 2019-03-20 株式会社豊田中央研究所 半導体装置の製造方法
JP6571467B2 (ja) * 2015-09-24 2019-09-04 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子とその製造方法
CN108140674B (zh) 2015-10-16 2021-02-19 三菱电机株式会社 半导体装置
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
JP6560141B2 (ja) 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6980692B2 (ja) * 2016-04-11 2021-12-15 アーベーベー・シュバイツ・アーゲーABB Schweiz AG 絶縁ゲートパワー半導体デバイスおよびその製造方法
JP6606007B2 (ja) * 2016-04-18 2019-11-13 トヨタ自動車株式会社 スイッチング素子
JP6237845B1 (ja) * 2016-08-24 2017-11-29 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
JP2018046254A (ja) * 2016-09-16 2018-03-22 トヨタ自動車株式会社 スイッチング素子
JP2018060943A (ja) 2016-10-06 2018-04-12 トヨタ自動車株式会社 スイッチング素子
US9887287B1 (en) 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods
JP6687504B2 (ja) * 2016-12-19 2020-04-22 トヨタ自動車株式会社 スイッチング素子の製造方法
JP6811118B2 (ja) * 2017-02-27 2021-01-13 株式会社豊田中央研究所 Ｍｏｓｆｅｔ
CN110431669B (zh) * 2017-03-07 2023-03-28 三菱电机株式会社 半导体装置以及电力变换装置
JP2019040954A (ja) 2017-08-23 2019-03-14 トヨタ自動車株式会社 半導体装置
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019079833A (ja) * 2017-10-19 2019-05-23 トヨタ自動車株式会社 スイッチング素子とその製造方法
JP2019087611A (ja) * 2017-11-06 2019-06-06 トヨタ自動車株式会社 スイッチング素子とその製造方法
JP7029711B2 (ja) * 2017-11-29 2022-03-04 国立研究開発法人産業技術総合研究所 半導体装置
CN108183131A (zh) * 2017-12-05 2018-06-19 中国电子科技集团公司第五十五研究所 一种集成sbd结构的单侧mos型器件制备方法
JP6519641B2 (ja) * 2017-12-13 2019-05-29 三菱電機株式会社 半導体装置
JP7076222B2 (ja) 2018-02-21 2022-05-27 三菱電機株式会社 半導体装置およびその製造方法、電力変換装置
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
JP2020072158A (ja) * 2018-10-30 2020-05-07 ローム株式会社 半導体装置
JP7135819B2 (ja) * 2018-12-12 2022-09-13 株式会社デンソー 半導体装置
CN110047757A (zh) * 2019-04-24 2019-07-23 贵州芯长征科技有限公司 低成本的沟槽型功率半导体器件的制备方法
IT201900013416A1 (it) * 2019-07-31 2021-01-31 St Microelectronics Srl Dispositivo di potenza a bilanciamento di carica e procedimento di fabbricazione del dispositivo di potenza a bilanciamento di carica
JP7326991B2 (ja) * 2019-08-22 2023-08-16 株式会社デンソー スイッチング素子
CN110828547A (zh) * 2019-10-22 2020-02-21 深圳基本半导体有限公司 一种沟槽型功率开关器件及其制作方法
KR102717707B1 (ko) * 2020-02-06 2024-10-16 한국전력공사 비대칭 트렌치 모스펫 소자
US11563080B2 (en) 2020-04-30 2023-01-24 Wolfspeed, Inc. Trenched power device with segmented trench and shielding
US12094926B2 (en) 2020-08-14 2024-09-17 Wolfspeed, Inc. Sidewall dopant shielding methods and approaches for trenched semiconductor device structures
US11355630B2 (en) 2020-09-11 2022-06-07 Wolfspeed, Inc. Trench bottom shielding methods and approaches for trenched semiconductor device structures
CN116529852A (zh) * 2020-11-30 2023-08-01 住友电气工业株式会社 碳化硅半导体器件
JP2023003117A (ja) * 2021-06-23 2023-01-11 富士電機株式会社 半導体装置
US20230411515A1 (en) * 2022-06-16 2023-12-21 Leap Semiconductor Corp. Semiconductor power device and method of manufacturing the same
US20240258421A1 (en) * 2023-01-31 2024-08-01 Globalfoundries U.S. Inc. Field-effect transistors with a high-temperature hardmask and self-aligned p-shield
CN118053910A (zh) * 2024-04-16 2024-05-17 西安电子科技大学 体内条状接地埋层的SiC MOSFET及其元胞结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0893830A1 (en) * 1996-12-11 1999-01-27 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
EP1557888A1 (en) * 2002-10-04 2005-07-27 Shindengen Electric Manufacturing Company, Limited Semiconductor device and process for fabricating the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0783118B2 (ja) * 1988-06-08 1995-09-06 三菱電機株式会社 半導体装置およびその製造方法
JP2775990B2 (ja) 1990-05-08 1998-07-16 松下電器産業株式会社 半導体装置の製造方法
JPH05110072A (ja) 1991-10-16 1993-04-30 Seiko Epson Corp 半導体装置の製造方法
JPH07273121A (ja) 1994-03-31 1995-10-20 Toshiba Corp 半導体装置の製造方法
JP3392665B2 (ja) 1995-11-06 2003-03-31 株式会社東芝 半導体装置
JPH1098188A (ja) * 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
DE19816448C1 (de) 1998-04-14 1999-09-30 Siemens Ag Universal-Halbleiterscheibe für Hochspannungs-Halbleiterbauelemente, ihr Herstellungsverfahren und ihre Verwendung
JP3964819B2 (ja) * 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
EP1671374B1 (en) 2003-10-08 2018-05-09 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP4500530B2 (ja) 2003-11-05 2010-07-14 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4538211B2 (ja) 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0893830A1 (en) * 1996-12-11 1999-01-27 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
EP1557888A1 (en) * 2002-10-04 2005-07-27 Shindengen Electric Manufacturing Company, Limited Semiconductor device and process for fabricating the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Syotaro Ono,et al.30V New Fine Trench MOSFET with Ultra Low On-Resistance.ISPSD 2003,April 14-17,Cambridge,UK.2003,28-31. *
SyotaroOno et al.30V New Fine Trench MOSFET with Ultra Low On-Resistance.ISPSD 2003

Also Published As

Publication number Publication date
WO2007105384A1 (en) 2007-09-20
JP2007242852A (ja) 2007-09-20
JP4453671B2 (ja) 2010-04-21
CN101401212A (zh) 2009-04-01
EP1994566B1 (en) 2018-01-17
US20100224932A1 (en) 2010-09-09
KR101028131B1 (ko) 2011-04-08
US7999312B2 (en) 2011-08-16
KR20080106336A (ko) 2008-12-04
EP1994566A1 (en) 2008-11-26

Similar Documents

Publication Publication Date Title
CN101401212B (zh) 绝缘栅极型半导体器件及其制造方法
CN107996003B (zh) 绝缘栅开关器件及其制造方法
US7649223B2 (en) Semiconductor device having superjunction structure and method for manufacturing the same
JP5353190B2 (ja) 半導体装置および半導体装置の製造方法
US8680608B2 (en) Power semiconductor device with a low on resistence
US10903202B2 (en) Semiconductor device
US9064952B2 (en) Semiconductor device
TWI407564B (zh) 具有溝槽底部多晶矽結構之功率半導體及其製造方法
JP2015118966A (ja) 半導体装置
US10249708B2 (en) Semiconductor device
CN102983164A (zh) 半导体器件及其制造方法
US10593792B2 (en) Semiconductor device and method for manufacturing the same
TWI741185B (zh) 半導體裝置及半導體裝置之製造方法
JP4491307B2 (ja) 半導体装置およびその製造方法
JP2006093459A (ja) トレンチゲート型半導体装置およびその製造方法
JP4735235B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2008306022A (ja) 半導体装置
JP4447474B2 (ja) 半導体装置およびその製造方法
JP2011109021A (ja) 半導体装置
JP7486399B2 (ja) 半導体装置および半導体装置の製造方法
KR20220024973A (ko) 수평 확산 금속 산화물 반도체 소자 및 그 제조 방법
KR102310148B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102308154B1 (ko) 전력 반도체 소자 및 그 제조 방법
KR102251761B1 (ko) 전력 반도체 소자
JP2024157941A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200410

Address after: Aichi Prefecture, Japan

Patentee after: DENSO Corp.

Address before: Aichi Prefecture, Japan

Patentee before: Toyota Motor Corp.

TR01 Transfer of patent right