[go: up one dir, main page]

JP6980692B2 - 絶縁ゲートパワー半導体デバイスおよびその製造方法 - Google Patents

絶縁ゲートパワー半導体デバイスおよびその製造方法 Download PDF

Info

Publication number
JP6980692B2
JP6980692B2 JP2018553185A JP2018553185A JP6980692B2 JP 6980692 B2 JP6980692 B2 JP 6980692B2 JP 2018553185 A JP2018553185 A JP 2018553185A JP 2018553185 A JP2018553185 A JP 2018553185A JP 6980692 B2 JP6980692 B2 JP 6980692B2
Authority
JP
Japan
Prior art keywords
layer
doping concentration
trench
plasma
maximum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018553185A
Other languages
English (en)
Other versions
JP2019514215A (ja
Inventor
デ−ミキエリス，ルカ
コルバシェ，キアラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ABB Schweiz AG
Original Assignee
ABB Schweiz AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ABB Schweiz AG filed Critical ABB Schweiz AG
Publication of JP2019514215A publication Critical patent/JP2019514215A/ja
Application granted granted Critical
Publication of JP6980692B2 publication Critical patent/JP6980692B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

説明
技術分野
本発明は、パワーエレクトロニクス分野に関し、特に、独立請求項１のプリアンブルに記載のデバイス、または、独立請求項１２に記載の絶縁ゲートパワー半導体デバイスの製造方法に関する。
図１８では、ＥＰ ０ ７９５ ９１１ Ａ２で知られている従来技術の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が示されている。従来技術のデバイスは、エミッタ側２２のエミッタ電極２とエミッタ側２２の反対に位置するコレクタ側２７のコレクタ電極２５との間に、次に述べるような順番で、すなわち、（ｎ＋）ドープソース層３、エミッタ電極２と接触するｐドープベース層４、ｎドープエンハンス層９５、（ｎ−）ドープドリフト層５、（ｎ＋）ドープバッファ層５５、およびｐドープコレクタ層６の順番で、異なる導電型の層を有するアクティブセルを備える。
トレンチゲート電極７はエミッタ側２２に配置され、ゲート層７０と、ゲート電極７０を取り囲んで、ゲート電極７０をドリフト層５、ベース層４、およびソース層３から分離する第１の絶縁層７２とを含む。第２の絶縁層７４が、ゲート層７０とエミッタ電極２との間に配置されている。トレンチゲート電極７は、エミッタ側２２からトレンチ深さ７７まで延在し、トレンチ深さ７７で、トレンチゲート電極７はトレンチ底部７６を有する。トレンチゲート電極７は、トレンチ底部７６からエミッタ側２２まで延在するトレンチ側面７５を有する。ｐドープ保護ピロー８が、トレンチ底部７６を覆う。
ＥＰ ０ ７９５ ９１１ Ａ２に記載されているように、従来技術のデバイスは、エンハンス層９５を形成するために、最初にＮドーパントの注入および拡散を行なうことによって形成される。エンハンス層９５は、ドリフト層５のドーピング濃度よりも高いドーピング濃度を有する。その後、ｐドープベース層４を形成するために、Ｐドーパントの注入および拡散が行なわれる。その後、レジストマスクを用いてＮドーパントの注入および拡散を行なうことによって、ｎ＋ソース層３が形成される。次に、トレンチゲート電極７のための開口部をエッチングするために、酸化膜をソース層３の上および部分的にベース層４の上に形成する。トレンチゲート電極７は、深さ方向にドリフト層５まで延在する。ここで、Ｐドーパントをトレンチの底部に注入する。その後、酸化膜をエッチング除去し、トレンチの表面に、（たとえば、第１の絶縁層７２を形成するための）熱酸化膜を形成する。その後、導電ゲート層７０を形成するために、Ｎ不純物でドープされたポリシリコンをトレンチに充填する。ポリシリコンをトレンチの開口部までエッチバックして、トレンチにポリシリコンが埋められた状態にする。その後、表面を第２の絶縁層７４で覆い、その後、別のマスクとしてのレジスト層によって覆う。レジスト層は、トレンチの上部の領域、ソース領域３、および、同様に覆われていないベース層４に直接隣接する小さな開口領域を覆う。その後、第２の絶縁層７４は覆われていないレジストマスク領域においてエッチング除去されて、ゲート層７０上部およびソース層３の隣接部分に第２の絶縁層７４を残す。その後、ＡｌＳｉが第２の絶縁層７４の覆われていない領域に添加され、エミッタ電極２を形成するＡｌＳｉ層によって、ベース層４およびソース層３を短絡させる。
ｎ型エンハンス層９５は、ＰＩＮ効果を改善し、プラズマ濃度を増加させ、オン状態損失を低下させる。しかしながら、高濃度にドープされたエンハンス層９５を有するこのような従来技術のデバイスには、標準的なトレンチＩＧＢＴと比較してＳＯＡおよび耐圧が悪いという問題がある。アクティブセル付近のキャリア濃度がそのようなエンハンス層９５によって高くなるため、そのようなエンハンス層９５を有するＩＧＢＴは、安全動作領域（ＳＯＡ）がより高くオン状態損失がより少ないという観点から、エンハンス層を有さない従来技術のＩＧＢＴよりも優れている。
しかしながら、ｎ−エンハンス層９５／ｐ−ベース層４接合部における電界も増加する。それゆえ、実用的なエンハンス層ドーピング濃度を２．５*１０１６ｃｍ−３より小さい値に制限して、過剰な電界を防ぎ、それによって、遮断性能およびターンオフＳＯＡの低下を防ぐ。図１９に示すように、ドーピング濃度がより高い場合、オン状態電圧ＶＣＥ，ｏｎは有利に低下する。これは、耐圧についてはエンハンス層のドーピング濃度が低いほど好ましく、オン状態電圧については逆であることを意味し、ドーピング濃度の上限は耐圧が崩壊する地点である。
エンハンス層９５によって、オン状態（ＶＣＥ，ｏｎ）が著しく減少する。その利点は、エンハンス層９５のドーピング濃度（ＮＤ，ｅｎｈ）が高い場合により一層重要である。しかしながら、エンハンスドーピング濃度が高いほど、ＩＧＢＴが耐えられる耐圧（ＶＢＤ）は低くなる。
図２０は、従来技術の異なるデバイスに関するデータを示す。デバイス１は、２*１０１６ｃｍ−３のエンハンス層９５において最大ドーピング濃度を有し、保護ピローを有さないトレンチＩＧＢＴである。デバイス２は、第１のｐドープ保護ピロー８を有する点でデバイス１と異なる。デバイス３は、１*１０１７ｃｍ３のエンハンス層９５において最大ドーピング濃度を有し、保護ピローを有さないトレンチＩＧＢＴである。デバイス４は、第１のｐドープ保護ピロー８を有する点でデバイス３と異なる。
ＩＧＢＴデバイスの有害な劣化の原因である衝突電離効果は、通常、トレンチ底部において発生する。しかしながら、エンハンスドーピング濃度が高い（２．５*１０１６ｃｍ−３より大きい）デバイスでは、アバランシェがｐ−ベース層４とｎ−エンハンス層９５との間の界面で発生する。逆阻止安全動作領域（reverse blocking safe operating area: RBSOA）の欠点に悩まされることなく高ドープエンハンス層９５のオン状態の利点を利用できるようにするために、第１のｐドープ保護ピロー８がＥＰ ０ ７９５ ９１１ Ａ２で導入されている。保護ピロー８は、エンハンス層９５の導入によって形成された、トレンチ底部における高電界を低下させて、ＲＢＳＯＡおよび耐圧ＶＢＤは改善される。これは図２０に示されており、図２０では、保護ピロー８を有する２つのデバイスのＶＢＤが改良されているが、ＶＣＥ，ｏｎは悪化している。それでもやはり、トレンチ底部７６におけるｐドープ保護ピロー８の導入によってデバイスのロバスト性は改善され、破壊メカニズムの開始を遅らせることができるが、エンハンスドーピング濃度の増加によって衝突電離が生じるトレンチＩＧＢＴデバイス固有の欠点を十分補うことはできない。
この場合、高エンハンスドーピング濃度レベルを有するデバイスについては、破壊条件が満たされると、ｎ−エンハンス層／ｐ−ベース層境界においてアバランシェが依然として発生し、関連する量の生成されたキャリアがシリコン／ゲート酸化膜（第１の絶縁層７２）境界付近に存在する。これは、閾値電圧を不安定にすることになる、ゲート酸化膜におけるホットキャリア注入などの望ましくない欠点を潜在的に意味する。結局、このデバイスの動的なアバランシェのロバスト性も低下し、この現象は困難なスイッチング条件の下ではさらに悪化する。
エンハンス層を有する従来技術のトレンチＩＧＢＴでは、エンハンス層によってデバイスが早期に故障（破壊）することがある。この影響は、エンハンス層のドーピング濃度が高い場合、またはエンハンス層が厚い場合に増大する。このようなデバイスの早期破壊は、そのような厚いエンハンス層に逆のドーパント型の層が水平方向に積層されていると減少する場合があり（ＥＰ ２ ６０２ ８２６ Ａ１）、そのような逆のドーパント型の層は、電界を緩和可能な領域をもたらす。しかしながら、そのような層構造は形成するのが大変である。
保護ピロー８を最大ドーピング濃度が増加した（すなわち、２．５または３*１０１６ｃｍ−３よりも大きい）従来技術のデバイスに導入することによって耐圧が大幅に改善されるが、この値は、保護ピローおよびより低い（すなわち、２．５*１０１６ｃｍ−３より低い）エンハンスドーピング濃度を有さないデバイスの場合の値と比較すると、依然としてはるかに低い。
ｐ保護ピローによって、オン状態の増大を犠牲にして破壊ロバスト性が改善される。しかしながら、エンハンス／チャネル界面におけるアバランシェの生成の欠点は、ＮＤ，ｅｎｈが増加した従来技術のデバイス４において存在する。デバイス４は、ハードスイッチング条件下でのより大きな曲げ傾向に示されるように、ダイナミックアバランシェが大きくなる欠点がある。
ＪＰ ２０１０ ２３２６２７ Ａは、トレンチＩＧＢＴの形成方法に関する。まず、トレンチが基板にエッチングされ、その後ｎドーパントとしてヒ素エピタキシャル層で充填される。熱処理が行なわれて、深さ方向にトレンチの側面に沿って一定のドーピング濃度を有する拡散エピタキシャル層が形成される。その後、トレンチ深さが増加し、深くなったトレンチ底部においてホウ素の注入および拡散が行なわれる。
ＵＳ ２０１１／２３３７２８ Ａ１では、ＩＧＢＴの製造方法について記載されている。この方法では、トレンチ凹部がドリフト層にエッチングされ、トレンチ底部において、ｎドーパントの注入および拡散が行なわれて、１つのｎドーパント層として連続層を形成する。マスクが除去され、その後、ｐドーパントが同じトレンチ凹部内で基板の表面に注入されて、トレンチ底部において保護領域が形成される。保護領域はエンハンス層およびｐベース層に埋め込まれる。この方法では、２つのトレンチ間の領域におけるｎバックグラウンドドーピングを避けようとしている。バックグラウンドドーピングとしていかなる高ｎドーピング濃度も有さない純粋なベース層を有することによって、閾値電圧は改善される。
ＵＳ ２０１４／２６４５６４ Ａ１はＳｉＣ半導体デバイスに関し、このデバイスでは、トレンチゲート電極はエピタキシャルｎドープエンハンス層に完全に埋め込まれている。トレンチ底部とエンハンス層との間のｐドープ保護層は、トレンチ底部を保護する。トレンチゲート電極を取り囲むエンハンス層のドーピング濃度と同じドーピング濃度の、連続した他のエピタキシャルエンハンス層は、ｐベース層をドリフト層から分離する。ＭＯＳチャネルがトレンチゲート電極において形成されることがないように、連続するｎドープソース層によって、トレンチゲートおよび連続するエンハンス層におけるｎドープエンハンス層を介してドリフト層まで直接電気経路が設けられる。さらに、連続するｎソース層はエミッタ電極までコンタクト領域を完全に覆って、ｐベース層のエミッタ電極との接触を防ぐ。したがって、そのような半導体デバイスは、ＭＯＳ機能もＩＧＢＴ機能も発揮しない。ＳｉＣはドーパントをほとんど拡散しないため、デバイスは、各々が均一のドーピング濃度を有するエピタキシャル層で形成される。
Hwang, SJらによる "Use of the p-floating shielding layer for improving electric field concentration of the recessed gate", ICICDT 2008, pp 13-16では、プレーナゲート電極を有するプレーナＩＧＢＴがアクティブゲートとして示されており、このプレーナゲート電極は、トレンチ底部においてｐドープ層によって保護されている別の凹部ゲートに接続されている。
発明の開示
本発明の目的は、パワー半導体デバイスを提供することである。パワー半導体デバイスは、従来技術のデバイスと比較して低いオン状態損失および高い耐圧の双方を有しており、精密な製造ステップを避けた簡単で速い製造方法によって製造される。
この目的は、請求項１に記載の本発明のパワー半導体デバイスを提供することによって達成される。
ｎドーププラズマエンハンス層は、ある種のエンハンス層として機能し、エンハンス層においてドーピング濃度が増加したデバイスでは起こりがちな早期アバランシェの生成およびゲート酸化膜（第１の絶縁層）におけるホットキャリア注入という欠点を有さない、プラズマエンハンスの利点をもたらす。
ｐドープ保護ピローの役割は、流入する電界からプラズマエンハンス層を保護して、衝突電離の開始を遅らせ、かつ、デバイスのロバスト性をこのように増大させることである。
本発明の半導体デバイスの場合、局所的なドーピング濃度最小値を有する領域の存在は、電界を緩和可能な地点を意味する。エンハンス層およびプラズマエンハンス層の高濃度にドーピングされた部分と比較してｎ型ドーピングが低い領域では、高ドーピングレベルの拡大されたより大きな領域に対してより緩和された電界条件が、領域に設けられる。
本発明の半導体デバイスは、より低いオン状態および増大されたＲＢＳＯＡの利点と、ゲート酸化膜（第１の絶縁層）におけるホットキャリア注入のリスク軽減とを組み合わせることができる。エンハンス層／チャネル界面におけるチャネルゲート酸化膜のホットキャリア注入のリスクが軽減される結果、デバイスの信頼性が改善される。
さらに、プラズマ濃度は本発明のデバイスにおいて増加可能であり、これは、ドーピング濃度が増加したエンハンス層の欠点がない状態でオン状態損失が減少することを示し、より低い耐圧を示す。図１５に示すように、オン状態電圧ＶＣＥ，ｏｎは同じ耐圧の場合は約１０％低くすることができる。図１５〜図１７の従来技術のデバイスとして、ｐベース層とドリフト層との間にエンハンス層を有するトレンチＩＧＢＴが使用されてきた（すなわち、ｐ保護ピローも別のプラズマエンハンス層もない）。
図１５にも示すように、本発明のデバイスは、オン状態損失を有さない、すなわち、従来技術のデバイスと比較して改善されたオン状態損失（すなわち、より低いＶＣＥ，ｏｎ）を有する耐圧アバランシェに対してロバスト性が増大する利点を組み合わせることができる。耐圧のわずかな低下によって、より積極的にオン状態損失を低減させることもできる。アバランシェ耐圧メカニズムは、エンハンスドーピング濃度が増加したデバイスで起こるため、この場合も敏感なエンハンス層／ベース層界面ではなくトレンチ底部において依然として発生する。したがって、ｐ−ベース層領域付近のゲート酸化領域においてホットエレクトロンが注入がされないため、本発明のデバイスでは耐圧が低下する。
図１６では、オン状態電圧ＶＣＥ，ｏｎに対するターンオフエネルギーＥｏｆｆが示されている。オン状態損失の減少に加えて、本発明のデバイスを用いてターンオフエネルギーを減らすことが可能である。これは、熱の発生がデバイスにおいて大幅に減少することを意味する。
図１７では、デバイスのターンオフ時のコレクタ過電圧が示されている。この特徴も、過電圧の生成が少なくなるため、本発明のデバイスの優位性を確認するものである。
さらに、本発明のデバイスは、繊細な製造ステップを追加することなく製造可能である。これは簡潔で、安価な、かつ速い製造方法である。なぜなら、新しく導入された保護ピローおよびプラズマエンハンス層は、双方の層のための同じマスクとしてトレンチ開口部を使用するからである。
本発明の主題は、添付の図面を参照して以下の本文でより詳細に説明される。
ｐドープ保護ピローをトレンチゲート電極の底部に、ｎドープエンハンス層およびｎドーププラズマエンハンス層を保護ピローとトレンチゲート電極との間のエッジに有する、本発明の絶縁ゲート半導体デバイスのエミッタ側の構造を示す図である。 図１に示すエミッタ側の構造を有する、本発明のノンパンチスルーＩＧＢＴを示す図である。 保護ピローをドリフト層から分離しているプラズマエンハンス層を有する、本発明のノンパンチスルーＩＧＢＴを示す図である。 ２つの隣接するプラズマエンハンス層が互いに接触している、図３に示す本発明のノンパンチスルーＩＧＢＴを示す図である。 保護ピローをドリフト層から分離しているプラズマエンハンス層を有する、本発明のパンチスルーＩＧＢＴを示す図である。 保護ピローをドリフト層から分離しているプラズマエンハンス層を有する、本発明の逆導電ＩＧＢＴを示す図である。 保護ピローをドリフト層から分離しているプラズマエンハンス層を有する、本発明のＭＯＳＦＥＴを示す図である。 本発明のデバイスの製造方法のある製造ステップを示す図である。 本発明のデバイスの製造方法のある製造ステップを示す図である。 本発明のデバイスの製造方法のある製造ステップを示す図である。 本発明のデバイスの製造方法のある製造ステップを示す図である。 本発明のデバイスの製造方法のある製造ステップを示す図である。 本発明のデバイスの製造方法のある製造ステップを示す図である。 図３の線Ａ−Ａに沿った本発明のデバイスのドーピング濃度プロファイルを示す図である。 本発明のＩＧＢＴおよび従来技術のＩＧＢＴに関して、コレクタエミッタ飽和電圧Ｖｃｅ,ｏｎに対する耐圧Ｖｂｄを示す図である。 本発明のＩＧＢＴおよび従来技術のＩＧＢＴに関して、Ｖｃｅ,ｏｎに対するターンオフエネルギーＥｏｆｆを示す図である。 本発明のＩＧＢＴおよび従来技術のＩＧＢＴに関して、ターンオフスイッチング条件におけるＶｃｅ,ｏｎに対する最大コレクタ‐エミッタ過電圧Ｖｃｅ,ｍａｘを示す図である。 エンハンス層および保護ピローを有するトレンチゲート電極を有する、従来技術の絶縁ゲート半導体デバイスを示す図である。 エンハンス層の最大ドーピング濃度に依存するエンハンス層を有する従来技術のデバイスに関して、Ｎドーピング濃度に対する耐圧Ｖｂｄおよびコレクタ‐エミッタ過電圧Ｖｃｅ,ｏｎを示す図である。 異なる従来技術のデバイスに関して、コレクタ‐エミッタ過電圧Ｖｃｅ,ｏｎに対する耐圧Ｖｂｄを示す図である。
図面で用いられている参照記号およびそれらの意味は、参照記号のリストに要約されている。一般に、同様のまたは同様に機能する部分には同じ参照記号が付されている。説明される実施形態は例示であり、発明を制限するものではない。
発明を行なうための態様
図１では、本発明の絶縁ゲートパワー半導体デバイスの場合のエミッタ側２２の構造が示されている。デバイスは、エミッタ側２２のエミッタ電極２とコレクタ側２７のコレクタ電極２５とを備える。コレクタ側２７はエミッタ側２２の反対側に配置されている。（ｎ−）ドープドリフト層５が、エミッタ側２２とコレクタ側２７との間に配置されている。ｐドープベース層４が、ドリフト層５とエミッタ側２２との間に配置されている。ベース層４は、エミッタ電極２に接触する。また、ドリフト層のドーピング濃度よりも高いドーピング濃度を有するｎドープソース層３もエミッタ側２２に配置されている。ベース層４によってドリフト層５から分離されるソース層３は、エミッタ電極２に接触する。ソース層３は、各ゲート電極７、７’の両側に配置されるように配置可能である。
ベース層４およびドリフト層５のドーピング濃度は、上述のドーピング濃度に関する適用の必要性および規則によって自由に選択可能である。例示的に、ドリフト層５は常に低い（エンハンス層９５またはプラズマエンハンス層９などの他の層の例示的なドーピング濃度と比較して低い）ドーピング濃度を有する。ここで、ドリフト層５のドーピング濃度が実質的に一定であることは、ドーピング濃度がドリフト層５にわたって実質的に均一であるということを意味するが、１〜５倍というドリフト層５内のドーピング濃度の変動が製造上の理由によって生じる可能性を排除するものではない。最終的なドリフト層の厚さおよびドーピング濃度は、適用の必要性によって選択される。６００Ｖより低いデバイスの場合、ドリフト層のドーピング濃度は例示的に５*１０１４ｃｍ−３より低い。パワーデバイス（６００Ｖより大きい電圧）の場合、ドリフト層５の例示的なドーピング濃度は、１*１０１２ｃｍ−３と５*１０１４ｃｍ−３との間である。
ソース層３のドーピング濃度は、ベース層４のドーピング濃度よりも高く、ドリフト層５のドーピング濃度よりも高い。ソース層３の例示的なドーピング濃度は、１*１０１８ｃｍ−３よりも高く１*１０２１ｃｍ−３よりも小さい、例示的に、１*１０１９ｃｍ−３と１*１０２０ｃｍ−３との間である。
上述の構造によってアクティブセルが形成される。本発明のデバイスは、先に開示されされたように、１つのアクティブセルのみを含む場合があるが、デバイスは少なくとも２つ以上のそのようなアクティブセルを備える場合もある、すなわち、以下の図面に関して説明されるように、アクティブセルは１つの基板に繰り返し配置される場合もある。
ゲート電極７、７’は、ストリップデザインのような異なるデザインも有し得る、すなわち、エミッタ側２２に平行な平面において、短い側とこの短い側に垂直な長い側とを有し得る。ソース層３は、ゲート電極７、７’の長い側に沿って配置されている。トレンチゲート電極７に関する他のデザインも、正方形のデザイン、円形のデザイン、リングのデザイン、六角形のデザインなどでもよい。デバイスは１つのトレンチゲート電極７、７’を有し得る、または、複数の（すなわち、２つ以上の）ゲート電極７、７’を備え得る。例示的に、後者の場合、ゲート電極７、７’は略幾何学デザインで配置されている。
本発明のデバイスの各々は、導電ゲート７０と第１の絶縁層７２とを有する少なくとも１つのトレンチゲート電極７、７’を備える。第１の絶縁層７２は、ゲート電極７０を取り囲んで、ゲート電極７０をドリフト層５、ベース層４、およびソース層３から分離する。例示的に、第２の絶縁層７４がゲート層７０とエミッタ電極２との間に配置され、これらの電極７０、２を互いに絶縁する。トレンチゲート電極７、７’はエミッタ側２２からドリフト層５まで延在する。トレンチゲート電極７、７’は、エミッタ側２２に平行な平面においてベース層４に横方向に配置されている。トレンチゲート電極７、７’は、トレンチゲート電極７、７’のそのような側において、エミッタ電極２２の反対側に位置するトレンチ底部７６と、トレンチ底部７６からエミッタ側２２まで、例示的にエミッタ電極２２に垂直に延在するトレンチ側面７５とを有する。トレンチゲート電極７、７’は、エミッタ側２２からトレンチ深さ７７まで延在する。例示的な実施形態では、トレンチ深さ７７は５〜９μｍの深さであり、例示的に６〜８μｍの深さである。
ベース層４をドリフト層５から分離するように、ドリフト層５のドーピング濃度よりも高いドーピング濃度を有するｎドープエンハンス層９５が、ｐドープベース層４の下方に配置されている。エンハンス層９５は、３*１０１６ｃｍ−３よりも小さい、２．５*１０１６ｃｍ−３よりも小さい、または２．*１０１６ｃｍ−３よりも小さい最大ドーピング濃度を有し得る。エンハンス層９５は、エンハンス層深さ９７に最大エンハンス層ドーピング濃度を有する。エンハンス層深さ９７はエミッタ側２２から、半導体層（すなわち、ドープ層）が配置されるような最も外側の平面から、すなわち、上述のベース層４の上方に突出するｎソース層３の場合はソース層３（すなわち、エミッタ電極２に向かう側）の表面から測定可能である。
製造プロセスによっては、エンハンス層のドーピング濃度は深さ方向において一定であり得る（たとえば、エピタキシャル成長層の場合）、または、エンハンス層９５はベース層４の最大ドーピング濃度に近い最大ドーピング濃度を有し得る。このドーピング濃度は、コレクタ側２７に向かって低下し、より低いドーピング濃度まで、ドリフト層５のドーピング濃度まで低下する。最大エンハンス層ドーピング濃度は、ドリフト層５の（最大）ドーピング濃度の少なくとも２０倍であり得る。
エンハンス層９５は、３μｍよりも小さい、２μｍよりも小さい、または１．５μｍよりも小さい厚さ（エミッタ側２２に垂直な方向でエンハンス層９５の延長である）を有し得る。
トレンチ底部７６において、保護ピロー８の形状のｐドープ保護層が、トレンチ底部７６を覆うように配置されている。これは、トレンチ底部７６が保護ピロー８によってドリフト層５から分離されていることを意味する。トレンチ底部７６とトレンチ側面７５との間のエッジも、保護ピロー８によって覆うことが可能である。保護ピロー８は、ドリフト層５の最大ドーピング濃度よりも高い最大ドーピング濃度を有する。保護ピロー８は、深さ方向において、すなわち、保護ピロー８がトレンチゲート電極７、７’に接触する側と反対側で、低ドープドリフト層５と接触している。保護ピロー８の最大ドーピング濃度は、１*１０１７ｃｍ−３であり得る。
ドリフト層５のドーピング濃度よりも高いドーピング濃度を有するｎドーププラズマエンハンス層９、９’は、保護ピロー８とトレンチゲート電極７、７’との間のエッジ領域を覆う。プラズマエンハンス層は、最大プラズマエンハンス層ドーピング濃度を有する。Ｎドーピング濃度は、最大プラズマエンハンス層ドーピング濃度からエンハンス層９５に向けて低下し、ｎドーピング濃度は、Ｎドーピング濃度がエンハンス層９５とプラズマエンハンス層９、９’との間の局所的なドーピング濃度最小値を有するように、最大プラズマエンハンス層ドーピング濃度からプラズマエンハンス層９、９’に向けて低下する。エンハンス層９５とプラズマエンハンス層９、９’とは、これらの層間の局所的なドーピング濃度最小値によって互いに区別可能である。エンハンス層９、９’、９５は、ドリフト層５の低ドーピング濃度と、エンハンス層９５およびプラズマエンハンス層９、９’の高ドーピング濃度とによって区別可能である。
図１に示すデバイスでは、プラズマエンハンス層９は、保護ピロー８とエンハンス層９５との間のエッジを覆っているだけである。保護ピロー８は、トレンチ底部７６下方のドリフト層５に接触する。これによって、エンハンス層９５のドーピング濃度が高くなり過ぎるという欠点がなく、エンハンス層９５の下方でプラズマが増加する。
最大エンハンス層ドーピング濃度は、最大プラズマエンハンス層ドーピング濃度と同じであり得る。他の実施形態では、最大エンハンス層ドーピング濃度は、最大プラズマエンハンス層ドーピング濃度よりも高く、２倍、さらには２．５倍以上高くてもよい。代替的に、エンハンス層９５の最大ドーピング濃度よりも高い最大ドーピング濃度を有するプラズマエンハンス層９、９’を有することも可能である。
図１４では、図３の線Ａ−Ａに沿った深さ方向（エミッタ側２２に垂直な方向）におけるドーピングプロファイルとして、層のドーピング濃度が示されている。線は、ドナーＮＤ‐ＮＡ（ｎドーピング）の正味ドーピング濃度とアクセプタＮＡ‐ＮＤの正味ドーピング濃度とを示す。
エンハンス層９５およびプラズマエンハンス層９、９’は、２つの層間の局所的なＮドーピング濃度最小値によって区別可能である。したがって、エンハンス層９５およびプラズマエンハンス層９、９’は、これらの２つの層間の（深さ方向における）ドーピング濃度の局所的な最小値によって区別可能である。Ｎドーピング濃度は極小値からエミッタ側２２に向けて上昇し、エンハンス層９５の最大ドーピング濃度に、およびさらに深くプラズマエンハンス層９、９’の最大ドーピング濃度まで達する。例示的な実施形態では、局所的なドーピング濃度極小値は、最大プラズマエンハンス層ドーピング濃度の半分以下である。プラズマエンハンス層９、９’は、保護ピロー８との接合部において（トレンチゲート電極７、７’において）ドーピング濃度最大値を有する。保護ピローは、保護ピロー８の最も外側の表面がトレンチゲート電極７、７’まで境界線を形成するように、トレンチゲート電極７、７’を覆う。この境界線において、プラズマエンハンス層９、９’は、ドーピング濃度最大値を有する。
図２は図１に示す本発明の構造を示すが、この構造は、絶縁ゲートバイポーラトランジスタ１（ＩＧＢＴ）において実現されている。図２では、２つのトレンチゲート電極７、７’が示されており、各々の下方に、トレンチ底部７６を覆う保護ピロー８が配置されており、各々の保護ピロー８とトレンチゲート電極７、７’との間のエッジにおいて、プラズマエンハンス層９、９’が配置されている。当然のことながら、本発明の構造は１つのトレンチゲート電極７のみを有するＩＧＢＴにも適用可能であるが（図１に例示的に示すように）、コレクタ側２７にコレクタ層６をさらに有している。
図２では、各プラズマエンハンス層９、９’は保護ピロー８とトレンチゲート電極７、７’との間のエッジを覆い、そこに、プラズマエンハンス層９、９’が配置されている。隣接するトレンチゲート電極７、７’に配置され互いに対向するプラズマエンハンス層９、９’は、ドリフト層５によって互いに分離されている。これは、エミッタ側２２に平行な方向において、Ｎドーピング濃度が一方のプラズマエンハンス層９の最大エンハンス層ドーピング濃度からドリフト層５のドーピング濃度まで低下し、他方のプラズマエンハンス層９に対向する、隣接したプラズマエンハンス層９’の最大エンハンス層ドーピング濃度まで再び上昇することを意味する。
図２において、ＩＧＢＴ１はコレクタ側２７に、ドリフト層５のドーピング濃度よりも高いドーピング濃度を有するｐドープコレクタ層６を備える。専門家にはよく知られているように、コレクタ層６に直接隣接して配置されたドリフト層５を有するそのようなデバイスは、ノンパンチスルーパワー半導体デバイスと呼ばれる。そのため、（ｎ−）ドープドリフト層５は、間に第１の導電型の高ドープ層（バッファ層とも呼ばれる）を有することなくコレクタ層６と接触している。ノンパンチスルーデバイスのブロック状態における電界は三角形であり、ドリフト層５内で停止する。そのようなノンパンチスルーデバイスに関して、空間電荷領域はコレクタ層６に達していない。
図２に示す本発明のＩＧＢＴは、複数のトレンチゲート電極７、７’を備える。２つの隣接するトレンチゲート電極７、７’の間で、ｐベース層４はエミッタ側２２から一定の深さまで延在する。これは、ｐベース層４がエンハンス層９５との接合部において平面を形成することを意味する。また、エンハンス層９５も、ドリフト層５に対する界面において平面を形成する。また、最大エンハンス層ドーピング濃度は、２つの隣接するトレンチゲート電極７、７’間の全領域にわたって同じ深さで位置する、すなわち、エミッタ側２２に垂直な方向におけるドーピングプロファイルは、２つのトレンチゲート電極７、７’間のエンハンス層９５の全領域にわたって同一である。そのため、各エンハンス層ドーピング濃度プロファイルに関する局所的な最大ドーピング濃度は、２つの隣接するトレンチゲート電極７、７’間の全領域にわたって同じ深さで存在する。拡散エンハンス層９５について、最大エンハンス層ドーピング濃度が、ベース層４との接合部付近に、かつ、ベース層４とのｐｎ接合部まで一定の距離で存在している。
図３では、本発明のＩＧＢＴが示されている。このＩＧＢＴは、保護ピロー８がドリフト層５から分離されるように保護ピロー８を取り囲むプラズマエンハンス層９、９’によって、図２に示すデバイスから区別される。したがって、１つのトレンチゲート電極７、７’におけるプラズマエンハンス層９、９’は、保護ピロー８を覆う連続した層である。ｐドープ保護ピロー８のどの部分も低ドープドリフト層５に直接接触していない。
図２に関してすでに説明されたように、図４では、複数のトレンチゲート電極７、７’（図では２つ示されている）と複数の保護ピロー８および複数のプラズマエンハンス層９、９’とを有するＩＧＢＴが示されている。各プラズマエンハンス層９、９’は、保護ピロー８とトレンチゲート電極７、７’との間のエッジを覆い、そこに、プラズマエンハンス層９、９’が配置されている。２つの隣接するトレンチゲート電極７、７’に配置され互いに対向するプラズマエンハンス層９、９’は、互いに接続されている。これは、エミッタ側２２に平行な方向において、Ｎドーピング濃度が一方のプラズマエンハンス層９の最大エンハンス層ドーピング濃度からドリフト層５のドーピング濃度よりも高いドーピング濃度まで減少し、他方のプラズマエンハンス層９に対向する隣接プラズマエンハンス層９’の最大エンハンス層ドーピング濃度まで再び増加することを意味する。したがって、エミッタ側２２に平行な方向における２つの隣接するプラズマエンハンス層９、９’のドーピング濃度が局所的な最小ドーピング濃度まで低下するように、プラズマエンハンス層９、９’は重なっている（そのため、重なっているプラズマエンハンス層９、９’のドーピング濃度は、ドリフト層５のドーピング濃度よりも依然として高い）。局所的な最小ドーピング濃度は、２つの隣接するトレンチゲート電極７、７’間の中間点に位置する。
このように接続されたプラズマエンハンス層９、９’は、保護ピロー８の周囲にＮドーパントをより深く拡散することによって、および／または、２つの隣接するトレンチゲート電極７、７’の距離を減らすことによって、すなわち、セルサイズを小さくすることによって形成可能である。
図５では、図３に示すデバイスに対してさらに、ドリフト層６のドーピング濃度よりも高いドーピング濃度を有するバッファ層５５を有するＩＧＢＴが示されている。バッファ層５５は、コレクタ側２７に向けてドリフト層５上に配置されている。そのようなバッファ層５５（バッファ層５５は、常に低濃度にドープされたドリフト層５のドーピング濃度よりも高いドーピング濃度を有しており、着実に高濃度にドープされ次第に増加するドーピング濃度、または、コレクタ側２７に向けて着実に連続して増加する濃度を有する）を備えるデバイスは、パンチスルーＩＧＢＴと呼ばれる。阻止電圧が高い場合、ドリフト層５とバッファ層５５との間の境界における電界はゼロに達していない。バッファ層５５における短い距離に沿って、電界は、高ドーピング濃度によって急激にゼロまで低下する。
保護ピロー構造８、プラズマエンハンス層９、９’、およびエンハンス層９５を有する本発明の構造は、逆導電ＩＧＢＴ（図６）のようなあらゆる種類のＩＧＢＴの変形物に組み込むことが可能であり、コレクタ側２７にコレクタ層６が配置され、コレクタ層６に横方向の同じ平面にｎドープ層５７が配置されている。したがって、ｎドープ層５７はコレクタ層６と交互に並ぶ。そのようなデバイスは、当業者によく知られている。コレクタ層６およびｎドープ層５７は、互いに交互に並ぶ複数のｐ領域およびｎ領域を含み得る。
他の実施形態では、本発明の構造は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）において組み込むことが可能である。本発明のＭＯＳＦＥＴでは、ｎドープ層５５（ＭＯＳＦＥＴの場合、ドレイン層とも呼ばれる）がコレクタ電極２５に隣接する（図７）。
全ての本発明のデバイスに関して、第１の絶縁層７２および第２の絶縁層７４は絶縁材料で形成可能であり、金属酸化物のような誘電体、例示的に二酸化ケイ素が絶縁層として検討される。被覆する第２の絶縁層７４は、異なる絶縁層の積層体としても形成可能である。絶縁層が金属酸化層の場合、上述のチャネルはＭＯＳチャネル（metal oxide semiconductor）と呼ばれ、他の場合（絶縁層７２、７４が他の絶縁材料で形成されている場合）、チャネルはＭＩＳチャネル（metal insulator semiconductor）とも呼ばれる。ゲート層７０の材料としては、金属またはポリシリコンのような適切な導電材料を使用可能である。本特許出願の適用のために、ＭＩＳＦＥＴをＭＯＳＦＥＴであると理解することができ、これは、ＭＯＳＦＥＴおよびＭＩＳＦＥＴの一般名であると解釈可能である。
ＭＯＳチャネルは、ソース層３からベース層４を介してドリフト層５まで、トレンチゲート電極７、７’の側面に沿って形成可能である。ベース層４は、チャネルを形成可能にするために、側面においてトレンチゲート電極の絶縁層７２まで延在する、かつ、延在しなければならない。デバイスのスイッチを入れると、ゲート電極が印加され、それによって、ベース層はトレンチゲート電極の側面に沿って逆転層を形成する。トレンチゲート電極７、７’はアクティブゲートであり、そこで、ＭＯＳチャネルはスイッチオンの間に形成可能である。
本発明の絶縁ゲートパワー半導体デバイスを製造するために、エミッタ側２２において複数の層を形成するために次のステップが行なわれる。
ステップ（ａ）で、第１の側２３および第１の側２３と反対側の第２の側２８を有する（ｎ−）ドープ基板１０が設けられる（図８）。基板１０は、シリコンを主な材料として形成可能である。完成したデバイスにおいて未修正ドーピング濃度を有する基板のそのような部分によって、ドリフト層５が形成される。第１の側２３が完成したデバイスのエミッタ側２２を形成し、第２の側２８がコレクタ側２７を形成する。
ステップ（ｂ）で、完成したデバイスにおいてベース層４をドリフト層５から分離するｎドープエンハンス層９５が形成される。エンハンス層９５を形成するために、ｎドーパントが第１の側２３において添加される。ｎドーパントは、基板１０に拡散される。エンハンス層９５は、ベース層４を形成する前に形成可能である、または、ベース層４と同時にまたはその後で、（たとえば、ｐドーパントよりも早く拡散するｎドーパントを用いて）形成可能である。例示的に、エンハンス層９５は連続層として形成される。エンハンス層９５は、ベース層４をドリフト層５から分離するように、ベース層４の真下に配置される。
ステップ（ｂ）で、（ドリフト層５のドーピング濃度よりも高いドーピング濃度を有する）ｐドープベース層４およびｎドープソース層３が第１の側２３に形成される。ベース層４を形成するために、ｐドーパントが第１の側２３で添加される。ｐドーパントは基板１０に拡散される。その後、ソース層３を形成するために、ｎ型ドーパントが第１の側２３で基板１０に注入され、アニーリングが施される。その後、エッチングステップを行なうことが可能であり、これによって、２つのゲート電極７の間の中央領域で、ベース層４のｐドーパントが支配的になってエミッタ電極２からベース層４まで接触する深さまで除去される。
このステップは、ステップ（ｄ）、（ｅ）、（ｈ）および（ｉ）、すなわち、保護ピロー８およびプラズマエンハンス層９、９’を形成した後に行なうことができるが、他の適切な製造ステップで、たとえば、ステップ（ｃ）で凹部を形成する前に、ベース層４、ソース層３、およびエンハンス層９５を形成することも可能である。例示的に、ソース層３はベース層４の後で形成される。
次の図に示す製造方法のステップにおいてはソース層３、ベース層４、およびエンハンス層９５のいずれも示されていないが、既に形成していることが可能である（図１〜図７に示すように）。
図９に示すように、ステップ（ｃ）において、完成したデバイスにおいてトレンチ深さ７７に対応する凹部深さまで、凹部８０が基板１０において第１の側２３に形成される。例示的に、ハードマスクが第１の側２３において形成され、マスクを通して凹部がエッチングされてトレンチ凹部を形成する。酸化ステップをエッチングの後に行なうことができる。凹部８０は、第１の側２３に垂直な側面８３と、第１の側２３に平行な凹部底部８４とを有する。
ステップ（ｈ）で、ｎドーパントが、凹部底部８４において添加されるように、第１の側２３において注入される（図１０）。マスクおよび酸化層が既に形成されている場合、これらの層は、ドーパントが第１の側の表面において（すなわち、凹部８０における領域の傍らで）半導体材料内へ入ることを防ぐ。マスクおよび酸化層は、第１の側２３でエミッタ電極２を形成する前に除去される。
その後、プラズマエンハンス層９、９’を形成するステップ（ｉ）で、加熱ステップが行なわれて、ｎドーパントが基板１０内に拡散する（図１１）。最大ドーピング濃度（凹部底部において）から第１の側２３に向けて（および、当然のことながら、第１の側２８および側面に向けて）減少するＮドーピングプロファイルが形成される。
例示的に、凹部８０の側方から、すなわち、エミッタ側２２に平行な平面において、たとえばエミッタ側２２でのドーパントの添加、たとえば注入によるエンハンス層９５の形成によって、エンハンス層９５のドーピング濃度は例示的に一定になる一方で（第１の側２３に平行な平面については一定だが、第１の側２３から深さが増大するにつれて減少する）、プラズマエンハンス層９、９’は、保護ピロー８との接合部付近で最大になるドーピング濃度を有する。このドーピング濃度は、ｎドーパントがトレンチ凹部８０において添加されるために、および、ｎドーピング濃度の拡散によって、側面まで減少して、Ｎドーピング濃度は、ｎドーパントソースからの距離が増加するにつれて減少する。
したがって、Ｎドーピング濃度が最大エンハンス層ドーピング濃度からプラズマエンハンス層９、９’に向けて減少するように、エンハンス層９５およびプラズマエンハンス層９、９’が形成され、かつ、Ｎドーピング濃度がエンハンス層９５とプラズマエンハンス層９、９’との間の局所的なドーピング濃度最小値を有するように、Ｎドーピング濃度が最大プラズマエンハンス層ドーピング濃度からエンハンス層９５に向けて減少する。
その後ステップ（ｄ）において、ステップ（ｈ）および（ｉ）の後で、ｐドーパントが凹部底部８４において注入される（図１２）。
ステップ（ｅ）において、保護ピロー８が凹部底部８４（図１３）を、かつ例示的にトレンチ底部７６とトレンチ側面７５との間のトレンチのエッジをも覆うようにｐドーパントを拡散するが、プラズマエンハンス層９、９’のｎドーパントを保護ピロー８とトレンチゲート電極７、７’との間のエッジ領域に保つことによって、保護ピロー８が形成される。凹部底部８４を覆うことは、保護ピローが第２の側２８から凹部底部８０を覆うことを意味する。
ステップ（ｅ）の後のステップ（ｆ）で、第１の絶縁ゲート層７２が凹部８０に形成される。その後、凹部８０には導電材料が充填されて、第１の絶縁ゲート層７２がドリフト層５、ベース層４、ソース層３、エンハンス層９５、およびプラズマエンハンス層９、９’からゲート層７０を分離するように、ゲート層７０を形成する。そのため、ゲート層７０および第１の絶縁層７２を含むトレンチゲート電極７、７’が形成される。トレンチゲート電極７は、エミッタ側２２に平行な平面においてベース層４に対して側方に配置される。トレンチゲート電極７、７’は、トレンチ底部７６およびトレンチ側面７５を有する。このステップ（ｆ）は、ステップ（ｂ）の前または後に行なわれてもよい。ゲート電極を部分的にのみ形成することも可能である（すなわち、（たとえば、酸化層の形状の）第１の絶縁層７２を形成し、その後、プラズマエンハンス層９、９’および／または保護ピロー８を形成するためのステップを行ない（ステップ（ｄ）／（ｅ）および／または（ｈ）／（ｉ））、その後、ゲート層７０を形成する。これは、ステップ（ｆ）を、第１の絶縁層７２の形成とゲート層７０の形成との間で行なわれる他の製造ステップ（ステップ（ｂ））および／またはステップ（ｄ）／（ｅ）および／または（ｈ）／（ｉ））を有する２つのステップに分割できることを意味する。
その後、ステップ（ｇ）において、ベース層４およびソース層３に接触するエミッタ電極２が第１の側２３に形成される。
第２の側２８で、ＩＧＢＴを形成するために、コレクタ層６の形成のためのｐ型ドーパントの形成（たとえば、注入）およびアニーリングが可能であり、任意に、バッファ層５５を形成するためのｎドーパントの形成およびアニーリングが行なわれる。これらのステップも、適切な製造ステップにおいて行なうことが可能である。
ＭＯＳＦＥＴを形成するために、ドレイン層５５を形成するためのＮドーパントの添加（たとえば、注入）が可能である。
その後、第２の側２８において、第２の側２８でドープされた層（すなわち、ＩＧＢＴの場合はコレクタ層、または、ＭＯＳＦＥＴの場合はドレイン層）に接触するコレクタ電極２５が形成される。
ステップ（ｂ）においてエンハンス層９５を形成し、ステップ（ｈ）および（ｉ）においてプラズマエンハンス層９、９’を形成するために、最大エンハンス層ドーピング濃度が完成したデバイスにおける最大プラズマエンハンス層ドーピング濃度よりも高くなるように（たとえば、層の形成のための露光量および／または拡散パラメータの選択によって）、プロセスを行なうことができる。最大エンハンス層ドーピング濃度は、完成したデバイスにおける最大プラズマエンハンス層ドーピング濃度と比べて少なくとも２倍以上高くてもよい。
他の代替実施形態では、エンハンス層８およびプラズマエンハンス層９、９’の最大ドーピング濃度は同じでもよい。
局所的なドーピング濃度最小値が完成したデバイスのプラズマエンハンス層９、９’の最大ドーピング濃度のほぼ半分になるように、エンハンス層９をステップ（ｂ）において形成することができ、プラズマエンハンス層９、９’をステップ（ｈ）と（ｉ）において形成することができる。
デバイスのコレクタ側２７の層およびトレンチゲート電極７は、専門家によく知られている方法で形成可能であり（たとえば、ＥＰ ０ ７９５ ９１１ Ａ２の場合、従来技術のセクションで本出願において説明されているように）、最終的に、基板１０に全ての層が形成された後に、電極２、２５が基板の両側に金属層として形成される。
これらの例は、本発明の範囲を制限するものではない。上述のデザインおよび配置は、１つまたは複数の保護ピローに関するあらゆる可能なデザインおよび配置の例に過ぎない。
他の実施形態では、導電型は切り替えられる、すなわち、第１の導電型の全ての層はｐ型であり（たとえば、ドリフト層５、ソース層３）、第２の導電型の全ての層はｎ型である（たとえば、ベース層４、コレクタ層６）。
なお、”comprising（含む）”という用語は他の要素またはステップを排除するものではなく、不定冠詞”a”または”an”は複数を排除するものではない。また、異なる実施形態に関連して説明された要素は組み合わせることが可能である。また、請求項の参照符号は、請求項の範囲を制限すると解釈されてはならない。
当業者であれば、本発明の精神または本質的な特徴から逸脱することなく、本発明を他の特定の形態に具体化できると理解するであろう。したがって、ここで開示された実施形態は、あらゆる点において制限的ではなく例示的なものとして考えられる。本発明の範囲は、上述の説明ではなく添付の請求項によって示されており、その意味および範囲内の変更物およびその均等物は、それに含まれていると意図されている。
参照符号のリスト
１ 本発明のＩＧＢＴ、１０ 基板、２ エミッタ電極、２２エミッタ側、２３ 第１の側、２５ コレクタ電極、２７ コレクタ側、２８ 第２の側、３ ソース層、４ ベース層、５ ドリフト層、５５ バッファ層、６ コレクタ層、７、７’ トレンチゲート電極、７０ ゲート層、７２ 第１の絶縁層、７４ 第２の絶縁層、７５ トレンチ側面、７６ トレンチ底部、７７ トレンチ深さ、 ７８ 保護ピロー、８０ トレンチ凹部、８３ 側面、８４ 凹部底面、９、９’ 保護ピロー、９５ エンハンス層、９７ エンハンス層深さ。

Claims (15)

  1. シリコン基板を主な材料とする絶縁ゲートパワー半導体デバイス（１）であって、
    エミッタ側（２２）のエミッタ電極（２）と前記エミッタ側（２２）の反対側に配置されたコレクタ側（２７）のコレクタ電極（２５）と、
    前記エミッタ側（２２）と前記コレクタ側（２７）との間に配置された、第１の導電型のドリフト層（５）と、
    前記ドリフト層（５）と前記エミッタ側（２２）との間に配置され、前記エミッタ電極（２）に接触する、前記第１の導電型とは異なる第２の導電型のベース層（４）と、
    前記エミッタ側（２２）に配置され、前記ベース層（４）によって前記ドリフト層（５）から分離され、前記エミッタ電極（２）に接触するソース層（３）と、
    導電ゲート層（７０）と、前記導電ゲート層（７０）を取り囲んで前記ドリフト層（５）、前記ベース層（４）、および前記ソース層（３）から前記導電ゲート層（７０）を分離し、トレンチ底部（７６）を有するトレンチゲート電極（７、７’）と、
    前記ベース層（４）を前記ドリフト層（５）から分離し、エンハンス層深さ（９７）に最大エンハンス層ドーピング濃度を有する、前記ドリフト層（５）のドーピング濃度よりも高いドーピング濃度を有する前記第１の導電型のエンハンス層（９５）と、
    前記トレンチ底部（７６）を覆う前記第２の導電型の保護ピロー（８）とを備え、
    前記保護ピロー（８）と前記トレンチゲート電極（７、７’）との間のエッジ領域を覆い、最大プラズマエンハンス層ドーピング濃度を有する、前記ドリフト層（５）のドーピング濃度よりも高いドーピング濃度を有する前記第１の導電型のプラズマエンハンス層（９、９’）を備え、
    前記第１の導電型のドーピング濃度は前記エンハンス層（９５）と前記プラズマエンハンス層（９、９’）との間の局所的なドーピング濃度最小値から前記エミッタ側（２２）に向けて前記最大エンハンス層ドーピング濃度まで、および、前記最大プラズマエンハンス層ドーピング濃度まで上昇し、前記プラズマエンハンス層は前記保護ピロー（８）への接合部において前記最大プラズマエンハンス層ドーピング濃度を有し、
    前記最大プラズマエンハンス層ドーピング濃度は、前記保護ピロー（８）の最大ドーピング濃度よりも低い、ことを特徴とする、絶縁ゲートパワー半導体デバイス。
  2. 前記最大エンハンス層ドーピング濃度は前記最大プラズマエンハンス層ドーピング濃度よりも高いことを特徴とする、請求項１に記載の絶縁ゲートパワー半導体デバイス。
  3. 前記最大エンハンス層ドーピング濃度は前記最大プラズマエンハンス層ドーピング濃度よりも少なくとも２倍高いことを特徴とする、請求項２に記載の絶縁ゲートパワー半導体デバイス。
  4. 前記エンハンス層（９５）は、３*１０１６ｃｍ−３よりも低い、２．５*１０１６ｃｍ−３よりも低い、または２*１０１６ｃｍ−３よりも低い最大ドーピング濃度を有することを特徴とする、請求項１から３のいずれか１項に記載の絶縁ゲートパワー半導体デバイス。
  5. 前記局所的なドーピング濃度最小値は前記最大プラズマエンハンス層ドーピング濃度の半分以下であることを特徴とする、請求項１から４のいずれか１項に記載の絶縁ゲートパワー半導体デバイス。
  6. 前記エンハンス層（９５）の厚さは３μｍよりも小さい、２μｍよりも小さい、または１．５μｍよりも小さいことを特徴とする、請求項１から５のいずれか１項に記載の絶縁ゲートパワー半導体デバイス。
  7. 前記プラズマエンハンス層（９、９’）は、前記保護ピロー（８）が前記ドリフト層（５）から分離されるように前記保護ピロー（８）を取り囲むことを特徴とする、請求項１から６のいずれか１項に記載の絶縁ゲートパワー半導体デバイス。
  8. 前記プラズマエンハンス層（９、９’）は前記保護ピロー（８）と前記エンハンス層（９５）との間のエッジを取り囲むだけであり、前記保護ピロー（８）は前記トレンチ底部（７６）下方の前記ドリフト層（５）に接触することを特徴とする、請求項１から７のいずれか１項に記載の絶縁ゲートパワー半導体デバイス。
  9. 複数のトレンチゲート電極（７、７’）を備え、各エンハンス層ドーピング濃度プロファイルについての局所的な最大ドーピング濃度が２つの隣接するトレンチゲート電極（７、７’）間の全領域にわたって同じ深さで存在することを特徴とする、請求項１から８のいずれか１項に記載の絶縁ゲートパワー半導体デバイス。
  10. 複数のトレンチゲート電極（７、７’）を備え、前記トレンチゲート電極（７、７’）の各々において、前記トレンチ底部（７６）を覆う保護ピロー（８）と、前記保護ピロー（８）と前記トレンチゲート電極（７、７’）との間の前記エッジ領域を取り囲むプラズマエンハンス層（９）とが配置され、２つの隣接するトレンチゲート電極（７、７’）間に配置され互いに対向する前記プラズマエンハンス層（９，９’）は、前記ドリフト層（５）によって互いに分離されていることを特徴とする、請求項１から９のいずれか１項に記載の絶縁ゲートパワー半導体デバイス。
  11. 複数のトレンチゲート電極（７、７’）を備え、前記トレンチ底部（７６）を覆う保護ピロー（８）と、前記保護ピロー（８）と前記トレンチゲート電極（７、７’）との間の前記エッジ領域を取り囲むプラズマエンハンス層（９）とが前記トレンチゲート電極（７、７’）の各々において配置され、２つの隣接するトレンチゲート電極（７、７’）に配置され互いに対向する前記プラズマエンハンス層（９，９’）は互いに接触することを特徴とする、請求項１から１０のいずれか１項に記載の絶縁ゲートパワー半導体デバイス。
  12. 絶縁ゲートパワー半導体デバイス（１）の製造方法であって、
    （ａ）第１の側（２３）と前記第１の側（２３）と反対側の第２の側（２８）とを有する、第１の導電型のシリコンを主な材料とする基板（１０）を設けるステップを備え、完成したデバイスにおいて未修正のドーピング濃度を有する前記基板（１０）の一部がドリフト層（５）を形成し、完成したデバイスにおいて、前記第１の側（２３）がエミッタ側（２２）を形成し、前記第２の側（２８）がコレクタ側（２７）を形成し、前記製造方法はさらに、
    （ｂ）前記第１の側（２３）に、前記第１の導電型のエンハンス層（９５）と、前記ドリフト層（５）と前記エミッタ側（２２）との間に配置される、前記第１の導電型とは異なる第２の導電型のベース層（４）と、前記エミッタ側（２２）に配置され前記ベース層（４）によって前記ドリフト層（５）から分離される、前記第１の導電型のソース層（３）とを形成するステップを備え、
    前記エンハンス層（９５）は、前記ドリフト層（５）のドーピング濃度よりも高いドーピング濃度を有し、前記ベース層（４）を前記ドリフト層〈５）から分離し、前記エンハンス層（９５）はエンハンス層深さ（９７）において最大エンハンス層ドーピング濃度を有し、前記製造方法はさらに、
    （ｃ）凹部底部（８４）を有するトレンチ凹部（８０）を前記基板（１０）にトレンチ深さ（９０）まで形成するステップと、
    （ｄ）ステップ（ｃ）の後に、前記凹部底部（８４）において前記第２の導電型のドーパントを添加するステップと、
    （ｅ）前記凹部底部（８４）を覆うように、前記第２の導電型の前記ドーパントを拡散することによって保護ピロー（８）を形成するステップと、
    （ｆ）ステップ（ｅ）の後に前記トレンチ凹部（８０）に第１の絶縁ゲート層（７２）を形成し、前記トレンチ凹部（８０）に導電材料を充填してゲート層（７０）を形成するステップとを備え、トレンチゲート電極（７、７’）は前記ゲート層（７０）と前記第１の絶縁ゲート層（７２）とを含み、前記製造方法はさらに、
    （ｇ）前記ベース層（４）および前記ソース層（３）と接触するエミッタ電極（２）を前記第１の側（２３）に、コレクタ電極（２５）を前記第２の側（２８）に形成するステップを備え、
    （ｈ）ステップ（ｃ）の後でステップ（ｄ）の前に、前記凹部底部（８４）において前記第１の導電型のドーパントを添加するステップと、
    （ｉ）ステップ（ｈ）の後でステップ（ｄ）の前に、前記第１の導電型の前記ドーパントを前記基板（１０）に拡散することによって、最大プラズマエンハンス層ドーピング濃度を有するプラズマエンハンス層（９、９’）を形成するステップとを備え、
    前記プラズマエンハンス層（９、９’）が前記保護ピロー（８）と前記トレンチゲート電極（７、７’）との間のエッジを覆うように、かつ、前記プラズマエンハンス層が前記保護ピロー（８）との接合部において前記最大プラズマエンハンス層ドーピング濃度を有するように、前記第１の導電型のドーパントは前記第２の導電型のドーパントよりもトレンチ底部（７６）から遠くまで拡散され、
    前記第１の導電型のドーピング濃度が前記最大エンハンス層ドーピング濃度から前記プラズマエンハンス層（９、９’）に向けて減少するように前記エンハンス層（９５）および前記プラズマエンハンス層（９、９’）が形成され、前記第１の導電型の前記ドーピング濃度が前記エンハンス層（９５）と前記プラズマエンハンス層（９、９’）との間で局所的なドーピング濃度最小値を有するように前記第１の導電型のドーピング濃度が前記最大プラズマエンハンス層ドーピング濃度から前記エンハンス層（９５）に向けて減少し、
    前記最大プラズマエンハンス層ドーピング濃度は、前記保護ピロー（８）の最大ドーピング濃度よりも低い、ことを特徴とする、絶縁ゲートパワー半導体デバイスの製造方法。
  13. ステップ（ｂ）における前記エンハンス層（９５）の形成とステップ（ｈ）およびステップ（ｉ）における前記プラズマエンハンス層（９、９’）の形成とは、前記最大エンハンス層ドーピング濃度が完成したデバイスにおける前記最大プラズマエンハンス層ドーピング濃度よりも高くなるように行なわれることを特徴とする、請求項１２に記載の方法。
  14. 前記最大エンハンス層ドーピング濃度は、完成したデバイスにおける前記最大プラズマエンハンス層ドーピング濃度よりも少なくとも２倍高いことを特徴とする、請求項１３に記載の方法。
  15. ステップ（ｂ）における前記エンハンス層（９５）の形成とステップ（ｈ）およびステップ（ｉ）における前記プラズマエンハンス層（９、９’）の形成とは、前記局所的なドーピング濃度最小値が完成したデバイスにおける前記プラズマエンハンス層（９、９’）の前記最大プラズマエンハンス層ドーピング濃度の半分以下であることを特徴とする、請求項１２〜１４のいずれか１項に記載の方法。
JP2018553185A 2016-04-11 2017-04-11 絶縁ゲートパワー半導体デバイスおよびその製造方法 Active JP6980692B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP16164709 2016-04-11
EP16164709.4 2016-04-11
PCT/EP2017/058697 WO2017178494A1 (en) 2016-04-11 2017-04-11 Insulated gate power semiconductor device and method for manufacturing such a device

Publications (2)

Publication Number Publication Date
JP2019514215A JP2019514215A (ja) 2019-05-30
JP6980692B2 true JP6980692B2 (ja) 2021-12-15

Family

ID=55745621

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018553185A Active JP6980692B2 (ja) 2016-04-11 2017-04-11 絶縁ゲートパワー半導体デバイスおよびその製造方法

Country Status (5)

Country Link
US (1) US11075285B2 (ja)
EP (1) EP3443595B1 (ja)
JP (1) JP6980692B2 (ja)
CN (1) CN109314130B (ja)
WO (1) WO2017178494A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018085383A (ja) * 2016-11-21 2018-05-31 トヨタ自動車株式会社 スイッチング素子
US11233125B2 (en) * 2018-08-09 2022-01-25 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
EP3659180B1 (en) * 2018-10-18 2020-12-02 ABB Power Grids Switzerland AG Insulated gate power semiconductor device and method for manufacturing such device
KR102721472B1 (ko) * 2019-12-13 2024-10-25 현대자동차주식회사 스위칭 소자, 그의 제조 방법 및 그를 가지는 전기기기
KR20230017983A (ko) 2021-07-29 2023-02-07 현대자동차주식회사 반도체 소자 및 그 제조 방법
CN113658861B (zh) * 2021-08-19 2024-08-30 青岛佳恩半导体科技有限公司 一种igbt功率器件有源层的制造方法及其结构
CN113838919B (zh) * 2021-09-23 2023-10-24 电子科技大学 三维沟槽栅电荷存储型igbt及其制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471075A (en) * 1994-05-26 1995-11-28 North Carolina State University Dual-channel emitter switched thyristor with trench gate
US6040599A (en) 1996-03-12 2000-03-21 Mitsubishi Denki Kabushiki Kaisha Insulated trench semiconductor device with particular layer structure
JP4899425B2 (ja) * 2005-11-04 2012-03-21 富士電機株式会社 半導体装置およびその製造方法
JP4453671B2 (ja) * 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP5089191B2 (ja) * 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
DE102007029121B3 (de) * 2007-06-25 2008-11-20 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
JP5707681B2 (ja) * 2009-03-04 2015-04-30 富士電機株式会社 半導体装置およびその製造方法
JP2010219361A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置及びその製造方法
EP2602826A1 (en) * 2011-12-09 2013-06-12 ABB Technology AG Insulated gate power semiconductor device and method for manufacturing such a device
KR102023175B1 (ko) * 2012-03-30 2019-09-19 후지 덴키 가부시키가이샤 반도체 장치의 제조 방법
JPWO2014054121A1 (ja) * 2012-10-02 2016-08-25 三菱電機株式会社 半導体装置
EP2924739B1 (en) * 2012-11-21 2019-08-14 Toyota Jidosha Kabushiki Kaisha Semiconductor device
CN102969350B (zh) * 2012-12-07 2016-04-20 株洲南车时代电气股份有限公司 一种沟槽栅型igbt芯片
US9142668B2 (en) * 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US20160013301A1 (en) * 2014-07-10 2016-01-14 Nuvoton Technology Corporation Semiconductor device and method of manufacturing the same
JP6698697B2 (ja) * 2015-01-27 2020-05-27 アーベーベー・シュバイツ・アーゲー 絶縁ゲートパワー半導体デバイスおよびそのデバイスの製造方法

Also Published As

Publication number Publication date
US11075285B2 (en) 2021-07-27
EP3443595A1 (en) 2019-02-20
CN109314130B (zh) 2022-03-22
WO2017178494A1 (en) 2017-10-19
EP3443595B1 (en) 2020-10-07
US20190123172A1 (en) 2019-04-25
JP2019514215A (ja) 2019-05-30
CN109314130A (zh) 2019-02-05

Similar Documents

Publication Publication Date Title
JP6980692B2 (ja) 絶縁ゲートパワー半導体デバイスおよびその製造方法
US10109725B2 (en) Reverse-conducting semiconductor device
JP6226786B2 (ja) 半導体装置およびその製造方法
JP6698697B2 (ja) 絶縁ゲートパワー半導体デバイスおよびそのデバイスの製造方法
JP7521642B2 (ja) 半導体装置
JP7271659B2 (ja) 絶縁ゲートパワー半導体装置、およびそのような装置を製造するための方法
JP6807390B2 (ja) 半導体装置およびその製造方法
JP6454447B2 (ja) 半導体装置の製造方法
KR101039564B1 (ko) 트렌치 게이트 구조를 가지는 반도체 소자
CN110419111B (zh) 自对准且稳健的绝缘栅双极晶体管器件
JP2023139265A (ja) 半導体装置
JP2012191053A (ja) 半導体装置およびその製造方法
JP2015188104A (ja) トレンチゲート型電力半導体素子
JP2015153988A (ja) 半導体装置
WO2023145071A1 (ja) 半導体装置および半導体装置の製造方法
KR20150056433A (ko) 전력 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210609

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211019

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211117

R150 Certificate of patent or registration of utility model

Ref document number: 6980692

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250