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WO2019181852A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2019181852A1
WO2019181852A1 PCT/JP2019/011180 JP2019011180W WO2019181852A1 WO 2019181852 A1 WO2019181852 A1 WO 2019181852A1 JP 2019011180 W JP2019011180 W JP 2019011180W WO 2019181852 A1 WO2019181852 A1 WO 2019181852A1
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WO
WIPO (PCT)
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region
semiconductor substrate
crystal defect
semiconductor device
hydrogen
Prior art date
Application number
PCT/JP2019/011180
Other languages
English (en)
French (fr)
Inventor
吉村　尚
勇一 小野澤
博 瀧下
美佐稀 目黒
源宜 窪内
奈緒子 兒玉
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
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Priority to JP2020507786A priority patent/JP6835291B2/ja
Priority to DE112019000094.2T priority patent/DE112019000094T5/de
Publication of WO2019181852A1 publication Critical patent/WO2019181852A1/ja
Priority to US16/799,733 priority patent/US11239324B2/en
Priority to US17/577,361 priority patent/US11824095B2/en
Priority to US18/485,336 priority patent/US12300726B2/en

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    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Patent Document 1 US Patent Application Publication No. 2005/0116249
  • the semiconductor device it is preferable to control the carrier lifetime.
  • a semiconductor device including a semiconductor substrate may comprise a hydrogen donor.
  • the hydrogen donor is provided in the depth direction of the semiconductor substrate, and may have a doping concentration higher than the doping concentration of the dopant of the semiconductor substrate.
  • the hydrogen donor may have a doping concentration distribution peak at a first position that is spaced a predetermined distance from one main surface of the semiconductor substrate in the depth direction of the semiconductor substrate.
  • the hydrogen donor may have a tail of a doping concentration distribution having a doping concentration smaller than the peak on one main surface side from the first position.
  • the semiconductor device may include a crystal defect region having a center peak of crystal defect density on one main surface side of the first position in the depth direction of the semiconductor substrate.
  • the semiconductor substrate may have a drift region of a first conductivity type provided including the first position.
  • the semiconductor substrate may have a second conductivity type anode region provided between the drift region and one main surface of the semiconductor substrate.
  • the semiconductor substrate may have a first conductivity type buffer region having a doping concentration higher than that of the drift region between the drift region and the other main surface of the semiconductor substrate.
  • the doping concentration distribution of the hydrogen donor may have donor peaks at a plurality of positions in the buffer region.
  • the crystal defect region may have a center peak of crystal defect density between a plurality of hydrogen donor peaks in the depth direction of the semiconductor substrate.
  • the doping concentration distribution of the hydrogen donor may have donor peaks at a plurality of positions in the buffer region.
  • the crystal defect region may have a center peak of crystal defect density on the other main surface side of the semiconductor substrate in the depth direction of the semiconductor substrate, rather than a plurality of donor peaks of the hydrogen donor.
  • the crystal defect region may be provided from the center peak to one main surface.
  • the doping concentration at the first position of the concentration distribution of the hydrogen donor may be 1 ⁇ 10 14 (/ cm 3 ) or more and 1 ⁇ 10 15 (/ cm 3 ) or less.
  • the semiconductor device may include a transistor portion in which a collector region of the second conductivity type is provided in a region in contact with the other main surface of the semiconductor substrate.
  • the semiconductor device may include a diode portion in which a first conductivity type cathode region having a doping concentration higher than that of the drift region is provided in a region in contact with the other main surface of the semiconductor substrate.
  • the diode part may include a crystal defect region.
  • the transistor portion may include a crystal defect region.
  • the transistor portion may include a crystal defect region in a region in contact with the diode portion.
  • the semiconductor device may include an edge termination structure portion disposed between the active portion provided with the transistor portion and the diode portion and the outer peripheral end of the semiconductor substrate on the upper surface of the semiconductor substrate.
  • the edge termination structure may include a crystal defect region.
  • the distribution of crystal defect density may have a tail from the center peak toward one main surface of the semiconductor substrate.
  • the crystal defect density in the anode region may be less than half the crystal defect density at the center peak.
  • the crystal defect density in the anode region may be the same as the minimum value of the crystal defect density in the drift region.
  • a method for manufacturing a semiconductor device may include a step of implanting hydrogen ions from one main surface of the semiconductor substrate in the depth direction of the semiconductor substrate.
  • the manufacturing method may include a step of annealing the semiconductor substrate at a first temperature.
  • the annealing step may reduce crystal defects generated at the position of the maximum hydrogen concentration in the hydrogen ion implantation.
  • a position where the defect density of crystal defects formed by implantation of hydrogen ions becomes a maximum value may be formed on one main surface side with respect to the position of the maximum hydrogen concentration.
  • the step of implanting hydrogen ions from one main surface of the semiconductor substrate in the depth direction of the semiconductor substrate before the step of implanting hydrogen ions from one main surface of the semiconductor substrate in the depth direction of the semiconductor substrate, the step of implanting hydrogen ions from the other main surface of the semiconductor substrate in the depth direction of the semiconductor substrate. May be provided.
  • the semiconductor substrate into which hydrogen ions are implanted from the other main surface before the step of implanting hydrogen ions from one main surface of the semiconductor substrate in the depth direction of the semiconductor substrate, the semiconductor substrate into which hydrogen ions are implanted from the other main surface is higher than the first temperature.
  • An annealing step may be provided at the second temperature.
  • the step of implanting hydrogen ions from the other main surface of the semiconductor substrate in the depth direction of the semiconductor substrate is performed by performing hydrogen ion implantation a plurality of times so that the peak position of the hydrogen ion concentration distribution differs in the depth direction of the semiconductor substrate. Injecting may be included.
  • the manufacturing method may include a step of chipping the semiconductor substrate after the step of annealing at the first temperature.
  • a soldering step for soldering the semiconductor substrate formed into a chip to the circuit board at a third temperature may be provided.
  • the third temperature may be lower than the first temperature.
  • hydrogen ions may be implanted with an acceleration energy at which the range from one main surface of the semiconductor substrate is 8 ⁇ m or more.
  • the acceleration energy in the step of implanting hydrogen ions may be 1.0 MeV or more.
  • the acceleration energy may be 1.5 MeV or higher.
  • the acceleration energy in the step of implanting hydrogen ions may be 11.0 MeV or less.
  • the acceleration energy may be 5.0 MeV or less.
  • the acceleration energy may be 2.0 MeV or less.
  • the dose amount of hydrogen ions in the step of implanting hydrogen ions may be 1.0 ⁇ 10 12 / cm 2 or more.
  • the dose amount of hydrogen ions in the step of implanting hydrogen ions may be 1.0 ⁇ 10 15 / cm 2 or less.
  • FIG. 1 is a top view illustrating an example of a semiconductor device 100 according to an embodiment of the present invention. It is a figure which shows an example of the cross section of the semiconductor device 100 which concerns on this embodiment. It is a figure showing the section of semiconductor device 150 of a comparative example.
  • FIG. 6 is a view partially showing another example of the upper surface of the semiconductor device 200.
  • FIG. 6 is a view partially showing another example of the upper surface of the semiconductor device 200.
  • FIG. 6 is a view partially showing another example of the upper surface of the semiconductor device 200.
  • FIG. 6 is a view partially showing another example of the upper surface of the semiconductor device 200.
  • FIG. 6 is a view partially showing another example of the upper surface of the semiconductor device 200.
  • FIG. 9 is a diagram showing an example of a dd ′ cross section in FIG. 8B.
  • FIG. 8D is a diagram showing an example of a dd ′ cross section in FIG. 8C.
  • FIG. 12 is a diagram showing distributions of hydrogen concentration (B), crystal defect density (C), and carrier concentration (F) along the line hh ′ in FIG.
  • FIG. 3 is a diagram illustrating a step of forming a crystal defect region 19 and a high concentration region 26 by implanting hydrogen ions (protons in this example) from the upper surface 21 side of the semiconductor substrate 10.
  • FIG. 4 is a diagram illustrating a step of forming a crystal defect region 19 and a high concentration region 26 by implanting hydrogen ions (protons in this example) from the lower surface 23 side of the semiconductor substrate 10.
  • the semiconductor device 100 shown in FIG. 17 the depth of net doping concentration (A), hydrogen concentration (B), crystal defect density (C), carrier lifetime (D), carrier mobility (E), and carrier concentration (F). A distribution map of directions is shown.
  • one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as “upper” and the other side is referred to as “lower”.
  • the upper surface is referred to as the upper surface and the other surface is referred to as the lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction of attachment to a substrate or the like when the semiconductor device is mounted.
  • a plane parallel to the upper surface of the semiconductor substrate is defined as an XY plane
  • a depth direction perpendicular to the upper surface of the semiconductor substrate is defined as a Z axis.
  • the first conductivity type is an N type and the second conductivity type is a P type.
  • the first conductivity type may be a P type and the second conductivity type may be an N type.
  • the conductivity types of the substrates, layers, regions, etc. in the respective embodiments have opposite polarities.
  • P + type or N + type
  • P ⁇ type or N ⁇ type
  • the doping concentration is lower than that of P-type (or N-type).
  • the doping concentration refers to the concentration of impurities that have become donors or acceptors.
  • the concentration difference between the donor and the acceptor that is, the net doping concentration
  • the peak value of the doping concentration distribution in the doping region is used as the doping concentration in the doping region.
  • FIG. 1A is a top view showing an example of a semiconductor device 100 according to an embodiment of the present invention.
  • the semiconductor device 100 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, or a diamond semiconductor substrate, or an oxide semiconductor such as gallium oxide. It may be a substrate.
  • the semiconductor substrate 10 in this example is a silicon substrate.
  • the outer peripheral end of the semiconductor substrate 10 is referred to as an outer peripheral end 140.
  • the semiconductor device 100 includes an active part 120 and an edge termination structure part 92.
  • the active portion 120 is a region where a main current flows between the upper surface and the lower surface of the semiconductor substrate 10 when the semiconductor device 100 is controlled to be in an on state. That is, the current flows in the depth direction in the semiconductor substrate 10 from the upper surface to the lower surface or from the lower surface to the upper surface of the semiconductor substrate 10.
  • An interlayer insulating film and an emitter electrode which will be described later, are provided above the active portion 120, but are omitted in FIG. 1A.
  • a region covered with the emitter electrode may be the active portion 120.
  • the active part 120 is provided with at least one of the transistor part 70 and the diode part 80.
  • the transistor unit 70 includes a transistor such as an insulated gate bipolar transistor (IGBT).
  • the diode unit 80 includes a diode such as a freewheeling diode (FWD).
  • the transistor unit 70 and the diode unit 80 are arranged side by side along a predetermined arrangement direction (Y-axis direction).
  • the transistor unit 70 and the diode unit 80 may be alternately disposed in the arrangement direction.
  • transistor parts 70 may be provided at both ends in the Y-axis direction.
  • the active part 120 is provided with the diode part 80 and the transistor part 70 may not be provided.
  • Each diode portion 80 is provided with an N + type cathode region in a region in contact with the lower surface of the semiconductor substrate 10.
  • a diode portion 80 indicated by a solid line is a region in which a cathode region 82 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the collector region 22 is provided in a region other than the cathode region 82 among the regions in contact with the lower surface of the semiconductor substrate 10.
  • the diode portion 80 is a region obtained by projecting the cathode region 82 in the Z-axis direction.
  • the transistor unit 70 is a region in which a collector region 22 is provided on the lower surface of the semiconductor substrate 10 and a unit structure including an emitter region and a gate trench portion to be described later is periodically provided on the upper surface of the semiconductor substrate 10.
  • An extended region 81 (a portion indicated by a broken line extending the diode portion 80 in FIG. 1A) obtained by extending the region where the cathode region 82 is projected to the end of the active portion 120 or the gate runner 48 in the X-axis direction is also the diode portion. 80 may be included.
  • the semiconductor device 100 of this example further includes a gate metal layer 50 and a gate runner 48.
  • the semiconductor device 100 may have pads such as a gate pad 116 and an emitter pad 118.
  • the gate pad 116 is electrically connected to the gate metal layer 50 and the gate runner 48.
  • the emitter pad 118 is electrically connected to the emitter electrode 52.
  • the gate metal layer 50 may be provided so as to surround the active part 120 in a top view of the semiconductor substrate 10.
  • the gate pad 116 and the emitter pad 118 may be disposed in a region surrounded by the gate metal layer 50.
  • the gate metal layer 50 may be formed of a metal material such as aluminum or an aluminum silicon alloy.
  • the gate metal layer 50 is insulated from the semiconductor substrate 10 by an interlayer insulating film.
  • the gate metal layer 50 is provided separately from the emitter electrode.
  • the gate metal layer 50 transmits the gate voltage applied to the gate pad 116 to the transistor unit 70.
  • the gate runner 48 connects the gate metal layer 50 and the transistor unit 70.
  • the gate runner 48 may be formed of a semiconductor material such as polysilicon doped with impurities.
  • a part of the gate runner 48 may be provided above the active part 120.
  • the gate runner 48 shown in FIG. 1A is provided across the active part 120 in the X-axis direction. Thereby, also in the inside of the active part 120 away from the gate metal layer 50, the gate voltage can be prevented from being lowered and delayed.
  • a part of the gate runner 48 may be disposed so as to surround the active portion 120 along the gate metal layer 50.
  • the gate runner 48 may be connected to the transistor unit 70 at the end of the active unit 120.
  • the edge termination structure portion 92 is provided between the active portion 120 and the outer peripheral end 140 of the semiconductor substrate 10 on the upper surface of the semiconductor substrate 10.
  • the gate metal layer 50 is disposed between the edge termination structure portion 92 and the active portion 120.
  • the edge termination structure portion 92 may be annularly disposed so as to surround the active portion 120 on the upper surface of the semiconductor substrate 10.
  • the edge termination structure portion 92 of this example is disposed along the outer peripheral end 140 of the semiconductor substrate 10.
  • the edge termination structure 92 mitigates electric field concentration on the upper surface side of the semiconductor substrate 10.
  • the edge termination structure portion 92 has, for example, a guard ring, a field plate, a RESURF, and a combination of these.
  • FIG. 1B is a diagram illustrating an example of a partial YZ cross section of the semiconductor device 100.
  • the semiconductor device 100 may be a chip in which the active unit 120 is provided with the diode unit 80 illustrated in FIG. 1B and the transistor unit 70 is not provided.
  • the active unit 120 includes the diode unit 80 and the transistor unit 70. It may be a chip provided with.
  • the diode unit 80 may have the same structure as the semiconductor device 100 described with reference to FIGS. 1B to 7D.
  • the diode unit 80 may include a dummy trench unit 30 as in the semiconductor device 100 described with reference to FIGS.
  • the semiconductor device 100 of this example includes a semiconductor substrate 10, an upper surface side electrode 53, and a lower surface side electrode 27.
  • the upper surface side electrode 53 is provided on the upper surface 21 of the semiconductor substrate 10.
  • the lower surface side electrode 27 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the upper surface side electrode 53 and the lower surface side electrode 27 are formed of a conductive material such as metal.
  • the upper surface 21 and the lower surface 23 are main surfaces of the semiconductor substrate 10.
  • the semiconductor substrate 10 has a first conductivity type drift region 18.
  • the drift region 18 in this example is N-type.
  • the drift region 18 may be a region remaining in the semiconductor substrate 10 without being provided with another doping region.
  • the dopant of the semiconductor substrate 10 may be an N-type donor such as phosphorus or antimony.
  • the dopant of the semiconductor substrate 10 of this example is phosphorus.
  • the ratio of the donor concentration to the chemical concentration of the dopant is referred to as the donor conversion rate.
  • the donor conversion rate of the dopant in the semiconductor substrate 10 may be 90% or more and 100% or less of the chemical concentration of the dopant.
  • the donor conversion rate of phosphorus or antimony in this example may be 95% or more and 100% or less.
  • the doping concentration of the drift region 18 may coincide with the doping concentration of the semiconductor substrate 10. If the doping concentration of the drift region 18 matches the doping concentration of the semiconductor substrate 10, the dopant of the drift region 18 may match the dopant of the semiconductor substrate 10. Alternatively, the doping concentration of the drift region 18 may be two or more times higher than the dopant of the semiconductor substrate 10. In this case, the dopant in the drift region 18 may be different from the dopant in the semiconductor substrate 10. As an example, the dopant of the drift region 18 is hydrogen, and the dopant of the semiconductor substrate 10 is phosphorus or antimony.
  • the single crystal wafer of the semiconductor substrate 10 may be manufactured from an ingot formed by the Czochralski method (CZ method), the magnetic field application Czochralski method (MCZ method), the float zone method (FZ method), or the like.
  • CZ method Czochralski method
  • MZ method magnetic field application Czochralski method
  • FZ method float zone method
  • the single crystal wafer of the semiconductor substrate 10 is a wafer manufactured by a magnetic field application Czochralski method (MCZ method).
  • a first conductivity type anode region 14 is provided above the drift region 18.
  • the anode region 14 of this example is a P-type as an example.
  • the anode region 14 may be provided between the drift region 18 and the upper surface 21 in the Z-axis direction.
  • the upper surface of the anode region 14 is provided in contact with the upper surface 21.
  • the anode region 14 is provided in contact with the drift region 18.
  • a first conductivity type cathode region 82 having a higher doping concentration than the drift region 18 is provided below the drift region 18.
  • the cathode region 82 in this example is an N + type as an example.
  • the cathode region 82 is provided in contact with the lower surface 23.
  • the cathode region 82 and the drift region 18 are provided in contact with each other.
  • the cathode region 82 may be formed by implanting ions such as phosphorus from the lower surface 23 of the semiconductor substrate 10 and annealing.
  • the high concentration region 26 is provided inside the semiconductor substrate 10.
  • the high concentration region 26 may be formed by implanting hydrogen ions from the upper surface 21.
  • the hydrogen ion may be a proton, dutron, or triton. In this example, it is a proton.
  • the concentration distribution of hydrogen in the depth direction of the semiconductor substrate 10 is a first position that is separated from one main surface (upper surface 21 in this example) of the semiconductor substrate 10 by a predetermined distance Dps in the depth direction of the semiconductor substrate 10.
  • Ps has a peak of concentration distribution.
  • the peak of the hydrogen concentration distribution at the first position Ps is indicated by a symbol “x” (marker).
  • the first position Ps may be arranged on the upper surface 21 side with respect to 1 ⁇ 2 of the thickness T of the semiconductor substrate.
  • the concentration distribution of hydrogen in the depth direction of the semiconductor substrate 10 has a concentration distribution tail that is smaller in concentration than the peak on the upper surface 21 side from the first position Ps.
  • the hydrogen concentration distribution and the tail of the concentration distribution will be described later.
  • the high concentration region 26 is provided in a range including the first position Ps.
  • the high concentration region 26 includes a hydrogen donor.
  • the high concentration region 26 may include a VOH composite defect in which one or more of hydrogen (H), oxygen (O), and vacancies (V) are bonded in a cluster as a hydrogen donor.
  • VOH composite defects may be N-type donors. In this specification, the VOH composite defect may be simply referred to as a hydrogen donor.
  • the chemical concentration of hydrogen is sometimes referred to as hydrogen concentration.
  • the high concentration region 26 of this example is an N + type as an example.
  • the oxygen of the semiconductor substrate 10 may be intentionally introduced or may be unintentionally introduced.
  • the oxygen of the semiconductor substrate 10 may be introduced from an oxide film formed on the main surface of the semiconductor substrate 10.
  • the concentration of oxygen in the semiconductor substrate 10 may be 1 ⁇ 10 16 (/ cm 3 ) or more and 1 ⁇ 10 18 (/ cm 3 ) or less, and may be 5 ⁇ 10 16 (/ cm 3 ) or more and 5 ⁇ 10 17 (/ cm 3 ) or less.
  • the hydrogen donor is formed after implanting hydrogen ions from the main surface (upper surface 21 in this example) of the semiconductor substrate 10.
  • the semiconductor substrate 10 may be thermally annealed to increase the donor ratio of hydrogen donors.
  • hydrogen donors are formed in a region where hydrogen is present at the maximum concentration (that is, a region corresponding to the hydrogen ion range Rp).
  • annealing the semiconductor substrate 10 promotes the formation of VOH complex defects and increases the hydrogen donor concentration.
  • a high concentration region 26 having a higher doping concentration than the drift region 18 is formed.
  • the high concentration region 26 may be formed so as to be sandwiched between the drift regions 18 in the Z-axis direction (depth direction perpendicular to the main surface of the semiconductor substrate 10). A method for forming the high concentration region 26 will be described later.
  • the first position Ps may be a peak position in the Z-axis direction of the doping concentration of the high concentration region 26.
  • the peak of the hydrogen donor concentration at the first position Ps may be referred to as a donor peak.
  • the doping concentration at the first position Ps of the high concentration region 26 may be 1 ⁇ 10 13 (/ cm 3 ) or more and 1 ⁇ 10 17 (/ cm 3 ) or less, and may be 1 ⁇ 10 14 (/ cm 3 ) or more and 1 ⁇ 10 16 (/ cm 3 ) or less, or 1 ⁇ 10 14 (/ cm 3 ) or more and 1 ⁇ 10 15 (/ cm 3 ) or less.
  • a crystal defect region 19-1 is provided above the high concentration region 26.
  • the crystal defect region 19-1 may be a region including crystal defects formed by implanting hydrogen ions from the upper surface 21.
  • the range in the Z-axis direction in which the crystal defect region 19-1 is provided is indicated by a double arrow.
  • the crystal defect region 19-1 has a peak of crystal defect density at a position Ks separated from the upper surface 21 by a distance Dks in the Z-axis direction.
  • the crystal defect region 19-1 may be provided from the position Ks to the upper surface 21.
  • the crystal defect may be a defect that becomes a recombination center (center) of a carrier, and may mainly include a vacancy (V) or a double vacancy (VV).
  • the crystal defect density may be the density of recombination centers.
  • a dopant such as a donor or an acceptor is also included in the crystal defect.
  • the crystal defect is a defect mainly functioning for carrier recombination as a recombination center.
  • the peak in the Z-axis direction of the crystal defect density in the crystal defect region 19-1 is referred to as a center peak.
  • a position in the Z-axis direction of the center peak is defined as a position Ks.
  • the position Ks is provided at a position shallower than the first position Ps, which is the peak position of the doping concentration in the high concentration region 26 with the upper surface 21 as a reference. That is, the distance Dks is smaller than the distance Dps.
  • the center peak of the crystal defect density at the position Ks is indicated by a “+” symbol (marker).
  • the carrier lifetime is controlled by crystal defects generated by hydrogen ion implantation.
  • the region in which the lifetime is controlled (decreased) is different in position in the Z-axis direction from the position (range, Rp) of the maximum value of the hydrogen concentration where hydrogen ions are stopped and hydrogen is most present.
  • the region where the lifetime is lowered is a region shallower on the upper surface 21 side than the position of the maximum value of the hydrogen concentration, that is, a hydrogen ion passage region.
  • the center peak of the crystal defect density in the crystal defect region 19-1 may be used as the upper surface side lifetime control region 74.
  • the upper surface side lifetime control region 74 has a higher crystal defect density than other regions of the semiconductor substrate 10. The formation range of the lifetime control region in this example will be described later.
  • FIG. 2 is a view showing a cross section of the semiconductor device 150 of the comparative example.
  • the semiconductor device 150 of the comparative example is different from the semiconductor device 100 of this example shown in FIG. 1B in that an upper surface side lifetime control region 274 is provided instead of the upper surface side lifetime control region 74 and a high concentration region 26 is provided. It differs from the semiconductor device 100 shown in FIG.
  • the upper surface side lifetime control region 274 is formed by injecting helium from the upper surface 21.
  • the upper surface side lifetime control region 274 is provided at the position Ks ′ in the Z-axis direction.
  • the distance Dks ′ in the Z-axis direction from the upper surface 21 to the position Ks ′ is smaller than the distance Dks in the semiconductor device 100 shown in FIG. 1B.
  • the helium implanted into the semiconductor substrate 10 hardly forms a donor as compared with hydrogen even when annealed. For this reason, in the semiconductor device 150 of the comparative example, the high concentration region 26 is not provided. Further, unlike the semiconductor device 100 of the present example, in the semiconductor device 150 of the comparative example, there is no hydrogen that terminates dangling bonds existing in vacancies or double vacancies (or the hydrogen concentration is very low). The peak position where the crystal defect density, which is the recombination center, is maximum overlaps with the peak position of the helium concentration where helium is most present in the semiconductor substrate 10. For this reason, the position where the carrier recombination is most frequently performed is the peak position of the helium concentration.
  • FIG. 3 shows the net doping concentration (A), the hydrogen concentration, and the aa ′ line in the semiconductor device 100 according to the example shown in FIG. 1B and the zz ′ line in the semiconductor device 150 according to the comparative example.
  • Each distribution chart of helium concentration (B), crystal defect density (C), carrier lifetime (D), carrier mobility (E), and carrier concentration (F) is shown.
  • the upper surface side lifetime control region 74 is formed by implanting hydrogen ions into the semiconductor substrate 10, and in the semiconductor device 150, helium ions are implanted into the semiconductor substrate 10.
  • An upper surface side lifetime control region 274 is formed.
  • the net doping concentration (A) shows only an example of the semiconductor device 100.
  • each distribution chart in the semiconductor device 100 is indicated by a solid line
  • each distribution chart in the semiconductor device 150 is indicated by a broken line.
  • the vertical axis of distribution charts (A), (B), (C), (D), and (F) is a logarithmic (log) scale display
  • the vertical axis of distribution chart (E) is a linear scale display. is there.
  • the value of the vertical axis at the point where the horizontal axis intersects is not 0 but a predetermined value of 0 or more.
  • the horizontal axis is a linear scale display.
  • the horizontal axis of each distribution chart in FIG. 3 indicates the depth from the upper surface 21 of the semiconductor substrate 10.
  • the distribution diagram (A) shows the net doping concentration distribution of the electrically activated donor and acceptor (that is, the distribution of the difference between the donor concentration and the acceptor concentration).
  • the net doping concentration has a peak (donor peak) at the position Ps.
  • a region including the position Ps and having a higher net doping concentration than the drift region 18 is defined as the high concentration region 26.
  • the high concentration region 26 may be a region where the net doping concentration is larger than half the net doping concentration at the position Ps.
  • the peak concentration of the net doping concentration at the position Ps in the high concentration region 26 is referred to as Np.
  • an N-type region having a doping concentration higher than the doping concentration N 0 of the semiconductor substrate 10 is an N + type.
  • the doping concentration of the drift region 18 provided at a position deeper than the high concentration region 26 coincides with the doping concentration N 0 .
  • Hydrogen ions implanted from the upper surface 21 of the semiconductor substrate 10 pass through the drift region 18 provided between the anode region 14 and the high concentration region 26.
  • the doping concentration of the drift region 18 may be higher than the doping concentration N 0 of the semiconductor substrate 10 due to the remaining hydrogen donor.
  • the average value of the doping concentration of the drift region 18 may be three times or less the doping concentration N 0 of the semiconductor substrate 10.
  • an N-type accumulation region 16 having a higher concentration than the drift region 18 may be provided between the anode region 14 and the drift region 18.
  • the accumulation region 16 is a portion where the dopant of the donor is accumulated at a higher concentration than the drift region 18.
  • Two or more accumulation regions 16 may be provided in the depth direction.
  • the two or more accumulation regions 16 may have two or more doping concentration peaks. Between two adjacent peaks may be N-type.
  • the two or more accumulation regions 16 may have a kink shape.
  • Distribution diagram (B) shows the chemical concentration of injected hydrogen or helium.
  • the semiconductor device 100 indicates the hydrogen concentration
  • the semiconductor device 150 indicates the helium concentration.
  • the chemical concentration of atoms can be measured by secondary ion mass spectrometry (SIMS).
  • SIMS secondary ion mass spectrometry
  • the concentration of helium and hydrogen has a distribution in which implanted helium ions and hydrogen ions are diffused by annealing. The degree of diffusion can be controlled according to the annealing time, annealing temperature, and the like.
  • the hydrogen concentration has a peak at the position Ps.
  • the helium concentration has a peak at the position Dks ′.
  • the hydrogen concentration is a chemical concentration of hydrogen, and the concentration at the peak position Ps where the hydrogen concentration is the highest is referred to as Hp.
  • the peak concentration Hp of the hydrogen concentration is higher than the peak concentration Np of the net doping concentration at the position Ps.
  • the hydrogenation rate of the hydrogen donor is ⁇
  • Hp ⁇ Np
  • ⁇ may be 0.001 to 0.5. That is, the hydrogen concentration may be about an order of magnitude higher than the donor concentration, and may be two orders of magnitude higher.
  • the hydrogen concentration distribution has a skirt S from the peak position Ps toward one main surface (the upper surface 21 in this example).
  • the tail S indicates a concentration distribution with a gentler change when comparing a hydrogen concentration distribution in a region shallower than the peak position Ps with a hydrogen concentration distribution in a region deeper than the peak position Ps. That is, the hydrogen concentration distribution has a tail S toward the main surface into which hydrogen ions are implanted.
  • the skirt S may reach the upper surface 21 and may not reach the upper surface 21.
  • the average doping concentration of the drift region 18 shallower than the high concentration region 26 is compared with the average doping concentration of the drift region 18 on the deep side. It may be determined that the bottom S of the hydrogen concentration distribution exists on the higher side.
  • the distribution diagram (C) shows the crystal defect density after annealing under predetermined conditions after implanting hydrogen ions or helium ions into the semiconductor substrate 10.
  • the distribution of crystal defect density and the distribution of helium concentration have the same shape.
  • the peak position Dks ′ of the helium concentration coincides with the peak position Ks ′ of the crystal defect density.
  • a position where the net doping concentration of the high concentration region 26 substantially coincides with the doping concentration N 0 of the semiconductor substrate 10 on the lower surface 23 side from the position Ps is defined as a position Z 0 .
  • the crystal defect density may be a sufficiently small value Nr 0 .
  • the crystal defect density having a sufficiently small value Nr 0 means that the crystal defect density has a low value to such an extent that the carrier lifetime does not become smaller than ⁇ 0 described below.
  • Nr 0 may be 1 ⁇ 10 12 atoms / cm 3 or smaller, and 1 ⁇ 10 11 atoms / cm 3 or less. It may be 1 ⁇ 10 10 atoms / cm 3 or less.
  • the crystal defect density may be higher than Nr 0 .
  • the density of crystal defects such as vacancies and double vacancies caused by the implantation of helium ions is highest in the vicinity of the position Dks ′ where helium ions are most implanted.
  • crystal defects are hardly reduced even after annealing. For this reason, the distribution of crystal defect density is maintained before and after annealing.
  • the distribution of crystal defect density and the distribution of hydrogen concentration have different shapes.
  • the hydrogen concentration peak position Ps and the crystal defect density peak position Ks do not coincide.
  • the peak position Ks of the crystal defect density in this example is arranged closer to the upper surface 21 of the semiconductor substrate 10 than the peak position Ps of the hydrogen concentration.
  • the crystal defect density may monotonously decrease on the upper surface 21 side from the position Ks.
  • the crystal defect density may decrease monotonously and more steeply on the lower surface 23 side than the position Ks than on the upper surface 21 side.
  • the crystal defect density in the vicinity of the peak position Ps of the hydrogen concentration is much smaller than the crystal defect density at the peak position Ks of the crystal defect density.
  • the width of the distribution showing a concentration greater than 1% of the peak concentration (Hp) is referred to as 1% full width or FW 1% M.
  • the vicinity of the peak position Ps may refer to a region within the range of 1% full width centered on the peak position Ps.
  • the peak position Ks of the crystal defect density may be provided at a position shallower than the range of 1% full width centered on the peak position Ps.
  • the distance D between the peak position Ks of the crystal defect density and the peak position Ps of the hydrogen concentration is determined according to the distance at which hydrogen diffuses in the semiconductor substrate 10 by annealing.
  • the distance D may be 40 ⁇ m or less, 20 ⁇ m or less, or 10 ⁇ m or less.
  • the distance D may be 1 ⁇ m or more, may be 3 ⁇ m or more, and may be 5 ⁇ m or more.
  • the distance D may be greater than or equal to 1% full width of hydrogen concentration.
  • the distance D may be greater than or equal to 1% full width of the net doping concentration at the position Ps. In this case, the 1% full width of the net doping concentration is the peak width at 0.01 Np.
  • the range of the value of the distance D may be a combination of the above upper limit value and lower limit value.
  • the crystal defect density distribution can be observed by measuring the density distribution of vacancies / double vacancies by the positron annihilation method.
  • the distribution diagram (D) shows the carrier lifetime distribution after hydrogen ions or helium ions are implanted into the semiconductor substrate 10 and then annealed under predetermined conditions.
  • the carrier lifetime distribution has a shape in which the vertical axis of the crystal defect density cloth is inverted. For example, the position where the carrier lifetime becomes the minimum value coincides with the center peak position Ks ′ of the crystal defect density.
  • the carrier lifetime distribution has a shape in which the vertical axis of the crystal defect density distribution is inverted.
  • the position where the carrier lifetime is the minimum coincides with the center peak position Ks of the crystal defect density.
  • the carrier lifetime of the semiconductor device 100 may be the maximum value ⁇ 0 in a region within the range of FW 1% M centering on the peak position Ps of the hydrogen concentration.
  • the maximum value ⁇ 0 may be the carrier lifetime in the drift region 18 on the lower surface 23 side from the peak position Ps of the hydrogen concentration.
  • the carrier lifetime may be a sufficiently large value ⁇ 0 on the lower surface 23 side from the position Z 0 .
  • the carrier lifetime having a sufficiently large value ⁇ 0 is a carrier lifetime when a lifetime killer or a defect mainly composed of vacancies or double vacancies is not intentionally introduced into the semiconductor substrate 10. Good.
  • ⁇ 0 may be 10 ⁇ s or more, and may be 30 ⁇ s or more.
  • ⁇ 0 is 10 ⁇ s.
  • the carrier lifetime may be smaller than ⁇ 0 at the position J 0 of the pn junction between the anode region 14 and the drift region 18 or the accumulation region 16.
  • the distribution diagram (E) shows the distribution of carrier mobility after hydrogen ions or helium ions are implanted into the semiconductor substrate 10 and then annealed under predetermined conditions.
  • the carrier mobility On the lower surface 23 side with respect to the position Z 0 , the carrier mobility may be the mobility ⁇ 0 in the case of an ideal crystal structure.
  • Mobility mu 0 is the case of a silicon temperature is 300K as an example, an electron is 1360cm 2 / (Vs), a hole is 495cm 2 / (Vs).
  • the carrier mobility may be smaller than ⁇ 0 at the position J 0 of the pn junction between the anode region 14 and the drift region 18 or the accumulation region 16.
  • the distribution diagram (F) shows the distribution of carrier concentration after hydrogen ions or helium ions are implanted into the semiconductor substrate 10 and then annealed under predetermined conditions.
  • the carrier concentration can be measured by a spreading resistance measurement method (SR measurement method).
  • the spreading resistance is converted into a specific resistance, and the carrier concentration is calculated from the specific resistance.
  • the specific resistance is ⁇ ( ⁇ ⁇ cm)
  • the mobility is ⁇ (cm 2 / (V ⁇ s))
  • the elementary charge is q (C)
  • the carrier mobility In the SR measurement method, a value in which the crystal state of the semiconductor substrate 10 is ideal is used as the carrier mobility. However, if damage remains in the semiconductor substrate 10 due to ion implantation, the crystal state of the semiconductor substrate 10 collapses into a disordered state, and the mobility actually decreases. Originally, the lowered mobility should be used as the mobility in the SR measurement, but it is difficult to measure the lowered mobility value. For this reason, in the SR measurement in the example of the distribution diagram (F), an ideal value is used as the mobility. For this reason, the denominator of the above-described carrier concentration formula increases, and the mobility decreases.
  • the measured carrier concentration is lowered overall.
  • the high concentration region 26 in the vicinity of the hydrogen ion range Rp since the hydrogen concentration is high, the disordered state is relaxed by the hydrogen termination effect, and the mobility approaches the value of the crystalline state.
  • hydrogen donors are also formed. For this reason, the carrier concentration is higher than the carrier concentration N 0 of the semiconductor substrate 10.
  • the carrier concentration is small in a narrow region near the helium concentration peak position Ks ′ (that is, near the peak position of the crystal defect density).
  • the peak position of the helium concentration, the position where the carrier concentration is minimal, the peak position of the crystal defect density, and the position where the carrier lifetime is minimal are: All match at position Ks ′.
  • the peak position Ps of the hydrogen concentration and the peak position of the crystal defect density often coincide with each other before annealing.
  • hydrogen diffuses from the peak position of the hydrogen concentration toward the upper surface 21 of the semiconductor substrate 10, and hydrogen terminates dangling bonds included in the vacancies / double vacancies.
  • the crystal defect density after annealing decreases before and after the peak position Ps of the hydrogen concentration.
  • the carrier lifetime in the vicinity of the position Ps at which the hydrogen concentration reaches a peak increases and becomes approximately ⁇ 0 .
  • the lifetime control region (upper surface side lifetime control region 74 in this example) has a distribution map (on the upper surface 21 side in this example) on the main surface side (in this example, the upper surface 21 side) where the hydrogen concentration is from the peak to the bottom as shown in the distribution diagram (B). It may be a region where the carrier concentration is lower than the carrier concentration N 0 of the semiconductor substrate 10 as in F). Further, as shown in the distribution diagram (C), the density distribution of the vacancies / multi-holes is measured, and the region where the vacancies / double-hole density is higher on the upper surface 21 side than the peak position Ps than on the lower surface 23 side, It is good also as a lifetime control area.
  • an area having a width (FW 1% M) of two positions where the hole / double hole density distribution is 1% of the maximum value across the position Ks of the maximum value may be used as the lifetime control area.
  • the position Ks where the crystal defect density peaks as described above may be used as the lifetime control region.
  • FIG. 4 is a view showing another example of a cross section of the semiconductor device 100 according to the present embodiment.
  • the semiconductor device 100 of this example is shown in FIG. 1B in that hydrogen ions are implanted from the lower surface 23 side, the high concentration region 26 is provided on the lower surface 23 side, and the crystal defect region 19-2 is provided on the lower surface 23 side.
  • the lower surface 23 side refers to a region closer to the lower surface 23 than the center of the semiconductor substrate 10 in the Z-axis direction.
  • the hydrogen concentration distribution in the depth direction of the semiconductor substrate 10 is determined in advance from the one main surface (the lower surface 23 in this example) of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10.
  • the first position Pb separated by the distance Dpb has a concentration distribution peak.
  • the peak of the hydrogen concentration distribution at the first position Pb is indicated by a symbol “x” (marker).
  • the first position Pb may be disposed on the lower surface 23 side than 1/2 of the thickness T of the semiconductor substrate.
  • the concentration distribution of hydrogen in the depth direction of the semiconductor substrate 10 has a bottom S of the concentration distribution (see FIG. 3) having a concentration smaller than the peak on the lower surface 23 side from the first position Pb.
  • the first position Pb may be disposed below the first position Ps.
  • the semiconductor substrate 10 may have a high concentration region 26 having a higher doping concentration than the drift region 18 between the drift region 18 and the lower surface 23 of the semiconductor substrate 10.
  • the high concentration region 26 is provided including the first position Pb.
  • the high concentration region 26 in this example may be a region formed by annealing the semiconductor substrate 10 into which hydrogen ions are implanted from the lower surface 23. By annealing the semiconductor substrate 10 after implanting hydrogen ions, hydrogen becomes donors, and a high concentration region 26 having a higher doping concentration than the drift region 18 is formed.
  • the high concentration region 26 is provided so as to be sandwiched between the drift regions 18 in the Z-axis direction. Since the high concentration region 26 has a higher doping concentration than the drift region 18, the depletion layer spreading from the lower surface side of the anode region 14 can be prevented from reaching the cathode region 82.
  • the crystal defect region 19-2 may be a region including a crystal defect formed by implanting hydrogen ions from the lower surface 23.
  • the range in the Z-axis direction where the crystal defect region 19-2 is provided is indicated by a double arrow.
  • the crystal defect region 19-2 has a center peak of crystal defect density at a position Kb separated from the lower surface 23 by a distance Dkb in the Z-axis direction.
  • the crystal defect region 19-2 may be provided from the position Kb to the lower surface 23.
  • the peak in the Z-axis direction of the crystal defect density in the crystal defect region 19-2 is taken as the center peak.
  • the position of the center peak in the Z-axis direction is defined as a position Kb.
  • the position Kb is provided at a position shallower than the first position Pb, which is the peak position of the doping concentration of the high concentration region 26 with the lower surface 23 as a reference. That is, the distance Dkb is smaller than the distance Dpb.
  • the center peak of the crystal defect density at the position Kb is indicated by a “+” symbol (marker).
  • the carrier lifetime is controlled by crystal defects generated by hydrogen ion implantation.
  • the center peak of the crystal defect density in the crystal defect region 19-2 may be used as the lower surface side lifetime control region 78.
  • the lower surface side lifetime control region 78 has a higher crystal defect density than other regions of the semiconductor substrate 10.
  • FIG. 5 is a view showing another example of a cross section of the semiconductor device 100 according to the present embodiment.
  • a first conductivity type buffer region 20 having a doping concentration higher than that of the drift region 18 is provided below the drift region 18.
  • the buffer area 20 of this example is an N + type as an example.
  • the buffer region 20 may be provided between the drift region 18 and the lower surface 23 in the Z-axis direction. In this example, the buffer region 20 is provided in contact with the drift region 18.
  • the buffer region 20 can function as a field stop region that prevents a depletion layer extending from the lower surface side of the anode region 14 from reaching the cathode region 82.
  • the concentration distribution of hydrogen has a concentration distribution peak at a plurality of positions. That is, there are peaks in the concentration distribution at four positions, position Pb4, position Pb3, position Pb2, and position Pb1, from the upper surface side to the lower surface side of the buffer region 20.
  • peaks of hydrogen concentration distribution at a plurality of positions in the Z-axis direction are indicated by “x” symbols (markers).
  • the buffer region 20 in this example may be a region formed by annealing the semiconductor substrate 10 after implanting hydrogen ions from the lower surface 23 into the position Pb4, position Pb3, position Pb2, and position Pb1 in the semiconductor substrate 10. .
  • the semiconductor device 100 of this example is provided with a plurality of crystal defect regions 19.
  • a crystal defect region 19-1 is provided on the upper surface 21 side of the semiconductor substrate 10, and a crystal defect region 19-2 is provided on the lower surface 23 side.
  • the crystal defect region 19-1 is a region including crystal defects formed by implanting hydrogen ions from the upper surface 21.
  • the crystal defect region 19-1 is the same as the crystal defect region 19-1 shown in FIG. 1B.
  • the crystal defect region 19-2 is a region including crystal defects formed by implanting hydrogen ions or helium ions from the lower surface 23.
  • the crystal defect region 19-2 is not an essential structure, and may be provided as necessary.
  • the crystal defect region 19-2 may be provided inside the buffer region 20. In FIG. 5, the ranges in the Z-axis direction where the crystal defect regions 19-1 are provided are indicated by double arrows.
  • the crystal defect region 19-2 may have a center peak of the crystal defect density between a plurality of hydrogen concentration peaks in the depth direction of the semiconductor substrate 10. That is, the crystal defect region 19-2 is located between the positions Pb1 and Pb2, which are the peak positions of the hydrogen concentration in the buffer region 20, and between the positions Pb2 and Pb3, between the positions Pb3 and Pb4, May have a center peak of the crystal defect density. Further, the entire crystal defect region 19-2 may be provided between any peak positions of the hydrogen concentration.
  • the crystal defect region 19-2 of this example shows an example having a center peak of crystal defect density at a position Kb between the position Pb1 and the position Pb2. In FIG. 5, the center peak of the crystal defect density between the position Pb1 and the position Pb2 is indicated by a “+” symbol (marker).
  • the carrier lifetime is controlled by crystal defects generated by hydrogen ion implantation.
  • the center peak of the crystal defect density in the crystal defect region 19-2 is defined as the lower surface side lifetime control region 78.
  • the crystal defect region 19-2 in this example includes crystal defects formed when hydrogen ions or helium ions are implanted from the lower surface 23 into the position Pb2. As described with reference to FIG. 3, when crystal defects are formed by implanting hydrogen ions, the peak position of crystal defect density is arranged on the main surface side where hydrogen ions are implanted compared to the peak position of hydrogen concentration. .
  • FIG. 6 is a view showing another example of a cross section of the semiconductor device 100 according to the present embodiment.
  • the semiconductor device 100 shown in FIG. 6 differs from the semiconductor device 100 shown in FIG. 5 in that the lower surface side lifetime control region 78 is provided below the position Pb1 in the Z-axis direction.
  • the crystal defect region 19-2 may be provided up to the lower surface 23 of the semiconductor substrate 10.
  • the position of the lower surface side lifetime control region 78 in the Z-axis direction adjusts the order of the implantation step (process) of hydrogen ions to a plurality of positions in the Z-axis direction and the annealing step of the semiconductor substrate 10 implanted with hydrogen ions. Can be adjusted.
  • the hydrogen ion implantation step and the annealing step will be described later.
  • FIG. 7A shows a net doping concentration (A), a hydrogen concentration (B), a crystal defect density (C), and a carrier lifetime (D) along the line cc ′ in the semiconductor device 100 according to the embodiment shown in FIG.
  • the respective distribution diagrams of carrier mobility (E) and carrier concentration (F) are shown.
  • the vertical axis and the horizontal axis in each distribution chart are the same as the corresponding distribution charts shown in FIG.
  • the distribution diagram (A) shows the net doping concentration distribution of electrically activated donors and acceptors.
  • the buffer region 20 has doping concentration peaks (donor peaks) at a plurality of positions Pb4, Pb3, Pb2, and Pb1.
  • the high concentration region 26 has a doping concentration peak (donor peak) at the position Ps.
  • the doping concentration between the respective donor peaks may be higher than the doping concentration N 0 of the semiconductor substrate 10 or may be the same concentration.
  • the dopant of the semiconductor substrate 10 may be phosphorus or the like.
  • the doping concentration N 0 may be N 0 described in the distribution diagram (A) of FIG.
  • an N type region having a doping concentration higher than that of the drift region 18 is an N + type.
  • the doping concentration of at least a part of the drift region 18 between the position Ps and the position Pb4 may be lower than the doping concentration of the drift region 18 on the upper surface 21 side than the position Ps.
  • Hydrogen ions implanted from the upper surface 21 of the semiconductor substrate 10 pass through the drift region 18 on the upper surface 21 side. For this reason, the doping concentration of the drift region 18 may be higher than the doping concentration N 0 of the semiconductor substrate 10 due to the remaining hydrogen donor.
  • the average value of the doping concentration of the drift region 18 on the upper surface 21 side may be three times or less the doping concentration N 0 of the semiconductor substrate 10.
  • Hydrogen ions are implanted into the positions Pb4, Pb3, Pb2, and Pb1 from the lower surface 23 of the semiconductor substrate 10. For this reason, the doping concentration in the region closer to the lower surface 23 than the position Pb4 may be higher than the doping concentration N 0 of the semiconductor substrate 10 as a whole. That is, the doping concentration (donor concentration in this example) of the drift region 18 in the region sandwiched in the depth direction between the two hydrogen donor peaks (in this example, the hydrogen donor peaks at positions Ps and Pb4) is the highest. Low.
  • the doping concentration (in this example, the donor concentration) between the two hydrogen donor peaks is the doping concentration N 0 of the semiconductor substrate 10 and the doping concentration distribution may be substantially flat.
  • the doping concentration from the position Ps to the upper surface 21 side and from the position Pb4 to the lower surface 23 side may be higher than the doping concentration N 0 of the semiconductor substrate 10 with the two hydrogen donors.
  • the cathode region 82 in this example is formed by injecting phosphorus and diffusing.
  • Distribution diagram (B) shows the chemical concentration of the injected hydrogen.
  • Each peak of the hydrogen concentration has a tail on the main surface side where hydrogen ions are implanted.
  • the hydrogen concentration peak at the position Ps has a skirt S on the upper surface 21 side. That is, the hydrogen concentration distribution in this example gradually and monotonously decreases from the first position Ps to the upper surface 21 on the upper surface 21 side.
  • the skirt S may be provided across the drift region 18 and the anode region 14.
  • the change in the concentration distribution is steeper than the skirt S on the lower surface 23 side from the first position Ps. That is, the hydrogen distribution shows an asymmetric distribution on the upper surface 21 side and the lower surface 23 side from the first position Ps.
  • each hydrogen concentration peak at the positions Pb4, Pb3, Pb2, and Pb1 has a skirt S ′ on the lower surface 23 side.
  • the respective hydrogen concentration peaks at the positions Pb4, Pb3, Pb2, and Pb1 have a skirt in which the change in the concentration distribution is steeper than the skirt S ′ on the upper surface 21 side. That is, each peak of the hydrogen concentration at the positions Pb4, Pb3, Pb2, and Pb1 shows an asymmetric distribution on the upper surface 21 side and the lower surface 23 side than the position Pb1.
  • the hydrogen concentration may be a minimum value between the position Pb4).
  • the position where the sum of the distribution in which hydrogen injected into the position Ps diffuses and the distribution in which hydrogen injected into the position Pb4 diffuses is the minimum is the position where the hydrogen concentration becomes the minimum value.
  • the position where the hydrogen concentration is the minimum value is sandwiched between two hydrogen donor peaks (position Ps and position Pb4 in this example), and the doping concentration is substantially flat, indicating the doping concentration N 0 of the semiconductor substrate 10. It may be in the region of concentration distribution.
  • the distribution diagram (C) shows the crystal defect density after annealing under predetermined conditions after implanting hydrogen ions into the semiconductor substrate 10.
  • the distribution of crystal defect density on the upper surface 21 side from the position Ps is the same as the distribution of crystal defect density of the semiconductor device 100 shown in the distribution diagram (C) of FIG.
  • the crystal defect concentration Nr 0 may be Nr 0 described in the distribution diagram (C) of FIG.
  • the crystal defect density has a peak at a position Ks closer to the upper surface 21 than the position Ps.
  • the crystal defect density may monotonously decrease on the upper surface 21 side from the position Ks.
  • the crystal defect density may decrease monotonously and more steeply on the lower surface 23 side than the position Ks than on the upper surface 21 side.
  • the crystal defect density near the peak position Ps of the hydrogen concentration is much smaller than the crystal defect density at the peak position Ks of the crystal defect density.
  • the peak position Ks of the crystal defect density may be provided at a position shallower than the range of 1% full width centered on the peak position Ps.
  • the distance D between the peak position Ks of the crystal defect density and the peak position Ps of the hydrogen concentration may be 40 nm or less, or 20 nm or less.
  • the distance D may be 5 ⁇ m or more and 10 ⁇ m or less.
  • the distance D may be greater than or equal to 1% full width of hydrogen concentration.
  • the distance D may be greater than or equal to 1% full width of the net doping concentration at the position Ps. In this case, the 1% full width of the net doping concentration is the peak width at 0.01 Np.
  • a peak of crystal defect density is arranged at a position Kb between the position Pb2 and the position Pb1.
  • the peak of the crystal defect density at the position Kb mainly includes crystal defects formed when hydrogen ions are implanted from the lower surface 23 into the position Pb2.
  • no peak of the crystal defect density is provided on the lower surface 23 side from the position Pb4 other than the position Kb.
  • hydrogen ions are implanted into the positions Pb4, Pb3, and Pb1, and the semiconductor substrate 10 is annealed under the first condition.
  • hydrogen concentration distribution peaks are formed at the positions Pb4, Pb3, and Pb1.
  • hydrogen ions are implanted into the position Ps and the position Pb2, and the semiconductor substrate 10 is annealed under the second condition.
  • the annealing temperature is lower than that in the first condition.
  • Most crystal defects caused by implanting hydrogen ions at the positions Pb4, Pb3, and Pb1 are terminated by annealing at a relatively high temperature.
  • the crystal defects generated by implanting hydrogen ions at the positions Ps and Pb2 are terminated in the vicinity of the positions Ps and Pb2 by annealing at a relatively low temperature. Since a lot of hydrogen is also present in the vicinity of the position Pb1, the crystal defects generated by implanting hydrogen ions in the position Pb2 are often terminated in the vicinity of the position Pb1. For this reason, the crystal defect density has a peak between the position Pb2 and the position Pb1.
  • the hydrogen concentration peak at the position Ps is not provided with any other hydrogen concentration peak on the side where hydrogen ions are implanted (in this example, the upper surface 21 side).
  • the hydrogen concentration peak in Pb2 is provided with another hydrogen concentration peak (position Pb1) on the side where hydrogen ions are implanted (the lower surface 23 side in this example).
  • the integrated value of the crystal defect density on the upper surface 21 side from the position Ps may be larger than the integrated value of the crystal defect density on the lower surface 23 side than the position Pb2.
  • the distribution diagram (D) shows a carrier lifetime distribution after annealing under predetermined conditions after implanting hydrogen ions into the semiconductor substrate 10.
  • the carrier lifetime distribution has a shape in which the vertical axis of the crystal defect density cloth is inverted.
  • the carrier lifetime ⁇ 0 may be ⁇ 0 described in the distribution diagram (D) of FIG.
  • the position where the carrier lifetime is the minimum coincides with the center peak position Ks of the crystal defect density.
  • the position where the carrier lifetime becomes the minimum value coincides with the center peak position Kb of the crystal defect density.
  • the carrier lifetime of the semiconductor device 100 in the region within the range of FW 1% M centering on the respective peak positions Ps, Pb4, Pb3, Pb2, and Pb1 of the hydrogen concentration is It may be the maximum value ⁇ 0 .
  • the distribution diagram (E) shows the distribution of carrier mobility after hydrogen ions are implanted into the semiconductor substrate 10 and then annealed under predetermined conditions.
  • the carrier mobility ⁇ 0 may be ⁇ 0 described in the distribution diagram (E) of FIG.
  • the position where the carrier mobility becomes the minimum value coincides with the center peak position Ks of the crystal defect density.
  • the position where the carrier mobility becomes the minimum value coincides with the center peak position Kb of the crystal defect density.
  • the carrier mobility of the semiconductor device 100 is in the region within the range of FW 1% M centering on the peak positions Ps, Pb4, Pb3, Pb2, and Pb1 of the hydrogen concentration.
  • the maximum value may be 0 .
  • the distribution diagram (F) shows the distribution of carrier concentration after hydrogen ions are implanted into the semiconductor substrate 10 and then annealed under predetermined conditions. Similar to the distribution diagram (F) in FIG. 3, the measured carrier concentration generally decreases in the region through which hydrogen ions have passed (the region from the lower end of the anode region 14 of the semiconductor substrate 10 to the vicinity of the position Ps). Yes. However, the region of the lower surface 23 side of a position Pb4, since the higher overall hydrogen concentration, the carrier concentration is higher than the substrate concentration N 0.
  • the crystal defect density after annealing decreases before and after the peak position Ps of the hydrogen concentration. For this reason, the carrier lifetime in the vicinity of the position Ps at which the hydrogen concentration reaches a peak increases and becomes approximately ⁇ 0 .
  • FIG. 7B shows the net doping concentration (A), hydrogen concentration (B), crystal defect density (C), carrier lifetime when the crystal defect region 19-2 on the lower surface 23 side is formed by implanting helium ions.
  • Each distribution diagram of (D), carrier mobility (E), and carrier concentration (F) is shown.
  • the crystal defect region 19-2 on the lower surface 23 side is the same as the example of FIG. 7A except that helium ions are implanted.
  • the distribution of net doping concentration (A) and carrier concentration (F) is the same as in the example of FIG. 7A.
  • Distribution diagram (B) shows the distribution of chemical hydrogen concentration and helium concentration.
  • the hydrogen concentration distribution is the same as the hydrogen concentration distribution in FIG. 7A.
  • helium is distributed inside the buffer region 20.
  • the helium concentration peak is arranged on the lower surface 23 side of the position Pb1.
  • the helium concentration peak may be located between adjacent hydrogen concentration peaks. That is, the helium concentration peak may be located between Pb4 and Pb3, may be located between Pb3 and Pb2, or may be located between Pb2 and Pb1. As an example, the helium concentration peak indicated by the broken line in the distribution diagram (B) is located between Pb2 and Pb1. Helium may be introduced in either one of the solid line distribution having a peak on the lower surface 23 side from Pb1 and the broken line distribution having a peak between Pb2 and Pb1, or may be introduced in both distributions. .
  • the distribution diagram (C) shows the crystal defect density after annealing under predetermined conditions after implanting hydrogen ions and helium ions into the semiconductor substrate 10.
  • the crystal defect density distribution in the crystal defect region 19-1 formed by implanting hydrogen ions is the same as the crystal defect density distribution in the crystal defect region 19-1 in the distribution diagram (C) of FIG. 7A.
  • the crystal defect region 19-2a indicated by the broken line in the distribution diagram (C) is a crystal defect region when helium is implanted at the position indicated by the solid line in the distribution diagram (B).
  • the crystal defect region 19-2b is a crystal defect region when helium is implanted at a position indicated by a broken line in the distribution diagram (B).
  • the distribution corresponding to the crystal defect region 19-a is indicated by a solid line
  • the distribution corresponding to the crystal defect region 19-b is indicated by a broken line.
  • the crystal defect density distribution of the crystal defect regions 19-2a and 19-2b formed by implanting helium ions has the same shape as the distribution of helium concentration. For example, the peak position of the crystal defect density coincides with the peak position of the helium concentration.
  • the distribution diagram (D) shows a carrier lifetime distribution after annealing under predetermined conditions after hydrogen ions and helium ions are implanted into the semiconductor substrate 10.
  • the carrier lifetime distribution has a shape in which the vertical axis of the crystal defect density cloth is inverted.
  • Distribution diagram (E) shows the distribution of carrier mobility after annealing under predetermined conditions after implanting hydrogen ions and helium ions into semiconductor substrate 10.
  • the crystal defect region 19-2 by injecting helium ions having a mass larger than that of hydrogen ions, it becomes easier to form crystal defects such as vacancies and double vacancies. Thereby, even if crystal defects are terminated by annealing, crystal defects having a certain density can be left on the lower surface 23 side of the buffer region 20 and the buffer region 20.
  • the tail current can be accurately controlled, for example, in the switching end period such as turn-off or reverse recovery of the semiconductor device 100.
  • FIG. 7C shows other distribution diagrams of net doping concentration (A), hydrogen concentration (B), crystal defect density (C), carrier lifetime (D), carrier mobility (E), and carrier concentration (F).
  • A net doping concentration
  • B hydrogen concentration
  • C crystal defect density
  • D carrier lifetime
  • E carrier mobility
  • F carrier concentration
  • each distribution of crystal defect density (C), carrier lifetime (D), carrier mobility (E), and carrier concentration (F) has a peak in the crystal defect region 19-1.
  • the peak of the crystal defect density distribution has a skirt SV1 on the upper surface 21 side with respect to the center peak position Ks, and a skirt SV2 steeper than the skirt SV1 on the lower surface 23 side.
  • the peak of the carrier lifetime distribution has a skirt S ⁇ 1 on the upper surface 21 side than the center peak position Ks, and a skirt S ⁇ 2 steeper than the skirt S ⁇ 1 on the lower surface 23 side.
  • the peak of the carrier mobility distribution has a skirt S ⁇ 1 on the upper surface 21 side with respect to the center peak position Ks, and has a skirt S ⁇ 2 steeper than the skirt S ⁇ 1 on the lower surface 23 side.
  • the peak of the carrier concentration distribution has a skirt SN1 on the upper surface 21 side than the center peak position Ks, and a skirt SN2 steeper than the skirt SN1 on the lower surface 23 side.
  • Each skirt may be a part from each peak to the same as a predetermined reference value in each distribution.
  • the reference values are the minimum value Nr 0 in the drift region 18 in the crystal defect density, the maximum value ⁇ 0 in the drift region in the carrier lifetime, the maximum value ⁇ 0 in the drift region 18 in the carrier mobility, and the hydrogen in the carrier concentration.
  • the minimum value N 0 between the concentration peak position Ps and the buffer region 20 may be used. In the present specification, the same may include a case having an error within 10%.
  • the crystal defect density, carrier lifetime, carrier mobility, and carrier concentration of the anode region 14 and the base region 17 are the same as the reference values Nr 0 , ⁇ 0 , ⁇ 0 , and N 0 described above. Thereby, the influence on the anode region 14 and the base region 17 due to the formation of crystal defects can be reduced. In particular, fluctuations in the gate threshold can be suppressed.
  • the gate threshold is determined by the position of the peak concentration in the base region 17.
  • the interface level that affects the gate threshold value may increase and the gate threshold value may change.
  • the influence on the gate threshold can be minimized. For example, by adjusting the implantation position of hydrogen ions and the annealing conditions after the implantation of hydrogen ions, each tail can be controlled not to reach the anode region 14 and the base region 17.
  • FIG. 7D shows other distribution diagrams of net doping concentration (A), hydrogen concentration (B), crystal defect density (C), carrier lifetime (D), carrier mobility (E), and carrier concentration (F).
  • A net doping concentration
  • B hydrogen concentration
  • C crystal defect density
  • D carrier lifetime
  • E carrier mobility
  • F carrier concentration
  • At least one of the skirts SV1, S ⁇ 1, S ⁇ 1, and SN1 reaches the anode region 14 or the base region 17.
  • the crystal defect density, carrier lifetime, carrier mobility, and carrier concentration in the anode region 14 and the base region 17 are sufficiently close to the reference values Nr 0 , ⁇ 0 , ⁇ 0 , and N 0 described above.
  • the crystal defect density, carrier lifetime, carrier mobility, and carrier concentration at the center peak position Ks are Nrp, ⁇ p, ⁇ p, and Np.
  • the crystal defect density, carrier lifetime, carrier mobility, and carrier concentration in the anode region 14 or the base region 17 are Nrb, ⁇ b, ⁇ b, and Nb.
  • the crystal defect density Nrb, carrier lifetime ⁇ b, carrier mobility ⁇ b, and carrier concentration Nb values at the position of the PN junction between the anode region 14 or the base region 17 and the N-type region such as the drift region 18 may be used.
  • the carrier concentration Nb the maximum value of the carrier concentration in the N-type region in contact with the PN junction may be used.
  • Crystal defect density Nrb, carrier lifetime ⁇ b, carrier mobility ⁇ b, and carrier concentration Nb may be less than half of crystal defect density Nrp, carrier lifetime ⁇ p, carrier mobility ⁇ p, and carrier concentration Np at center peak position Ks. 1/4 or less, 1/10 or less, or 1/100 or less. Thereby, the influence on the anode region 14 and the base region 17 due to the formation of crystal defects can be reduced.
  • FIG. 8A is a diagram partially showing an example of the upper surface of the semiconductor device 200 according to the present embodiment.
  • the semiconductor device 200 of this example is a semiconductor chip including a transistor unit 70 and a diode unit 80 provided adjacent to the transistor unit 70.
  • the upper surface of the semiconductor device 200 may be the same as the upper surface of the semiconductor device 100 illustrated in FIG. 1A.
  • the transistor unit 70 includes a transistor such as an IGBT.
  • the boundary portion 90 is a region adjacent to the diode portion 80 in the transistor portion 70.
  • the diode unit 80 includes a diode such as FWD (Free Wheel Diode) on the upper surface of the semiconductor substrate 10.
  • FWD Free Wheel Diode
  • the semiconductor device 200 may have an edge termination structure portion surrounding the active region.
  • the active region refers to a region where current flows when the semiconductor device 200 is controlled to be in an on state.
  • the edge termination structure part alleviates electric field concentration on the upper surface 21 side of the semiconductor substrate 10.
  • the edge termination structure portion has, for example, a guard ring, a field plate, a RESURF, and a combination of these.
  • the semiconductor device 200 of this example is provided inside the semiconductor substrate 10 and exposed on the upper surface of the semiconductor substrate 10.
  • the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 17, and the contacts Region 15 is provided.
  • the semiconductor device 200 of this example includes an emitter electrode 52 and a gate metal layer 50 provided above the upper surface 21 of the semiconductor substrate 10.
  • the emitter electrode 52 and the gate metal layer 50 are provided separately from each other.
  • an interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 50 and the upper surface 21 of the semiconductor substrate 10, it is omitted in FIG. 8A.
  • a contact hole 56, a contact hole 49, and a contact hole 54 are provided through the interlayer insulating film.
  • the emitter electrode 52 is connected to the dummy conductive part in the dummy trench part 30 through the contact hole 56. Between the emitter electrode 52 and the dummy conductive portion, a connection portion 25 made of a conductive material such as polysilicon doped with impurities may be provided. An insulating film such as an oxide film is provided between the connection portion 25 and the upper surface 21 of the semiconductor substrate 10.
  • the gate metal layer 50 contacts the gate runner 48 through the contact hole 49.
  • the gate runner 48 is formed of polysilicon doped with impurities.
  • the gate runner 48 is connected to the gate conductive portion in the gate trench portion 40 on the upper surface 21 of the semiconductor substrate 10. Gate runner 48 is not connected to the dummy conductive portion in dummy trench portion 30.
  • the gate runner 48 in this example is formed from below the contact hole 49 to the tip of the gate trench portion 40.
  • An insulating film such as an oxide film is formed between the gate runner 48 and the upper surface 21 of the semiconductor substrate 10.
  • the gate conductive portion is exposed on the upper surface 21 of the semiconductor substrate 10 at the tip of the gate trench portion 40.
  • the gate trench portion 40 contacts the gate runner 48 at the exposed portion of the gate conductive portion.
  • the emitter electrode 52 and the gate metal layer 50 are formed of a material containing metal. At least a partial region of the emitter electrode 52 may be formed of aluminum or an aluminum-silicon alloy.
  • At least a portion of the gate metal layer 50 may be formed of aluminum or an aluminum-silicon alloy.
  • the emitter electrode 52 and the gate metal layer 50 may have a barrier metal formed of titanium, a titanium compound, or the like below a region formed of aluminum or the like.
  • the emitter electrode 52 and the gate metal layer 50 may have a plug formed of tungsten or the like in the contact hole.
  • the one or more gate trench portions 40 and the one or more dummy trench portions 30 are arranged at a predetermined interval along a predetermined arrangement direction (Y-axis direction in this example).
  • the gate trench portion 40 in this example includes two extending portions 39 extending in the extending direction (X-axis direction in this example) parallel to the upper surface 21 of the semiconductor substrate 10 and perpendicular to the arrangement direction, and two extending portions There may be a connecting part 41 connecting the part 39. It is preferable that at least a part of the connection portion 41 is formed in a curved shape. By connecting the ends of the two extended portions 39 of the gate trench portion 40, the electric field concentration at the ends of the extended portion 39 can be reduced.
  • each extending portion 39 of the gate trench portion 40 may be handled as one gate trench portion 40.
  • the gate runner 48 may be connected to the gate conductive portion at the connection portion 41 of the gate trench portion 40.
  • the dummy trench portion 30 of this example may have a U shape on the upper surface 21 of the semiconductor substrate 10, similarly to the gate trench portion 40. That is, the dummy trench portion 30 of this example may include two extending portions 29 extending along the extending direction and a connecting portion 31 connecting the two extending portions 29.
  • the emitter electrode 52 is formed above the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 17, and the contact region 15.
  • Well region 11 is of the second conductivity type.
  • the well region 11 is, for example, a P + type.
  • the well region 11 is formed in a predetermined range from the end of the active region on the side where the gate metal layer 50 is provided.
  • the diffusion depth of the well region 11 may be deeper than the depths of the gate trench portion 40 and the dummy trench portion 30.
  • a part of the gate trench portion 40 and the dummy trench portion 30 on the gate metal layer 50 side is formed in the well region 11.
  • the bottoms of the ends in the extending direction of the gate trench part 40 and the dummy trench part 30 may be covered with the well region 11.
  • a mesa portion is provided adjacent to each trench portion in the Y-axis direction.
  • the mesa portion is a portion of the semiconductor substrate sandwiched between two adjacent trench portions.
  • the mesa portion may be a portion from the upper surface 21 of the semiconductor substrate 10 to the deepest bottom portion of each trench portion.
  • a region sandwiched between extending portions of two adjacent trench portions may be a mesa portion.
  • a first mesa portion 60 is provided adjacent to each trench portion.
  • a second mesa portion 62 is provided in a region sandwiched between adjacent dummy trench portions 30.
  • a third mesa portion 64 is provided in a region sandwiched between adjacent dummy trench portions 30.
  • both ends of the first mesa unit 60, the second mesa unit 62, and the third mesa unit 64 in the X-axis direction are exposed on the upper surface 21 of the semiconductor substrate 10, and the second conductivity type base region 17 is formed.
  • the base region 17 in this example is a P-type as an example.
  • FIG. 8A shows only one end of the base region 17 in the X-axis direction.
  • the emitter region 12 is provided on the upper surface of the first mesa portion 60 in contact with the gate trench portion 40.
  • the emitter region 12 may be provided in the Y-axis direction from one of the two trench portions extending in the X-axis direction across the first mesa portion 60 to the other.
  • the emitter region 12 is also provided below the contact hole 54.
  • the emitter region 12 may or may not be in contact with the dummy trench portion 30. In this example, the emitter region 12 is provided in contact with the dummy trench portion 30.
  • the emitter region 12 of this example is of the first conductivity type.
  • the emitter region 12 of this example is N + type as an example.
  • a second conductivity type contact region 15 having a higher doping concentration than the base region 17 is provided on the upper surface of the first mesa portion 60.
  • the contact region 15 of this example is a P + type as an example.
  • the emitter regions 12 and the contact regions 15 may be alternately provided in the extending direction of the gate trench portion 40.
  • the contact region 15 may be provided in the Y-axis direction from one of the two trench portions extending in the X-axis direction across the first mesa portion 60 to the other.
  • the contact region 15 is also provided below the contact hole 54.
  • the contact region 15 may or may not be in contact with the gate trench portion 40. Further, the contact region 15 may or may not contact the dummy trench portion 30. In this example, the contact region 15 is provided in contact with the dummy trench portion 30 and the gate trench portion 40.
  • the contact region 15 is provided on the upper surface of the second mesa portion 62.
  • the area of the contact region 15 provided on the upper surface of one second mesa portion 62 is larger than the area of the contact region 15 provided on the upper surface of one first mesa portion 60.
  • the area of the contact region 15 provided on the upper surface of one second mesa portion 62 may be larger than the area of the contact region 15 provided on the upper surface of one third mesa portion 64.
  • the contact region 15 is also provided below the contact hole 54.
  • the contact region 15 on the upper surface of the second mesa portion 62 may be provided in the entire region sandwiched between the base regions 17 provided at both ends of the second mesa portion 62 in the X-axis direction. Compared to the first mesa unit 60, the second mesa unit 62 effectively pulls out the carrier during turn-off.
  • contact regions 15 are provided at both ends in the X-axis direction.
  • a base region 17 is provided in a region sandwiched between contact regions 15 provided at both ends of the third mesa unit 64 in the X-axis direction on the upper surface of the third mesa unit 64.
  • the base region 17 may be provided in the entire region sandwiched between the contact regions 15 in the X-axis direction.
  • the base region 17 is also provided below the contact hole 54.
  • the contact region 15 may be provided below the contact hole 54.
  • the contact region 15 and the base region 17 are formed from one dummy trench portion 30 sandwiching the third mesa portion 64 to the other dummy trench portion 30. That is, on the upper surface of the semiconductor substrate, the width in the Y-axis direction of the third mesa portion 64 is equal to the width in the Y-axis direction of the contact region 15 or the base region 17 provided in the third mesa portion 64.
  • the emitter region 12 may not be formed and may be formed. In this example, the emitter region 12 is not formed in the third mesa portion 64.
  • the dummy trench portion 30 is provided in the diode portion 80.
  • Each linearly extending portion 29 of the adjacent dummy trench portion 30 may be connected by a connection portion 31.
  • the third mesa portion 64 is a region sandwiched between the respective dummy trench portions 30.
  • the diode portion 80 has a first conductivity type cathode region 82 on the lower surface 23 side of the semiconductor substrate 10.
  • the cathode region 82 in this example is an N + type as an example.
  • a region where the cathode region 82 is provided in a top view of the semiconductor substrate 10 is indicated by a one-dot chain line portion.
  • the diode unit 80 may be a region obtained by projecting the cathode region 82 onto the upper surface 21 of the semiconductor substrate 10. Further, the entire third mesa portion 64 in which the cathode region 82 is partially provided and the dummy trench portion 30 adjacent to the third mesa portion 64 may be included in the diode portion 80.
  • the region where the cathode region 82 is projected onto the upper surface 21 of the semiconductor substrate 10 may be separated from the contact region 15 on the X axis direction positive side.
  • a second conductivity type collector region may be formed in a region where the cathode region 82 is not formed on the lower surface 23 of the semiconductor substrate 10.
  • the collector region of this example is a P + type as an example.
  • a collector region may be formed at a position where the end on the negative side in the X-axis direction of the contact hole 54 in the diode portion 80 is projected onto the lower surface 23 of the semiconductor substrate 10.
  • the contact hole 54 is formed above the contact region 15 and the emitter region 12.
  • the contact hole 54 does not overlap with the gate trench unit 40 and the dummy trench unit 30 extending in the X-axis direction in a top view of FIG. 8A. May be provided.
  • the width of the contact hole 54 in the Y-axis direction may be smaller than the width of the emitter region 12 and the contact region 15 in the Y-axis direction.
  • the contact hole 54 extends from above the contact region 15 provided on the most negative side in the X-axis direction of the first mesa portion 60 in a top view of the semiconductor substrate 10 illustrated in FIG. It may be provided continuously up to above the contact region 15 provided on the most positive side in the axial direction.
  • the contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 provided on the most negative side in the X-axis direction of the first mesa portion 60 in a top view of the semiconductor substrate 10 illustrated in FIG. 8A.
  • the contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 provided on the most positive side in the X-axis direction of the first mesa portion 60 in a top view of the semiconductor substrate 10 illustrated in FIG. 8A.
  • the contact hole 54 is formed above the contact region 15.
  • the contact hole 54 may be provided so as not to overlap the dummy trench portion 30 extending in the X-axis direction when the semiconductor substrate 10 shown in FIG. 8A is viewed from above.
  • the width of the contact hole 54 in the Y-axis direction may be smaller than the width of the contact region 15 in the Y-axis direction.
  • the contact hole 54 may be continuously provided in the X-axis direction above the contact region 15 provided in the second mesa portion 62 in a top view shown in FIG. 8A.
  • the contact hole 54 may be provided so as to overlap at least a part of the contact region 15 provided in the second mesa portion 62 in a top view shown in FIG. 8A.
  • the contact hole 54 is formed above the base region 17 and the contact region 15.
  • the contact hole 54 may be provided so as not to overlap with the dummy trench portion 30 extending in the X-axis direction in a top view shown in FIG. 8A.
  • the width of the contact hole 54 in the Y-axis direction may be smaller than the width of the base region 17 and the contact region 15 in the Y-axis direction.
  • the contact hole 54 is provided on the most positive side in the X-axis direction from above the contact region 15 provided on the most negative side in the X-axis direction of the third mesa portion 64 in a top view shown in FIG. 8A. It may be provided continuously up to above the contact region 15.
  • the contact hole 54 may be provided so as to overlap at least a part of the contact region 15 provided on the X-axis direction negative side of the third mesa portion 64 in a top view shown in FIG. 8A.
  • the contact hole 54 may be provided so as to overlap with at least a part of the contact region 15 provided on the X axis direction positive side of the third mesa portion 64 in a top view shown in FIG. 8A.
  • the first conductivity type accumulation region 16 may be provided below the base region 17.
  • the storage area 16 of this example is an N + type as an example.
  • a range where the accumulation region 16 is formed is indicated by a broken line.
  • the storage region 16 may be formed on the + X-axis direction side from the region where the contact region 15 and the contact hole 54 at the end in the ⁇ X-axis direction overlap when viewed from the top of the semiconductor substrate.
  • the storage region 16 need not be provided, but may be provided.
  • the semiconductor device 200 of this example has a crystal defect region 19 inside the semiconductor substrate 10. As shown in FIGS. 1A to 6, the semiconductor device 200 may have one of the crystal defect region 19-1 on the upper surface 21 side and the crystal defect region 19-2 on the lower surface 23 side, and both of them. May be.
  • the semiconductor device 200 of this example has both crystal defect regions 19-1 and 19-2.
  • the crystal defect region 19-2 may be provided in the entire transistor portion 70 and diode portion 80.
  • the crystal defect region 19-1 may be provided in the entire diode unit 80 and a part of the transistor unit 70.
  • a region where the crystal defect region 19-1 is provided is indicated by a one-dot chain line and an arrow.
  • the crystal defect region 19-1 is arranged in the region where the entire diode portion 80 on the XY plane does not overlap the gate trench portion 40 in the transistor portion 70.
  • the crystal defect region 19-1 may be continuously provided in the Y-axis direction from the diode portion 80 to the first mesa portion 60 adjacent to the gate trench portion 40 closest to the diode portion 80 in the transistor portion 70.
  • the crystal defect regions 19-1 may be discretely arranged in the Y-axis direction so as not to overlap with the respective gate trench portions 40 in the transistor portion 70.
  • FIG. 8B is a diagram partially showing another example of the upper surface of the semiconductor device 200.
  • the arrangement of the crystal defect regions 19-1 is different from the example of FIG. 8A.
  • Other structures are the same as the example of FIG. 8A.
  • the crystal defect region 19-1 is disposed so as to overlap the gate trench portion 40 of the transistor portion 70. More specifically, in the gate trench portion 40 of the transistor portion 70, one or more gate trench portions 40 arranged closest to the diode portion 80 and the crystal defect region 19-1 are arranged to overlap each other. .
  • the crystal defect region 19-1 may be arranged so as not to overlap at least the first mesa unit 60 arranged at the center in the Y-axis direction in the gate trench unit 40 of each transistor unit 70.
  • FIG. 8C is a diagram partially showing another example of the upper surface of the semiconductor device 200.
  • the arrangement of the crystal defect region 19-1 and the cathode region 82 is different from the example of FIG. 8A.
  • Other structures are the same as the example of FIG. 8A.
  • the crystal defect region 19-1 may be provided in a wider range than the cathode region 82 in the X-axis direction and the Y-axis direction.
  • the crystal defect region 19-1 is disposed in the boundary portion 90 and the diode portion 80 in the Y-axis direction, and is not disposed in the transistor portion 70 other than the boundary portion 90.
  • the area of the contact region 15 exposed on the upper surface of one second mesa portion 62 of the boundary portion 90 is larger than the area of the contact region 15 exposed on the upper surface of one first mesa portion 60 of the transistor portion 70.
  • the second mesa unit 62 may have a configuration in which the emitter region 12 in the first mesa unit 60 is replaced with the contact region 15.
  • the cathode region 82 is provided in at least a part of the diode unit 80 in the Y-axis direction.
  • a region sandwiched between the transistor portions 70 in the X-axis direction is a diode portion 80.
  • the cathode region 82 in FIG. 8C is not provided in one or more third mesas 64 that are closest to the boundary 90 in the diode 80.
  • the cathode region 82 in FIG. 8C is provided in the diode portion 80 so as to be separated from the contact region 15 in the X-axis direction.
  • the end of the crystal defect region 19-1 in the X-axis direction is disposed between the end of the cathode region 82 in the X-axis direction and the gate metal layer 50.
  • An end portion of the crystal defect region 19-1 in the X-axis direction may be disposed between the contact hole 54 and the gate metal layer 50 (crystal defect region 19-1a in FIG. 8C).
  • the end portion of the crystal defect region 19-1 in the X-axis direction may be disposed between the dummy trench portion 30 and the gate metal layer 50 (crystal defect region 19-1b in FIG. 8C). .
  • the end of the crystal defect region 19-1 in the X-axis direction may be located inside the well region 11 when viewed from above (crystal defect region 19-1b in FIG. 8C).
  • the P-type well region 11 has a higher doping concentration than the P-type anode region 14 or the base region 17.
  • the end of the crystal defect region 19-1 in the Y-axis direction is the first mesa on the diode part 80 side of the gate trench part 40 provided closest to the diode part 80 in the gate trench part 40 of the transistor part 70. It may be located in the portion 60 or the dummy trench portion 30 (crystal defect region 19-1c in FIG. 8C). Thereby, injection of holes from the transistor unit 70 toward the cathode region 82 can be suppressed without affecting the gate threshold.
  • the crystal defect region 19-1 may extend to the gate runner 48 or the gate metal layer 50 in the Y-axis direction.
  • the end of the crystal defect region 19-1 in the Y-axis direction may be in the gate runner 48, the gate metal layer 50, or may be located beyond the gate metal layer 50.
  • the gate insulating film is formed on the lower surface 23 side of the gate runner 48 or the gate metal layer 50, it is also a region where the inversion layer channel is not formed.
  • the implanted ions are also introduced into or passed through the gate insulating film on the lower surface 23 side of the gate runner 48 or the gate metal layer 50. Therefore, damage at the time of ion implantation may be formed in the gate insulating film.
  • the inversion layer channel is not formed on the lower surface 23 side of the gate runner 48 or the gate metal layer 50, the influence on the gate threshold is sufficiently small.
  • the contact region 15 on the upper surface of the second mesa unit 62 may not be provided in the entire region sandwiched between the base regions 17 provided at both ends of the second mesa unit 62 in the X-axis direction. Specifically, the contact region 15 on the upper surface of the second mesa portion 62 only covers both ends of the contact hole 54, and the base region 17 may be exposed on the upper surface of the second mesa portion 62 sandwiched between the contact regions 15. On the upper surface of the second mesa portion 62, the area of the exposed base region 17 may be larger than the area of the contact region 15 covering both ends of the contact hole 54, and may be 10 times or more.
  • the configuration of the diode unit 80 may be the same.
  • FIG. 8D is a diagram partially showing another example of the upper surface of the semiconductor device 200.
  • the semiconductor device 200 of this example is different from the example of FIG. 8C in the arrangement of the cathode region 82 in the Y-axis direction.
  • Other structures are the same as the example of FIG. 8C.
  • the position of the end of the crystal defect region 19-1 in the Y-axis direction may be the same as in the example of FIG. 8C.
  • the cathode region 82 in this example is provided in the entire diode portion 80 in the Y-axis direction.
  • the crystal defect region 19-1 is provided in a part of the transistor unit 70 that is in contact with the diode unit 80.
  • the crystal defect region 19-1 may also be provided in the first mesa unit 60 other than the boundary unit 90.
  • the crystal defect region 19-1 is not provided in a predetermined range including the center of the transistor unit 70 in the Y-axis direction. With such a configuration, it is possible to suppress carriers from flowing from the cathode region 82 to the upper surface side of the transistor portion 70.
  • FIG. 9A is a diagram showing an example of a dd ′ cross section in FIG. 8A.
  • the dd ′ cross section is a YZ plane that passes through the emitter region 12 and the contact region 15 in the transistor unit 70 and the diode unit 80.
  • the semiconductor device 200 of this example includes the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the dd ′ cross section.
  • the emitter electrode 52 is provided on the upper surface 21 of the semiconductor substrate 10 and the upper surface of the interlayer insulating film 38.
  • region A corresponds to the semiconductor device 100 shown in FIG.
  • the dummy trench part 30 and the interlayer insulating film 38 in FIG. 9A are not provided.
  • the emitter electrode 52 in FIG. 9A corresponds to the upper surface side electrode 53 in FIG.
  • the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the emitter electrode 52 and the collector electrode 24 are formed of a conductive material such as metal.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, or a nitride semiconductor substrate such as gallium nitride.
  • the semiconductor substrate 10 in this example is a silicon substrate.
  • the semiconductor substrate 10 includes a first conductivity type drift region 18.
  • the drift region 18 in this example is N-type.
  • the drift region 18 may be a region remaining in the semiconductor substrate 10 without being provided with another doping region.
  • the upper surface 21 of the semiconductor substrate 10 is provided with one or more gate trench portions 40 and one or more dummy trench portions 30. Each trench portion is provided from the upper surface 21 so as to penetrate the base region 17 and reach the drift region 18.
  • the gate trench portion 40 includes a gate trench provided in the upper surface 21, and a gate insulating film 42 and a gate conductive portion 44 provided in the gate trench.
  • the gate insulating film 42 is provided to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 is provided inside the gate trench portion 40 and surrounded by the gate insulating film 42.
  • the gate conductive portion 44 includes at least a region facing the adjacent base region 17 across the gate insulating film 42 in the depth direction.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
  • the dummy trench portion 30 includes a dummy trench provided on the upper surface 21 side, and a dummy insulating film 32 and a dummy conductive portion 34 provided in the dummy trench.
  • the upper end of the dummy trench may be at the same position as the upper surface 21 in the Z-axis direction.
  • the dummy insulating film 32 is provided so as to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench portion 30 and surrounded by the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10.
  • the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
  • the dummy conductive portion 34 is formed of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction. Note that the bottoms of the dummy trench portion 30 and the gate trench portion 40 may have a curved surface (curved shape in cross section) convex downward.
  • the accumulation region 16 is provided above the drift region 18 in contact with the gate trench portion 40.
  • the storage areas 16 are arranged side by side in the Z-axis direction.
  • the storage area 16 is, for example, an N + type.
  • the doping concentration of the accumulation region 16 is higher than the doping concentration of the drift region 18, and the dopant is accumulated at a higher concentration than the drift region 18.
  • the accumulation region 16 may be in contact with the dummy trench portion 30 in the first mesa portion 60, but may be separated.
  • FIG. 9A shows an example in which the accumulation region 16 is provided in contact with the dummy trench portion 30.
  • the base region 17 of the second conductivity type is provided above the accumulation region 16 in contact with the gate trench portion 40.
  • the base region 17 is N-type as an example.
  • the base region 17 may be provided in contact with the dummy trench unit 30.
  • the second conductivity type base region 17 is provided above the drift region 18 in contact with the dummy trench portion 30.
  • the second conductivity type anode region 14 is provided above the drift region 18 in contact with the dummy trench portion 30.
  • the anode region 14 is provided in contact with the upper surface 21.
  • the first mesa portion 60 is provided with the emitter region 12 in contact with the upper surface 21 and in contact with the gate trench portion 40 in the dd ′ cross section.
  • the doping concentration of the emitter region 12 is higher than the doping concentration of the drift region 18.
  • the first mesa portion 60 is provided with a contact region 15 in contact with the upper surface 21 and in contact with the gate trench portion 40 on the positive side and the negative side in the X-axis direction of the dd ′ cross section.
  • the contact region 15 is provided on the upper surface 21 adjacent to the dummy trench portion 30.
  • the contact region 15 may be in contact with the dummy trench portion 30, but may be separated.
  • FIG. 9A shows an example in which the contact region 15 is provided in contact with the dummy trench portion 30.
  • a second conductivity type collector region 22 is provided below the drift region 18.
  • the collector region 22 of this example is a P + type as an example.
  • the collector region 22 is provided in contact with the lower surface 23.
  • a first conductivity type cathode region 82 having a higher doping concentration than the drift region 18 is provided below the drift region 18.
  • the cathode region 82 in this example is an N + type as an example.
  • the cathode region 82 is provided in contact with the lower surface 23.
  • the semiconductor substrate 10 includes the first conductivity type buffer region 20 having a higher doping concentration than the drift region 18 between the drift region 18 and the lower surface 23 of the semiconductor substrate 10. Good.
  • the buffer area 20 is provided including the first position Ps ′.
  • the buffer area in this example is an N + type as an example.
  • the buffer region 20 is provided in contact with the drift region 18.
  • the semiconductor device 200 of this example is provided with a region containing hydrogen inside the semiconductor substrate 10.
  • the concentration distribution of hydrogen in the depth direction of the semiconductor substrate 10 is a predetermined distance Dps from one main surface of the semiconductor substrate 10, that is, the upper surface 21, in the depth direction of the semiconductor substrate 10. It has a peak of concentration distribution at the first position Ps that is spaced apart.
  • the peak of the hydrogen concentration distribution at the first position Ps is indicated by a symbol “x” (marker).
  • the first position Ps is disposed on the upper surface 21 side with respect to 1 ⁇ 2 of the thickness T of the semiconductor substrate 10.
  • the semiconductor substrate 10 is provided with a high concentration region 26 as a region containing hydrogen implanted in the first position Ps. On the XY plane, it is provided in the same range as the crystal defect region 19-1 shown in FIG. 8A. That is, the high concentration region 26 is provided in the entire diode portion 80 and at least a portion of the region that does not overlap the gate trench portion 40 in the transistor portion 70 on the XY plane.
  • the hydrogen concentration distribution has peaks at a plurality of positions in the buffer region 20. That is, there are peaks in the concentration distribution at the four positions of position Pb4, position Pb3, position Pb2, and position Pb1 from the upper surface side to the lower surface side of the buffer region 20.
  • the peaks of the hydrogen concentration distribution at a plurality of positions in the Z-axis direction are indicated by “x” symbols (markers).
  • the buffer region 20 in this example may be a region formed by annealing hydrogen implanted into the semiconductor substrate 10 from the lower surface 23 to the position Pb4, the position Pb3, the position Pb2, and the position Pb1.
  • hydrogen is converted into a donor, and a buffer region 20 having a doping concentration higher than that of the drift region 18 is formed.
  • the formation of the buffer area 20 will be described later.
  • the first position Ps may be a peak position of the doping concentration of the high concentration region 26 after annealing the semiconductor substrate 10 implanted with hydrogen. After the annealing, the doping concentration at the first position Ps may be 1 ⁇ 10 14 (/ cm 3 ) or more and 1 ⁇ 10 15 (/ cm 3 ) or less.
  • the buffer region 20 has a higher doping concentration than the drift region 18. Therefore, the buffer region 20 can function as a field stop region that prevents a depletion layer extending from the lower surface side of the anode region 14 and the base region 17 from reaching the cathode region 82 and the collector region 22.
  • crystal defect regions 19-1 and 19-2 are provided. As shown in FIG. 8A, the crystal defect region 19-1 is provided in the entire diode portion 80 and in at least a part of the region that does not overlap the gate trench portion 40 in the transistor portion 70. The crystal defect region 19-2 may be provided in the entire diode portion 80 and the entire transistor portion 70 in the XY plane.
  • FIG. 9B is a diagram showing an example of a dd ′ cross section in FIG. 8B.
  • the semiconductor device 200 of this example differs from the semiconductor device 200 shown in FIG. 9A in the range on the XY plane where the crystal defect region 19-1 and the high concentration region 26 are provided.
  • Other structures are the same as the example shown in FIG. 9A.
  • the crystal defect region 19-1 and the high concentration region 26 are provided on the entire diode portion 80 and a part of the transistor portion 70 on the XY plane.
  • a crystal defect region 19-1 and a high concentration region 26 are provided in a region that is in contact with the diode portion 80 and overlaps with one or more gate trench portions 40.
  • FIG. 9C is a diagram showing an example of a dd ′ cross section in FIG. 8C.
  • the semiconductor device 200 of this example is different from the semiconductor device 200 shown in FIG. 9A in the range in the XY plane where the crystal defect region 19-1c and the high concentration region 26 are provided, and the boundary position between the collector region 22 and the cathode region 82. Is different.
  • Other structures are the same as the example shown in FIG. 9A.
  • FIG. 10A is a diagram illustrating an example of an outline of a method for manufacturing a semiconductor device according to the present embodiment.
  • the crystal defect region 19-1 on the upper surface 21 side is formed by implanting hydrogen ions (protons in this example), and the crystal defect region 19-2 on the lower surface 23 side is formed by implanting helium ions.
  • the method for manufacturing the semiconductor device of this example includes ion implantation into the lower surface 23 in step S1002 and laser irradiation on the lower surface 23 in step S1004 before implanting protons in step S1006 and subsequent steps. Annealing is performed.
  • ions implanted into the lower surface 23 are, for example, B (boron) and P (phosphorus).
  • boron and phosphorus are implanted into the P-type region and the N-type region on the lower surface 23, respectively.
  • step S1004 the boron and phosphorus implanted in step S1002 are laser annealed.
  • the collector region 22 is formed in the region where boron is implanted, and the cathode region 82 is formed in the region where phosphorus is implanted.
  • step S1006 The proton injection in step S1006 may be performed a plurality of times as shown in step S1006-1, step S1006-2, step S1006-3, and step S1006-4. In this example, in step S1006, proton injection is performed four times. In step S1006, protons are injected into the region where the buffer region 20 is to be formed.
  • step S1008 the semiconductor substrate 10 into which protons have been implanted is annealed at the second temperature.
  • the second temperature may be 330 ° C. or higher and 450 ° C. or lower, and may be 370 ° C. as an example.
  • the second temperature may be 350 ° C. or higher and 420 ° C. or lower, and may be 370 ° C. or higher and 400 ° C. or lower.
  • the annealing time in step S1008 may be not less than 30 minutes and not more than 10 hours, and is 5 hours in this example.
  • the annealing time in step S1008 may be 1 hour or more and 7 hours or less.
  • helium ions are implanted from the lower surface 23 in step S1010. Further, protons are injected from the upper surface 21. Helium ions are implanted to a depth at which a defect density peak in the crystal defect region 19-2 is to be formed. The proton is implanted at a position deeper than the region where the defect density peak of the crystal defect region 19-1 is to be formed. Protons may be implanted to a depth at which the high concentration region 26 is to be formed. Either helium ion implantation or proton implantation may be performed first.
  • step S1012 the semiconductor substrate 10 implanted with protons and helium ions is annealed at a first temperature.
  • the first temperature is lower than the second temperature.
  • the first temperature may be 360 ° C.
  • the first temperature in Step S1012 is the peak position Ps of the hydrogen ions implanted in Step S1010 and its vicinity (for example, FW 1% region), and hydrogen terminates dangling bonds that are contained in vacancies / double vacancies It may be temperature.
  • the first temperature may be, for example, 300 ° C. or higher and 420 ° C. or lower, and is 360 ° C. in this example.
  • the first temperature may be 330 ° C. or higher and 400 ° C. or lower, and may be 350 ° C. or higher and 380 ° C. or lower.
  • the first temperature may be less than 370 ° C. and may be 360 ° C. or less.
  • the annealing time in step S1012 may be shorter than the annealing time in step S1008.
  • the annealing time in step S1012 may be 30 minutes or more and 8 hours or less, and is 1 hour in this example. Furthermore, the annealing time in step S1012 may be 1 hour or more and 5 hours or less.
  • an electrode forming step on the lower surface 23 may be performed after step S1012.
  • the electrode forming step includes a step of forming one or more metal films.
  • An electrode annealing step may be performed after the metal film forming step.
  • the temperature of the electrode annealing step is lower than the first temperature. As an example, it may be 140 ° C. or higher and 330 ° C. or lower.
  • the temperature of the electrode annealing step may be 220 ° C. or higher.
  • the semiconductor device may be soldered to a circuit board such as a DCB (Direct Copper Bond) board after the semiconductor board is made into chips by dicing.
  • the soldering temperature at this time is the third temperature.
  • the first temperature of annealing in step S1012 is higher than the third temperature during soldering.
  • the soldering temperature may be 280 ° C. or higher and 400 ° C. or lower.
  • the third temperature may be lower than the temperature of the electrode annealing step, may be the same, or may be higher as long as it is lower than the first temperature.
  • the soldering time may be 100 seconds or more and 500 seconds or less.
  • the annealing time in step S1012 may be longer than the soldering time. Under such conditions, it is possible to suppress termination of crystal defects with hydrogen during soldering.
  • the annealing time in step S1012 may be 10 minutes or longer, or 30 minutes or longer.
  • the annealing time may be 2 hours or less, or 1 hour or less. From the above, when the second temperature T2, the first temperature T1, and the third temperature T3, it is preferable that T2> T1> T3.
  • FIG. 10B is a diagram showing another example of a method for manufacturing a semiconductor device.
  • the crystal defect region 19-1 on the upper surface 21 side and the crystal defect region 19-2 on the lower surface 23 side are formed by proton implantation.
  • Steps S1002 and S1004 in this example are the same as steps S1002 and 1004 shown in FIG. 10A.
  • step S1006 protons are injected from the lower surface 23.
  • the proton injection in step S1006 may be performed a plurality of times as shown in step S1006-1, step S1006-2, and step S1006-3.
  • step S ⁇ b> 1006 protons are injected into the position of the hydrogen peak excluding one hydrogen peak among the plurality of hydrogen peaks to be formed in the buffer region 20.
  • proton injection is performed three times.
  • step S1008 the semiconductor substrate 10 into which protons have been implanted is annealed at the second temperature.
  • the second temperature may be 370 ° C.
  • the annealing time may be 5 hours.
  • protons are injected from the upper surface 21 and the lower surface 23 in step S1011. From the lower surface 23, protons are injected into the hydrogen peak position where protons were not injected in step S 1006 among the plurality of hydrogen peaks to be formed in the buffer region 20. From the upper surface 21, protons are implanted at a position deeper than the region where the defect density peak of the crystal defect region 19-1 is to be formed. Either the proton injection from the upper surface 21 or the proton injection from the lower surface 23 may be first.
  • step S1012 the semiconductor substrate 10 implanted with protons and helium ions is annealed at a first temperature.
  • Step S1012 is the same as step S1012 shown in FIG. 10A. Through such steps, the semiconductor device as shown in FIG. 7A can be formed.
  • FIG. 11 is a diagram illustrating an example of a method for manufacturing a semiconductor device according to the present embodiment.
  • FIG. 11 is a diagram showing in detail steps S1010 and S1012 shown in FIG. 10A.
  • step S ⁇ b> 1010 protons are implanted from one main surface of the semiconductor substrate 10, that is, the upper surface 21 in the depth direction of the semiconductor substrate 10.
  • protons are implanted in the depth direction of the semiconductor substrate 10 to the depth of the first position Ps separated from the upper surface 21 by a distance Dps.
  • protons implanted at the depth of the first position Ps are indicated by “x”.
  • the amount of protons injected may be 1 ⁇ 10 12 (/ cm 2 ) or more and 1 ⁇ 10 13 (/ cm 2 ) or less.
  • step S1010 helium ions are implanted from the lower surface 23 in the depth direction of the semiconductor substrate 10. In this example, helium ions are implanted into the position Kb.
  • step S1012 the semiconductor substrate 10 implanted with protons and helium ions is annealed at a first temperature.
  • the first temperature may be 360 ° C.
  • the annealing time may be 1 hour.
  • step S1012 crystal defects generated by the implantation of protons and helium ions are terminated with hydrogen. As a result, peaks of crystal defect density are formed at the positions Ks and Kb. Also, the hydrogen implanted into the first position Ps is converted into a donor by the annealing.
  • the semiconductor device of this example uses the crystal defect region 19-1 distributed in the depth direction of the semiconductor device as the upper surface side lifetime control region 74 with the position Ks as the peak of the concentration distribution. Further, in the semiconductor device of this example, a region including the first position Ps in which hydrogen is converted into a donor is used as the high concentration region 26.
  • FIG. 12 is a diagram showing distributions of hydrogen concentration (B), crystal defect density (C), and carrier concentration (F) along the line hh ′ in FIG.
  • B hydrogen concentration
  • C crystal defect density
  • F carrier concentration
  • the hydrogen concentration is distributed with the first position Ps as a peak before annealing.
  • the hydrogen concentration distribution spreads in the Z-axis direction.
  • the distribution of hydrogen concentration after annealing has a tail S of the concentration distribution on the upper surface 21 side from the first position Ps.
  • the concentration of hydrogen is more gently distributed on the upper surface 21 side than on the lower surface 23 side than the first position Ps.
  • the distribution of crystal defect density before annealing is the same as the shape of the hydrogen concentration distribution before annealing.
  • the peak position of the crystal defect density before annealing is the same as the peak position Ps of the hydrogen concentration before annealing.
  • the distribution diagram (F) shows the carrier concentration distribution after annealing.
  • the distribution map (F) is the same as a part of the distribution map (F) in FIG. 7B.
  • hydrogen ions are implanted from the upper surface 21 side and annealed, whereby the high concentration region 26 and the crystal defect region 19 on the upper surface 21 side of the high concentration region 26. -1 is formed.
  • FIG. 13 is a view showing another example of the method for manufacturing a semiconductor device according to the present embodiment.
  • FIG. 13 is a diagram showing in detail steps S1006, S1008, S1011 and S1012 shown in FIG. 10B.
  • the method of manufacturing the semiconductor device of this example includes a step of injecting protons a plurality of times in the depth direction of the semiconductor substrate 10 so that the positions of the hydrogen concentration distribution peaks are different. That is, in step S1006, protons are injected from the other main surface of the semiconductor substrate 10, that is, the lower surface 23, in the depth direction of the semiconductor substrate 10. In step S ⁇ b> 1006, protons are injected into the position of the hydrogen peak excluding one hydrogen peak among the plurality of hydrogen peaks to be formed in the buffer region 20. In this example, protons are sequentially injected into the positions Pb4, Pb3, and Pb1 in step S1006. After implanting protons in step S1006, the semiconductor substrate 10 is annealed in step S1008. As an example, the annealing temperature is 370 ° C. and the annealing time is 5 hours.
  • step S1011 protons are injected from the lower surface 23 to the position pb2. Further, protons are injected from the upper surface 21 to the position Ps.
  • step S1012 the semiconductor substrate 10 is annealed.
  • the annealing temperature is 360 ° C.
  • the annealing time is 1 hour.
  • the crystal defect region 19-1, the crystal defect region 19-2, and the high concentration region 26 are formed.
  • FIG. 14 is a view showing another example of the method for manufacturing a semiconductor device according to the present embodiment.
  • the semiconductor device manufacturing method shown in FIG. 14 is different from that shown in FIG. 13 in that protons are injected into position Pb2 instead of position Pb1 in step S1006 shown in FIG. 13, and protons are injected into position Pb1 in step S1011. It differs from the manufacturing method of the semiconductor device shown.
  • the peak position Kb of the crystal defect density in the crystal defect region 19-2 is arranged on the lower surface 23 side than the position Pb1.
  • the peak position Kb of the crystal defect density can be adjusted by adjusting the position at which protons are injected in steps S1006 and S1011.
  • FIG. 15 is a view showing another example of the outline of the semiconductor device manufacturing method according to the present embodiment.
  • the semiconductor device manufacturing method of this example is different from the example of FIG. 10B in that an annealing step is provided between the proton injection step from the upper surface 21 and the proton injection step from the lower surface 23 in step S1011 shown in FIG. 10B. .
  • Steps S1002 to S1008 are the same as the example shown in FIG. 10B.
  • step S1012-1 protons are injected from the lower surface 23 in step S1011-1.
  • annealing is performed in step S1012-1.
  • the annealing temperature in step S1012-1 is lower than the annealing temperature in step S1008.
  • the annealing time in step S1012-1 may be shorter than the annealing time in step S1008.
  • the annealing is, for example, 360 ° C. for 1 hour.
  • step S1011-2 protons are injected from the upper surface 21.
  • annealing is performed in step S1012-2.
  • the annealing temperature in step S1012-2 is lower than the annealing temperature in step S1012-1.
  • the annealing temperature in step S1012-2 is preferably higher than the soldering temperature in the chip soldering process. Note that the order of step S1011-1 and step S1011-2 may be interchanged.
  • FIG. 16 is a diagram for explaining a step of forming a crystal defect region 19 and a high concentration region 26 by implanting hydrogen ions (protons in this example) from the upper surface 21 side of the semiconductor substrate 10.
  • the region where protons are not implanted is covered with a mask 110 such as a photoresist.
  • the mask 110 may be provided on the emitter electrode 52.
  • the thickness T110 of the mask 110 is sufficiently larger than the depth (range) at which protons are implanted into the semiconductor substrate 10. For example, when the proton range is 8 ⁇ m, the thickness T110 is 33 ⁇ m or more.
  • hydrogen ions may be injected with an acceleration energy such that the range from the upper surface 21 of the semiconductor substrate 10 is 8 ⁇ m or more. Thereby, the crystal defect area
  • the acceleration energy of protons may be 600 keV or more, 1.0 MeV or more, or 1.5 MeV or more. Thereby, the range of protons can be 8 ⁇ m or more.
  • the proton range is, for example, about 16 ⁇ m.
  • 1.5 MeV acceleration energy the proton range is, for example, about 30 ⁇ m.
  • the acceleration energy of protons is 5.0 MeV or more.
  • the proton range is about 215 ⁇ m, for example.
  • protons can be injected deeper.
  • protons can be injected near the lower end of the trench portion.
  • protons can be injected from the lower surface 23 side of the semiconductor substrate 10 and injected near the lower end of the trench portion. After injecting protons from the lower surface 23 of the semiconductor substrate 10, the lower surface 23 of the semiconductor substrate 10 may be ground.
  • the acceleration energy of protons may be 11.0 MeV or less, or 5.0 MeV or less. Thereby, it can suppress that a proton is inject
  • the acceleration energy of protons may be 2.0 MeV or less. In the case of an acceleration energy of 2.0 MeV, the proton range is, for example, about 47 ⁇ m.
  • the dose amount of protons may be 1.0 ⁇ 10 12 / cm 2 or more. Thereby, defects with sufficient density can be formed. Moreover, the dose amount of protons may be 1.0 ⁇ 10 15 / cm 2 or less. Thereby, even if protons are injected from the upper surface 21 with a range of 8 ⁇ m, for example, the influence of the crystal defect density on the anode region 14 or the base region 17 can be suppressed.
  • FIG. 17 is a diagram for explaining the steps of forming the crystal defect region 19 and the high concentration region 26 by injecting hydrogen ions (protons in this example) from the lower surface 23 side of the semiconductor substrate 10.
  • the region where protons are not implanted is covered with a mask 110 such as a photoresist.
  • the mask 110 may be provided on the collector electrode 24.
  • the thickness T110 of the mask 110 is sufficiently larger than the depth (range) at which protons are implanted into the semiconductor substrate 10.
  • the lower limit of the thickness T110 of the mask 110 is Y2 ( ⁇ m), and the acceleration energy when hydrogen ions are ion-implanted is E1 (eV).
  • it may be a lower limit Y2 ( ⁇ m) expressed by the following relational expression (Formula 2).
  • Y2 1.07515 ⁇ 10 ⁇ 11 ⁇ (E1) 2 + 3.83637 ⁇ 10 ⁇ 5 ⁇ (E1)
  • the region covered with the mask 110 can sufficiently shield hydrogen ions.
  • hydrogen ions may be implanted with an acceleration energy at which the distance between the proton implantation position and the upper surface 21 of the semiconductor substrate 10 is 8 ⁇ m or more.
  • the acceleration energy of protons may be 2.0 MeV or more, 3.0 MeV or more, or 4.0 MeV or more.
  • the high concentration region 26 can be formed on the upper surface 21 side of the semiconductor substrate 10.
  • a high concentration region 26 may be formed at the position of the accumulation region 16.
  • the high concentration region 26 is formed by implanting hydrogen ions from the lower surface 23 of the semiconductor substrate 10.
  • the net doping concentration may include a region having a concentration higher than the concentration N 0 up to a position Pf on the upper surface 21 side from the position Pb4. Hydrogen ions pass through the semiconductor substrate 10 from the lower surface 23 side to the position Ps, and crystal defects mainly including vacancies and double vacancies are formed. Since the hydrogen concentration is sufficiently high from the position Pb4 to the position Pf, dangling bonds of crystal defects are terminated with hydrogen, and hydrogen donors are formed.
  • the hydrogen concentration has a peak at the position Ps.
  • the concentration distribution of hydrogen in this example has a skirt S from the peak position Ps toward one main surface (the lower surface 23 in this example).
  • the hydrogen concentration between the position Ps and the position Pb4 may be higher than the hydrogen concentration in the anode region 14.
  • the crystal defect density distribution has a peak at the position Ks.
  • the crystal defect density distribution has a skirt SV1 from the position Ks toward the lower surface 23 and a skirt SV2 toward the upper surface 21.
  • the skirt SV1 in this example is gentler than the skirt SV2.
  • the region where the crystal defect density is higher than the concentration Nr 0 is a region from the position Pr to the position Pf.
  • the carrier lifetime distribution has a peak at the position Ks.
  • the carrier lifetime distribution has a skirt S ⁇ 1 from the position Ks toward the lower surface 23 and a skirt S ⁇ 2 toward the upper surface 21.
  • the skirt S ⁇ 1 in this example is gentler than the skirt S ⁇ 2.
  • the region where the carrier lifetime is lower than ⁇ 0 is the region from the position Pr to the position Pf.
  • the carrier mobility distribution has a peak at the position Ks.
  • the carrier mobility distribution has a skirt S ⁇ 1 toward the lower surface 23 from the position Ks and a skirt S ⁇ 2 toward the upper surface 21.
  • the skirt S ⁇ 1 in this example is gentler than the skirt S ⁇ 2.
  • the region where the carrier mobility is lower than ⁇ 0 is a region from the position Pr to the position Pf.
  • the carrier concentration distribution has a peak at the position Ks.
  • the carrier concentration distribution has a skirt SN1 from the position Ks toward the lower surface 23 and a skirt SN2 toward the upper surface 21.
  • the skirt SN1 in this example is gentler than the skirt SN2.
  • the skirts SV1, S ⁇ 1, S ⁇ 1, and SN1 in this example may or may not reach the buffer region 20.
  • interlayer insulating film 39 ... extended portion, 40 ... gate trench portion, 41 ... connecting portion 42 ... gate insulating film, 44 ... gate conductive part, 8 ... gate runner, 49 ... contact hole, 50 ... gate metal layer, 52 ... emitter electrode, 53 ... upper surface side electrode, 54 ... contact hole, 56 ... contact hole 58 ... barrier metal, 60 ... first mesa part, 62 ... second mesa part, 64 ... third mesa part, 70 ... transistor part, 74 ... upper surface side lifetime Control region, 78... Lower lifetime control region, 80... Diode portion, 81. Extension region, 82. Cathode region, 90. , 100 ... Semiconductor device, 110 ... Mask, 116 ... Gate pad, 118 ... Emitter pad, 120 ... Active part, 140 ... Outer edge, 150 ... Semiconductor device, 200 ⁇ semiconductor Location, 274 ... upper side lifetime control region

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Abstract

半導体基板と、半導体基板の深さ方向の内部に設けられ、半導体基板のドーパントのドーピング濃度よりも高いドーピング濃度を有し、半導体基板の一方の主面から半導体基板の深さ方向に予め定められた距離離間した第１位置にドーピング濃度分布のピークを有し、第１位置よりも一方の主面側に、ピークよりもドーピング濃度が小さいドーピング濃度分布の裾を有する水素ドナーと、半導体基板の深さ方向に、第１位置よりも浅い位置に結晶欠陥密度のセンターピークを有する結晶欠陥領域とを備える半導体装置を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１参照）。
　特許文献１　米国特許出願公開第２００５／０１１６２４９号明細書
解決しようとする課題
　半導体装置においては、キャリアライフタイムを制御することが好ましい。
一般的開示
　本発明の第１の態様においては、半導体基板を備える半導体装置を提供する。半導体装置は、水素ドナーを備えてよい。水素ドナーは、半導体基板の深さ方向の内部に設けられ、半導体基板のドーパントのドーピング濃度よりも高いドーピング濃度を有してよい。水素ドナーは、半導体基板の一方の主面から半導体基板の深さ方向に予め定められた距離離間した第１位置にドーピング濃度分布のピークを有してよい。水素ドナーは、第１位置よりも一方の主面側に、ピークよりもドーピング濃度が小さいドーピング濃度分布の裾を有してよい。半導体装置は、半導体基板の深さ方向に、第１位置よりも一方の主面側に結晶欠陥密度のセンターピークを有する結晶欠陥領域を備えてよい。
　半導体基板は、第１位置を含んで設けられた第１導電型のドリフト領域を有してよい。半導体基板は、ドリフト領域と、半導体基板の一方の主面との間に設けられた第２導電型のアノード領域を有してよい。
　半導体基板は、ドリフト領域と、半導体基板の他方の主面との間に、ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域を有してよい。
　水素ドナーのドーピング濃度分布は、バッファ領域において複数の位置にドナーピークを有してよい。結晶欠陥領域は、半導体基板の深さ方向において、水素ドナーの複数のドナーピークの間に、結晶欠陥密度のセンターピークを有してよい。
　水素ドナーのドーピング濃度分布は、バッファ領域において複数の位置にドナーピークを有してよい。結晶欠陥領域は、半導体基板の深さ方向において、水素ドナーの複数のドナーピークよりも、半導体基板の他方の主面側に、結晶欠陥密度のセンターピークを有してよい。
　半導体基板の深さ方向において、結晶欠陥領域は、センターピークから一方の主面まで設けられてよい。
　水素ドナーの濃度分布の第１位置におけるドーピング濃度が、１×１０１４（／ｃｍ３）以上１×１０１５（／ｃｍ３）以下であってよい。
　半導体装置は、半導体基板の他方の主面と接する領域に第２導電型のコレクタ領域が設けられたトランジスタ部を備えてよい。半導体装置は、半導体基板の他方の主面と接する領域にドリフト領域よりもドーピング濃度の高い第１導電型のカソード領域が設けられたダイオード部を備えてよい。ダイオード部は、結晶欠陥領域を含んでよい。トランジスタ部は、結晶欠陥領域を含んでよい。トランジスタ部は、ダイオード部と接する領域に結晶欠陥領域を含んでよい。半導体装置は、半導体基板の上面において、トランジスタ部およびダイオード部が設けられた活性部と、半導体基板の外周端との間に配置されたエッジ終端構造部を備えてよい。エッジ終端構造部は、結晶欠陥領域を含んでよい。
　結晶欠陥密度の分布は、センターピークから半導体基板の一方の主面に向かって裾を有していてよい。アノード領域の結晶欠陥密度は、センターピークにおける結晶欠陥密度の半分以下であってよい。
　アノード領域の結晶欠陥密度は、ドリフト領域における結晶欠陥密度の最小値と同一であってよい。
　本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、半導体基板の一方の主面から半導体基板の深さ方向に水素イオンを注入するステップを備えてよい。製造方法は、半導体基板を第１温度でアニールするステップを備えてよい。アニールするステップは、水素イオンの注入の最大水素濃度の位置に生成した結晶欠陥を低減させてよい。アニールするステップは、水素イオンの注入で形成された結晶欠陥の欠陥密度が最大値となる位置を、最大水素濃度の位置よりも、一方の主面側に形成してよい。
　製造方法は、半導体基板の一方の主面から半導体基板の深さ方向に水素イオンを注入するステップの前に、半導体基板の他方の主面から半導体基板の深さ方向に水素イオンを注入するステップを備えてよい。製造方法は、半導体基板の一方の主面から半導体基板の深さ方向に水素イオンを注入するステップの前に、水素イオンが他方の主面から注入された半導体基板を、第１温度よりも高い第２温度でアニールするステップを備えてよい。
　半導体基板の他方の主面から半導体基板の深さ方向に水素イオンを注入するステップは、半導体基板の深さ方向に、水素イオンの濃度分布のピークの位置が異なるように、水素イオンを複数回注入するステップを含んでよい。
　製造方法は、第１温度でアニールするステップの後に、半導体基板をチップ化するステップを備えてよい。チップ化された半導体基板を、回路基板に第３温度ではんだ付けするはんだステップを備えてよい。第３温度は第１温度よりも低くてよい。
　水素イオンを注入するステップにおいて、半導体基板の一方の主面からの飛程が８μｍ以上となる加速エネルギーで、水素イオンを注入してよい。
　水素イオンを注入するステップにおける加速エネルギーが、１．０ＭｅＶ以上であってよい。加速エネルギーが、１．５ＭｅＶ以上であってよい。水素イオンを注入するステップにおける加速エネルギーが、１１．０ＭｅＶ以下であってよい。加速エネルギーが、５．０ＭｅＶ以下であってよい。加速エネルギーが、２．０ＭｅＶ以下であってよい。
　水素イオンを注入するステップにおける水素イオンのドーズ量が、１．０×１０１２／ｃｍ２以上であってよい。水素イオンを注入するステップにおける水素イオンのドーズ量が、１．０×１０１５／ｃｍ２以下であってよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 本実施形態に係る半導体装置１００の断面の一例を示す図である。 比較例の半導体装置１５０の断面を示す図である。 図１Ｂに示す実施例に係る半導体装置１００におけるａ－ａ'線、および、比較例に係る半導体装置１５０におけるｚ－ｚ'線に沿ったネットドーピング濃度（Ａ）、水素濃度およびヘリウム濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図を示す。 本実施形態に係る半導体装置１００の断面の他の一例を示す図である。 本実施形態に係る半導体装置１００の断面の他の一例を示す図である。 本実施形態に係る半導体装置１００の断面の他の一例を示す図である。 図５に示す実施例に係る半導体装置１００におけるｃ－ｃ'線に沿ったネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図を示す。 下面２３側の結晶欠陥領域１９－２を、ヘリウムイオンを注入して形成した場合の、ネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図を示す。 ネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図の他の例を示す。 ネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図の他の例を示す。 本実施形態に係る半導体装置２００の上面の一例を部分的に示す図である。 半導体装置２００の上面の他の例を部分的に示す図である。 半導体装置２００の上面の他の例を部分的に示す図である。 半導体装置２００の上面の他の例を部分的に示す図である。 図８Ａにおけるｄ－ｄ'断面の一例を示す図である。 図８Ｂにおけるｄ－ｄ'断面の一例を示す図である。 図８Ｃにおけるｄ－ｄ'断面の一例を示す図である。 本実施形態に係る半導体装置の製造方法の概要の一例を示す図である。 半導体装置の製造方法の他の例を示す図である。 本実施形態に係る半導体装置の製造方法の一例を示す図である。 図１１におけるｈ－ｈ'線に沿った、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）およびキャリア濃度（Ｆ）の各分布を示す図である。 本実施形態に係る半導体装置の製造方法の他の一例を示す図である。 本実施形態に係る半導体装置の製造方法の他の一例を示す図である。 本実施形態に係る半導体装置の製造方法の概要の一例を示す図である。 半導体基板１０の上面２１側から水素イオン（本例ではプロトン）を注入して、結晶欠陥領域１９および高濃度領域２６を形成するステップを説明する図である。 半導体基板１０の下面２３側から水素イオン（本例ではプロトン）を注入して、結晶欠陥領域１９および高濃度領域２６を形成するステップを説明する図である。 図１７に示す半導体装置１００における、ネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の深さ方向の分布図を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ－型（またはＮ－型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
　図１Ａは、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。半導体装置１００は、半導体基板１０を備える。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよく、ダイヤモンド半導体基板であってよく、酸化ガリウム等の酸化物半導体基板であってもよい。本例の半導体基板１０はシリコン基板である。図１Ａにおいては、半導体基板１０の外周の端部を外周端１４０とする。
　半導体装置１００は、活性部１２０およびエッジ終端構造部９２を備える。活性部１２０は、半導体装置１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で主電流が流れる領域である。即ち、半導体基板１０の上面から下面、または下面から上面に、半導体基板１０の内部を深さ方向に電流が流れる領域である。活性部１２０の上方には、後述する層間絶縁膜およびエミッタ電極等が設けられるが、図１Ａでは省略している。エミッタ電極により覆われる領域を活性部１２０としてよい。
　活性部１２０には、トランジスタ部７０およびダイオード部８０の少なくとも一方が設けられている。トランジスタ部７０は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタを含む。ダイオード部８０は、還流ダイオード（ＦＷＤ）等のダイオードを含む。図１Ａの例では、トランジスタ部７０およびダイオード部８０が、所定の配列方向（Ｙ軸方向）に沿って並んで配置されている。トランジスタ部７０およびダイオード部８０は、配列方向に沿って交互に接して配置されてよい。活性部１２０において、Ｙ軸方向における両端には、トランジスタ部７０が設けられてよい。他の例では、活性部１２０にはダイオード部８０が設けられ、トランジスタ部７０が設けられていなくてもよい。
　それぞれのダイオード部８０には、半導体基板１０の下面に接する領域にＮ＋型のカソード領域が設けられている。図１Ａにおいて、実線で示すダイオード部８０は、半導体基板１０の下面２３にカソード領域８２が設けられた領域である。本例の半導体装置１００において、半導体基板１０の下面に接する領域のうち、カソード領域８２以外の領域には、コレクタ領域２２が設けられる。
　ダイオード部８０は、カソード領域８２をＺ軸方向に投影した領域である。トランジスタ部７０は、半導体基板１０の下面にコレクタ領域２２が設けられ、且つ、半導体基板１０の上面に、後述するエミッタ領域およびゲートトレンチ部を含む単位構造が周期的に設けられた領域である。カソード領域８２を投影した領域を、Ｘ軸方向に活性部１２０の端部またはゲートランナー４８まで伸ばした延長領域８１（図１Ａにおいて、ダイオード部８０を延長した破線で示される部分）も、ダイオード部８０に含めてよい。
　本例の半導体装置１００は、ゲート金属層５０およびゲートランナー４８を更に備えている。また半導体装置１００は、ゲートパッド１１６およびエミッタパッド１１８等の各パッドを有してよい。ゲートパッド１１６は、ゲート金属層５０およびゲートランナー４８と電気的に接続されている。エミッタパッド１１８は、エミッタ電極５２と電気的に接続されている。
　ゲート金属層５０は、半導体基板１０の上面視で活性部１２０を囲うように設けられてよい。ゲートパッド１１６およびエミッタパッド１１８は、ゲート金属層５０に囲まれた領域内に配置されてよい。ゲート金属層５０は、アルミニウム、または、アルミニウムシリコン合金等の金属材料で形成されてよい。ゲート金属層５０は、層間絶縁膜により半導体基板１０と絶縁されている。また、ゲート金属層５０は、エミッタ電極とは分離して設けられている。ゲート金属層５０は、ゲートパッド１１６に印加されたゲート電圧をトランジスタ部７０に伝達する。
　ゲートランナー４８は、ゲート金属層５０と、トランジスタ部７０とを接続する。ゲートランナー４８は、不純物がドープされたポリシリコン等の半導体材料で形成されてよい。ゲートランナー４８の一部は、活性部１２０の上方に設けられてよい。図１Ａに示すゲートランナー４８は、活性部１２０をＸ軸方向に横切って設けられている。これにより、ゲート金属層５０から離れた活性部１２０の内側においても、ゲート電圧の低下および遅延を抑制できる。ゲートランナー４８の一部は、ゲート金属層５０に沿って、活性部１２０を囲んで配置されていてもよい。ゲートランナー４８は、活性部１２０の端部において、トランジスタ部７０と接続されてよい。
　エッジ終端構造部９２は、半導体基板１０の上面において、活性部１２０と半導体基板１０の外周端１４０との間に設けられる。本例では、エッジ終端構造部９２と活性部１２０との間に、ゲート金属層５０が配置されている。エッジ終端構造部９２は、半導体基板１０の上面において活性部１２０を囲むように環状に配置されてよい。本例のエッジ終端構造部９２は、半導体基板１０の外周端１４０に沿って配置されている。エッジ終端構造部９２は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９２は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　図１Ｂは、半導体装置１００の部分的なＹＺ断面の一例を示す図である。本例では、図１Ａにおいて説明したダイオード部８０の部分的なＹＺ断面を示している。上述したように、半導体装置１００は、活性部１２０に図１Ｂに示すダイオード部８０が設けられ、トランジスタ部７０が設けられていないチップであってよく、活性部１２０にダイオード部８０およびトランジスタ部７０が設けられたチップであってもよい。いずれのチップであっても、ダイオード部８０は、図１Ｂから図７Ｄにおいて説明する半導体装置１００と同一の構造を有してよい。また、ダイオード部８０は、図９Ａから図９Ｃ、図１６、図１７において説明する半導体装置１００と同様に、ダミートレンチ部３０を備えていてもよい。本例の図１Ｂでは、ダミートレンチ部３０は省略している。なお、ダイオード部８０において、ダミートレンチ部３０は無くてもよい。本例の半導体装置１００は、半導体基板１０、上面側電極５３および下面側電極２７を有する。上面側電極５３は、半導体基板１０の上面２１に設けられる。下面側電極２７は、半導体基板１０の下面２３に設けられる。上面側電極５３および下面側電極２７は、金属等の導電材料で形成される。上面２１および下面２３は、半導体基板１０の主面である。
　半導体基板１０は、第１導電型のドリフト領域１８を有する。本例のドリフト領域１８はＮ－型である。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が設けられずに残存した領域であってよい。半導体基板１０のドーパントは、リンまたはアンチモンなどＮ型のドナーであってよい。一例として、本例の半導体基板１０のドーパントはリンである。ドーパントの化学濃度に対するドナー濃度の割合を、ドナー化率と称する。半導体基板１０におけるドーパントのドナー化率は、ドーパントの化学濃度の９０％以上、１００％以下であってよい。本例のリンまたはアンチモンのドナー化率は、９５％以上、１００％以下であってよい。
　ドリフト領域１８のドーピング濃度は、半導体基板１０のドーピング濃度と一致してよい。ドリフト領域１８のドーピング濃度が半導体基板１０のドーピング濃度と一致する場合は、ドリフト領域１８のドーパントは半導体基板１０のドーパントと一致してよい。あるいは、ドリフト領域１８のドーピング濃度は、半導体基板１０のドーパントよりも２倍以上高くてよい。この場合、ドリフト領域１８のドーパントは半導体基板１０のドーパントと異なってよい。一例として、ドリフト領域１８のドーパントは水素であり、半導体基板１０のドーパントはリンまたはアンチモンである。
　半導体基板１０の単結晶ウェハーは、チョクラルスキー法（ＣＺ法）、磁場印加チョクラルスキー法（ＭＣＺ法）、フロートゾーン法（ＦＺ法）などで形成されたインゴットから製造してよい。一例として、半導体基板１０の単結晶ウェハーは、磁場印加チョクラルスキー法（ＭＣＺ法）で製造されたウェハーである。
　ドリフト領域１８の上方には、第１導電型のアノード領域１４が設けられる。本例のアノード領域１４は、一例としてＰ－型である。アノード領域１４は、Ｚ軸方向においてドリフト領域１８と上面２１との間に設けられてよい。本例においては、アノード領域１４の上面は、上面２１に接して設けられる。また、本例においては、アノード領域１４は、ドリフト領域１８に接して設けられる。
　ドリフト領域１８の下方には、ドリフト領域１８よりもドーピング濃度の高い第１導電型のカソード領域８２が設けられる。本例のカソード領域８２は、一例としてＮ＋型である。カソード領域８２は、下面２３に接して設けられる。また、本例においては、カソード領域８２とドリフト領域１８は、接して設けられる。カソード領域８２は、半導体基板１０の下面２３からリン等のイオンを注入してアニールすることで形成してよい。
　本例の半導体装置１００は、半導体基板１０の内部に高濃度領域２６が設けられる。高濃度領域２６は、水素イオンを上面２１から注入して形成してよい。水素イオンはプロトン、デュトロン、トリトンであってよい。本例ではプロトンである。半導体基板１０の深さ方向における水素の濃度分布は、半導体基板１０の一方の主面（本例では上面２１）から、半導体基板１０の深さ方向に予め定められた距離Ｄｐｓ離間した第１位置Ｐｓに、濃度分布のピークを有する。図１Ｂにおいて、第１位置Ｐｓにおける水素の濃度分布のピークを、「×」の記号（マーカー）にて示している。第１位置Ｐｓは、半導体基板の厚さＴの１／２よりも上面２１側に配置されてよい。
　半導体基板１０の深さ方向における水素の濃度分布は、第１位置Ｐｓよりも上面２１側に、当該ピークよりも濃度の小さい、濃度分布の裾を有する。なお、水素の濃度分布および濃度分布の裾については、後述する。
　高濃度領域２６は、第１位置Ｐｓを含む範囲に設けられる。高濃度領域２６は、水素ドナーを含む。高濃度領域２６は、水素ドナーとして、水素（Ｈ）、酸素（Ｏ）、空孔（Ｖ）がそれぞれ１つ以上クラスター状に結合した、ＶＯＨ複合欠陥を含んでよい。ＶＯＨ複合欠陥はＮ型のドナーとなる場合がある。本明細書では、ＶＯＨ複合欠陥を単に水素ドナーと称することがある。また、水素の化学濃度を、水素濃度と称することがある。本例の高濃度領域２６は、一例としてＮ＋型である。
　半導体基板１０の酸素は、意図的に導入されてよく、意図せずに導入されてもよい。半導体基板１０の酸素は、半導体基板１０の主面に形成された酸化膜から導入されてもよい。半導体基板１０の酸素の濃度は、１×１０１６（／ｃｍ３）以上１×１０１８（／ｃｍ３）以下であってよく、５×１０１６（／ｃｍ３）以上５×１０１７（／ｃｍ３）以下であってよい。
　水素ドナーは、半導体基板１０の主面（本例では上面２１）から水素イオンを注入したあとに形成される。水素イオンの注入後に、半導体基板１０を熱的にアニールすることにより、水素ドナーのドナー化率を増加させてよい。水素イオンを注入することで、水素が最大濃度で存在する領域（すなわち水素イオンの飛程Ｒｐに対応する領域）では水素ドナーが形成される。さらに半導体基板１０をアニールすることにより、ＶＯＨ複合欠陥の形成が促進され、水素ドナーの濃度が増加する。これにより、ドリフト領域１８よりもドーピング濃度の高い高濃度領域２６が形成される。高濃度領域２６は、Ｚ軸方向（半導体基板１０の主面に垂直な深さ方向）においてドリフト領域１８に挟まれるように形成されてよい。なお、高濃度領域２６の形成方法については、後述する。
　第１位置Ｐｓは、高濃度領域２６のドーピング濃度のＺ軸方向におけるピーク位置であってよい。本明細書では、第１位置Ｐｓにおける水素ドナー濃度のピークを、ドナーピークと呼ぶことがある。高濃度領域２６の第１位置Ｐｓにおけるドーピング濃度は、１×１０１３（／ｃｍ３）以上１×１０１７（／ｃｍ３）以下であってよく、１×１０１４（／ｃｍ３）以上１×１０１６（／ｃｍ３）以下であってよく、１×１０１４（／ｃｍ３）以上１×１０１５（／ｃｍ３）以下であってよい。
　高濃度領域２６の上方には、結晶欠陥領域１９－１が設けられる。結晶欠陥領域１９－１は、上面２１から水素イオンを注入することにより形成される結晶欠陥を含む領域であってよい。図１Ｂにおいて、結晶欠陥領域１９－１が設けられるＺ軸方向の範囲を、両矢印にて示している。
　結晶欠陥領域１９－１は、上面２１からＺ軸方向に距離Ｄｋｓ離間した位置Ｋｓに、結晶欠陥密度のピークを有する。結晶欠陥領域１９－１は、位置Ｋｓから上面２１まで設けられてよい。結晶欠陥は、キャリアの再結合中心（センター）となる欠陥であってよく、空孔（Ｖ）や複空孔（ＶＶ）を主体としてよい。結晶欠陥密度とは、再結合中心の密度であってよい。一般的にはドナーやアクセプタなどのドーパントも結晶欠陥に含まれるが、本明細書では、結晶欠陥を、再結合中心としてキャリアの再結合に主に機能する欠陥とする。
　本例において、結晶欠陥領域１９－１における結晶欠陥密度のＺ軸方向におけるピークを、センターピークと称する。センターピークのＺ軸方向における位置を位置Ｋｓとする。位置Ｋｓは、上面２１を基準として、高濃度領域２６のドーピング濃度のピーク位置である第１位置Ｐｓよりも浅い位置に設けられる。即ち、距離Ｄｋｓは距離Ｄｐｓよりも小さい。図１Ｂにおいて、位置Ｋｓにおける結晶欠陥密度のセンターピークを、「＋」の記号（マーカー）で示している。
　本例の半導体装置１００においては、水素イオン注入により生成した結晶欠陥でキャリアライフタイムを制御する。本例では、ライフタイムを制御（低下）させる領域は、水素イオンが停止して水素が最も多く存在する水素濃度の最大値の位置（飛程、Ｒｐ）とは、Ｚ軸方向における位置が異なる領域に設けられる。本例でライフタイムを低下させる領域は、水素濃度の最大値の位置よりも上面２１側に浅い領域、つまり水素イオンの通過領域である。水素イオンが半導体基板１０を通過中に、半導体の原子（本例ではシリコン）に衝突してエネルギーが減衰し、結晶にダメージを与えることで、水素イオンの飛程Ｒｐよりも浅い領域（通過領域）に結晶欠陥を多く形成する。これにより、水素イオンの通過領域に結晶欠陥領域を形成し、ライフタイムを制御する。
　一方、水素濃度が最大となる位置の近傍では、水素が多量に存在することで、空孔や複空孔に存在するダングリング・ボンドを、水素が終端する。これにより、水素濃度が最大となる位置の近傍では、再結合中心の密度は通過領域よりも極めて少なくなり、キャリアの再結合への寄与が、通過領域と比べてほとんど無いといえる。
　結晶欠陥領域１９－１における結晶欠陥密度のセンターピークを、上面側ライフタイム制御領域７４としてよい。上面側ライフタイム制御領域７４は、半導体基板１０の他の領域に比べて、結晶欠陥密度が高い。本例におけるライフタイム制御領域の形成範囲については、後述する。
　図２は、比較例の半導体装置１５０の断面を示す図である。比較例の半導体装置１５０は、図１Ｂに示す本例の半導体装置１００において、上面側ライフタイム制御領域７４の代わりに上面側ライフタイム制御領域２７４が設けられる点と、高濃度領域２６が設けられない点で、図１Ｂに示す半導体装置１００と異なる。上面側ライフタイム制御領域２７４は、ヘリウムを上面２１から注入することにより形成される。
　比較例の半導体装置１５０において、上面側ライフタイム制御領域２７４は、Ｚ軸方向における位置Ｋｓ'に設けられる。上面２１から位置Ｋｓ'までのＺ軸方向における距離Ｄｋｓ'は、図１Ｂに示す半導体装置１００における距離Ｄｋｓよりも小さい。
　ヘリウムイオンと水素イオンを、半導体基板１０の上面２１から同じ加速エネルギーで注入すると、ヘリウムイオンよりも水素イオンの方が、上面２１から半導体基板１０の深さ方向に深くまで注入される。このため、距離Ｄｋｓは距離Ｄｋｓ'よりも大きい。
　比較例の半導体装置１５０においては、半導体基板１０の内部に注入されたヘリウムは、アニールしても、水素と比べてほとんどドナー化しない。このため、比較例の半導体装置１５０においては、高濃度領域２６が設けられない。さらに、本例の半導体装置１００と異なり、比較例の半導体装置１５０では、空孔や複空孔に存在するダングリング・ボンドを終端する水素が存在しない（または水素濃度が非常に低い）ので、再結合中心である結晶欠陥密度が最大となるピーク位置は、半導体基板１０内でヘリウムが最も多く存在するヘリウム濃度のピーク位置と重なる。このため、キャリアの再結合が最も頻繁に行われる位置は、ヘリウム濃度のピーク位置である。
　図３は、図１Ｂに示す実施例に係る半導体装置１００におけるａ－ａ'線、および、比較例に係る半導体装置１５０におけるｚ－ｚ'線に沿ったネットドーピング濃度（Ａ）、水素濃度およびヘリウム濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図を示す。上述したように、半導体装置１００においては水素イオンを半導体基板１０に注入することで上面側ライフタイム制御領域７４を形成しており、半導体装置１５０においてはヘリウムイオンを半導体基板１０に注入することで上面側ライフタイム制御領域２７４を形成している。ただしネットドーピング濃度（Ａ）は、半導体装置１００の例だけを示している。図３においては、半導体装置１００における各分布図を実線で示しており、半導体装置１５０における各分布図を破線で示している。
　分布図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｆ）の縦軸は対数（ｌｏｇ）スケール表示であり、分布図（Ｅ）の縦軸は線形（ｌｉｎｅａｒ）スケール表示である。図３において縦軸が対数スケール表示の分布図は、横軸との交差する点での縦軸の値は０ではなく０以上の所定の値である。各分布図において横軸は線形スケール表示である。図３における各分布図の横軸は、半導体基板１０の上面２１からの深さを示している。
　分布図（Ａ）は、電気的に活性化したドナーおよびアクセプタの正味のドーピング濃度分布（すなわち、ドナー濃度およびアクセプタ濃度の差分の分布）を示している。図１Ｂに示したように、位置Ｐｓにおいてネットドーピング濃度はピーク（ドナーピーク）を有する。本例では、位置Ｐｓを含み、且つ、ドリフト領域１８よりもネットドーピング濃度が高い領域を高濃度領域２６としている。高濃度領域２６は、ネットドーピング濃度が、位置Ｐｓにおけるネットドーピング濃度の半値より大きい領域であってもよい。高濃度領域２６の位置Ｐｓにおけるネットドーピング濃度のピーク濃度を、Ｎｐと称する。
　分布図（Ａ）においては、半導体基板１０のドーピング濃度Ｎ０よりドーピング濃度が高いＮ型の領域を、Ｎ＋型としている。本例では、高濃度領域２６よりも深い位置に設けられたドリフト領域１８のドーピング濃度が、ドーピング濃度Ｎ０と一致している。アノード領域１４と高濃度領域２６との間に設けられたドリフト領域１８は、半導体基板１０の上面２１から注入された水素イオンが通過する。当該ドリフト領域１８のドーピング濃度は、残留した水素ドナーにより、半導体基板１０のドーピング濃度Ｎ０よりも高くなっていてもよい。当該ドリフト領域１８のドーピング濃度の平均値は、半導体基板１０のドーピング濃度Ｎ０の３倍以下であってよい。
　なお、アノード領域１４とドリフト領域１８の間に、ドリフト領域１８よりも高濃度でＮ型の蓄積領域１６を備えてよい。蓄積領域１６は、ドナーのドーパントがドリフト領域１８よりも高い濃度で蓄積した部分である。蓄積領域１６は、深さ方向に２つ以上備えられてよい。２つ以上の蓄積領域１６は、ドーピング濃度のピークが２つ以上であってよい。隣り合う２つのピークの間は、Ｎ型であってよい。２つ以上の蓄積領域１６は、キンク状の形状であってもよい。
　分布図（Ｂ）は、注入された水素またはヘリウムの化学的な濃度を示している。半導体装置１００においては水素濃度を示しており、半導体装置１５０においてはヘリウム濃度を示している。一例として原子の化学的な濃度は、二次イオン質量分析法（ＳＩＭＳ）で測定できる。ヘリウムおよび水素の濃度は、注入されたヘリウムイオンおよび水素イオンが、アニールにより拡散した分布となっている。拡散の度合は、アニール時間、アニール温度等に応じて制御できる。水素濃度は、位置Ｐｓにおいてピークを有している。ヘリウム濃度は、位置Ｄｋｓ'においてピークを有している。
　水素濃度は水素の化学濃度であり、水素濃度が最も高いピークの位置Ｐｓでの濃度をＨｐと称する。水素濃度のピーク濃度Ｈｐは、位置Ｐｓにおけるネットドーピング濃度のピーク濃度Ｎｐよりも高い。水素ドナーのドナー化率をαとすると、Ｈｐ＝αＮｐであり、αは０．００１～０．５であってよい。すなわち、水素濃度は、ドナー濃度よりも１桁程度高い場合があり、２桁以上高い場合がある。
　上述したように水素の濃度分布は、ピークの位置Ｐｓから一方の主面（本例では上面２１）に向かう裾Ｓを有する。裾Ｓは、ピーク位置Ｐｓより浅い領域における水素の濃度分布と、ピーク位置Ｐｓより深い領域における水素の濃度分布とを比べた場合に、変化が緩やかな方の濃度分布を指している。つまり、水素の濃度分布は、水素イオンが注入された方の主面に向かって裾Ｓを引いている。裾Ｓは、上面２１まで達していてよく、上面２１までは達していなくともよい。また、分布図（Ａ）に示したように、高濃度領域２６よりも浅い側のドリフト領域１８の平均ドーピング濃度と、深い側のドリフト領域１８の平均ドーピング濃度とを比較して、平均ドーピング濃度が高い側に、水素の濃度分布の裾Ｓが存在していると判別してもよい。
　分布図（Ｃ）は、半導体基板１０に水素イオンまたはヘリウムイオンを注入した後に、所定の条件でアニールした後の結晶欠陥密度を示している。ヘリウムイオンを注入した半導体装置１５０においては、結晶欠陥密度の分布と、ヘリウム濃度の分布とは同様の形状を有する。例えば、ヘリウム濃度のピークの位置Ｄｋｓ'と、結晶欠陥密度のピークの位置Ｋｓ'は一致している。
　高濃度領域２６のネットドーピング濃度が、位置Ｐｓよりも下面２３側で半導体基板１０のドーピング濃度Ｎ０と略一致する位置を位置Ｚ０とする。位置Ｚ０よりも下面２３側において、結晶欠陥密度は十分小さい値Ｎｒ０となってよい。結晶欠陥密度が十分小さい値Ｎｒ０であるとは、キャリアのライフタイムが以下に述べるτ０よりも小さくならない程度に、結晶欠陥密度が低い値を有することである。一例として、空孔または複空孔の濃度をＮｒ０とし、温度が３００ＫにおいてＮｒ０が１×１０１２ａｔｏｍｓ／ｃｍ３かそれより小さくてよく、１×１０１１ａｔｏｍｓ／ｃｍ３以下であってもよく、１×１０１０ａｔｏｍｓ／ｃｍ３以下であってもよい。アノード領域１４と、ドリフト領域１８または蓄積領域１６とのｐｎ接合の位置Ｊ０において、結晶欠陥密度が、Ｎｒ０より高くてよい。
　ヘリウムイオンを注入したことにより生じる空孔および複空孔等の結晶欠陥の密度は、ヘリウムイオンが最も多く注入される位置Ｄｋｓ'近傍で最も高くなる。上述したように、半導体装置１５０においては基板中に水素がほとんど存在しないので、アニールしても結晶欠陥はほとんど低減しない。このため、アニール前後で結晶欠陥密度の分布は維持される。
　これに対して、水素イオンを注入した半導体装置１００においては、水素により結晶欠陥が終端されるので、結晶欠陥密度の分布と、水素濃度の分布とは、異なる形状を有する。例えば、水素濃度のピークの位置Ｐｓと、結晶欠陥密度のピークの位置Ｋｓは一致していない。本例の結晶欠陥密度のピークの位置Ｋｓは、水素濃度のピーク位置Ｐｓよりも、半導体基板１０の上面２１側に配置されている。結晶欠陥密度は、位置Ｋｓよりも上面２１側において単調に減少してよい。結晶欠陥密度は、位置Ｋｓよりも下面２３側において、上面２１側よりも急峻に、単調に減少してよい。
　水素濃度のピーク位置Ｐｓ近傍では、多量の水素が空孔および複空孔等のダングリング・ボンドを終端する。このため、水素濃度のピーク位置Ｐｓ近傍における結晶欠陥密度は、結晶欠陥密度のピーク位置Ｋｓにおける結晶欠陥密度よりも、非常に小さくなる。本明細書では、ピーク濃度（Ｈｐ）の１％より大きい濃度を示す分布の幅を１％全幅または、ＦＷ１％Ｍと称する。ピーク位置Ｐｓの近傍とは、ピーク位置Ｐｓを中心とした１％全幅の範囲内の領域を指してよい。結晶欠陥密度のピークの位置Ｋｓは、ピーク位置Ｐｓを中心とした１％全幅の範囲よりも浅い位置に設けられてよい。
　ただし、結晶欠陥密度のピーク位置Ｋｓと、水素濃度のピーク位置Ｐｓとの距離Ｄは、アニールにより水素が半導体基板１０内を拡散する距離に応じて定まる。距離Ｄは、４０μｍ以下であってよく、２０μｍ以下であってよく、１０μｍ以下であってもよい。距離Ｄは、１μｍ以上であってよく３μｍ以上であってよく、５μｍ以上であってもよい。距離Ｄは、水素濃度の１％全幅以上かそれより大きくてよい。距離Ｄは、位置Ｐｓにおけるネットドーピング濃度の１％全幅以上かそれより大きくてよい。この場合、ネットドーピング濃度の１％全幅は、０．０１Ｎｐにおけるピークの幅である。距離Ｄの値の範囲は、前記の上限値および下限値の組み合わせであってよい。結晶欠陥密度分布は、一例として、陽電子消滅法により空孔・複空孔の密度分布を測定することで観測することができる。
　分布図（Ｄ）は、半導体基板１０に水素イオンまたはヘリウムイオンを注入した後に、所定の条件でアニールした後のキャリアライフタイム分布を示している。ヘリウムイオンを注入した半導体装置１５０においては、キャリアライフタイム分布は、結晶欠陥密度布の縦軸を反転させた形状になっている。例えば、キャリアライフタイムが最小値となる位置は、結晶欠陥密度のセンターピーク位置Ｋｓ'と一致している。
　水素イオンを注入した半導体装置１００においても同様に、キャリアライフタイム分布は、結晶欠陥密度分布の縦軸を反転させた形状になっている。例えば、キャリアライフタイムが最小値となる位置は、結晶欠陥密度のセンターピーク位置Ｋｓと一致している。なお、水素濃度のピーク位置Ｐｓを中心としたＦＷ１％Ｍの範囲内の領域では、半導体装置１００のキャリアライフタイムは、最大値τ０となっていてよい。最大値τ０は、水素濃度のピーク位置Ｐｓよりも下面２３側のドリフト領域１８におけるキャリアライフタイムであってよい。
　位置Ｚ０よりも下面２３側において、キャリアライフタイムが十分大きい値τ０であってよい。キャリアライフタイムが十分大きい値τ０であるとは、ライフタイムキラーまたは空孔や複空孔を主体とする欠陥を、半導体基板１０に意図的に導入させていない場合のキャリアライフタイムであってよい。温度が３００Ｋにおいて、τ０は１０μｓ以上あってよく、３０μｓ以上であってよい。一例として、τ０は１０μｓである。アノード領域１４と、ドリフト領域１８または蓄積領域１６とのｐｎ接合の位置Ｊ０において、キャリアライフタイムがτ０より小さくてよい。
　分布図（Ｅ）は、半導体基板１０に水素イオンまたはヘリウムイオンを注入した後に、所定の条件でアニールした後の、キャリアの移動度の分布を示している。位置Ｚ０よりも下面２３側において、キャリアの移動度が、理想的な結晶構造の場合の移動度μ０であってよい。移動度μ０は、一例として温度が３００Ｋのシリコンの場合、電子が１３６０ｃｍ２／（Ｖｓ）、正孔が４９５ｃｍ２／（Ｖｓ）である。アノード領域１４と、ドリフト領域１８または蓄積領域１６とのｐｎ接合の位置Ｊ０において、キャリアの移動度がμ０より小さくてよい。
　分布図（Ｆ）は、半導体基板１０に水素イオンまたはヘリウムイオンを注入した後に、所定の条件でアニールした後の、キャリア濃度の分布を示している。キャリア濃度は、一例として拡がり抵抗測定法（ＳＲ測定法）で測定できる。
　ＳＲ測定法では、拡がり抵抗を比抵抗に換算して、比抵抗からキャリア濃度を算出する。比抵抗をρ（Ω・ｃｍ）、移動度をμ（ｃｍ２／（Ｖ・ｓ））、電荷素量をｑ（Ｃ）、キャリア濃度をＮ（／ｃｍ３）とすると、Ｎ＝１／（μｑρ）であらわされる。
　ＳＲ測定法においては、キャリアの移動度として、半導体基板１０の結晶状態が理想的な状態の値を用いる。しかしイオン注入により半導体基板１０にダメージが残ると、半導体基板１０の結晶状態が崩れディスオーダー状態になり、実際には移動度は低下している。本来は、ＳＲ測定における移動度として、低下した移動度を用いるべきであるが、低下した移動度の値を測定することは困難である。このため分布図（Ｆ）の例のＳＲ測定においては、移動度として理想的な値を用いている。このため、上述したキャリア濃度の式の分母が大きくなり、移動度は低下する。つまり分布図（Ｆ）において、水素イオンが通過した領域（半導体基板１０のアノード領域１４の下端から高濃度領域２６までの領域）においては、測定されたキャリア濃度が全体的に下がっている。ただし、水素イオンの飛程Ｒｐ近傍の高濃度領域２６においては、水素濃度が高いので水素終端効果によりディスオーダー状態が緩和され、移動度が結晶状態の値に近づく。さらに水素ドナーも形成される。このため、半導体基板１０のキャリア濃度Ｎ０よりもキャリア濃度が高くなっている。
　ヘリウムイオンを注入した半導体装置１５０においては、ヘリウム濃度のピーク位置Ｋｓ'近傍（すなわち、結晶欠陥密度のピーク位置近傍）の狭い領域において、キャリア濃度が小さくなっている。なお、半導体基板１０にヘリウムイオンを注入して結晶欠陥を形成する場合、ヘリウム濃度のピーク位置、キャリア濃度が極小を示す位置、結晶欠陥密度のピーク位置およびキャリアライフタイムが極小を示す位置は、全て位置Ｋｓ'で一致する。
　半導体基板１０に水素イオンを注入して結晶欠陥を形成する場合も、アニール前においては、水素濃度のピーク位置Ｐｓと、結晶欠陥密度のピーク位置とは一致する場合が多い。しかし、水素イオン注入後にアニールすると、水素濃度のピーク位置から半導体基板１０の上面２１に向けて水素が拡散して、空孔・複空孔に含まれるダングリング・ボンドを水素が終端する。このため、アニール後の結晶欠陥密度は、水素濃度のピーク位置Ｐｓの前後において減少する。このため、水素濃度がピークとなる位置Ｐｓ近傍のキャリアライフタイムは増加し、ほぼτ０になる。
　ライフタイム制御領域（本例では上面側ライフタイム制御領域７４）は、分布図（Ｂ）のように水素濃度がピークから裾を示す主面側（本例では上面２１側）において、分布図（Ｆ）のようにキャリア濃度が半導体基板１０のキャリア濃度Ｎ０よりも低くなっている領域であってよい。また、分布図（Ｃ）のように空孔・複空孔の密度分布を測定し、ピーク位置Ｐｓよりも上面２１側において、下面２３側よりも空孔・複空孔密度が高い領域を、ライフタイム制御領域としてもよい。あるいは、空孔・複空孔密度分布が、最大値の位置Ｋｓを挟んで最大値の１％となる２つの位置の幅（ＦＷ１％Ｍ）の領域を、ライフタイム制御領域としてもよい。さらにまた、簡単に、上述のように結晶欠陥密度がピークとなる位置Ｋｓをライフタイム制御領域としてもよい。
　図４は、本実施形態に係る半導体装置１００の断面の他の一例を示す図である。本例の半導体装置１００は、水素イオンを下面２３側から注入し、高濃度領域２６が下面２３側に設けられ、結晶欠陥領域１９－２が下面２３側に設けられる点で、図１Ｂに示す半導体装置１００と異なる。下面２３側とは、半導体基板１０のＺ軸方向における中央よりも、下面２３側の領域を指す。
　本例の半導体装置１００において、半導体基板１０の深さ方向における水素の濃度分布は、半導体基板１０の一方の主面（本例では下面２３）から、半導体基板１０の深さ方向に予め定められた距離Ｄｐｂ離間した第１位置Ｐｂに、濃度分布のピークを有する。図４において、第１位置Ｐｂにおける水素の濃度分布のピークを、「×」の記号（マーカー）にて示している。第１位置Ｐｂは、半導体基板の厚さＴの１／２よりも下面２３側に配置されてよい。
　半導体基板１０の深さ方向における水素の濃度分布は、第１位置Ｐｂよりも下面２３側に、当該ピークよりも濃度の小さい、濃度分布の裾Ｓ（図３参照）を有する。Ｚ軸方向において、第１位置Ｐｂは第１位置Ｐｓよりも下方に配置されてよい。
　本例の半導体装置１００において、半導体基板１０は、ドリフト領域１８と、半導体基板１０の下面２３との間において、ドリフト領域１８よりもドーピング濃度の高い高濃度領域２６を有してよい。高濃度領域２６は、第１位置Ｐｂを含んで設けられる。本例の高濃度領域２６は、下面２３から水素イオンを注入した半導体基板１０をアニールすることにより形成される領域であってよい。水素イオンを注入した後に半導体基板１０をアニールすることにより、水素がドナー化し、ドリフト領域１８よりもドーピング濃度の高い高濃度領域２６が形成される。
　本例の半導体装置１００は、高濃度領域２６は、Ｚ軸方向においてドリフト領域１８に挟まれるように設けられる。高濃度領域２６は、ドリフト領域１８よりもドーピング濃度が高いので、アノード領域１４の下面側から広がる空乏層がカソード領域８２へ到達することを防ぐことができる。
　高濃度領域２６の下方には、結晶欠陥領域１９－２が設けられる。結晶欠陥領域１９－２は、下面２３から水素イオンを注入することにより形成される結晶欠陥を含む領域であってよい。図４において、結晶欠陥領域１９－２が設けられるＺ軸方向の範囲を、両矢印にて示している。
　結晶欠陥領域１９－２は、下面２３からＺ軸方向に距離Ｄｋｂ離間した位置Ｋｂに、結晶欠陥密度のセンターピークを有する。結晶欠陥領域１９－２は、位置Ｋｂから下面２３まで設けられてよい。
　本例において、結晶欠陥領域１９－２における結晶欠陥密度のＺ軸方向におけるピークをセンターピークとする。センターピークのＺ軸方向における位置を位置Ｋｂとする。図３において説明したように、水素イオンを注入して結晶欠陥を形成した場合、水素濃度のピーク位置に比べて、結晶欠陥密度のピーク位置は、水素イオンを注入した主面（本例では下面２３）側に配置される。このため位置Ｋｂは、下面２３を基準として、高濃度領域２６のドーピング濃度のピーク位置である第１位置Ｐｂよりも浅い位置に設けられる。即ち、距離Ｄｋｂは距離Ｄｐｂよりも小さい。図４において、位置Ｋｂにおける結晶欠陥密度のセンターピークを、「＋」の記号（マーカー）で示している。
　本例の半導体装置１００においては、水素イオン注入により生成した結晶欠陥でキャリアライフタイムを制御する。本例の半導体装置１００において、結晶欠陥領域１９－２における結晶欠陥密度のセンターピークを、下面側ライフタイム制御領域７８としてよい。下面側ライフタイム制御領域７８は、半導体基板１０の他の領域に比べて、結晶欠陥密度が高い。
　図５は、本実施形態に係る半導体装置１００の断面の他の一例を示す図である。本例の半導体装置１００においては、図１Ｂに示した半導体装置１００の構成に加えて、ドリフト領域１８の下方に、ドリフト領域１８よりもドーピング濃度の高い第１導電型のバッファ領域２０が設けられる。本例のバッファ領域２０は、一例としてＮ＋型である。バッファ領域２０は、Ｚ軸方向においてドリフト領域１８と下面２３との間に設けられてよい。本例においては、バッファ領域２０は、ドリフト領域１８に接して設けられる。バッファ領域２０は、アノード領域１４の下面側から広がる空乏層がカソード領域８２に到達することを防ぐ、フィールドストップ領域として機能することができる。
　本例の半導体装置１００は、バッファ領域２０において、水素の濃度分布が複数の位置に濃度分布のピークを有する。即ち、バッファ領域２０の上面側から下面側に向かって、位置Ｐｂ４、位置Ｐｂ３、位置Ｐｂ２および位置Ｐｂ１の４箇所に、濃度分布のピークを有する。図５において、Ｚ軸方向の複数の位置における水素の濃度分布のピークを、「×」の記号（マーカー）にて示している。本例のバッファ領域２０は、半導体基板１０に下面２３から位置Ｐｂ４、位置Ｐｂ３、位置Ｐｂ２および位置Ｐｂ１に水素イオンを注入した後に、半導体基板１０をアニールすることにより形成される領域であってよい。
　本例の半導体装置１００には、複数の結晶欠陥領域１９が設けられる。半導体基板１０の上面２１側には結晶欠陥領域１９－１が設けられ、下面２３側には、結晶欠陥領域１９－２が設けられる。
　結晶欠陥領域１９－１は、上面２１から水素イオンを注入することにより形成される結晶欠陥を含む領域である。結晶欠陥領域１９－１は、図１Ｂに示した結晶欠陥領域１９－１と同様である。結晶欠陥領域１９－２は、下面２３から水素イオンまたはヘリウムイオンを注入することにより形成される結晶欠陥を含む領域である。結晶欠陥領域１９－２は必須な構成ではなく、必要に応じて備えてもよい領域である。結晶欠陥領域１９－２は、バッファ領域２０の内部に設けられてよい。図５において、結晶欠陥領域１９－１が設けられるＺ軸方向の範囲を、それぞれ両矢印にて示している。
　結晶欠陥領域１９－２は、半導体基板１０の深さ方向において、水素濃度の複数のピークの間に、結晶欠陥密度のセンターピークを有してよい。即ち、結晶欠陥領域１９－２は、Ｚ軸方向において、バッファ領域２０の水素濃度のピーク位置である位置Ｐｂ１と位置Ｐｂ２との間、位置Ｐｂ２と位置Ｐｂ３との間、位置Ｐｂ３と位置Ｐｂ４との間のいずれかに、結晶欠陥密度のセンターピークを有してよい。また、結晶欠陥領域１９－２の全体が、水素濃度のいずれかのピーク位置の間に設けられてよい。本例の結晶欠陥領域１９－２は、位置Ｐｂ１と位置Ｐｂ２との間の位置Ｋｂに、結晶欠陥密度のセンターピークを有する一例を示している。図５において、位置Ｐｂ１と位置Ｐｂ２との間における結晶欠陥密度のセンターピークを、「＋」の記号（マーカー）で示している。
　本例の半導体装置１００においては、水素イオン注入により生成した結晶欠陥でキャリアライフタイムを制御する。本例の半導体装置１００において、結晶欠陥領域１９－２における結晶欠陥密度のセンターピークを、下面側ライフタイム制御領域７８とする。
　本例の結晶欠陥領域１９－２は、下面２３から位置Ｐｂ２に水素イオンまたはヘリウムイオンを注入したときに形成された結晶欠陥を含む。図３において説明したように、水素イオンを注入して結晶欠陥を形成した場合、水素濃度のピーク位置に比べて、結晶欠陥密度のピーク位置は、水素イオンを注入した主面側に配置される。
　図６は、本実施形態に係る半導体装置１００の断面の他の一例を示す図である。図６に示す半導体装置１００は、下面側ライフタイム制御領域７８が、Ｚ軸方向において位置Ｐｂ１よりも下方に設けられる点で、図５に示す半導体装置１００と異なる。結晶欠陥領域１９－２は、半導体基板１０の下面２３まで設けられてよい。
　下面側ライフタイム制御領域７８のＺ軸方向における位置は、Ｚ軸方向における複数の位置への水素イオンの注入ステップ（工程）と、水素イオンを注入した半導体基板１０のアニールステップの順番を調整することにより、調整することができる。水素イオンの注入ステップおよびアニールステップは、後述する。
　図７Ａは、図５に示す実施例に係る半導体装置１００におけるｃ－ｃ'線に沿ったネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図を示す。各分布図における縦軸および横軸は、図３に示した対応する各分布図と同様である。
　分布図（Ａ）は、電気的に活性化したドナーおよびアクセプタの正味のドーピング濃度分布を示している。図５に示したように、バッファ領域２０は、複数の位置Ｐｂ４、Ｐｂ３、Ｐｂ２、Ｐｂ１に、ドーピング濃度のピーク（ドナーピーク）を有する。また、高濃度領域２６は、位置Ｐｓにドーピング濃度のピーク（ドナーピーク）を有する。それぞれのドナーピークの間のドーピング濃度は、半導体基板１０のドーピング濃度Ｎ０より高くてよく、同一の濃度であってもよい。本例では、位置Ｐｓと位置Ｐｂ４との間の少なくとも一部の領域のドーピング濃度が、ドーピング濃度Ｎ０となっている。半導体基板１０のドーパントは、リン等であってよい。ドーピング濃度Ｎ０は、図３の分布図（Ａ）にて説明したＮ０であってよい。
　分布図（Ａ）においては、ドリフト領域１８のドーピング濃度よりドーピング濃度が高いＮ型の領域を、Ｎ＋型としている。位置Ｐｓと位置Ｐｂ４との間のドリフト領域１８の少なくとも一部の領域のドーピング濃度は、位置Ｐｓよりも上面２１側のドリフト領域１８のドーピング濃度より低くてもよい。上面２１側のドリフト領域１８は、半導体基板１０の上面２１から注入された水素イオンが通過する。このため、当該ドリフト領域１８のドーピング濃度は、残留した水素ドナーにより、半導体基板１０のドーピング濃度Ｎ０よりも高くなっていてもよい。上面２１側のドリフト領域１８のドーピング濃度の平均値は、半導体基板１０のドーピング濃度Ｎ０の３倍以下であってよい。
　位置Ｐｂ４、Ｐｂ３、Ｐｂ２、Ｐｂ１には、半導体基板１０の下面２３から水素イオンが注入されている。このため、位置Ｐｂ４よりも下面２３側の領域のドーピング濃度は、全体として半導体基板１０のドーピング濃度Ｎ０よりも高くなっていてよい。すなわち、２つの水素ドナーのピーク（本例では位置Ｐｓと位置Ｐｂ４それぞれの水素ドナーのピーク）に、深さ方向で挟まれた領域のドリフト領域１８のドーピング濃度（本例ではドナー濃度）が最も低い。この２つの水素ドナーのピークに挟まれた領域のドーピング濃度（本例ではドナー濃度）は、半導体基板１０のドーピング濃度Ｎ０であり、ドーピング濃度分布は略平坦であってよい。そして２つの水素ドナーで、位置Ｐｓから上面２１側、および位置Ｐｂ４から下面２３側のドーピング濃度は、半導体基板１０のドーピング濃度Ｎ０より高くなっていてよい。なお、本例におけるカソード領域８２は、リンを注入して拡散することで形成されている。
　分布図（Ｂ）は、注入された水素の化学的な濃度を示している。水素濃度のそれぞれのピークは、水素イオンが注入された主面側に裾を有している。本例では、位置Ｐｓにおける水素濃度のピークは上面２１側に裾Ｓを有している。即ち、本例の水素の濃度分布は、上面２１側において、第１位置Ｐｓから上面２１まで、緩やかに単調減少する。裾Ｓは、ドリフト領域１８およびアノード領域１４にわたって設けられてよい。
　本例の水素の濃度分布は、第１位置Ｐｓから下面２３側においては、裾Ｓよりも濃度分布の変化が急峻な裾を有する。即ち、水素の分布は、第１位置Ｐｓよりも上面２１側および下面２３側において、非対称の分布を示す。
　また、位置Ｐｂ４、Ｐｂ３、Ｐｂ２、Ｐｂ１におけるそれぞれの水素濃度のピークは下面２３側に裾Ｓ'を有している。位置Ｐｂ４、Ｐｂ３、Ｐｂ２、Ｐｂ１におけるそれぞれの水素濃度のピークは、上面２１側に、裾Ｓ'よりも濃度分布の変化が急峻な裾を有する。即ち、位置Ｐｂ４、Ｐｂ３、Ｐｂ２、Ｐｂ１における水素濃度の各ピークは、位置Ｐｂ１よりも上面２１側および下面２３側において、非対称の分布を示す。
　なお、上面２１側から水素イオンを注入した位置のうち最も下面２３側の位置（本例では位置Ｐｓ）と、下面２３側から水素イオンを注入した位置のうち最も上面２１側の位置（本例では位置Ｐｂ４）との間において、水素濃度は最小値となってよい。位置Ｐｓに注入された水素が拡散する分布と、位置Ｐｂ４に注入された水素が拡散する分布との和が最小になる位置が、水素濃度が最小値となる位置である。あるいは、水素濃度が最小値となる位置は、２つの水素ドナーのピーク（本例では位置Ｐｓと位置Ｐｂ４）に挟まれ、かつドーピング濃度が半導体基板１０のドーピング濃度Ｎ０を示す略平坦なドーピング濃度分布の領域にあってよい。
　分布図（Ｃ）は、半導体基板１０に水素イオンを注入した後に、所定の条件でアニールした後の結晶欠陥密度を示している。位置Ｐｓよりも上面２１側における結晶欠陥密度の分布は、図３の分布図（Ｃ）に示した半導体装置１００の結晶欠陥密度の分布と同様である。結晶欠陥濃度Ｎｒ０は、図３の分布図（Ｃ）にて説明したＮｒ０であってよい。位置Ｐｓよりも上面２１側における位置Ｋｓにおいて、結晶欠陥密度はピークを有する。結晶欠陥密度は、位置Ｋｓよりも上面２１側において単調に減少してよい。結晶欠陥密度は、位置Ｋｓよりも下面２３側において、上面２１側よりも急峻に、単調に減少してよい。
　水素濃度のピーク位置Ｐｓ近傍における結晶欠陥密度は、結晶欠陥密度のピーク位置Ｋｓにおける結晶欠陥密度よりも、非常に小さくなる。結晶欠陥密度のピークの位置Ｋｓは、ピーク位置Ｐｓを中心とした１％全幅の範囲よりも浅い位置に設けられてよい。結晶欠陥密度のピーク位置Ｋｓと、水素濃度のピーク位置Ｐｓとの距離Ｄは、４０ｎｍ以下であってよく、２０ｎｍ以下であってもよい。距離Ｄは、５μｍ以上１０μｍ以下であってもよい。距離Ｄは、水素濃度の１％全幅以上かそれより大きくてよい。距離Ｄは、位置Ｐｓにおけるネットドーピング濃度の１％全幅以上かそれより大きくてよい。この場合、ネットドーピング濃度の１％全幅は、０．０１Ｎｐにおけるピークの幅である。
　本例では、位置Ｐｂ２と位置Ｐｂ１との間の位置Ｋｂに、結晶欠陥密度のピークが配置されている。位置Ｋｂにおける結晶欠陥密度のピークは、下面２３から位置Ｐｂ２に水素イオンを注入したときに形成された結晶欠陥を主に含む。本例では、位置Ｐｂ４より下面２３側には、位置Ｋｂ以外に結晶欠陥密度のピークが設けられていない。
　例えば、位置Ｐｂ４、Ｐｂ３、Ｐｂ１に水素イオンを注入して、半導体基板１０を第１の条件でアニールする。これにより、位置Ｐｂ４、Ｐｂ３、Ｐｂ１に水素濃度分布のピークが形成される。その後、位置Ｐｓおよび位置Ｐｂ２に水素イオンを注入して、半導体基板１０を第２の条件でアニールする。第２の条件は、第１の条件よりもアニール温度が低い。位置Ｐｂ４、Ｐｂ３、Ｐｂ１に水素イオンを注入したことにより生じた結晶欠陥は、比較的に高温のアニールにより、ほとんどが終端される。これに対して、位置Ｐｓおよび位置Ｐｂ２に水素イオンを注入したことにより生じた結晶欠陥は、比較的に低温のアニールにより、位置Ｐｓおよび位置Ｐｂ２の近傍における結晶欠陥が終端される。位置Ｐｂ１の近傍にも水素が多く存在するので、位置Ｐｂ２に水素イオンを注入したことにより生じた結晶欠陥は、位置Ｐｂ１の近傍においても終端される割合が多い。このため、結晶欠陥密度は、位置Ｐｂ２と位置Ｐｂ１との間においてピークを有する。
　本例では、位置Ｐｓにおける水素濃度のピークは、水素イオンが注入された側（本例では上面２１側）に、他の水素濃度のピークが設けられていない。一方で、Ｐｂ２における水素濃度のピークは、水素イオンが注入された側（本例では下面２３側）に、他の水素濃度のピーク（位置Ｐｂ１）が設けられている。位置Ｐｓよりも上面２１側における結晶欠陥密度の積分値は、位置Ｐｂ２よりも下面２３側における結晶欠陥密度の積分値よりも大きくてよい。
　分布図（Ｄ）は、半導体基板１０に水素イオンを注入した後に、所定の条件でアニールした後のキャリアライフタイム分布を示している。キャリアライフタイム分布は、結晶欠陥密度布の縦軸を反転させた形状になっている。キャリアライフタイムτ０は、図３の分布図（Ｄ）にて説明したτ０であってよい。例えば、キャリアライフタイムが最小値となる位置は、結晶欠陥密度のセンターピーク位置Ｋｓと一致している。また、キャリアライフタイムが極小値となる位置は、結晶欠陥密度のセンターピーク位置Ｋｂと一致している。図３の分布図（Ｄ）と同様に、水素濃度の各ピーク位置Ｐｓ、Ｐｂ４、Ｐｂ３、Ｐｂ２、Ｐｂ１を中心としたＦＷ１％Ｍの範囲内の領域では、半導体装置１００のキャリアライフタイムは、最大値τ０となっていてよい。
　分布図（Ｅ）は、半導体基板１０に水素イオンを注入した後に、所定の条件でアニールした後の、キャリアの移動度の分布を示している。キャリアの移動度μ０は、図３の分布図（Ｅ）にて説明したμ０であってよい。例えば、キャリアの移動度が最小値となる位置は、結晶欠陥密度のセンターピーク位置Ｋｓと一致している。また、キャリアの移動度が極小値となる位置は、結晶欠陥密度のセンターピーク位置Ｋｂと一致している。図３の分布図（Ｅ）と同様に、水素濃度の各ピーク位置Ｐｓ、Ｐｂ４、Ｐｂ３、Ｐｂ２、Ｐｂ１を中心としたＦＷ１％Ｍの範囲内の領域では、半導体装置１００のキャリアの移動度は、最大値μ０となっていてよい。
　分布図（Ｆ）は、半導体基板１０に水素イオンを注入した後に、所定の条件でアニールした後の、キャリア濃度の分布を示している。図３における分布図（Ｆ）と同様に、水素イオンが通過した領域（半導体基板１０のアノード領域１４の下端から位置Ｐｓ近傍までの領域）においては、測定されたキャリア濃度が全体的に下がっている。ただし、位置Ｐｂ４よりも下面２３側の領域は、全体的に水素濃度が高いので、キャリア濃度は基板濃度Ｎ０よりも高い。
　本例の半導体装置１００は、アニール後の結晶欠陥密度は、水素濃度のピーク位置Ｐｓの前後において減少する。このため、水素濃度がピークとなる位置Ｐｓ近傍のキャリアライフタイムは増加し、ほぼτ０になる。
　図７Ｂは、下面２３側の結晶欠陥領域１９－２を、ヘリウムイオンを注入して形成した場合の、ネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図を示す。下面２３側の結晶欠陥領域１９－２を、ヘリウムイオンを注入して形成した以外は、図７Ａの例と同様である。ネットドーピング濃度（Ａ）およびキャリア濃度（Ｆ）の分布は、図７Ａの例と同様である。
　分布図（Ｂ）は、化学的な水素濃度およびヘリウム濃度の分布を示している。水素濃度の分布は、図７Ａにおける水素濃度の分布と同一である。ただし本例では、バッファ領域２０の内部にヘリウムが分布している。本例においてヘリウム濃度のピークは、位置Ｐｂ１よりも下面２３側に配置されている。
　ヘリウム濃度のピークは、隣り合う水素濃度のピークの間に位置してもよい。すなわち、ヘリウム濃度のピークは、Ｐｂ４とＰｂ３の間に位置してよいし、Ｐｂ３とＰｂ２の間に位置してもよいし、Ｐｂ２とＰｂ１の間に位置してもよい。一例として、分布図（Ｂ）の破線で示すヘリウム濃度のピークは、Ｐｂ２とＰｂ１の間に位置する。ヘリウムは、Ｐｂ１より下面２３側にピークを有する実線分布と、Ｐｂ２とＰｂ１の間にピークを有する破線分布のどちらか一方のみの分布で導入されてよいし、両方の分布で導入されてもよい。
　分布図（Ｃ）は、半導体基板１０に水素イオンおよびヘリウムイオンを注入した後に、所定の条件でアニールした後の結晶欠陥密度を示している。水素イオンを注入して形成された結晶欠陥領域１９－１における結晶欠陥密度分布は、図７Ａの分布図（Ｃ）における結晶欠陥領域１９－１の結晶欠陥密度分布と同一である。また、分布図（Ｃ）において破線で示した結晶欠陥領域１９－２ａは、分布図（Ｂ）において実線で示した位置にヘリウムを注入した場合の結晶欠陥領域である。結晶欠陥領域１９－２ｂは、分布図（Ｂ）において破線で示した位置にヘリウムを注入した場合の結晶欠陥領域である。なお分布図（Ｄ）、（Ｅ）においても、結晶欠陥領域１９－ａに対応する分布を実線で示し、結晶欠陥領域１９－ｂに対応する分布を破線で示している。ヘリウムイオンを注入して形成された結晶欠陥領域１９－２ａおよび１９－２ｂの結晶欠陥密度分布は、ヘリウム濃度の分布と同様の形状を有している。例えば、結晶欠陥密度のピーク位置と、ヘリウム濃度のピーク位置とは一致している。
　分布図（Ｄ）は、半導体基板１０に水素イオンおよびヘリウムイオンを注入した後に、所定の条件でアニールした後のキャリアライフタイム分布を示している。キャリアライフタイム分布は、結晶欠陥密度布の縦軸を反転させた形状になっている。
　分布図（Ｅ）は、半導体基板１０に水素イオンおよびヘリウムイオンを注入した後に、所定の条件でアニールした後の、キャリアの移動度の分布を示している。
　半導体基板１０において、バッファ領域２０およびバッファ領域２０よりも下面２３側の領域には水素が多く存在する。このため、ダングリング・ボンドが終端されやすく、結晶欠陥領域１９を形成しづらい場合がある。これに対して、結晶欠陥領域１９－２を、水素イオンよりも質量の大きいヘリウムイオンを注入して形成することで、空孔、複空孔等の結晶欠陥を形成しやすくなる。これにより、アニールにより結晶欠陥が終端されても、バッファ領域２０およびバッファ領域２０よりも下面２３側に、ある程度の密度の結晶欠陥を残すことができる。バッファ領域２０等に結晶欠陥領域１９を設けることで、例えば半導体装置１００のターンオフまたは逆回復等のスイッチングの終了期間において、テール電流を精度よく制御できる。
　図７Ｃは、ネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図の他の例を示す。各分布図における縦軸および横軸は、図３に示した対応する各分布図と同様である。本例においては、アノード領域１４（後述するトランジスタ部７０においてはチャネルが形成されるベース領域１７）および結晶欠陥領域１９－１における、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）が、図７Ａおよび図７Ｂの例と異なる。他の位置における各分布は、図７Ａおよび図７Ｂのいずれかの例と同一である。
　本例においては、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布は、結晶欠陥領域１９－１においてピークを有する。結晶欠陥密度分布のピークは、センターピーク位置Ｋｓよりも上面２１側に裾ＳＶ１を有し、下面２３側に、裾ＳＶ１より急峻な裾ＳＶ２を有する。キャリアライフタイム分布のピークは、センターピーク位置Ｋｓよりも上面２１側に裾Ｓτ１を有し、下面２３側に、裾Ｓτ１より急峻な裾Ｓτ２を有する。キャリア移動度分布のピークは、センターピーク位置Ｋｓよりも上面２１側に裾Ｓμ１を有し、下面２３側に、裾Ｓμ１より急峻な裾Ｓμ２を有する。キャリア濃度分布のピークは、センターピーク位置Ｋｓよりも上面２１側に裾ＳＮ１を有し、下面２３側に、裾ＳＮ１より急峻な裾ＳＮ２を有する。
　それぞれの裾は、各分布において、ピークにおける頂点から、所定の基準値と同一になるまでの部分であってよい。基準値は、結晶欠陥密度においてはドリフト領域１８における最小値Ｎｒ０、キャリアライフタイムにおいてはドリフト領域における最大値τ０、キャリア移動度においてはドリフト領域１８における最大値μ０、キャリア濃度においては水素濃度のピーク位置Ｐｓからバッファ領域２０までの間における最小値Ｎ０を用いてよい。本明細書において同一とは１０％以内の誤差を有する場合を含めてよい。
　本例の裾ＳＶ１、Ｓτ１、Ｓμ１およびＳＮ１は、いずれもアノード領域１４（トランジスタ部７０においてはベース領域１７）に到達しない。つまりアノード領域１４およびベース領域１７の、結晶欠陥密度、キャリアライフタイム、キャリア移動度およびキャリア濃度は、上述した基準値Ｎｒ０、τ０、μ０、Ｎ０と同一である。これにより、結晶欠陥を形成したことによるアノード領域１４およびベース領域１７への影響を低減できる。特に、ゲート閾値の変動が抑えられる。ゲート閾値は、ベース領域１７のピーク濃度の位置で決まる。ベース領域１７のピーク位置において結晶欠陥密度がＮｒ０よりも高いと、ゲート閾値に影響する界面準位等が増加し、ゲート閾値が変化する場合がある。ベース領域１７のピーク位置において結晶欠陥密度をＮｒ０にすることで、ゲート閾値への影響を極小に抑えることができる。なお、例えば水素イオンの注入位置、水素イオン注入後のアニール条件を調整することで、各裾がアノード領域１４およびベース領域１７に到達しないように制御できる。
　図７Ｄは、ネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の各分布図の他の例を示す。各分布図における縦軸および横軸は、図３に示した対応する各分布図と同様である。本例においては、アノード領域１４（トランジスタ部７０においてはベース領域１７）および結晶欠陥領域１９－１における、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）、キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）が、図７Ｃの例と異なる。他の位置における各分布は、図７Ｃの例と同一である。
　本例においては、裾ＳＶ１、Ｓτ１、Ｓμ１およびＳＮ１の少なくとも一つが、アノード領域１４またはベース領域１７に到達している。ただし、アノード領域１４およびベース領域１７における結晶欠陥密度、キャリアライフタイム、キャリア移動度およびキャリア濃度は、上述した基準値Ｎｒ０、τ０、μ０、Ｎ０に十分近い。
　本例では、センターピーク位置Ｋｓにおける結晶欠陥密度、キャリアライフタイム、キャリア移動度およびキャリア濃度を、Ｎｒｐ、τｐ、μｐ、Ｎｐとする。また、アノード領域１４またはベース領域１７における結晶欠陥密度、キャリアライフタイム、キャリア移動度およびキャリア濃度を、Ｎｒｂ、τｂ、μｂ、Ｎｂとする。結晶欠陥密度Ｎｒｂ、キャリアライフタイムτｂ、キャリア移動度μｂおよびキャリア濃度Ｎｂは、アノード領域１４またはベース領域１７と、ドリフト領域１８等のＮ型領域とのＰＮ接合の位置おける値を用いてよい。なおキャリア濃度Ｎｂについては、当該ＰＮ接合と接するＮ型領域におけるキャリア濃度の極大値を用いてよい。
　結晶欠陥密度Ｎｒｂ、キャリアライフタイムτｂ、キャリア移動度μｂおよびキャリア濃度Ｎｂは、センターピーク位置Ｋｓにおける結晶欠陥密度Ｎｒｐ、キャリアライフタイムτｐ、キャリア移動度μｐおよびキャリア濃度Ｎｐの半分以下であってよく、１／４以下であってよく、１／１０以下であってよく、１／１００以下であってもよい。これにより、結晶欠陥を形成したことによるアノード領域１４およびベース領域１７への影響を低減できる。
　図８Ａは、本実施形態に係る半導体装置２００の上面の一例を部分的に示す図である。本例の半導体装置２００は、トランジスタ部７０およびトランジスタ部７０に隣接して設けられたダイオード部８０を備える半導体チップである。半導体装置２００の上面は、図１Ａに示した半導体装置１００の上面と同一であってよい。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。境界部９０は、トランジスタ部７０のうちダイオード部８０に隣接する領域である。ダイオード部８０は、半導体基板１０の上面においてＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含む。図８Ａにおいては、チップ端部周辺のチップ上面を示しており、他の領域を省略している。
　また、図８Ａにおいては、半導体装置２００における半導体基板１０の活性領域を示すが、半導体装置２００は、活性領域を囲んでエッジ終端構造部を有してよい。活性領域は、半導体装置２００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端構造部は、半導体基板１０の上面２１側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　本例の半導体装置２００は、半導体基板１０の内部に設けられ、且つ、半導体基板１０の上面に露出するゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１７およびコンタクト領域１５を備える。また、本例の半導体装置２００は、半導体基板１０の上面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０と、半導体基板１０の上面２１との間には層間絶縁膜が設けられるが、図８Ａでは省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
　また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５と半導体基板１０の上面２１との間には、酸化膜等の絶縁膜が設けられる。
　ゲート金属層５０は、コンタクトホール４９を通って、ゲートランナー４８と接触する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。ゲートランナー４８は、半導体基板１０の上面２１において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。
　本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで形成される。ゲートランナー４８と半導体基板１０の上面２１との間には、酸化膜等の絶縁膜が形成される。
　ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板１０の上面２１に露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。
　ゲート金属層５０の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。また、エミッタ電極５２およびゲート金属層５０は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、所定の配列方向（本例ではＹ軸方向）に沿って所定の間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０の上面２１に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分３９と、２つの延伸部分３９を接続する接続部分４１を有してよい。接続部分４１の少なくとも一部は、曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分３９の端部を接続することで、延伸部分３９の端部における電界集中を緩和することができる。本明細書では、ゲートトレンチ部４０のそれぞれの延伸部分３９を、一つのゲートトレンチ部４０として扱う場合がある。ゲートランナー４８は、ゲートトレンチ部４０の接続部分４１において、ゲート導電部と接続してよい。
　本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面２１においてＵ字形状を有してよい。即ち、本例のダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分２９と、２つの延伸部分２９を接続する接続部分３１を有してよい。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１７およびコンタクト領域１５の上方に形成される。ウェル領域１１は第２導電型である。ウェル領域１１は、一例としてＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
　半導体基板１０の上面２１と平行な面内において、Ｙ軸方向には各トレンチ部に隣接してメサ部が設けられる。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板の部分である。メサ部は、半導体基板１０の上面２１から、各トレンチ部の最も深い底部の深さまでの部分であってよい。隣り合う２つのトレンチ部の延伸部分に挟まれる領域をメサ部としてよい。
　トランジスタ部７０においては、各トレンチ部に隣接して第１メサ部６０が設けられる。トランジスタ部７０におけるダイオード部８０との境界である境界部９０においては、隣り合うダミートレンチ部３０に挟まれた領域に第２メサ部６２が設けられる。ダイオード部８０においては、隣り合うダミートレンチ部３０に挟まれた領域に第３メサ部６４が設けられる。
　第１メサ部６０、第２メサ部６２および第３メサ部６４のＸ軸方向における両端部には、一例として、半導体基板１０の上面２１に露出して、第２導電型のベース領域１７が設けられる。本例のベース領域１７は、一例としてＰ－型である。なお、図８Ａは、当該ベース領域１７のＸ軸方向の一方の端部のみを示している。
　第１メサ部６０の上面には、ゲートトレンチ部４０と接してエミッタ領域１２が設けられる。エミッタ領域１２は、第１メサ部６０を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
　エミッタ領域１２は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、エミッタ領域１２がダミートレンチ部３０と接して設けられる。本例のエミッタ領域１２は第１導電型である。本例のエミッタ領域１２は、一例としてＮ＋型である。
　第１メサ部６０の上面には、ベース領域１７よりもドーピング濃度の高い第２導電型のコンタクト領域１５が設けられる。本例のコンタクト領域１５は、一例としてＰ＋型である。第１メサ部６０において、エミッタ領域１２およびコンタクト領域１５は、ゲートトレンチ部４０の延伸方向に交互に設けられてよい。コンタクト領域１５は、第１メサ部６０を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
　コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してよく、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接して設けられる。
　第２メサ部６２の上面には、コンタクト領域１５が設けられる。一つの第２メサ部６２の上面に設けられるコンタクト領域１５の面積は、一つの第１メサ部６０の上面に設けられるコンタクト領域１５の面積よりも大きい。一つの第２メサ部６２の上面に設けられるコンタクト領域１５の面積は、一つの第３メサ部６４の上面に設けられるコンタクト領域１５の面積よりも大きくてよい。第２メサ部６２において、コンタクト領域１５はコンタクトホール５４の下方にも設けられている。
　第２メサ部６２の上面におけるコンタクト領域１５は、第２メサ部６２のＸ軸方向における両端部に設けられるベース領域１７に挟まれる領域全体に設けられてよい。第２メサ部６２では、第１メサ部６０と比べてターンオフ時のキャリアの引き抜きを効果的に行う。
　第３メサ部６４の上面には、Ｘ軸方向における両端部にコンタクト領域１５が設けられる。また、第３メサ部６４の上面において、第３メサ部６４のＸ軸方向における両端部に設けられるコンタクト領域１５に挟まれる領域には、ベース領域１７が設けられる。ベース領域１７は、Ｘ軸方向において当該コンタクト領域１５に挟まれる領域全体に設けられてよい。第３メサ部６４において、ベース領域１７は、コンタクトホール５４の下方にも設けられている。コンタクト領域１５は、コンタクトホール５４の下方にも設けられてよい。
　第３メサ部６４には、コンタクト領域１５およびベース領域１７が、第３メサ部６４を挟む一方のダミートレンチ部３０から、他方のダミートレンチ部３０に渡って形成される。即ち、半導体基板の上面において、第３メサ部６４のＹ軸方向の幅と、第３メサ部６４に設けられたコンタクト領域１５またはベース領域１７のＹ軸方向の幅は、等しい。
　第３メサ部６４には、エミッタ領域１２が形成されなくてよく、形成されてもよい。本例においては、第３メサ部６４にエミッタ領域１２が形成されない。
　本例の半導体装置２００は、ダイオード部８０において、ダミートレンチ部３０が設けられる。隣接するダミートレンチ部３０のそれぞれの直線状の延伸部分２９は、接続部分３１で接続されてよい。第３メサ部６４は、それぞれのダミートレンチ部３０に挟まれる領域である。
　ダイオード部８０は、半導体基板１０の下面２３側において、第１導電型のカソード領域８２を有する。本例のカソード領域８２は、一例としてＮ＋型である。図８Ａに、半導体基板１０の上面視でカソード領域８２が設けられる領域を一点鎖線部で示している。ダイオード部８０は、カソード領域８２を半導体基板１０の上面２１に投影した領域であってよい。また、カソード領域８２が部分的に設けられた第３メサ部６４全体と、当該第３メサ部６４に隣接するダミートレンチ部３０とをダイオード部８０に含めてもよい。カソード領域８２を半導体基板１０の上面２１に投影した領域は、コンタクト領域１５からＸ軸方向正側に離れていてよい。
　半導体基板１０の下面２３においてカソード領域８２が形成されていない領域には、第２導電型のコレクタ領域が形成されてよい。本例のコレクタ領域は、一例としてＰ＋型である。ダイオード部８０におけるコンタクトホール５４のＸ軸方向負側の端部を半導体基板１０の下面２３に投影した位置には、コレクタ領域が形成されてよい。
　境界部９０を除くトランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。境界部９０に隣接する第１メサ部６０を除く第１メサ部６０において、コンタクトホール５４は、図８Ａの上面視で、Ｘ軸方向に延伸するゲートトレンチ部４０およびダミートレンチ部３０と重ならないように設けられてよい。コンタクトホール５４のＹ軸方向の幅は、エミッタ領域１２およびコンタクト領域１５のＹ軸方向の幅よりも小さくてよい。
　境界部９０を除くトランジスタ部７０において、コンタクトホール５４は、図８Ａに示す半導体基板１０の上面視で、第１メサ部６０のＸ軸方向最も負側に設けられるコンタクト領域１５の上方から、Ｘ軸方向の最も正側に設けられるコンタクト領域１５の上方まで、連続して設けられてよい。コンタクトホール５４は、図８Ａに示す半導体基板１０の上面視で、第１メサ部６０のＸ軸方向最も負側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。コンタクトホール５４は、図８Ａに示す半導体基板１０の上面視で、第１メサ部６０のＸ軸方向最も正側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。
　境界部９０において、コンタクトホール５４は、コンタクト領域１５の上方に形成される。第２メサ部６２において、コンタクトホール５４は、図８Ａに示す半導体基板１０の上面視で、Ｘ軸方向に延伸するダミートレンチ部３０と重ならないように設けられてよい。コンタクトホール５４のＹ軸方向の幅は、コンタクト領域１５のＹ軸方向の幅よりも小さくてよい。
　境界部９０において、コンタクトホール５４は、図８Ａに示す上面視で、第２メサ部６２に設けられるコンタクト領域１５の上方に、Ｘ軸方向に連続して設けられてよい。コンタクトホール５４は、図８Ａに示す上面視で、第２メサ部６２に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。
　ダイオード部８０において、コンタクトホール５４は、ベース領域１７およびコンタクト領域１５の上方に形成される。第３メサ部６４において、コンタクトホール５４は、図８Ａに示す上面視で、Ｘ軸方向に延伸するダミートレンチ部３０と重ならないように設けられてよい。コンタクトホール５４のＹ軸方向の幅は、ベース領域１７およびコンタクト領域１５のＹ軸方向の幅よりも小さくてよい。
　ダイオード部８０において、コンタクトホール５４は、図８Ａに示す上面視で、第３メサ部６４のＸ軸方向最も負側に設けられるコンタクト領域１５の上方から、Ｘ軸方向の最も正側に設けられるコンタクト領域１５の上方まで、連続して設けられてよい。コンタクトホール５４は、図８Ａに示す上面視で、第３メサ部６４のＸ軸方向負側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。コンタクトホール５４は、図８Ａに示す上面視で、第３メサ部６４のＸ軸方向正側に設けられるコンタクト領域１５の少なくとも一部と重なるように設けられてよい。
　トランジスタ部７０においては、ベース領域１７の下方に第１導電型の蓄積領域１６が設けられてよい。本例の蓄積領域１６は、一例としてＮ＋型である。図８Ａにおいて、蓄積領域１６が形成される範囲を破線で示している。蓄積領域１６は、半導体基板の上面視で、－Ｘ軸方向の端のコンタクト領域１５とコンタクトホール５４とが重なる領域から、＋Ｘ軸方向側に形成されてよい。なお、ダイオード部８０においては、蓄積領域１６は設けられなくてよいが、設けられてもよい。
　本例の半導体装置２００は、半導体基板１０の内部に結晶欠陥領域１９を有する。半導体装置２００は、図１Ａから図６に示したように、上面２１側の結晶欠陥領域１９－１と、下面２３側の結晶欠陥領域１９－２の一方を有してよく、両方を有してもよい。本例の半導体装置２００は、結晶欠陥領域１９－１および１９－２の両方を有している。結晶欠陥領域１９－２は、トランジスタ部７０およびダイオード部８０の全体に設けられてよい。結晶欠陥領域１９－１は、ダイオード部８０の全体と、トランジスタ部７０の一部に設けられてよい。
　図８Ａにおいては、結晶欠陥領域１９－１が設けられる領域を一点鎖線と矢印で示している。本例では、結晶欠陥領域１９－１は、ＸＹ面におけるダイオード部８０の全体と、トランジスタ部７０においてゲートトレンチ部４０と重ならない領域に配置されている。結晶欠陥領域１９－１は、ダイオード部８０から、トランジスタ部７０においてダイオード部８０に最も近いゲートトレンチ部４０に隣接する第１メサ部６０まで、Ｙ軸方向に連続して設けられていてよい。他の例では、結晶欠陥領域１９－１は、トランジスタ部７０において、それぞれのゲートトレンチ部４０と重ならないように、Ｙ軸方向において離散的に配置されていてもよい。
　図８Ｂは、半導体装置２００の上面の他の例を部分的に示す図である。本例の半導体装置２００は、結晶欠陥領域１９－１の配置が、図８Ａの例と異なる。他の構造は、図８Ａの例と同一である。
　本例の半導体装置２００は、結晶欠陥領域１９－１が、トランジスタ部７０のゲートトレンチ部４０と重なって配置されている。より具体的には、トランジスタ部７０のゲートトレンチ部４０のうち、ダイオード部８０に最も近く配置された１つ以上のゲートトレンチ部４０と、結晶欠陥領域１９－１とが重なって配置されている。結晶欠陥領域１９－１は、それぞれのトランジスタ部７０のゲートトレンチ部４０のうち、少なくともＹ軸方向における中央に配置された第１メサ部６０とは重ならないように配置されてよい。
　図８Ｃは、半導体装置２００の上面の他の例を部分的に示す図である。本例の半導体装置２００は、結晶欠陥領域１９－１およびカソード領域８２の配置が、図８Ａの例と異なる。他の構造は、図８Ａの例と同一である。
　結晶欠陥領域１９－１は、Ｘ軸方向およびＹ軸方向において、カソード領域８２よりも広い範囲に設けられてよい。図８Ｃでは、Ｙ軸方向において、結晶欠陥領域１９－１が境界部９０およびダイオード部８０に配置され、境界部９０以外のトランジスタ部７０には配置されていない。境界部９０の一つの第２メサ部６２の上面に露出するコンタクト領域１５の面積は、トランジスタ部７０の一つの第１メサ部６０の上面に露出するコンタクト領域１５の面積よりも大きい。第２メサ部６２は、第１メサ部６０におけるエミッタ領域１２をコンタクト領域１５に置き換えた構成を有してよい。カソード領域８２は、Ｙ軸方向においてダイオード部８０の少なくとも一部に設けられている。本例では、Ｘ軸方向において、トランジスタ部７０に挟まれた領域をダイオード部８０とする。図８Ｃのカソード領域８２は、ダイオード部８０において境界部９０に最も近い１つ以上の第３メサ部６４には設けられていない。図８Ｃのカソード領域８２は、ダイオード部８０において、コンタクト領域１５からＸ軸方向に離れて設けられている。
　また、結晶欠陥領域１９－１のＸ軸方向における端部は、カソード領域８２のＸ軸方向における端部と、ゲート金属層５０との間に配置されている。結晶欠陥領域１９－１のＸ軸方向における端部は、コンタクトホール５４と、ゲート金属層５０との間に配置されてよい（図８Ｃにおける、結晶欠陥領域１９－１ａ）。他の例では、結晶欠陥領域１９－１のＸ軸方向における端部は、ダミートレンチ部３０と、ゲート金属層５０との間に配置されてもよい（図８Ｃにおける結晶欠陥領域１９－１ｂ）。
　結晶欠陥領域１９－１のＸ軸方向における端部は、上面視でウェル領域１１の内部に位置してよい（図８Ｃにおける結晶欠陥領域１９－１ｂ）。Ｐ型のウェル領域１１は、Ｐ型のアノード領域１４またはベース領域１７よりもドーピング濃度が高い。結晶欠陥領域１９－１がウェル領域１１にも設けられることで、ウェル領域１１からカソード領域８２に向かう正孔の注入を抑えることができる。
　結晶欠陥領域１９－１のＹ軸方向における端部は、トランジスタ部７０のゲートトレンチ部４０の中で、最もダイオード部８０側に設けられたゲートトレンチ部４０よりもダイオード部８０側の第１メサ部６０またはダミートレンチ部３０に位置してもよい（図８Ｃにおける結晶欠陥領域１９－１ｃ）。これにより、ゲート閾値に影響を与えずに、トランジスタ部７０からカソード領域８２に向かう正孔の注入を抑えることができる。
　結晶欠陥領域１９－１は、Ｙ軸方向においてゲートランナー４８またはゲート金属層５０まで延伸してもよい。結晶欠陥領域１９－１のＹ軸方向における端部は、ゲートランナー４８にあってよいし、ゲート金属層５０にあってよいし、ゲート金属層５０を超えて位置してもよい。これにより、ゲートランナー４８またはゲート金属層５０に残留するキャリアを低減し、スイッチング動作への影響を抑えることができる。
　ゲートランナー４８またはゲート金属層５０の下面２３側にはゲート絶縁膜が形成されているが、反転層チャネルは形成されない領域でもある。結晶欠陥領域１９－１の形成のためのイオン注入時には、ゲートランナー４８またはゲート金属層５０の下面２３側のゲート絶縁膜にも注入されたイオンが導入されるか、または通過する。そのため、ゲート絶縁膜にもイオン注入時のダメージが形成されることがある。しかしながら、ゲートランナー４８またはゲート金属層５０の下面２３側には反転層チャネルは形成されないので、ゲート閾値への影響は十分小さい。
　第２メサ部６２の上面におけるコンタクト領域１５は、第２メサ部６２のＸ軸方向における両端部に設けられるベース領域１７に挟まれる領域全体に設けられなくてもよい。具体的には、第２メサ部６２上面におけるコンタクト領域１５は、コンタクトホール５４の両端を覆うだけで、当該コンタクト領域１５に挟まれる第２メサ部６２上面はベース領域１７が露出してよい。第２メサ部６２上面において、当該露出するベース領域１７の面積は、コンタクトホール５４の両端を覆うコンタクト領域１５の面積より大きくてよく、１０倍以上であってよい。また、ダイオード部８０の構成と同一であってもよい。
　図８Ｄは、半導体装置２００の上面の他の例を部分的に示す図である。本例の半導体装置２００は、カソード領域８２のＹ軸方向における配置が、図８Ｃの例と異なる。他の構造は、図８Ｃの例と同一である。結晶欠陥領域１９－１のＹ軸方向における端部の位置は、図８Ｃの例と同一であってよい。
　本例のカソード領域８２は、Ｙ軸方向においてダイオード部８０の全体に設けられている。またＹ軸方向において、結晶欠陥領域１９－１は、トランジスタ部７０のうちダイオード部８０に接する一部の領域に設けられている。結晶欠陥領域１９－１は、境界部９０以外の第１メサ部６０にも設けられてよい。ただし結晶欠陥領域１９－１は、トランジスタ部７０のＹ軸方向における中央を含む所定の範囲には設けられていない。このような構成により、カソード領域８２から、トランジスタ部７０の上面側にキャリアが流れることを抑制できる。
　図９Ａは、図８Ａにおけるｄ－ｄ'断面の一例を示す図である。ｄ－ｄ'断面は、トランジスタ部７０およびダイオード部８０において、エミッタ領域１２およびコンタクト領域１５を通過するＹＺ面である。本例の半導体装置２００は、ｄ－ｄ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。
　なお、領域Ａは、図５に示す半導体装置１００に対応する。ただし、図５に示す半導体装置１００においては、図９Ａにおけるダミートレンチ部３０および層間絶縁膜３８が設けられていない。また、図９Ａにおけるエミッタ電極５２は、図５における上面側電極５３に対応する。
　コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
　半導体基板１０は、第１導電型のドリフト領域１８を備える。本例のドリフト領域１８はＮ－型である。ドリフト領域１８は、半導体基板１０において、他のドーピング領域が設けられずに残存した領域であってよい。
　半導体基板１０の上面２１には、１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０が設けられる。各トレンチ部は、上面２１から、ベース領域１７を貫通して、ドリフト領域１８に到達して設けられている。
　ゲートトレンチ部４０は、上面２１に設けられたゲートトレンチ、並びにゲートトレンチ内に設けられたゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。即ち、ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、ゲートトレンチ部４０の内部において、ゲート絶縁膜４２に囲まれて設けられる。ゲート導電部４４は、深さ方向において、ゲート絶縁膜４２を挟んで、少なくとも隣接するベース領域１７と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１７のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に設けられたダミートレンチ、並びにダミートレンチ内に設けられたダミー絶縁膜３２およびダミー導電部３４を有する。ダミートレンチの上端は、Ｚ軸方向において上面２１と同じ位置であってよい。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチ部３０の内部において、ダミー絶縁膜３２に囲まれて設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。
　ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えば、ダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は下方側に凸の曲面状（断面においては曲線状）であってよい。
　第１メサ部６０において、ドリフト領域１８の上方には、ゲートトレンチ部４０に接して蓄積領域１６が設けられる。蓄積領域１６が複数設けられる場合、それぞれの蓄積領域１６はＺ軸方向に並んで配置される。蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高く、ドーパントがドリフト領域１８よりも高濃度に蓄積している。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
　蓄積領域１６は、第１メサ部６０において、ダミートレンチ部３０に接していてよいが、離れていてもよい。図９Ａは、蓄積領域１６がダミートレンチ部３０と接して設けられる一例を示している。
　第１メサ部６０において、蓄積領域１６の上方には、ゲートトレンチ部４０に接して第２導電型のベース領域１７が設けられる。ベース領域１７は、一例としてＮ－型である。第１メサ部６０において、ベース領域１７は、ダミートレンチ部３０に接して設けられてよい。
　境界部９０の第２メサ部６２において、ドリフト領域１８の上方には、ダミートレンチ部３０に接して第２導電型のベース領域１７が設けられる。ダイオード部８０の第３メサ部６４において、ドリフト領域１８の上方には、ダミートレンチ部３０に接して第２導電型のアノード領域１４が設けられる。アノード領域１４は上面２１に接して設けられる。
　第１メサ部６０には、ｄ－ｄ'断面において、上面２１に接して、且つ、ゲートトレンチ部４０と接してエミッタ領域１２が設けられる。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。第１メサ部６０には、当該ｄ－ｄ'断面のＸ軸方向正側および負側に、上面２１に接して、且つ、ゲートトレンチ部４０と接してコンタクト領域１５が設けられる。
　第２メサ部６２において、上面２１にはダミートレンチ部３０と隣接してコンタクト領域１５が設けられる。コンタクト領域１５は、ダミートレンチ部３０と接していてよいが、離れていてもよい。図９Ａは、コンタクト領域１５がダミートレンチ部３０と接して設けられる一例を示している。
　トランジスタ部７０において、ドリフト領域１８の下方には、第２導電型のコレクタ領域２２が設けられる。本例のコレクタ領域２２は、一例としてＰ＋型である。コレクタ領域２２は、下面２３に接して設けられる。ダイオード部８０において、ドリフト領域１８の下方には、ドリフト領域１８よりもドーピング濃度の高い第１導電型のカソード領域８２が設けられる。本例のカソード領域８２は、一例としてＮ＋型である。カソード領域８２は、下面２３に接して設けられる。
　本例の半導体装置２００において、半導体基板１０は、ドリフト領域１８と、半導体基板１０の下面２３との間において、ドリフト領域１８よりもドーピング濃度の高い第１導電型のバッファ領域２０を有してよい。バッファ領域２０は、第１位置Ｐｓ'を含んで設けられる。本例のバッファ領域は、一例としてＮ＋型である。本例においては、バッファ領域２０は、ドリフト領域１８に接して設けられる。
　本例の半導体装置２００は、半導体基板１０の内部に水素を含む領域が設けられる。本例の半導体装置２００において、半導体基板１０の深さ方向における水素の濃度分布は、半導体基板１０の一方の主面、即ち上面２１から、半導体基板１０の深さ方向に予め定められた距離Ｄｐｓ離間した第１位置Ｐｓに、濃度分布のピークを有する。
　図９Ａにおいて、第１位置Ｐｓにおける水素の濃度分布のピークを、「×」の記号（マーカー）にて示している。第１位置Ｐｓは、半導体基板１０の厚さＴの１／２よりも上面２１側に配置されている。半導体基板１０には、第１位置Ｐｓに注入された水素を含む領域として、高濃度領域２６が設けられている。ＸＹ面において、図８Ａに示した結晶欠陥領域１９－１と同一の範囲に設けられている。つまり、高濃度領域２６は、ＸＹ面において、ダイオード部８０の全体と、トランジスタ部７０におけるゲートトレンチ部４０と重ならない領域の少なくとも一部とに設けられている。
　本例の半導体装置２００は、バッファ領域２０において、水素の濃度分布が複数の位置にピークを有する。即ち、バッファ領域２０の上面側から下面側にわたり、位置Ｐｂ４、位置Ｐｂ３、位置Ｐｂ２および位置Ｐｂ１の４箇所に、濃度分布のピークを有する。図９Ａにおいて、Ｚ軸方向の複数の位置における水素の濃度分布のピークを、「×」の記号（マーカー）にて示している。
　本例のバッファ領域２０は、半導体基板１０に下面２３から位置Ｐｂ４、位置Ｐｂ３、位置Ｐｂ２および位置Ｐｂ１に注入された水素を、アニールすることにより形成される領域であってよい。水素を注入した半導体基板１０をアニールすることにより、水素がドナー化し、ドリフト領域１８よりもドーピング濃度の高いバッファ領域２０が形成される。なお、バッファ領域２０の形成については、後述する。
　第１位置Ｐｓは、水素を注入した半導体基板１０をアニールした後における高濃度領域２６のドーピング濃度のピーク位置であってよい。アニール後において、第１位置Ｐｓにおけるドーピング濃度は、１×１０１４（／ｃｍ３）以上１×１０１５（／ｃｍ３）以下であってよい。
　本例の半導体装置２００において、バッファ領域２０は、ドリフト領域１８よりもドーピング濃度が高い。このため、バッファ領域２０は、アノード領域１４およびベース領域１７の下面側から広がる空乏層が、カソード領域８２およびコレクタ領域２２へ到達することを防ぐ、フィールドストップ領域として機能することができる。
　本例の半導体装置２００には、結晶欠陥領域１９－１および１９－２が設けられる。図８Ａに示したように、結晶欠陥領域１９－１は、ダイオード部８０の全体と、トランジスタ部７０におけるゲートトレンチ部４０と重ならない領域の少なくとも一部とに設けられている。結晶欠陥領域１９－２は、ＸＹ面においてダイオード部８０の全体と、トランジスタ部７０の全体とに設けられてよい。
　図９Ｂは、図８Ｂにおけるｄ－ｄ'断面の一例を示す図である。本例の半導体装置２００は、図９Ａに示した半導体装置２００に対して、結晶欠陥領域１９－１および高濃度領域２６が設けられるＸＹ面における範囲が異なる。他の構造は、図９Ａに示した例と同一である。
　本例では、結晶欠陥領域１９－１および高濃度領域２６は、ＸＹ面においてダイオード部８０の全体と、トランジスタ部７０の一部に設けられている。トランジスタ部７０においては、ダイオード部８０に接する領域であって、１つ以上のゲートトレンチ部４０と重なる領域に、結晶欠陥領域１９－１および高濃度領域２６が設けられている。
　図９Ｃは、図８Ｃにおけるｄ－ｄ'断面の一例を示す図である。本例の半導体装置２００は、図９Ａに示した半導体装置２００に対して、結晶欠陥領域１９－１ｃおよび高濃度領域２６が設けられるＸＹ面における範囲、およびコレクタ領域２２とカソード領域８２の境界位置が異なる。他の構造は、図９Ａに示した例と同一である。
　図１０Ａは、本実施形態に係る半導体装置の製造方法の概要の一例を示す図である。本例では、上面２１側の結晶欠陥領域１９－１を水素イオン（本例ではプロトン）の注入により形成し、下面２３側の結晶欠陥領域１９－２をヘリウムイオンの注入により形成する。本例の半導体装置の製造方法は、一例として、図１０Ａに示すように、ステップＳ１００６以降においてプロトンを注入する前に、ステップＳ１００２における下面２３へのイオン注入、および、ステップＳ１００４における下面２３のレーザーアニールを実施する。
　ステップＳ１００２において下面２３へ注入するイオンは、一例としてＢ（ボロン）およびＰ（リン）である。ステップＳ１００２においては、ボロンおよびリンを一例として、それぞれを下面２３においてＰ型とする領域およびＮ型とする領域に注入する。
　ステップＳ１００４において、ステップＳ１００２で注入したボロンおよびリンをレーザーアニールする。ステップＳ１００４により、ボロンが注入された領域にコレクタ領域２２が、リンが注入された領域にカソード領域８２が、それぞれ形成される。
　続いて、ステップＳ１００６において下面２３からプロトンを注入する。ステップＳ１００６におけるプロトン注入は、ステップＳ１００６－１、ステップＳ１００６－２、ステップＳ１００６－３およびステップＳ１００６－４に示すように、複数回実施してよい。本例は、ステップＳ１００６において、プロトン注入を４回実施する例を示している。ステップＳ１００６においては、バッファ領域２０を形成すべき領域にプロトンを注入している。
　ステップＳ１００８において、プロトンが注入された半導体基板１０を第２の温度でアニールする。本例において、第２の温度は３３０℃以上４５０℃以下であってよく、一例として３７０℃であってよい。さらに第２の温度は、３５０℃以上４２０℃以下であってよく、３７０℃以上４００℃以下であってよい。ステップＳ１００８におけるアニール時間は、３０分以上１０時間以下であってよく、本例では５時間である。さらに、ステップＳ１００８におけるアニール時間は、１時間以上７時間以下であってよい。
　続いて、ステップＳ１０１０において下面２３からヘリウムイオンを注入する。また、上面２１からプロトンを注入する。ヘリウムイオンは、結晶欠陥領域１９－２の欠陥密度ピークを形成すべき深さに注入する。プロトンは、結晶欠陥領域１９－１の欠陥密度ピークを形成すべき領域よりも深い位置に注入する。プロトンは、高濃度領域２６を形成すべき深さに注入してよい。ヘリウムイオンの注入と、プロトンの注入とは、いずれが先であってもよい。
　ステップＳ１０１２において、プロトンおよびヘリウムイオンが注入された半導体基板１０を第１の温度でアニールする。第１の温度は、第２の温度より低い。本例において、第１の温度は３６０℃であってよい。
　ステップＳ１０１２における第１の温度は、ステップＳ１０１０で注入した水素イオンのピーク位置Ｐｓとその近傍（例えばＦＷ１％の領域）で、水素が空孔・複空孔に含まれるダングリング・ボンドを終端する温度であってよい。第１の温度は、例えば３００℃以上４２０℃以下であってよく、本例では３６０℃である。さらに第１の温度は、３３０℃以上４００℃以下であってよく、３５０℃以上３８０℃以下であってよい。また、第１の温度は、３７０℃未満であってよく、３６０℃以下であってもよい。
　ステップＳ１０１２におけるアニール時間は、ステップＳ１００８におけるアニール時間より短くてよい。ステップＳ１０１２におけるアニール時間は、３０分以上８時間以下であってよく、本例では１時間である。さらに、ステップＳ１０１２におけるアニール時間は、１時間以上５時間以下であってもよい。ステップＳ１０１２におけるアニール温度またはアニール時間の少なくとも一方を、ステップＳ１００８におけるアニール温度またはアニール時間より小さくすることで、プロトンおよびヘリウムイオンを注入することで生じた結晶欠陥を残存させることが容易になる。このような工程で、図７Ｂに示したような半導体装置を形成できる。
　さらに、ステップＳ１０１２の後に、図示しない下面２３への電極形成ステップを行ってよい。電極形成ステップは、１つ以上の金属膜の成膜ステップを含む。金属膜の成膜ステップの後に、電極アニールステップを行ってよい。電極アニールステップの温度は、第１の温度より低い。一例として、１４０℃以上３３０℃以下であってよい。電極アニールステップの温度は、２２０℃以上であってもよい。
　また、半導体装置は、ダイシングにより半導体基板がチップ化された後に、ＤＣＢ（Ｄｉｒｅｃｔ　Ｃｏｐｐｅｒ　Ｂｏｎｄ）基板等の回路基板にはんだ付けされる場合がある。このときのはんだ付け温度を第３の温度とする。ステップＳ１０１２におけるアニールの第１の温度は、はんだ付け時における第３の温度より高い。一例として、はんだ付けの温度は、２８０℃以上、４００℃以下であってよい。なお、第３の温度は、第１の温度よりも低ければ、電極アニールステップの温度より低くてよく、同じであってよく、高くてもよい。
　また、はんだ付けの時間は、１００秒以上、５００秒以下であってよい。ステップＳ１０１２におけるアニールの時間は、はんだ付けの時間より長くてよい。このような条件により、はんだ付け時に、結晶欠陥が水素で終端されることを抑制できる。ステップＳ１０１２におけるアニールの時間は、１０分以上であってよく、３０分以上であってもよい。当該アニールの時間は、２時間以下であってよく、１時間以下であってもよい。以上より、第２の温度Ｔ２、第１の温度Ｔ１、第３の温度Ｔ３とすると、Ｔ２＞Ｔ１＞Ｔ３であることが好ましい。
　図１０Ｂは、半導体装置の製造方法の他の例を示す図である。本例では、上面２１側の結晶欠陥領域１９－１および下面２３側の結晶欠陥領域１９－２をプロトン注入により形成する。本例のステップＳ１００２およびＳ１００４は、図１０Ａに示したステップＳ１００２および１００４と同様である。
　ステップＳ１００６において、下面２３からプロトンを注入する。ステップＳ１００６におけるプロトン注入は、ステップＳ１００６－１、ステップＳ１００６－２およびステップＳ１００６－３に示すように、複数回実施してよい。ステップＳ１００６においては、バッファ領域２０に形成すべき複数の水素ピークのうち、１つの水素ピークを除いた水素ピークの位置にプロトンを注入する。本例は、ステップＳ１００６において、プロトン注入を３回実施する例を示している。
　ステップＳ１００８において、プロトンが注入された半導体基板１０を第２の温度でアニールする。本例において、第２の温度は３７０℃であってよい。アニール時間は５時間であってよい。
　続いて、ステップＳ１０１１において上面２１および下面２３からプロトンを注入する。下面２３からは、バッファ領域２０に形成すべき複数の水素ピークのうち、ステップＳ１００６においてプロトンを注入しなかった水素ピークの位置に、プロトンを注入する。上面２１からは、結晶欠陥領域１９－１の欠陥密度ピークを形成すべき領域よりも深い位置にプロトンを注入する。上面２１からのプロトンの注入と、下面２３からのプロトンの注入とは、いずれが先であってもよい。
　ステップＳ１０１２において、プロトンおよびヘリウムイオンが注入された半導体基板１０を第１の温度でアニールする。ステップＳ１０１２は、図１０Ａに示したステップＳ１０１２と同一である。このような工程で、図７Ａに示したような半導体装置を形成できる。
　図１１は、本実施形態に係る半導体装置の製造方法の一例を示す図である。図１１は、図１０Ａに示すステップＳ１０１０およびステップＳ１０１２を詳細に示す図である。図１１に示すように、ステップＳ１０１０において、半導体基板１０の一方の主面、即ち上面２１から、半導体基板１０の深さ方向にプロトンを注入する。本例においては、半導体基板１０の深さ方向に、上面２１から距離Ｄｐｓ離間した第１位置Ｐｓの深さに、プロトンを注入する。図１１において、第１位置Ｐｓの深さに注入されたプロトンを、「×」にて示している。ステップＳ１０１０において、プロトンの注入量は、１×１０１２（／ｃｍ２）以上１×１０１３（／ｃｍ２）以下であってよい。
　上面２１からのプロトンの注入により、半導体基板１０上面２１から第１位置Ｐｓまで結晶欠陥が生じる。また、上面２１からのプロトンの注入により、水素濃度は第１位置Ｐｓをピークとして、半導体基板１０の深さ方向に分布する。またステップＳ１０１０においては、下面２３から半導体基板１０の深さ方向にヘリウムイオンを注入する。本例では、位置Ｋｂに、ヘリウムイオンを注入する。
　続いて、ステップＳ１０１２において、プロトンおよびヘリウムイオンを注入した半導体基板１０を第１の温度でアニールする。第１の温度は、３６０℃であってよい。アニール時間は、１時間であってよい。ステップＳ１０１２により、プロトンおよびヘリウムイオンの注入により生じた結晶欠陥を水素により終端させる。これにより、位置Ｋｓおよび位置Ｋｂに結晶欠陥密度のピークを形成する。また、当該アニールにより、第１位置Ｐｓに注入した水素をドナー化させる。
　本例の半導体装置は、位置Ｋｓを濃度分布のピークとして、半導体装置の深さ方向に分布する結晶欠陥領域１９－１を、上面側ライフタイム制御領域７４として用いる。また、本例の半導体装置は、水素がドナー化された、第１位置Ｐｓを含む領域を、高濃度領域２６として用いる。
　図１２は、図１１におけるｈ－ｈ'線に沿った、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）およびキャリア濃度（Ｆ）の各分布を示す図である。図１２において、図１１のステップＳ１０１０におけるアニール前における分布を破線で示し、ステップＳ１０１２におけるアニール後の分布を実線で示している。
　分布図（Ｂ）に示すように、水素濃度は、アニール前において第１位置Ｐｓをピークとして分布する。アニールにより水素が拡散することで、水素の濃度分布はＺ軸方向に広がる。アニール後の水素濃度の分布は、第１位置Ｐｓよりも上面２１側には、濃度分布の裾Ｓを有する。水素の濃度は、第１位置Ｐｓよりも下面２３側よりも上面２１側の方が、緩やかに分布する。
　分布図（Ｃ）に示すように、アニール前の結晶欠陥密度の分布は、アニール前の水素濃度分布の形状と同様である。例えば、アニール前の結晶欠陥密度のピーク位置は、アニール前の水素濃度のピーク位置Ｐｓと同一である。半導体基板１０をアニールすることで、水素がＺ軸方向に拡散するとともに、ダングリング・ボンドを終端する。上述したように、水素濃度のピーク近傍においては多量の水素が存在するので、ピーク位置Ｐｓの近傍においては結晶欠陥はほとんど終端される。
　分布図（Ｆ）は、アニール後のキャリア濃度の分布を示している。分布図（Ｆ）は、図７Ｂにおける分布図（Ｆ）の一部と同一である。分布図（Ｂ）および（Ｃ）に示したように、水素イオンを上面２１側から注入してアニールすることで、高濃度領域２６と、高濃度領域２６よりも上面２１側に結晶欠陥領域１９－１が形成される。
　図１３は、本実施形態に係る半導体装置の製造方法の他の一例を示す図である。図１３は、図１０Ｂに示すステップＳ１００６、ステップＳ１００８、ステップＳ１０１１、並びにステップＳ１０１２を詳細に示す図である。
　図１３に示すように、本例の半導体装置の製造方法は、半導体基板１０の深さ方向に、水素の濃度分布のピークの位置が異なるように、プロトンを複数回注入するステップを含む。即ち、ステップＳ１００６において、半導体基板１０の他方の主面、即ち下面２３から、半導体基板１０の深さ方向にプロトンを注入する。ステップＳ１００６においては、バッファ領域２０に形成すべき複数の水素ピークのうち、１つの水素ピークを除いた水素ピークの位置にプロトンを注入する。本例では、ステップＳ１００６において、位置Ｐｂ４、Ｐｂ３、Ｐｂ１に順次プロトンを注入している。ステップＳ１００６においてプロトンを注入した後、ステップＳ１００８において半導体基板１０をアニールする。一例として、アニール温度は３７０℃、アニール時間は５時間である。
　続いて、ステップＳ１０１１において、下面２３から、位置ｐｂ２に、プロトンを注入する。また、上面２１から、位置Ｐｓにプロトンを注入する。
　続いて、ステップＳ１０１２において、半導体基板１０をアニールする。一例としてアニール温度は３６０℃、アニール時間は、１時間である。ステップＳ１０１２により、結晶欠陥領域１９－１、結晶欠陥領域１９－２および高濃度領域２６を形成する。
　図１４は、本実施形態に係る半導体装置の製造方法の他の一例を示す図である。図１４に示す半導体装置の製造方法は、図１３に示すステップＳ１００６において位置Ｐｂ１に代えて位置Ｐｂ２にプロトンを注入する点、および、ステップＳ１０１１において位置Ｐｂ１にプロトンを注入する点で、図１３に示す半導体装置の製造方法と異なる。本例においては、結晶欠陥領域１９－２の結晶欠陥密度のピーク位置Ｋｂは、位置Ｐｂ１よりも下面２３側に配置される。このように、ステップＳ１００６およびステップＳ１０１１においてプロトンを注入する位置を調整することで、結晶欠陥密度のピーク位置Ｋｂを調整できる。
　図１５は、本実施形態に係る半導体装置の製造方法の概要の他の一例を示す図である。本例の半導体装置の製造方法は、図１０Ｂに示したステップＳ１０１１における上面２１からのプロトン注入ステップと、下面２３からのプロトン注入ステップとの間にアニールステップを有する点で図１０Ｂの例と異なる。ステップＳ１００２からＳ１００８は、図１０Ｂに示した例と同一である。
　本例ではステップＳ１０１１－１において、下面２３からプロトンを注入する。ステップＳ１０１１－１の後、ステップＳ１０１２－１においてアニールを行う。ステップＳ１０１２－１におけるアニール温度は、ステップＳ１００８におけるアニール温度より低い。ステップＳ１０１２－１におけるアニール時間は、ステップＳ１００８におけるアニール時間より短くてよい。当該アニールは、例えば３６０℃、１時間である。
　次にステップＳ１０１１－２において、上面２１からプロトンを注入する。ステップＳ１０１１－２の後、ステップＳ１０１２－２においてアニールを行う。ステップＳ１０１２－２におけるアニール温度は、ステップＳ１０１２－１におけるアニール温度より低い。ただしステップＳ１０１２－２におけるアニール温度は、チップはんだ付け工程におけるはんだ付け温度より高いことが好ましい。なお、ステップＳ１０１１－１およびステップＳ１０１１－２は順番を入れ替えてもよい。
　図１６は、半導体基板１０の上面２１側から水素イオン（本例ではプロトン）を注入して、結晶欠陥領域１９および高濃度領域２６を形成するステップを説明する図である。プロトンを注入しない領域は、フォトレジスト等のマスク１１０で覆われている。マスク１１０は、エミッタ電極５２上に設けられてよい。マスク１１０の厚みＴ１１０は、プロトンを半導体基板１０に注入する深さ（飛程）に比べて十分大きい。例えばプロトンの飛程が８μｍの場合、厚みＴ１１０は３３μｍ以上である。
　プロトンを注入するステップにおいて、半導体基板１０の上面２１からの飛程が８μｍ以上となる加速エネルギーで、水素イオンを注入してよい。これにより、各トレンチ部の下端よりも下方に、結晶欠陥領域１９を形成できる。プロトンの加速エネルギーは、６００ｋｅＶ以上であってよく、１．０ＭｅＶ以上であってよく、１．５ＭｅＶ以上であってもよい。これにより、プロトンの飛程を８μｍ以上にできる。１．０ＭｅＶの加速エネルギーの場合、プロトンの飛程は例えば１６μｍ程度である。１．５ＭｅＶの加速エネルギーの場合、プロトンの飛程は例えば３０μｍ程度である。
　プロトンの加速エネルギーは、５．０ＭｅＶ以上であっても。５．０ＭｅＶの加速エネルギーの場合、プロトンの飛程は例えば２１５μｍ程度である。この場合、より深い位置にプロトンを注入できる。また、半導体基板１０の下面２３側からプロトンを注入しても、トレンチ部の下端近傍にプロトンを注入できる。また、半導体基板１０の下面２３を研削して薄化する工程の前であっても、半導体基板１０の下面２３側からプロトンを注入して、トレンチ部の下端近傍にプロトンを注入できる。半導体基板１０の下面２３からプロトンを注入した後に、半導体基板１０の下面２３を研削してもよい。
　プロトンの加速エネルギーは、１１．０ＭｅＶ以下であってよく、５．０ＭｅＶ以下であってもよい。これにより、プロトンが深すぎる位置に注入されることを抑制できる。また、プロトンが半導体基板１０を貫通することを抑制できる。プロトンの加速エネルギーは、２．０ＭｅＶ以下であってもよい。２．０ＭｅＶの加速エネルギーの場合、プロトンの飛程は例えば４７μｍ程度である。
　また、プロトンのドーズ量は、１．０×１０１２／ｃｍ２以上であってよい。これにより、十分な密度の欠陥を形成できる。また、プロトンのドーズ量は、１．０×１０１５／ｃｍ２以下であってよい。これにより、例えば８μｍの飛程で上面２１からプロトンを注入しても、結晶欠陥密がアノード領域１４またはベース領域１７に与える影響を抑制できる。
　図１７は、半導体基板１０の下面２３側から水素イオン（本例ではプロトン）を注入して、結晶欠陥領域１９および高濃度領域２６を形成するステップを説明する図である。プロトンを注入しない領域は、フォトレジスト等のマスク１１０で覆われている。マスク１１０は、コレクタ電極２４上に設けられてよい。マスク１１０の厚みＴ１１０は、プロトンを半導体基板１０に注入する深さ（飛程）に比べて十分大きい。
　マスク１１０がフォトレジスト等の有機膜の場合、マスク１１０の厚みＴ１１０の下限値Ｙ１（μｍ）は、水素イオンの注入深さをＸ１（μｍ）とすると、Ｘ１（μｍ）に対して、以下の関係式（数１）であらわされる下限値Ｙ１（μｍ）であってよい。
　（数１）
　Ｙ１＝５．５２３１７×（Ｘ１）０．７９５３８
　これにより、マスク１１０で覆われた領域は、水素イオンを十分遮蔽することができる。マスク１１０がフォトレジスト等の有機膜の場合、マスク１１０の厚みＴ１１０の下限値をＹ２（μｍ）は、水素イオンをイオン注入するときの加速エネルギーをＥ１（ｅＶ）とすると、Ｅ１（ｅＶ）に対して、以下の関係式（数２）であらわされる下限値Ｙ２（μｍ）であってよい。以上により、マスク１１０で覆われた領域は、水素イオンを十分遮蔽することができる。
　（数２）
　Ｙ２＝１．０７５１５×１０－１１×（Ｅ１）２＋３．８３６３７×１０－５×（Ｅ１）
　以上により、マスク１１０で覆われた領域は、水素イオンを十分遮蔽することができる。
　プロトンを注入するステップにおいて、プロトンの注入位置と、半導体基板１０の上面２１との距離が８μｍ以上となる加速エネルギーで、水素イオンを注入してよい。プロトンの加速エネルギーは、２．０ＭｅＶ以上であってよく、３．０ＭｅＶ以上であってよく、４．０ＭｅＶ以上であってもよい。加速エネルギーを調整することで、半導体基板１０の上面２１側に、高濃度領域２６を形成できる。蓄積領域１６の位置に、高濃度領域２６を形成してもよい。
　図１８は、図１７に示す半導体装置１００における、ネットドーピング濃度（Ａ）、水素濃度（Ｂ）、結晶欠陥密度（Ｃ）、キャリアライフタイム（Ｄ）キャリア移動度（Ｅ）およびキャリア濃度（Ｆ）の深さ方向の分布図を示す。上述したように、本例においては水素イオンを半導体基板１０の下面２３から注入することで高濃度領域２６を形成している。
　分布図（Ａ）に示すように、ネットドーピング濃度は、位置Ｐｂ４よりも上面２１側の位置Ｐｆまで、濃度Ｎ０よりも濃度の高い領域を備えてよい。下面２３側から位置Ｐｓまで水素イオンが半導体基板１０を通過し、空孔および複空孔を主体とする結晶欠陥が形成される。位置Ｐｂ４から位置Ｐｆは水素濃度が十分高いため、結晶欠陥のダングリング・ボンドが水素で終端され、水素ドナーが形成される。
　分布図（Ｂ）に示すように、水素濃度は、位置Ｐｓにおいてピークを有している。本例の水素の濃度分布は、ピークの位置Ｐｓから一方の主面（本例では下面２３）に向かう裾Ｓを有する。位置Ｐｓと、位置Ｐｂ４との間における水素濃度は、アノード領域１４における水素濃度よりも高くてよい。
　分布図（Ｃ）に示すように、結晶欠陥密度分布は、位置Ｋｓにおいてピークを有している。結晶欠陥密度分布は、位置Ｋｓから下面２３に向かう裾ＳＶ１と、上面２１に向かう裾ＳＶ２を有する。本例の裾ＳＶ１は、裾ＳＶ２よりもなだらかである。結晶欠陥密度が濃度Ｎｒ０より高い領域は、位置Ｐｒから位置Ｐｆまでの領域である。
　分布図（Ｄ）に示すように、キャリアライフタイム分布は、位置Ｋｓにおいてピークを有している。キャリアライフタイム分布は、位置Ｋｓから下面２３に向かう裾Ｓτ１と、上面２１に向かう裾Ｓτ２を有する。本例の裾Ｓτ１は、裾Ｓτ２よりもなだらかである。キャリアライフタイムがτ０より低い領域は、位置Ｐｒから位置Ｐｆまでの領域である。
　分布図（Ｅ）に示すように、キャリア移動度分布は、位置Ｋｓにおいてピークを有している。キャリア移動度分布は、位置Ｋｓから下面２３に向かう裾Ｓμ１と、上面２１に向かう裾Ｓμ２を有する。本例の裾Ｓμ１は、裾Ｓμ２よりもなだらかである。キャリア移動度がμ０より低い領域は、位置Ｐｒから位置Ｐｆまでの領域である。
　分布図（Ｆ）に示すように、キャリア濃度分布は、位置Ｋｓにおいてピークを有している。キャリア濃度分布は、位置Ｋｓから下面２３に向かう裾ＳＮ１と、上面２１に向かう裾ＳＮ２を有する。本例の裾ＳＮ１は、裾ＳＮ２よりもなだらかである。本例の裾ＳＶ１、Ｓτ１、Ｓμ１およびＳＮ１は、バッファ領域２０に到達していてよく、到達していなくてもよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・アノード領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ベース領域、１８・・・ドリフト領域、１９・・・結晶欠陥領域、１９－１・・・結晶欠陥領域、１９－２・・・結晶欠陥領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２６・・・高濃度領域、２７・・・下面側電極、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・接続部分、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・接続部分、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５３・・・上面側電極、５４・・・コンタクトホール、５６・・・コンタクトホール、５８・・・バリアメタル、６０・・・第１メサ部、６２・・・第２メサ部、６４・・・第３メサ部、７０・・・トランジスタ部、７４・・・上面側ライフタイム制御領域、７８・・・下面側ライフタイム制御領域、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、９０・・・境界部、９２・・・エッジ終端構造部、１００・・・半導体装置、１１０・・・マスク、１１６・・・ゲートパッド、１１８・・・エミッタパッド、１２０・・・活性部、１４０・・・外周端、１５０・・・半導体装置、２００・・・半導体装置、２７４・・・上面側ライフタイム制御領域

Claims (25)

  1. 　半導体基板と、
    　前記半導体基板の深さ方向の内部に設けられ、前記半導体基板のドーパントのドーピング濃度よりも高いドーピング濃度を有し、前記半導体基板の一方の主面から前記半導体基板の深さ方向に予め定められた距離離間した第１位置にドーピング濃度分布のピークを有し、前記第１位置よりも前記一方の主面側に、前記ピークよりもドーピング濃度が小さいドーピング濃度分布の裾を有する水素ドナーと、
    　前記半導体基板の深さ方向に、前記第１位置よりも前記一方の主面側に結晶欠陥密度のセンターピークを有する結晶欠陥領域と
    　を備える半導体装置。
  2. 　前記半導体基板は、
    　前記第１位置を含んで設けられた第１導電型のドリフト領域と、
    　前記ドリフト領域と、前記半導体基板の前記一方の主面との間に設けられた第２導電型のアノード領域と、
    　を有する、請求項１に記載の半導体装置。
  3. 　前記半導体基板は、前記ドリフト領域と、前記半導体基板の他方の主面との間に、前記ドリフト領域よりもドーピング濃度の高い第１導電型のバッファ領域を有する、請求項２に記載の半導体装置。
  4. 　前記水素ドナーのドーピング濃度分布は、前記バッファ領域において複数の位置にドナーピークを有し、
    　前記結晶欠陥領域は、前記半導体基板の深さ方向において、前記水素ドナーの複数のドナーピークの間に、結晶欠陥密度のセンターピークを有する
    　請求項３に記載の半導体装置。
  5. 　前記水素ドナーのドーピング濃度分布は、前記バッファ領域において複数の位置にドナーピークを有し、
    　前記結晶欠陥領域は、前記半導体基板の深さ方向において、前記水素ドナーの複数のドナーピークよりも、前記半導体基板の他方の主面側に、結晶欠陥密度のセンターピークを有する、
    　請求項３に記載の半導体装置。
  6. 　前記半導体基板の深さ方向において、前記結晶欠陥領域は、前記センターピークから前記一方の主面まで設けられた、請求項４に記載の半導体装置。
  7. 　前記水素ドナーの濃度分布の前記第１位置におけるドーピング濃度が、１×１０１４（／ｃｍ３）以上１×１０１５（／ｃｍ３）以下である、請求項１から６のいずれか一項に記載の半導体装置。
  8. 　前記半導体基板の他方の主面と接する領域に第２導電型のコレクタ領域が設けられたトランジスタ部と、
    　前記半導体基板の他方の主面と接する領域に前記ドリフト領域よりもドーピング濃度の高い第１導電型のカソード領域が設けられたダイオード部と
    　を備え、
    　前記ダイオード部は、前記結晶欠陥領域を含む
    　請求項２または３に記載の半導体装置。
  9. 　前記トランジスタ部は、前記結晶欠陥領域を含む
    　請求項８に記載の半導体装置。
  10. 　前記トランジスタ部は、前記ダイオード部と接する領域に前記結晶欠陥領域を含む
    　請求項９に記載の半導体装置。
  11. 　前記半導体基板の上面において、前記トランジスタ部および前記ダイオード部が設けられた活性部と、前記半導体基板の外周端との間に配置されたエッジ終端構造部を更に備え、
    　前記エッジ終端構造部は、前記結晶欠陥領域を含む
    　請求項８から１０のいずれか一項に記載の半導体装置。
  12. 　前記結晶欠陥密度の分布は、前記センターピークから前記半導体基板の前記一方の主面に向かって裾を有しており、
    　前記アノード領域の前記結晶欠陥密度は、前記センターピークにおける前記結晶欠陥密度の半分以下である
    　請求項２または３に記載の半導体装置。
  13. 　前記アノード領域の前記結晶欠陥密度は、前記ドリフト領域における前記結晶欠陥密度の最小値と同一である
    　請求項１２に記載の半導体装置。
  14. 　半導体基板の一方の主面から前記半導体基板の深さ方向に水素イオンを注入するステップと、
    　前記半導体基板を第１温度でアニールして、前記水素イオンの注入の最大水素濃度の位置に生成した結晶欠陥を低減させ、前記水素イオンの注入で形成された結晶欠陥の欠陥密度が最大値となる位置を、前記最大水素濃度の位置よりも、前記一方の主面側に形成するステップと、
    　を備える、半導体装置の製造方法。
  15. 　前記半導体基板の一方の主面から前記半導体基板の深さ方向に水素イオンを注入する前記ステップの前に、
    　前記半導体基板の他方の主面から前記半導体基板の深さ方向に水素イオンを注入するステップと、
    　前記水素イオンが前記他方の主面から注入された前記半導体基板を、前記第１温度よりも高い第２温度でアニールするステップと、
    　をさらに備える、請求項１４に記載の半導体装置の製造方法。
  16. 　前記半導体基板の他方の主面から前記半導体基板の深さ方向に水素イオンを注入するステップは、前記半導体基板の深さ方向に、前記水素イオンの濃度分布のピークの位置が異なるように、前記水素イオンを複数回注入するステップを含む、請求項１５に記載の半導体装置の製造方法。
  17. 　前記第１温度でアニールするステップの後に、前記半導体基板をチップ化するステップと、
    　チップ化された前記半導体基板を、回路基板に第３温度ではんだ付けするはんだステップと
    　をさらに備え、
    　前記第３温度は前記第１温度よりも低い
    　請求項１４から１６のいずれか一項に記載の半導体装置の製造方法。
  18. 　前記水素イオンを注入するステップにおいて、前記半導体基板の前記一方の主面からの飛程が８μｍ以上となる加速エネルギーで、前記水素イオンを注入する
    　請求項１４から１７のいずれか一項に記載の半導体装置の製造方法。
  19. 　前記水素イオンを注入するステップにおける加速エネルギーが、１．０ＭｅＶ以上である
    　請求項１４から１８のいずれか一項に記載の半導体装置の製造方法。
  20. 　前記加速エネルギーが、１．５ＭｅＶ以上である
    　請求項１９に記載の半導体装置の製造方法。
  21. 　前記水素イオンを注入するステップにおける加速エネルギーが、１１．０ＭｅＶ以下である
    　請求項１４から１８のいずれか一項に記載の半導体装置の製造方法。
  22. 　前記加速エネルギーが、５．０ＭｅＶ以下である
    　請求項２１に記載の半導体装置の製造方法。
  23. 　前記加速エネルギーが、２．０ＭｅＶ以下である
    　請求項２１に記載の半導体装置の製造方法。
  24. 　前記水素イオンを注入するステップにおける前記水素イオンのドーズ量が、１．０×１０１２／ｃｍ２以上である
    　請求項１４から２３のいずれか一項に記載の半導体装置の製造方法。
  25. 　前記水素イオンを注入するステップにおける前記水素イオンのドーズ量が、１．０×１０１５／ｃｍ２以下である
    　請求項１４から２４のいずれか一項に記載の半導体装置の製造方法。
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