JP7632142B2

JP7632142B2 - 半導体装置

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Publication number: JP7632142B2
Application number: JP2021116409A
Authority: JP
Inventors: 寛人杉浦; 正清住友
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2021-07-14
Filing date: 2021-07-14
Publication date: 2025-02-19
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Description

本発明は、メイン素子が形成されたメイン領域およびセンス素子が形成されたセンス領域を有する半導体装置に関するものである。

従来より、メイン素子が形成されたメイン領域およびセンス素子が形成されたセンス領域を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、メイン素子およびセンス素子として、同じＩＧＢＴ（Insulated Gate Bipolar Transistorの略）素子が形成されている。また、メイン素子およびセンス素子（すなわち、メイン領域およびセンス領域）は、所定の面積比となるように形成されている。

このような半導体装置は、センス素子に検出抵抗が直列に接続され、検出抵抗の両端電圧を検出信号としてメイン素子に流れるメイン電流が形成される。すなわち、まず、センス素子に流れるセンス電流が検出信号に基づいて導出される。また、メイン素子に流れる電流およびセンス素子に流れる電流は、メイン素子とセンス素子の面積比に依存する。このため、メイン素子に流れるメイン電流は、センス素子に流れるセンス電流、およびメイン素子とセンス素子との面積比によって導出される。

特開２０１８－１０１７３７号公報

ところで、上記のような半導体装置では、検出信号に基づいて半導体装置が定常状態（すなわち、正常状態）であるか異常状態であるかの状態判定も行われる。このため、上記のような半導体装置では、定常状態での定常検出信号と、異常状態での異常検出信号との差電圧が大きくなるようにして誤判定されることを抑制できるようにすることが好ましい。

この場合、例えば、差電圧を大きくするために飽和電流を大きくして異常検出信号が大きくなるようにする構造が考えられ、ＩＧＢＴ素子におけるコレクタ層の不純物濃度を高くすることが考えられる。しかしながら、このような構成では、スイッチングオフ損失が大きくなる可能性がある。

本発明は上記点に鑑み、スイッチングオフ損失が大きくなることを抑制しつつ、定常検出信号と異常検出信号との差電圧を大きくできる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１および３では、メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、センス素子に流れるセンス電流に基づいてメイン素子に流れるメイン電流が検出される半導体装置であって、メイン素子およびセンス素子は、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型のエミッタ領域（１６）と、エミッタ領域とドリフト層との間に挟まれたベース層の表面に配置されたゲート絶縁膜（１４）と、ゲート絶縁膜上に配置されたゲート電極（１５）と、ドリフト層を挟んでベース層と反対側に形成された他面層（２１）と、エミッタ領域およびベース層と電気的に接続される第１電極（１９）と、他面層と電気的に接続される第２電極（２２）と、を備え、メイン素子の他面層は、第２導電型のコレクタ層（２１ａ）で構成されており、センス素子の他面層は、ドリフト層とベース層との積層方向に沿って、コレクタ層よりも第２導電型の不純物量が少なくされた低不純物層（２１ｂ、２１ｃ）を含んで構成されている。
そして、請求項１では、センス素子は、低不純物層の構成が異なる第１センス素子（Ｓｅ１）および第２センス素子（Ｓｅ２）を有し、第１センス素子および第２センス素子は、メイン素子に対して並列に接続されている。
請求項３では、低不純物層は、コレクタ層よりも不純物濃度のピーク濃度が低くされた第２導電型の低不純物濃度層（２１ｃ）を含んで構成されている。

これによれば、センス素子は、低不純物層を含んで構成されており、他面層側からのキャリア（例えば、正孔）の注入が抑制される。このため、定常状態でセンス素子に流れるセンス電流を小さくでき、定常検出信号を小さくできる。したがって、定常検出信号と異常検出信号との差電圧を十分に大きくできる。また、この半導体装置では、コレクタ層の不純物濃度を必要以上に高くする必要がないため、スイッチングオフ損失が大きくなることも抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の平面図である。図１中のII－II線に沿った断面図である。図１中のIII－III線に沿った断面図である。図１中の領域IVにおける半導体基板の他面側の平面図である。センス素子に検出抵抗を接続した回路図である。定常検出信号を得るために構成した回路図である。比較対象の半導体装置における定常検出信号を示す図である。第１実施形態の半導体装置における定常検出信号を示す図である。図８中の領域IXの拡大図である。異常検出信号を得るために構成した回路図である。比較対象の半導体装置および第１実施形態の半導体装置における異常検出信号を示す図である。比較対象の半導体装置における定常検出信号および異常検出信号の関係を示す図である。第１実施形態の半導体装置における定常検出信号および異常検出信号の関係を示す図である。第１実施形態の半導体装置における定常検出信号および異常検出信号の関係を示す図である。第１実施形態の変形例における半導体基板の他面側の平面図である。第１実施形態の変形例における半導体基板の他面側の平面図である。第１実施形態の変形例における半導体基板の他面側の平面図である。第１実施形態の変形例における半導体基板の他面側の平面図である。第１実施形態の変形例における半導体基板の他面側の平面図である。第１実施形態の変形例における半導体基板の他面側の平面図である。第１実施形態の変形例における半導体基板の他面側の平面図である。第２実施形態における半導体装置に検出抵抗を接続した回路図である。第１センス素子と第２センス素子との比率と、定常検出信号との関係を示す図である。第１センス素子と第２センス素子との比率と、異常検出信号との関係を示す図である。定常検出信号および異常検出信号の関係を示す図である。第３実施形態における半導体基板の他面側の平面図である。他面からの深さと、不純物濃度との関係を示す図である。ピーク濃度と定常検出信号との関係を示す図である。ピーク濃度と異常検出信号との関係を示す図である。定常検出信号および異常検出信号の関係を示す図である。コレクタ層のピーク濃度と、差電圧との関係を示す図である。第３実施形態の変形例における不純物濃度を示す図である。第４実施形態におけるメイン領域の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、大電流が流れる電気自動車に搭載されて用いられると好適である。

本実施形態の半導体装置は、図１に示されるように、メイン素子Ｍｅが形成されるメイン領域Ｒｍ、センス素子Ｓｅが形成されるセンス領域Ｒｓ、周辺領域Ｒｐを有している。以下、メイン領域Ｒｍおよびセンス領域Ｒｓの構成について、図１～図４を参照しつつ説明する。

なお、本実施形態のメイン素子Ｍｅおよびセンス素子Ｓｅは、具体的には後述するが、半導体基板１０の他面１０ｂ側の構成が異なっている以外は同様の構成とされている。また、メイン素子Ｍｅおよびセンス素子Ｓｅは、所定の面積比（例えば、３０００：１）となるように形成されている。そして、本実施形態の半導体装置は、センス素子Ｓｅに流れるセンス電流および面積比によってメイン素子Ｍｅに流れるメイン電流が検出（すなわち、導出）される。

半導体装置は、半導体基板１０を用いて構成されている。半導体基板１０は、Ｎ^－型のドリフト層１１を有しており、ドリフト層１１上に、比較的不純物濃度が低く設定されたＰ型のベース層１２が配置されている。以下、半導体基板１０のうちのベース層１２側の面を半導体基板１０の一面１０ａとし、半導体基板１０のうちのドリフト層１１側の面を他面１０ｂとして説明する。

半導体基板１０には、一面１０ａ側からベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。なお、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図２中紙面奥行き方向）を長手方向とし、各トレンチ１３が等間隔にストライプ状となるように延設されている。

また、本実施形態では、トレンチ１３は、メイン領域Ｒｍに形成されている部分とセンス領域Ｒｓに形成されている部分とが繋がった状態となるように構成されている。つまり、トレンチ１３は、メイン領域Ｒｍから周辺領域Ｒｐを介してセンス領域Ｒｓまで延設されている。但し、トレンチ１３は、メイン領域Ｒｍに形成されている部分とセンス領域Ｒｓに形成されている部分とが分断されていてもよい。

各トレンチ１３内は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成されるゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、トレンチ１３の壁面のうちのベース層１２を露出させる部分が、後述するエミッタ領域１６とドリフト層１１との間に配置されたベース層１２の表面に相当する。

そして、ベース層１２の表層部には、Ｎ^＋型のエミッタ領域１６と、エミッタ領域１６に挟まれるＰ^＋型のコンタクト領域１７とが形成されている。具体的には、エミッタ領域１６は、ドリフト層１１よりも高不純物濃度で構成され、トレンチ１３の側面に接するように形成されている。一方、コンタクト領域１７は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１６を挟んでトレンチ１３と反対側に形成されている。

より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設されている。コンタクト領域１７は、２つのエミッタ領域１６に挟まれてトレンチ１３の長手方向（すなわち、エミッタ領域１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。

ここで、本実施形態では、エミッタ領域１６は、メイン領域Ｒｍおよびセンス領域Ｒｓに形成されており、周辺領域Ｒｐには形成されていない。つまり、本実施形態では、半導体基板１０の一面１０ａ側では、エミッタ領域１６が形成されている部分がメイン領域Ｒｍまたはセンス領域Ｒｓとされており、エミッタ領域１６が形成されていない部分が周辺領域Ｒｐとされている。言い換えると、半導体基板１０の一面１０ａ側では、エミッタ領域１６が形成されているか否かにより、メイン領域Ｒｍ、センス領域Ｒｓ、周辺領域Ｒｐが区画されている。

なお、センス領域Ｒｓにおける半導体基板１０の他面１０ｂ側は、センス領域Ｒｓの一面１０ａ側よりも平面領域が大きくされている。具体的には、半導体基板１０の他面１０ｂ側では、一面１０ａ側よりも半導体基板１０の厚さ分だけ全体的に広い領域がセンス領域Ｒｓとされている。図１では、センス領域Ｒｓにおける他面１０ｂ側の領域を点線で示し、センス領域Ｒｓにおける一面１０ａ側の領域を実線で示している。

ベース層１２（すなわち、半導体基板１０の一面１０ａ）上にはＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、エミッタ領域１６の一部およびコンタクト領域１７を露出させるコンタクトホール１８ａが形成されている。

層間絶縁膜１８上には上部電極１９が形成されている。そして、この上部電極１９は、コンタクトホール１８ａを介してエミッタ領域１６およびコンタクト領域１７と電気的に接続されている。なお、本実施形態では、上部電極１９が第１電極に相当する。

ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２０が形成されている。このＦＳ層２０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入される正孔の注入量を制御するために備えてある。

そして、ＦＳ層２０を挟んでドリフト層１１と反対側には、他面層２１が形成されている。具体的には、メイン領域Ｒｍにおいては、図２および図４に示されるように、他面層２１として、Ｐ型のコレクタ層２１ａが形成されている。一方、センス領域Ｒｓにおいては、図３および図４に示されるように、他面層２１として、コレクタ層２１ａと導電型が反対とされたＮ型の逆導電型層２１ｂが形成されている。つまり、センス領域Ｒｓには、半導体基板１０の厚さ方向に沿って、コレクタ層２１ａよりもＰ型の不純物量が少なくされた逆導電型層２１ｂが形成されている。本実施形態のセンス領域Ｒｓでは、全体に逆導電型層２１ｂが形成されており、コレクタ層２１ａが形成されていない。すなわち、本実施形態のセンス領域Ｒｓでは、他面１０ｂ側の全体が逆導電型層２１ｂとされている。

なお、本実施形態の周辺領域Ｒｐは、メイン領域Ｒｍと同様のコレクタ層２１ａが形成されている。また、本実施形態では、逆導電型層２１ｂが低不純物層に相当している。そして、半導体基板１０の厚さ方向に沿ってとは、言い換えると、ドリフト層１１とベース層１２との積層方向に沿ってともいうことができる。

コレクタ層２１ａおよび逆導電型層２１ｂ上（すなわち、半導体基板１０の他面１０ｂ）には下部電極２２が形成されている。なお、本実施形態では、下部電極２２が第２電極に相当している。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ^－型、Ｎ^＋型が第１導電型に相当し、Ｐ型、Ｐ^＋型が第２導電型に相当している。

次に、このような半導体装置の作動および効果について説明する。

このような半導体装置は、上部電極１９に下部電極２２より低い電圧が印加されると共に、ゲート電極１５に所定の閾値電圧以上の電圧が印加されると、ベース層１２のうちのトレンチ１３と接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２１ａから正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。

そして、このような半導体装置は、図５に示されるように、センス素子Ｓｅの上部電極１９に検出抵抗Ｒが接続され、メイン素子Ｍｅに流れるメイン電流が次のように検出される。まず、半導体装置では、検出抵抗Ｒに流れる電流とセンス素子Ｓｅに流れるセンス電流とが等しいため、検出抵抗Ｒの両端電圧である検出信号に基づき、センス素子Ｓｅに流れるセンス電流が検出される。また、メイン素子Ｍｅとセンス素子Ｓｅとが所定の面積比で形成されており、メイン素子Ｍｅに流れるメイン電流およびセンス素子Ｓｅに流れるセンス電流は、面積比に比例する。したがって、メイン領域Ｒｍに流れるメイン電流は、面積比とセンス電流に基づいて導出される。

また、このような半導体装置は、検出信号に基づいて定常状態であるか異常状態であるかの状態判定も行われる。この場合、上記のように、定常状態の定常検出信号（以下では、単に定常検出信号ともいう）と異常状態の異常検出信号（以下では、異常検出信号ともいう）との差である差電圧が大きくなるようにして誤判定を抑制することが好ましい。このため、本実施形態のセンス素子Ｓｅは、定常検出信号と異常検出信号との差が大きくなるように、他面層２１が逆導電型層２１ｂを含んで構成されている。

以下、本実施形態における定常検出信号および異常検出信号について、比較対象の半導体装置における定常検出信号および異常検出信号と比較しつつ説明する。なお、ここでの比較対象の半導体装置は、センス領域Ｒｓの他面層２１の全体がメイン領域Ｒｍのコレクタ層２１ａと同じ構成とされた半導体装置としている。また、以下では、メイン領域Ｒｍとセンス領域Ｒｓの面積比を３０００：１とした場合のシミュレーション結果を例に挙げて説明する。さらに、以下では、ゲート電極１５に所定の閾値電圧以上の電圧が印加された後、ゲート電極１５への所定電圧の印加を停止するまでの期間Ｔ１から期間Ｔ２の間の検出信号を定常検出信号とする。同様に、以下では、ゲート電極１５に所定の閾値電圧以上の電圧が印加された後、ゲート電極１５への所定電圧の印加を停止するまでの期間Ｔ３から期間Ｔ４の間の検出信号を異常検出信号とする。

まず、図６に示される検査回路を構成して得られた定常検出信号のシミュレーション結果について、図７～図９を参照しつつ説明する。なお、この検査回路は、メイン素子Ｍｅおよびセンス素子Ｓｅのゲート電極１５に調整抵抗３１を介して駆動回路３２が接続されると共に、下部電極２２に電源３３の正極側が接続されている。また、メイン素子Ｍｅの上部電極１９、およびセンス素子Ｓｅの上部電極１９に接続された検出抵抗Ｒにダイオード３４が接続されている。

図７に示されるように、比較対象の半導体装置では、メイン電流が大きくなるにつれて定常検出信号も大きくなる。一方、本実施形態の半導体装置では、センス領域Ｒｓの他面層２１の全体が逆導電型層２１ｂとされているため、半導体基板１０の他面１０ｂ側からの正孔の供給が抑制される。このため、本実施形態の半導体装置では、センス電流が小さくなり、図８および図９に示されるように、比較対象の半導体装置と比較すると、定常検出信号が極めて小さくなる。そして、本実施形態の半導体装置における定常検出信号は、メイン電流が大きくなることで僅かに大きくなるが、比較対象の半導体装置ほどの変化はない。

次に、図１０に示される検査回路を構成して得られた異常検出信号のシミュレーション結果について、図１１を参照しつつ説明する。なお、この検査回路は、メイン素子Ｍｅおよびセンス素子Ｓｅのゲート電極１５に調整抵抗３１を介して駆動回路３２が接続されると共に、下部電極２２に電源３３の正極側が接続されている。また、メイン素子Ｍｅの上部電極１９、およびセンス素子Ｓｅの上部電極１９に接続された検出抵抗Ｒは、グランドに接続されている。そして、図１１および図１２は、ゲート－エミッタ間電圧Ｖｇｅを一般的なゲート駆動電圧である１５Ｖ程度とした場合の異常検出信号を示している。

図１１に示されるように、比較対象の半導体装置では、メイン素子Ｍｅに定常状態よりも極めて多い異常電流が流れた場合、異常検出信号が約３．６Ｖとなる。一方、本実施形態の半導体装置では、逆導電型層２１ｂが形成されているが、メイン素子Ｍｅに多量の異常電流が流れる場合にはセンス素子Ｓｅにも所定量のセンス電流が流れ、異常検出信号が約２．９Ｖとなる。つまり、本実施形態の半導体装置における定常検出信号および異常検出信号は、比較対象の半導体装置における定常検出信号および異常検出信号に対し、定常検出信号の減少率の方が異常検出信号の減少率よりも極めて大きくなる。

そして、異常検出信号と定常検出信号とを重ね合わせると、比較対象の半導体装置では図１２に示されるようになり、本実施形態の半導体装置では図１３および図１４に示されるようになる。

具体的には、比較対象の半導体装置では、図１２に示されるように、メイン電流が大きくなるほど定常検出信号も大きくなり、定常検出信号と異常検出信号との差電圧が小さくなる。このため、例えば、異常検出信号が約３．６Ｖとなるように半導体装置を製造したとしても、設計バラツキ等によって実際の異常検出信号が約２．３Ｖ程度となってしまった場合等には、メイン電流が大きくなると異常検出信号より定常検出信号の方が大きくなる可能性がある。例えば、図１２では、メイン電流が２６００Ａ程度になると、定常検出信号が異常検出信号よりも大きくなる。したがって、比較対象のような半導体装置では、予め異常検出信号がさらに大きくなるように飽和電流を大きくすることが必要になる。

一方、本実施形態の半導体装置では、図１３および図１４に示されるように、定常状態検出信号が十分に小さい値に抑えられ、定常検出信号と異常検出信号との差電圧を十分に大きくできる。なお、図１４は、図１３における定常検出信号の拡大図である。このため、本実施形態の半導体装置によれば、メイン電流が大きくなったとしても、異常検出信号より定常検出信号の方が大きくなることを抑制できる。また、本実施形態の半導体装置では、逆導電型層２１ｂを形成することによって定常検出信号が小さくなるようにしているため、センス素子Ｓｅは抵抗が大きくなる。したがって、本実施形態の半導体装置では、定常状態ではセンス素子Ｓｅにセンス電流が流れ難くなり、飽和電流の設計の自由度を向上できる。

以上説明した本実施形態によれば、センス素子Ｓｅは、逆導電型層２１ｂを含んで構成されており、半導体基板１０の他面１０ｂ側からの正孔の注入が抑制される。このため、定常状態でセンス素子Ｓｅに流れるセンス電流を小さくでき、定常検出信号を極めて小さくできる。したがって、定常検出信号と異常検出信号との差電圧を十分に大きくでき、誤判定されることを抑制できる。

また、本実施形態の半導体装置では、メイン素子Ｍｅにおけるコレクタ層２１ａの不純物濃度を必要以上に高くする必要がないため、スイッチングオフ損失が大きくなることも抑制できる。

（第１実施形態の変形例）
上記第１実施形態の変形例について説明する。上記第１実施形態において、センス領域Ｒｓの他面層２１は、全体が逆導電型層２１ｂで構成されていなくてもよく、図１５Ａ～図１５Ｇのように構成されていてもよい。なお、図１５Ａ～図１５Ｇは、図１中の領域IVに相当する部分における半導体基板１０の他面１０ｂ側の平面図である。

例えば、図１５Ａに示されるように、センス領域Ｒｓの他面層２１は、内縁部に逆導電型層２１ｂが形成され、逆導電型層２１ｂを囲むようにコレクタ層２１ａが形成されていてもよい。つまり、センス領域Ｒｓの他面層２１は、コレクタ層２１ａおよび逆導電型層２１ｂを有する構成とされていてもよい。

この場合、逆導電型層２１ｂは、図１５Ｂのように一方向を長手方向として複数形成されていてもよいし、図１５Ｃのように一方向を長手方向として１つのみ形成されていてもよい。なお、図１５Ｂおよび図１５Ｃでは、センス領域Ｒｓからメイン領域Ｒｍに向かう方向に沿って逆導電型層２１ｂが延設されている。また、逆導電型層２１ｂは、図１５Ｄに示されるように、センス領域Ｒｓからメイン領域Ｒｍに向かう方向と直交する方向に沿って延設されていてもよい。さらに、逆導電型層２１ｂは、図１５Ｅに示されるように、センス領域Ｒｓからメイン領域Ｒｍに向かう方向に沿って延設された部分と、当該方向と直交する方向に延設された部分とが連結されていてもよい。また、逆導電型層２１ｂは、図１５Ｆに示されるように、ドット状に形成されていてもよい。この場合、逆導電型層２１ｂは、図１５Ｇに示されるように、一部の逆導電型層２１ｂのみが配置される構成とされといてもよい。さらに、特に図示しないが、逆導電型層２１ｂは、これらを適宜組み合わせて形成されていてもよいし、さらに別の形状とされていてもよい。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、メイン素子Ｍｅに対して複数のセンス素子Ｓｅを並列に配置したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

まず、上記のように、比較対象の半導体装置では、定常検出信号が大きくなり、異常検出信号との差が小さくなる可能性がある。一方、上記第１実施形態の半導体装置では、定常検出信号を十分に小さくできるが、定常検出信号が小さくなり過ぎることで定常状態におけるメイン電流の検出精度が低下する可能性がある。

このため、本実施形態の半導体装置は、図１６に示されるように、メイン素子Ｍｅに対し、特性の異なる第１センス素子Ｓｅ１および第２センス素子Ｓｅ２が並列に接続されて構成されている。具体的には、本実施形態の第１センス素子Ｓｅ１は、メイン素子Ｍｅと同様の構成とされており、他面層２１としてのコレクタ層２１ａがセンス領域Ｒｓの全体に形成されている。一方、第２センス素子Ｓｅ２は、上記第１実施形態におけるセンス素子Ｓｅと同様の構成とされており、他面層２１としての逆導電型層２１ｂがセンス領域Ｒｓの全体に形成されている。

このような半導体装置では、図１７および図１８に示されるように、第１センス素子Ｓｅ１と第２センス素子Ｓｅ２との面積比を調整することにより、定常検出信号および異常検出信号の値を容易に調整できる。具体的には、図１７および図１８に示されるように、定常検出信号および異常検出信号は、第１センス素子Ｓｅ１の比率を高くするほど大きくなる。なお、図１７は、メイン電流が１５００Ａである場合の定常検出信号を示している。図１８は、ゲート－エミッタ間電圧Ｖｇｅを一般的なゲート駆動電圧である１５Ｖ程度とした場合の異常検出信号を示している。

そして、図１９に示されるように、定常検出信号と異常検出信号とは、第１センス素子Ｓｅ１の比率が高くなるほど、差電圧が小さくなり易い。しかしながら、上記のように、定常検出信号は、第１センス素子Ｓｅ１の比率を大きくすることで大きくなる。したがって、第１センス素子Ｓｅ１および第２センス素子Ｓｅ２は、要求される特性に応じて比率が調整されることが好ましい。この場合、図１９に示されるように設計ばらつきを考慮し、定常検出信号が異常検出信号より大きくなることがないようにすることが好ましい。

なお、本実施形態の定常検出信号は、図６と同様の検査回路を構成して得られたシミュレーション結果である。同様に、本実施形態の異常検出信号は、図１０と同様の検査回路を構成して得られたシミュレーション結果である。

以上説明した本実施形態によれば、センス素子Ｓｅが逆導電型層２１ｂを含んで構成されるため、定常検出信号を十分に小さくでき、上記第１実施形態と同様の効果を得ることができる。

（１）本実施形態では、メイン素子Ｍｅに対し、特性の異なる第１センス素子Ｓｅ１および第２センス素子Ｓｅ２が並列に接続されて構成されている。このため、第１センス素子Ｓｅ１と第２センス素子Ｓｅ２との比率を調整することにより、定常検出信号の大きさおよび異常検出信号の大きさを容易に変更できる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、センス素子Ｓｅの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態のセンス領域Ｒｓは、図２０に示されるように、他面層２１として、半導体基板１０の厚さ方向に沿ってコレクタ層２１ａよりもＰ型の不純物量が少なくされたＰ^－型の低不純物濃度層２１ｃが形成されている。言い換えると、センス領域Ｒｓは、他面層２１として、コレクタ層２１ａよりもドーズ量が少なくされたＰ^－型の低不純物濃度層２１ｃが形成されている。

具体的には、本実施形態では、メイン素子Ｍｅのコレクタ層２１ａおよびセンス素子Ｓｅの低不純物濃度層２１ｃは、それぞれ半導体基板１０の他面１０ｂ側からイオン注入が行われることで形成されている。そして、本実施形態の低不純物濃度層２１ｃは、半導体基板１０の他面１０ｂからの深さがコレクタ層２１ａと同じとされているが、コレクタ層２１ａよりもピーク濃度が低くされている。なお、図２０は、図１中の領域IVに相当する部分における半導体基板の他面側の平面図である。

このようなセンス素子Ｓｅでは、図２１に示されるように、低不純物濃度層２１ｃの不純物濃度は、ピーク濃度が低くなるほど小さくなる。なお、図２１は、コレクタ層２１ａのピーク濃度を基準としており、例えば、図２１中のピーク濃度１／１は、コレクタ層２１ａのピーク濃度と同じであることを意味している。

そして、図２２および図２３に示されるように、定常検出信号および異常検出信号は、低不純物濃度層２１ｃのピーク濃度が低くなるほど小さくなる。但し、低不純物濃度層２１ｃのピーク濃度に依存する定常検出信号の減少率は、異常検出信号の減少率よりも大きくなる。また、低不純物濃度層２１ｃは、例えば、ピーク濃度がコレクタ層２１ａのピーク濃度の１／５０である場合であっても、Ｐ型層である。このため、定常検出信号および異常検出信号は、上記第１実施形態のように他面層２１が逆導電型層２１ｂである場合と比較すると大きくなる。なお、図２２は、メイン電流が１０００Ａである場合の定常検出信号を示している。図２３は、ゲート－エミッタ間電圧Ｖｇｅを一般的なゲート駆動電圧である１５Ｖ程度とした場合の異常検出信号を示している。

そして、図２４に示されるように、定常検出信号と異常検出信号とは、コレクタ層２１ａのピーク濃度が高くなるほど差電圧が小さくなり易い。つまり、定常検出信号と異常検出信号とは、低不純物濃度層２１ｃのピーク電圧が高くなるほど差電圧が小さくなり易い。したがって、低不純物濃度層２１ｃのピーク濃度は、要求される特性に応じて調整されることが好ましい。この場合、図２５に示されるように設計ばらつきを考慮し、定常検出信号が異常検出信号より大きくなることがないようにすることが好ましい。つまり、図２５では、設計ばらつきを考慮し、差電圧が０Ｖ以上となるようにすることが好ましい。

以上説明した本実施形態によれば、センス素子ＳｅがＰ^－型とされた低不純物濃度層２１ｃを含んで構成されている。このため、上記第１実施形態と同様の効果を得ることができる。

（１）本実施形態では、センス素子ＳｅがＰ^－型とされた低不純物濃度層２１ｃを含んで構成されている。このため、センス素子Ｓｅの他面層２１が逆導電型層２１ｂのみで構成されている場合と比較して、センス素子Ｓｅの定常検出信号が小さくなり過ぎることを抑制できる。

（第３実施形態の変形例）
上記第３実施形態では、低不純物層として、ピーク濃度がコレクタ層２１ａのピーク濃度よりも低くされている低不純物濃度層２１ｃを説明した。しかしながら、低不純物層は、次のように構成されていてもよい。例えば、図２６に示されるように、低不純物層は、コレクタ層２１ａとピーク濃度が等しくされているが、半導体基板１０の厚さ方向に沿った不純物量が少なくなるように、コレクタ層２１ａよりも半導体基板１０の他面１０ｂからの深さが浅くされていてもよい。言い換えると、低不純物層は、コレクタ層２１ａとピーク濃度が等しくされているが、コレクタ層２１ａよりも厚さが薄くされた構成とされていてもよい。

なお、このようなコレクタ層２１ａおよび低不純物層は、例えば、次のように形成される。すなわち、加速電圧を変更しつつ複数回のイオン注入を行うことによってコレクタ層２１ａを形成すると共に、１回のイオン注入を行うことによって低不純物濃度層２１ｃを形成することにより、上記のコレクタ層２１ａおよび低不純物層が形成される。

また、上記第３実施形態において、低不純物濃度層２１ｃの形状は、上記第１実施形態の変形例のように適宜変更可能である。さらに、上記第３実施形態を上記第１実施形態に組み合わせ、センス素子Ｓｅは、他面層２１として、逆導電型層２１ｂおよび低不純物濃度層２１ｃを有する構成とされていてもよい。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、メイン領域Ｒｍの構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の半導体装置では、図２７に示されるように、メイン領域Ｒｍは、ＩＧＢＴ素子が形成されるＩＧＢＴ領域１ａと、ＩＧＢＴ領域１ａに隣接し、ＦＷＤ素子として機能するＦＷＤ領域１ｂとを有している。つまり、本実施形態の半導体装置は、同じ半導体基板１０にＩＧＢＴ領域１ａとＦＷＤ領域１ｂとが形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。なお、本実施形態では、後述するように、半導体基板１０の他面１０ｂに位置するコレクタ層２１ａ上の部分がＩＧＢＴ領域１ａとされ、半導体基板１０の他面１０ｂに位置するカソード層２１ｄ上の部分がＦＷＤ領域１ｂとされている。

ＩＧＢＴ領域１ａは、上記第１実施形態のメイン領域Ｒｍと同じ構成とされている。ＦＷＤ領域１ｂは、本実施形態では、半導体基板１０の一面１０ａ側の構成がＩＧＢＴ領域と同様の構成とされている。そして、層間絶縁膜１８には、ＦＷＤ領域１ｂにおいて、コンタクト領域１７等を露出させるコンタクトホール１８ｂが形成されていると共に、ゲート電極１５を露出させるコンタクトホール１８ｃが形成されている。

上部電極１９は、ＦＷＤ領域１ｂにおいて、コンタクトホール１８ｂを介してコンタクト領域１７と電気的に接続されている。そして、本実施形態の上部電極１９は、ＩＧＢＴ領域１ａにおいてエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてアノード電極として機能する。また、本実施形態の上部電極１９は、ＦＷＤ領域１ｂにおいて、ゲート電極１５とも電気的に接続されている。すなわち、ＦＷＤ領域１ｂにおけるゲート電極１５は、上部電極１９と同電位とされている。

また、半導体基板１０の他面１０ｂ側においては、コレクタ層２１ａと隣接するように、他面層２１として、Ｎ型のカソード層２１ｄが形成されている。そして、本実施形態の半導体装置は、半導体基板１０の他面１０ｂに位置するコレクタ層２１ａ上の部分がＩＧＢＴ領域１ａとされ、半導体基板１０の他面１０ｂに位置するカソード層２１ｄ上の部分がＦＷＤ領域１ｂとされている。なお、本実施形態のカソード層２１ｄは、センス領域Ｒｓにおける逆導電型層２１ｂと同じ不純物濃度で構成されていると共に、同じ深さで形成されている。

以上説明した本実施形態によれば、センス素子Ｓｅが逆導電型層２１ｂを含んで構成されているため、定常検出信号を十分に小さくでき、上記第１実施形態と同様の効果を得ることができる。

（１）本実施形態では、メイン領域ＲｍにＦＷＤ領域１ｂが備えられた半導体装置とされている。そして、ＦＷＤ領域１ｂのカソード層２１ｄは、センス領域Ｒｓにおける逆導電型層２１ｂと同じ不純物濃度で構成されていると共に、同じ深さで形成されている。このため、本実施形態では、カソード層２１ｄを形成する際に逆導電型層２１ｂを同時に形成することができる。したがって、製造工程を増加させることなく、逆導電型層２１ｂを配置することができる。

（第４実施形態の変形例）
上記第４実施形態の変形例について説明する。上記第４実施形態において、ＦＷＤ領域１ｂの構成は、適宜変更可能である。例えば、ＦＷＤ領域１ｂには、ゲート電極１５やエミッタ領域１６等が形成されていなくてもよい。なお、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとを含んでメイン領域Ｒｍが構成される場合、メイン領域Ｒｍは、電流が主に流れる領域ということもできる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした半導体装置を説明したが、第１導電型をＰ型とし、第２導電型をＮ型とした半導体装置としてもよい。

また、上記各実施形態では、トレンチゲート構造を有するメイン素子Ｍｅおよびセンス素子Ｓｅを備えた半導体装置について説明したが、プレーナゲート構造を有するメイン素子Ｍｅおよびセンス素子Ｓｅを備えた半導体装置としてもよい。

さらに、上記各実施形態において、エミッタ領域１６とコンタクト領域１７との配置の仕方は、適宜変更可能である。例えば、エミッタ領域１６およびコンタクト領域１７は、トレンチ１３の長手方向に沿って交互に配置されていてもよい。

そして、上記各実施形態を適宜組み合わせた半導体装置とすることもできる。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、センス素子Ｓｅが特性の異なる第１センス素子Ｓｅ１および第２センス素子Ｓｅ２を有する構成とされていてもよい。また、上記第３実施形態を上記第４実施形態に組み合わせ、センス素子Ｓｅの他面層２１が低不純物濃度層２１ｃで構成されていてもよい。さらに、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。

１１ドリフト層
１２ベース層
１４ゲート絶縁膜
１５ゲート電極
１６エミッタ領域
１９上部電極（第１電極）
２１他面層
２１ａコレクタ層
２１ｂ逆導電型層（低不純物層）
２１ｃ低不純物濃度層（低不純物層）
２２下部電極（第２電極）
Ｍｅメイン素子
Ｓｅセンス素子
Ｒｍメイン領域
Ｒｓセンス領域

Claims

メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に流れるセンス電流に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型のエミッタ領域（１６）と、
前記エミッタ領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された他面層（２１）と、
前記エミッタ領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記他面層と電気的に接続される第２電極（２２）と、を備え、
前記メイン素子の他面層は、第２導電型のコレクタ層（２１ａ）で構成されており、
前記センス素子の他面層は、前記ドリフト層と前記ベース層との積層方向に沿って、前記コレクタ層よりも第２導電型の不純物量が少なくされた低不純物層（２１ｂ、２１ｃ）を含んで構成されており、
前記センス素子は、前記低不純物層の構成が異なる第１センス素子（Ｓｅ１）および第２センス素子（Ｓｅ２）を有し、
前記第１センス素子および前記第２センス素子は、前記メイン素子に対して並列に接続されている半導体装置。
前記低不純物層は、前記コレクタ層よりも不純物濃度のピーク濃度が低くされた第２導電型の低不純物濃度層（２１ｃ）を含んで構成されている請求項１に記載の半導体装置。
メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に流れるセンス電流に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型のエミッタ領域（１６）と、
前記エミッタ領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された他面層（２１）と、
前記エミッタ領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記他面層と電気的に接続される第２電極（２２）と、を備え、
前記メイン素子の他面層は、第２導電型のコレクタ層（２１ａ）で構成されており、
前記センス素子の他面層は、前記ドリフト層と前記ベース層との積層方向に沿って、前記コレクタ層よりも第２導電型の不純物量が少なくされた低不純物層（２１ｂ、２１ｃ）を含んで構成されており、
前記低不純物層は、前記コレクタ層よりも不純物濃度のピーク濃度が低くされた第２導電型の低不純物濃度層（２１ｃ）を含んで構成されている半導体装置。
前記メイン領域は、前記コレクタ層を有するＩＧＢＴ素子が形成されたＩＧＢＴ領域（１ａ）と、前記他面層としての第１導電型のカソード層（２１ｄ）を有するＦＷＤ素子が形成されたＦＷＤ領域（１ｂ）とを有し、
前記低不純物層は、第１導電型の逆導電型層（２１ｂ）を含んで構成され、
前記逆導電型層は、前記カソード層と同じ厚さとされると共に同じ不純物濃度とされている請求項１ないし３のいずれか１つに記載の半導体装置。