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WO2016136230A1 - 半導体装置 - Google Patents

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Publication number
WO2016136230A1
WO2016136230A1 PCT/JP2016/000925 JP2016000925W WO2016136230A1 WO 2016136230 A1 WO2016136230 A1 WO 2016136230A1 JP 2016000925 W JP2016000925 W JP 2016000925W WO 2016136230 A1 WO2016136230 A1 WO 2016136230A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
trench
peak position
insulating film
gate insulating
Prior art date
Application number
PCT/JP2016/000925
Other languages
English (en)
French (fr)
Inventor
正清 住友
荻野　誠裕
加藤　之啓
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2016028255A external-priority patent/JP6720569B2/ja
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Priority to CN201680011373.6A priority Critical patent/CN107251231B/zh
Priority to US15/544,898 priority patent/US10103255B2/en
Publication of WO2016136230A1 publication Critical patent/WO2016136230A1/ja

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

Definitions

  • the present disclosure relates to a semiconductor device in which a trench gate type insulated gate bipolar transistor (hereinafter simply referred to as IGBT) is formed.
  • IGBT trench gate type insulated gate bipolar transistor
  • semiconductor devices in which IGBTs are formed are known as semiconductor devices used in electronic equipment such as industrial motors (see, for example, Patent Document 1).
  • a base layer is formed on a surface layer portion of a semiconductor substrate having an N ⁇ type drift layer, and a carrier storage layer (hereinafter simply referred to as a CS layer) is formed between the base layer and the drift layer. ) Is formed.
  • a plurality of trenches are formed so as to penetrate the base layer and the CS layer, and each trench is filled with a gate insulating film formed on the wall surface and a gate electrode formed on the gate insulating film.
  • An N + -type emitter region is formed in the surface layer portion of the base layer so as to be in contact with the trench.
  • a P + -type collector layer is formed on the back side of the semiconductor substrate.
  • An emitter electrode that is electrically connected to the base layer and the emitter region is formed on the front surface side of the semiconductor substrate, and a collector electrode that is electrically connected to the collector layer is formed on the back surface side of the semiconductor substrate.
  • the base layer is in contact with the trench.
  • An N-type inversion layer that is, a channel
  • an electron storage layer is formed in a portion of the drift layer and the CS layer in contact with the trench.
  • the ON voltage can be reduced by the CS layer, there is a problem that the switching controllability at the time of transition from the OFF state to the ON state is deteriorated by forming the CS layer. is there.
  • the off state is a state where no current flows between the collector electrode and the emitter electrode
  • the on state is a state where a current flows between the collector electrode and the emitter electrode.
  • the gate potential when a predetermined voltage is applied to the gate electrode, the gate potential gradually rises, and current starts to flow between the collector electrode and the emitter electrode when the gate potential exceeds the threshold voltage Vth. At this time, the holes supplied to the drift layer are suppressed from coming out of the emitter electrode by the CS layer, and are attracted to the accumulation layer. Since holes are likely to be accumulated near the CS layer, holes are likely to be accumulated in a portion of the accumulation layer located near the CS layer. Since the gate potential fluctuates due to holes accumulated in this portion, switching controllability is degraded.
  • An object of the present disclosure is to provide a semiconductor device capable of suppressing a decrease in switching controllability while reducing an on-voltage.
  • a semiconductor device includes a semiconductor substrate having a first conductivity type drift layer, a second conductivity type base layer formed on the drift layer, the drift layer, and the drift layer formed on the drift layer.
  • a carrier storage layer of a first conductivity type having a higher impurity concentration than the layer a collector layer of a second conductivity type formed on the opposite side of the drift layer from the base layer side; the base layer;
  • the gate insulating film has a thickness of at least a part of a portion of the trench formed on a side surface located on the collector layer side from a peak position where the impurity concentration of the carrier storage layer is highest. It is thicker than the thickness of the portion formed on the side surface located closer to the opening of the trench than the peak position.
  • the above semiconductor device even when carriers are accumulated near the side surface of the trench located near the CS layer when shifting from the off state to the on state, at least a part of the side surface of the trench has a thick gate insulation. Since the film is formed, fluctuation of the gate potential due to carriers can be suppressed in the portion where the gate insulating film is thickened. For this reason, it can suppress that switching control property falls, aiming at reduction of ON voltage.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic diagram showing a state in the middle of transition of the semiconductor device from the off state to the on state
  • FIG. 3 is a diagram showing a relationship between voltage and time between a collector electrode and an emitter electrode of a semiconductor device having a uniform gate insulating film thickness
  • 4 is a diagram showing the relationship between the voltage between the collector electrode and the emitter electrode of the semiconductor device shown in FIG. 1 and time
  • FIG. 5 is a cross-sectional view of the semiconductor device according to the second embodiment.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to another embodiment.
  • a first embodiment will be described. Note that the semiconductor device of this embodiment is preferably used as a power switching element used in a power supply circuit such as an inverter or a DC / DC converter.
  • the semiconductor device has an N ⁇ type semiconductor substrate 10 that functions as a drift layer 11.
  • a CS layer 13 having a higher impurity concentration than the P-type base layer 12 and the drift layer 11 is formed on the drift layer 11 (that is, on the one surface 10a side of the semiconductor substrate 10).
  • the CS layer 13 is formed between the drift layer 11 and the base layer 12. That is, on the drift layer 11, the CS layer 13 and the base layer 12 are sequentially arranged from the drift layer 11 side.
  • a plurality of trenches 14 are formed so as to penetrate the base layer 12 and the CS layer 13 and reach the drift layer 11, and the base layer 12 and the CS layer 13 are divided by the plurality of trenches 14.
  • the plurality of trenches 14 are formed at regular intervals in a stripe shape along one direction (that is, the depth direction in the drawing in FIG. 1) of the surface direction of the one surface 10a of the semiconductor substrate 10.
  • the trench 14 is embedded with a gate insulating film 15 formed so as to cover the wall surface of each trench 14 and a gate electrode 16 made of polysilicon or the like formed on the gate insulating film 15.
  • a trench gate structure is configured.
  • the trench gate structure of the present embodiment will be specifically described.
  • the trench 14 forms the opening of the trench 14 and is formed to the middle of the CS layer 13.
  • the trench 14 communicates with the first trench 14 a and reaches the drift layer 11. It is comprised by the trench 14b.
  • the second trench 14b is connected to the first trench 14a at a peak position where the impurity concentration of the CS layer 13 is highest. That is, the first trench 14 a is formed from the one surface 10 a of the semiconductor substrate 10 to the peak position of the CS layer 13.
  • the peak position is indicated by a dotted line.
  • the CS layer 13 is formed by a general semiconductor process, and is formed by performing heat treatment after ion implantation of N-type impurities. For this reason, the peak position of the CS layer 13 is an intermediate position in the stacking direction of the drift layer 11 and the base layer 12. In other words, the peak position of the CS layer 13 is inside the CS layer 13. In other words, it can be said that the peak position of the CS layer 13 is present at a position between the interface between the CS layer 13 and the drift layer 11 and the interface between the CS layer 13 and the base layer 12 in this embodiment.
  • the interval between the opposing side surfaces is longer than the interval between the opposing side surfaces of the first trench 14a. That is, the trench 14 has a so-called bowl shape.
  • the connecting portion between the first trench 14a and the second trench 14b has a curved shape (that is, a rounded shape) and is smoothly connected. Further, although not particularly shown here, the connecting portion between the first trench 14a and the second trench 14b may be steeply changed so as to be substantially perpendicular.
  • the portion formed on the side surface of the second trench 14b is thicker than the portion formed on the side surface of the first trench 14a. That is, the gate insulating film 15 is a portion of the trench 14 formed on the side surface located on the other surface 10b side of the semiconductor substrate 10 (that is, the collector layer 22 side described later) from the peak position of the CS layer 13.
  • the thickness is made thicker than the thickness of the portion formed on the side surface located closer to the opening of the trench 14 than the peak position.
  • the thickness of the portion of the gate insulating film 15 formed on the side surface in contact with the CS layer 13 located on the other surface 10b side of the semiconductor substrate 10 from the peak position in the trench 14 is larger than the peak position. It is thicker than the thickness of the portion formed on the side surface located on the opening side of the trench 14.
  • the portion of the gate insulating film 15 formed on the bottom surface of the second trench 14b is thicker than the portion formed on the side surface of the first trench 14a. That is, all the portions formed on the wall surface of the second trench 14b are thicker than the portions formed on the side surface of the first trench 14a.
  • the gate insulating film 15 has a portion formed on the side surface of the first trench 14a having a thickness of 100 nm and a portion formed in the second trench 14b having a thickness of 200 nm. ing.
  • the gate insulating film 15 formed on the side surface of the trench 14 here is deposited on the side surface of the trench 14 by a CVD method or the like, and is formed on the side surface of the trench 14 by a thermal oxidation method or the like. Is included.
  • the trench gate structure is configured as described above. For this reason, the interval between adjacent trenches 14 is set such that the interval A between adjacent second trenches 14b is shorter than the interval B between adjacent first trenches 14a.
  • an N + type emitter region 17 and a P + type body region 18 sandwiched between the emitter regions 17 are formed.
  • the emitter region 17 is configured to have a higher impurity concentration than the drift layer 11, terminates in the base layer 12, and is in contact with the side surface of the trench 14.
  • the body region 18 has a higher impurity concentration than the base layer 12 and is formed so as to terminate in the base layer 12, similarly to the emitter region 17.
  • the emitter region 17 extends in a rod shape so as to be in contact with the side surface of the trench 14 along the extending direction of the trench 14 in the region between the trenches 14, and terminates inside the tip of the trench 14. It is said that.
  • the body region 18 is extended in a rod shape along the extending direction of the trench 14 while being sandwiched between the two emitter regions 17, and is terminated at the inner side of the tip of the trench 14. Note that the body region 18 of the present embodiment is formed deeper than the emitter region 17 with respect to the one surface 10 a of the semiconductor substrate 10.
  • An interlayer insulating film 19 made of BPSG or the like is formed on one surface 10a of the semiconductor substrate 10, and a contact hole 19a that exposes a part of the emitter region 17 and the body region 18 is formed in the interlayer insulating film 19. Yes.
  • an emitter electrode 20 that is electrically connected to the emitter region 17 and the body region 18 through a contact hole 19a is formed.
  • An N-type field stop layer (hereinafter simply referred to as an FS layer) 21 is formed on the side of the drift layer 11 opposite to the base layer 12 side (that is, the other surface 10b side of the semiconductor substrate 10).
  • this FS layer 21 is not necessarily required, it is possible to improve the breakdown voltage and steady loss performance by preventing the depletion layer from spreading, and to increase the injection amount of holes injected from the other surface 10b side of the semiconductor substrate 10. Be prepared to control.
  • a P + -type collector layer 22 is formed on the opposite side of the drift layer 11 across the FS layer 21, and the collector layer 22 is formed on the collector layer 22 (that is, on the other surface 10 b of the semiconductor substrate 10).
  • a collector electrode 23 to be electrically connected is formed.
  • N + type and N ⁇ type correspond to the first conductivity type
  • P type and P + type correspond to the second conductivity type.
  • the emitter electrode 20 is grounded and a positive voltage is applied to the collector electrode 23. Then, when a predetermined voltage is applied from a gate control circuit (not shown) so that the gate potential of the gate electrode 16 becomes equal to or higher than the threshold voltage Vth of the insulated gate structure, as shown in FIG.
  • An N-type inversion layer (that is, a channel) 31 that connects the emitter region 17, the CS layer 13, and the drift layer 11 is formed at a portion that contacts the trench 14, and a portion of the drift layer 11 and CS13 layer that contacts the trench 14
  • an electron storage layer 32 is formed. Then, electrons are supplied from the emitter region 17 to the drift layer 11 through the inversion layer, and holes are supplied from the collector layer 22 to the drift layer 11. It becomes.
  • the interlayer insulating film 19 and the emitter electrode 20 are omitted.
  • the gate potential of the gate electrode 16 gradually increases according to the voltage applied from the gate control circuit, and when the gate potential becomes equal to or higher than the threshold voltage Vth between the collector electrode 23 and the emitter electrode 20, a current is generated. Start flowing. At this time, the holes supplied to the drift layer 11 are suppressed from coming out of the emitter electrode 20 by the CS layer 13 and are attracted to the storage layer 32. In particular, since holes are likely to be accumulated in the vicinity of the CS layer 13, a large amount of holes are likely to be accumulated in the portion of the accumulation layer 32 that is in contact with the side surface of the second trench 14b.
  • the gate potential of the gate electrode 16 is likely to fluctuate due to holes accumulated in the accumulation layer 32. That is, as shown in FIG. 3, there is a fluctuation in which the voltage between the collector electrode and the emitter electrode sharply increases before the gate potential becomes sufficiently high (that is, the voltage between the collector electrode and the emitter electrode becomes constant). appear. After the gate potential has become sufficiently high, a stable current flows between the collector electrode 23 and the emitter electrode 20, so that there is no problem even if the gate potential is increased by holes.
  • the thickness of the portion formed on the side surface of the second trench 14b in the gate insulating film 15 is made larger than the thickness of the portion formed in the first trench 14a. That is, the gate insulating film 15 in contact with the portion of the storage layer 32 where holes are likely to be stored is thickened. For this reason, as shown in FIG. 4, even if a large amount of holes are accumulated in the accumulation layer 32 near the CS layer 13, it is possible to suppress the gate potential from fluctuating due to the holes. Therefore, when the semiconductor device is turned from the off state to the on state, the voltage between the collector electrode and the emitter electrode becomes sharp before the gate potential becomes sufficiently high (that is, the voltage between the collector electrode and the emitter electrode becomes constant). The rise can be suppressed (that is, the waveform can be gradually reduced), and the switching controllability can be prevented from being lowered.
  • FIG. 3 is a simulation result when the thickness of the gate insulating film 15 is 100 nm
  • FIG. 4 shows the thickness of the portion formed on the side surface of the first trench 14a in the gate insulating film 15. It is a simulation result when the thickness of the part formed in the side surface of 100 nm and the 2nd trench 14b is 200 nm.
  • Rg in FIGS. 3 and 4 indicates the magnitude of the gate resistance. As shown in FIGS. 3 and 4, even when the magnitude of the gate resistance Rg is changed, the basic waveform does not substantially change, although the point in time when the current starts to flow is different.
  • the thickness of the gate insulating film 15 is uniform (that is, FIG. 3), a change in which the voltage between the collector electrode and the emitter electrode rises sharply occurs when switching from the off state to the on state. .
  • the potential barrier is constituted by the CS layer 13 so that the holes are prevented from coming out of the emitter electrode 20, the potential barrier has a particularly large peak position in the CS layer 13. For this reason, holes are likely to concentrate at the peak position of the CS layer 13, and easily accumulate in a portion of the accumulation layer 32 formed particularly near the peak position. That is, holes are most easily accumulated in the portion of the accumulation layer 32 formed in the CS layer 13 located on the collector layer 22 side from the peak position.
  • the gate insulating film 15 is formed such that the portion of the trench 14 formed on the side surface in contact with the CS layer 13 located closer to the collector layer 22 than the peak position is thicker than the peak position. 14 is thicker than the portion formed on the side surface located on the opening side. That is, the gate insulating film 15 is thickened particularly in a portion in contact with the accumulation layer 32 where holes are likely to be accumulated. For this reason, it is possible to effectively suppress the gate potential from rising sharply when switching from the off state to the on state.
  • the portion of the gate insulating film 15 formed on the side surface of the second trench 14b is thicker than the portion formed on the side surface of the first trench 14a. For this reason, even if a large amount of holes are accumulated in the accumulation layer 32 in the vicinity of the CS layer 13, the gate potential can be prevented from fluctuating due to the holes. Therefore, when the semiconductor device is changed from the off state to the on state, it is possible to suppress a fluctuation in which the voltage between the collector electrode and the emitter electrode suddenly increases, and to suppress a decrease in switching controllability (that is, FIG. 4). That is, according to the semiconductor device of this embodiment, it is possible to suppress the switching controllability from decreasing while increasing the impurity concentration of the CS layer 13 and reducing the on-voltage.
  • the gate insulating film 15 has a portion formed on the side surface in contact with the CS layer 13 located on the collector layer 22 side of the peak position in the trench 14 with respect to the peak position. It is thicker than the thickness of the portion formed on the side surface located on the opening side of the trench 14. That is, the gate insulating film 15 is thickened particularly in a portion in contact with the accumulation layer 32 where holes are likely to be accumulated. For this reason, it can suppress more effectively that a gate potential fluctuates.
  • the portion of the gate insulating film 15 formed on the bottom surface of the second trench 14b is also thicker than the portion formed on the first trench 14a. For this reason, holes are likely to be accumulated in the accumulation layer 32 in the vicinity of the CS layer 13, but are also accumulated in a portion that is in contact with a position away from the CS layer 13 (that is, the bottom surface of the second trench 14b). It is also possible to suppress the gate potential from fluctuating due to the accumulated holes.
  • the interval between adjacent trenches 14 is set such that the interval A between adjacent second trenches 14b is shorter than the interval B between adjacent first trenches 14a. For this reason, holes can be accumulated in the drift layer 11 more than when the interval between adjacent trenches 14 is constant at the interval B between the first trenches 14a, and the on-voltage can be further reduced. Can do.
  • the trench 14 has a constant interval between opposing side surfaces in a direction orthogonal to the one surface 10 a of the semiconductor substrate 10. That is, it is composed of only one trench.
  • the gate electrode 16 is connected to the first gate electrode 16 a formed from the opening side of the trench 14 to the peak position, the first gate electrode 16 a at the peak position, and disposed on the bottom surface side of the trench 14.
  • the second gate electrode 16b is configured.
  • the width of the first gate electrode 16a is longer than the width of the second gate electrode 16b.
  • first gate electrode 16a and the second gate electrode 16b are electrically connected.
  • the widths of the first and second gate electrodes 16a and 16b are directions orthogonal to the extending direction of the trench 14 and parallel to the surface direction of the one surface 10a of the semiconductor substrate 10 (that is, FIG. 5 in the left-right direction). That is, also in this embodiment, the gate insulating film 15 is formed on the side surface in contact with the CS layer 13 located on the collector layer 22 side of the peak position in the trench 14 as in the first embodiment.
  • the thickness of the portion is larger than the thickness of the portion formed on the side surface located on the opening side of the trench 14 from the peak position.
  • the gate insulating film 15 has a portion formed on the side surface of the trench 14 on the side of the collector layer 22 with respect to the peak position of the CS layer 13 so that the thickness is larger than the peak position. Since it becomes thicker than the thickness of the part formed in the side surface located in the opening part side of the trench 14, the effect similar to the said 1st Embodiment can be acquired.
  • the first conductivity type is N type and the second conductivity type is P type has been described.
  • the first conductivity type is P type
  • the second conductivity type is N type.
  • the gate insulating film 15 may have a portion formed on the bottom surface of the second trench 14b having a thickness equal to that formed on the side surface of the first trench 14a. That is, the thickness of the portion formed on the bottom surface of the second trench 14b in the gate insulating film 15 may be made thinner than the thickness of the portion formed on the side surface of the second trench 14b.
  • the gate insulating film 15 has a thickness of a portion formed on the bottom surface of the trench 14 in a portion formed on the opening side of the trench 14 with respect to the peak position of the CS layer 13. It may be made equal to the thickness.
  • the gate insulating film 15 is an example in which the portion formed on the side surface of the second trench 14b is entirely thicker than the portion formed on the side surface of the first trench 14a.
  • the gate insulating film 15 is at the thickened portion. Fluctuation of the gate potential can be suppressed.
  • the gate insulating film 15 has a thickness of at least a part of a portion formed on the side surface located on the collector layer 22 side from the peak position where the impurity concentration of the CS layer 13 in the trench 14 is the highest.
  • the gate potential can be prevented from fluctuating in the thickened portion.
  • the gate insulating film 15 has a side surface in which only the thickness of the portion of the trench 14 that is in contact with the drift layer 11 is located closer to the opening of the trench 14 than the peak position. It may be made thicker than the thickness of the part formed in.
  • the gate insulating film 15 has only the thickness of the portion of the trench 14 in contact with the CS layer 13 located on the collector layer 22 side of the peak position. It may be thicker than the thickness of the part formed in the side surface located in the opening part side of the trench 14 rather than.
  • the CS layer 13 divides the base layer 12 into an upper region and a lower region within the base layer 12, not between the drift layer 11 and the base layer 12. It may be formed. That is, the lower region of the base layer 12, the CS layer 13, and the upper region of the base layer 12 may be arranged on the drift layer 11 in order.

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

　半導体装置は、ドリフト層（１１）を有する半導体基板（１０）と、前記ドリフト層上のベース層（１２）とキャリアストレージ層（１３）と、前記ドリフト層のうちの前記ベース層側と反対側に形成されたコレクタ層（２２）と、前記ベース層および前記キャリアストレージ層を貫通して前記ドリフト層に達する複数のトレンチ（１４）と、前記トレンチ内のゲート絶縁膜上に形成されたゲート電極（１６）と、前記ベース層の表層部に形成され、前記トレンチと接するエミッタ領域（１７）とを備える。前記ゲート絶縁膜は、前記トレンチのうちの、前記キャリアストレージ層の不純物濃度が最も高くなるピーク位置よりも前記コレクタ層側に位置する側面に形成された部分の少なくとも一部の厚さが、前記ピーク位置よりも前記トレンチの開口部側に位置する側面に形成された部分の厚さより厚い。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１５年２月２５日に出願された日本特許出願番号２０１５－３５３６０号および２０１６年２月１７日に出願された日本特許出願番号２０１６―２８２５５号に基づくもので、ここにその記載内容を援用する。
　本開示は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置に関するものである。
　従来より、産業用モータ等の電子機器に使用される半導体装置として、ＩＧＢＴが形成されたものが知られている（例えば、特許文献１参照）。
　具体的には、この半導体装置では、Ｎ－型のドリフト層を有する半導体基板の表層部にベース層が形成され、ベース層とドリフト層との間にキャリアストレージ層（以下では、単にＣＳ層という）が形成されている。そして、ベース層およびＣＳ層を貫通するように複数のトレンチが形成され、各トレンチは、壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極によって埋め込まれている。また、ベース層の表層部には、トレンチと接するようにＮ＋型のエミッタ領域が形成されている。
　半導体基板の裏面側には、Ｐ＋型のコレクタ層が形成されている。そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続されるエミッタ電極が形成され、半導体基板の裏面側にはコレクタ層と電気的に接続されるコレクタ電極が形成されている。
　このような半導体装置では、エミッタ電極にコレクタ電極より低い電圧が印加されると共に、ゲート電極に絶縁ゲート構造の閾値電圧Ｖｔｈ以上の電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成されると共に、ドリフト層およびＣＳ層のうちのトレンチと接する部分に電子の蓄積層が形成される。そして、エミッタ領域から反転層および蓄積層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。このとき、ドリフト層に蓄積されたホールは、ＣＳ層によってベース層を介してエミッタ電極に抜け出ることが抑制されるため、オン電圧の低減を図ることができる。
　しかしながら、このような半導体装置では、ＣＳ層によってオン電圧の低減を図ることができるものの、ＣＳ層を形成することにより、オフ状態からオン状態に移行する際のスイッチング制御性が低下するという問題がある。なお、オフ状態とは、コレクタ電極とエミッタ電極との間に電流が流れていない状態であり、オン状態とは、コレクタ電極とエミッタ電極との間に電流が流れている状態のことである。
　すなわち、ゲート電極に対して所定の電圧が印加されると、ゲート電位は徐々に上昇していき、コレクタ電極とエミッタ電極との間にはゲート電位が閾値電圧Ｖｔｈ以上となると電流が流れ始める。このとき、ドリフト層に供給されたホールは、ＣＳ層によってエミッタ電極から抜け出ることが抑制され、蓄積層に引き寄せられる。なお、ホールはＣＳ層付近に蓄積され易いため、蓄積層のうちのＣＳ層付近に位置する部分にホールが蓄積されやすい。そして、この部分に蓄積されたホールによってゲート電位が変動するために、スイッチング制御性が低下してしまう。
特開２００５－３４７２８９号公報
　本開示は、オン電圧の低減を図りつつ、スイッチング制御性の低下を抑制できる半導体装置を提供することを目的とする。
　本開示の態様において、半導体装置は、第１導電型のドリフト層を有する半導体基板と、前記ドリフト層上に形成された第２導電型のベース層と、前記ドリフト層上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のキャリアストレージ層と、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層と、前記ベース層および前記キャリアストレージ層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチと、前記トレンチの壁面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域とを備える。前記ゲート絶縁膜は、前記トレンチのうちの、前記キャリアストレージ層の不純物濃度が最も高くなるピーク位置よりも前記コレクタ層側に位置する側面に形成された部分の少なくとも一部の厚さが、前記ピーク位置よりも前記トレンチの開口部側に位置する側面に形成された部分の厚さより厚くされている。
　上記の半導体装置によれば、オフ状態からオン状態に移行する際、ＣＳ層付近に位置するトレンチの側面近傍にキャリアが蓄積されたとしても、当該トレンチの側面の少なくとも一部には厚いゲート絶縁膜が形成されているため、ゲート絶縁膜が厚くされている部分ではキャリアによってゲート電位が変動することを抑制できる。このため、オン電圧の低減を図りつつ、スイッチング制御性が低下することを抑制できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態における半導体装置の断面図であり、 図２は、半導体装置がオフ状態からオン状態へ移行する移行途中の状態を示した模式図であり、 図３は、ゲート絶縁膜の厚さが均一である半導体装置のコレクタ電極－エミッタ電極間の電圧と時間との関係を示す図であり、 図４は、図１に示す半導体装置のコレクタ電極－エミッタ電極間の電圧と時間との関係を示す図であり、 図５は、第２実施形態における半導体装置の断面図であり、 図６は、他の実施形態における半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
　図１に示されるように、半導体装置は、ドリフト層１１として機能するＮ－型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２およびドリフト層１１よりも高不純物濃度とされたＣＳ層１３が形成されている。本実施形態では、ＣＳ層１３は、ドリフト層１１とベース層１２との間に形成されている。つまり、ドリフト層１１上には、ドリフト層１１側からＣＳ層１３およびベース層１２が順に配置されている。
　そして、ベース層１２およびＣＳ層１３を貫通してドリフト層１１に達する複数のトレンチ１４が形成されており、ベース層１２およびＣＳ層１３は複数のトレンチ１４によって分断されている。複数のトレンチ１４は、本実施形態では、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中紙面奥行き方向）に沿ってストライプ状に等間隔に形成されている。
　トレンチ１４は、各トレンチ１４の壁面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたポリシリコン等により構成されるゲート電極１６とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。以下に、本実施形態のトレンチゲート構造について具体的に説明する。
　トレンチ１４は、本実施形態では、トレンチ１４の開口部を構成すると共にＣＳ層１３の途中部まで形成された第１トレンチ１４ａと、当該第１トレンチ１４ａと連通し、ドリフト層１１に達する第２トレンチ１４ｂとによって構成されている。具体的には、第２トレンチ１４ｂは、ＣＳ層１３の不純物濃度が最も濃度が高くなるピーク位置にて第１トレンチ１４ａと連結されている。つまり、第１トレンチ１４ａは、半導体基板１０の一面１０ａからＣＳ層１３のピーク位置まで形成されている。
　なお、図１中では、ピーク位置を点線で示している。また、ＣＳ層１３は、一般的な半導体プロセスによって形成され、Ｎ型の不純物をイオン注入した後に熱処理されることによって形成される。このため、ＣＳ層１３のピーク位置は、ドリフト層１１とベース層１２との積層方向における途中位置となる。言い換えると、ＣＳ層１３のピーク位置は、ＣＳ層１３における内部となる。さらに言い換えると、ＣＳ層１３のピーク位置は、本実施形態では、ＣＳ層１３とドリフト層１１との界面、およびＣＳ層１３とベース層１２との界面との間の位置に存在するともいえる。
　そして、第２トレンチ１４ｂは、対向する側面の間隔が第１トレンチ１４ａの対向する側面の間隔より長くされている。すなわち、トレンチ１４は、いわゆる壺形状とされている。
　なお、本実施形態では、第１トレンチ１４ａと第２トレンチ１４ｂとの連結部分は、曲率を有する形状（すなわち、丸みを帯びた形状）とされおり、滑らかに連結されている。また、ここでは、特に図示しないが、第１トレンチ１４ａと第２トレンチ１４ｂとの連結部分は、略直角となるように急峻に変化していてもよい。
　そして、ゲート絶縁膜１５は、第２トレンチ１４ｂの側面に形成された部分が第１トレンチ１４ａの側面に形成された部分より厚くされている。つまり、ゲート絶縁膜１５は、トレンチ１４のうちの、ＣＳ層１３のピーク位置よりも半導体基板１０の他面１０ｂ側（すなわち、後述するコレクタ層２２側）に位置する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。言い換えると、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりも半導体基板１０の他面１０ｂ側に位置するＣＳ層１３と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。
　なお、本実施形態では、ゲート絶縁膜１５は、第２トレンチ１４ｂの底面に形成された部分も第１トレンチ１４ａの側面に形成された部分より厚くされている。つまり、第２トレンチ１４ｂの壁面に形成された部分は全て第１トレンチ１４ａの側面に形成された部分より厚くされている。特に限定されるものではないが、本実施形態では、ゲート絶縁膜１５は、第１トレンチ１４ａの側面に形成された部分が１００ｎｍ、第２トレンチ１４ｂに形成された部分の厚さが２００ｎｍとされている。また、ここでのトレンチ１４の側面に形成されるゲート絶縁膜１５とは、トレンチ１４の側面にＣＶＤ法等によって堆積されるものと、トレンチ１４の側面に熱酸化法等によって形成されるものとを含んでいる。
　本実施形態では、以上のようにしてトレンチゲート構造が構成されている。このため、隣接するトレンチ１４の間隔は、隣接する第２トレンチ１４ｂの間隔Ａが隣接する第１トレンチ１４ａの間隔Ｂより短くされている。
　ベース層１２の表層部には、Ｎ＋型のエミッタ領域１７と、エミッタ領域１７に挟まれたＰ＋型のボディ領域１８とが形成されている。エミッタ領域１７は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１４の側面に接するように形成されている。一方、ボディ領域１８は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１７と同様に、ベース層１２内において終端するように形成されている。
　より詳しくは、エミッタ領域１７は、トレンチ１４間の領域において、トレンチ１４の延設方向に沿ってトレンチ１４の側面に接するように棒状に延設され、トレンチ１４の先端よりも内側で終端する構造とされている。同様に、ボディ領域１８は、２つのエミッタ領域１７に挟まれた状態でトレンチ１４の延設方向に沿って棒状に延設され、トレンチ１４の先端よりも内側で終端する構造とされている。なお、本実施形態のボディ領域１８は、半導体基板１０の一面１０ａを基準としてエミッタ領域１７よりも深く形成されている。
　半導体基板１０の一面１０ａ上には、ＢＰＳＧ等で構成される層間絶縁膜１９が形成され、層間絶縁膜１９にはエミッタ領域１７の一部およびボディ領域１８を露出させるコンタクトホール１９ａが形成されている。そして、層間絶縁膜１９上には、コンタクトホール１９ａを介してエミッタ領域１７およびボディ領域１８と電気的に接続されるエミッタ電極２０が形成されている。
　ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２１が形成されている。このＦＳ層２１は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
　そして、ＦＳ層２１を挟んでドリフト層１１と反対側には、Ｐ＋型のコレクタ層２２が形成され、コレクタ層２２上（すなわち、半導体基板１０の他面１０ｂ上）にはコレクタ層２２と電気的に接続されるコレクタ電極２３が形成されている。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ－型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。
　上記半導体装置は、エミッタ電極２０を接地すると共にコレクタ電極２３に正の電圧が印加される。そして、ゲート電極１６のゲート電位が絶縁ゲート構造の閾値電圧Ｖｔｈ以上となるように図示しないゲート制御回路から所定の電圧が印加されると、図２に示されるように、ベース層１２のうちのトレンチ１４と接する部分にエミッタ領域１７とＣＳ層１３およびドリフト層１１を繋ぐＮ型の反転層（すなわち、チャネル）３１が形成されると共に、ドリフト層１１およびＣＳ１３層のうちのトレンチ１４に接する部分に電子の蓄積層３２が形成される。そして、エミッタ領域１７から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２２からホールがドリフト層１１に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。なお、図２では、層間絶縁膜１９やエミッタ電極２０等を省略して示している。
　この場合、ゲート電極１６のゲート電位は、ゲート制御回路から印加される電圧によって徐々に上昇していき、コレクタ電極２３とエミッタ電極２０との間にはゲート電位が閾値電圧Ｖｔｈ以上となると電流が流れ始める。このとき、ドリフト層１１に供給されたホールは、ＣＳ層１３によってエミッタ電極２０から抜け出ることが抑制され、蓄積層３２に引き寄せられる。特に、ホールは、ＣＳ層１３付近に蓄積され易いため、蓄積層３２のうちでも第２トレンチ１４ｂの側面と接する部分に多量のホールが蓄積されやすい。
　このため、ゲート絶縁膜１５がトレンチ１４の壁面上に均一に形成されている従来の半導体装置では、蓄積層３２に蓄積されているホールによってゲート電極１６のゲート電位が変動し易い。つまり、図３に示されるように、ゲート電位が十分高くなる（すなわち、コレクタ電極－エミッタ電極間の電圧が一定になる）前に、コレクタ電極－エミッタ電極間の電圧が急峻に上昇する変動が発生する。なお、ゲート電位が十分高くなった後は、コレクタ電極２３とエミッタ電極２０との間に安定した電流が流れるため、ホールによってゲート電位が上昇したとしても問題はない。
　これに対し、本実施形態では、ゲート絶縁膜１５のうち、第２トレンチ１４ｂの側面に形成される部分の厚さを第１トレンチ１４ａに形成される部分の厚さより厚くしている。つまり、蓄積層３２のうちのホールが蓄積されやすい部分と接するゲート絶縁膜１５を厚くしている。このため、図４に示されるように、ＣＳ層１３付近の蓄積層３２に多量のホールが蓄積されても、当該ホールによってゲート電位が変動することを抑制できる。したがって、半導体装置をオフ状態からオン状態にする際、ゲート電位が十分高くなる（すなわち、コレクタ電極－エミッタ電極間の電圧が一定になる）前に、コレクタ電極－エミッタ電極間の電圧が急峻に上昇することを抑制でき（すなわち、徐々に小さくなる波形とすることができ）、スイッチング制御性が低下することを抑制できる。
　なお、図３は、ゲート絶縁膜１５の厚さが１００ｎｍであるときのシミュレーション結果であり、図４は、ゲート絶縁膜１５のうちの第１トレンチ１４ａの側面に形成された部分の厚さが１００ｎｍ、第２トレンチ１４ｂの側面に形成された部分の厚さが２００ｎｍであるときのシミュレーション結果である。また、図３および図４中のＲｇはゲート抵抗の大きさを示している。図３および図４に示されるように、ゲート抵抗Ｒｇの大きさを変更したとしても、電流が流れ始める時点は異なるが、基本的な波形はほぼ変化しない。そして、ゲート絶縁膜１５の厚さが均一である場合には（すなわち、図３）、オフ状態からオン状態にする際に、コレクタ電極－エミッタ電極間の電圧が急峻に上昇する変動が発生する。
　また、ホールは、ＣＳ層１３によって電位障壁が構成されるためにエミッタ電極２０から抜け出ることが抑制されるが、電位障壁は、ＣＳ層１３のうちでも特にピーク位置が大きくなる。このため、ホールは、ＣＳ層１３のピーク位置に集中し易く、蓄積層３２のうちでも特にピーク位置近傍に形成された部分に蓄積され易い。すなわち、ホールは、蓄積層３２のうちでもピーク位置よりコレクタ層２２側に位置するＣＳ層１３に形成された部分に最も蓄積され易い。
　したがって、本実施形態では、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりコレクタ層２２側に位置するＣＳ層１３と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。つまり、ゲート絶縁膜１５は、特にホールが蓄積され易い蓄積層３２と接する部分が厚くされている。このため、オフ状態からオン状態にする際にゲート電位が急峻に上昇することを効果的に抑制できる。
　以上説明したように、本実施形態では、ゲート絶縁膜１５のうち、第２トレンチ１４ｂの側面に形成される部分を第１トレンチ１４ａの側面に形成される部分より厚くしている。このため、ＣＳ層１３付近の蓄積層３２に多量のホールが蓄積されても、当該ホールによってゲート電位が変動することを抑制できる。したがって、半導体装置をオフ状態からオン状態にする際、コレクタ電極－エミッタ電極間の電圧が急峻に上昇する変動が発生することを抑制でき、スイッチング制御性が低下することを抑制できる（すなわち、図４参照）。つまり、本実施形態の半導体装置によれば、ＣＳ層１３の不純物濃度を高くしてオン電圧の低減を図りつつ、スイッチング制御性が低下することを抑制できる。
　さらに、本実施形態では、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりもコレクタ層２２側に位置するＣＳ層１３と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。つまり、ゲート絶縁膜１５は、特にホールが蓄積され易い蓄積層３２と接する部分が厚くされている。このため、ゲート電位が変動することをさらに効果的に抑制できる。
　また、本実施形態では、ゲート絶縁膜１５のうち、第２トレンチ１４ｂの底面に形成される部分も第１トレンチ１４ａに形成される部分より厚くしている。このため、ホールは、ＣＳ層１３付近の蓄積層３２に蓄積されやすいものの、ＣＳ層１３から離れた位置（すなわち、第２トレンチ１４ｂの底面）と接する部分にも蓄積されるため、当該部分に蓄積されたホールによってゲート電位が変動することも抑制できる。
　さらに、本実施形態では、隣接するトレンチ１４の間隔は、隣接する第２トレンチ１４ｂの間隔Ａが隣接する第１トレンチ１４ａの間隔Ｂより短くされている。このため、隣接するトレンチ１４の間隔が第１トレンチ１４ａの間隔Ｂで一定とされている場合と比較して、ホールをよりドリフト層１１に蓄積することができ、さらにオン電圧の低減を図ることができる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチゲート構造を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図５に示されるように、トレンチ１４は、半導体基板１０の一面１０ａに対して直交する方向において、対向する側面の間隔が一定とされている。つまり、１つのトレンチのみで構成されている。
　ゲート電極１６は、トレンチ１４の開口部側からピーク位置まで形成された第１ゲート電極１６ａと、ピーク位置にて第１ゲート電極１６ａと連結されていると共にトレンチ１４の底面側に配置されている第２ゲート電極１６ｂとによって構成されている。そして、第１ゲート電極１６ａは、幅が第２ゲート電極１６ｂの幅より長くされている。
　なお、第１ゲート電極１６ａと第２ゲート電極１６ｂとは、電気的に接続されている。また、第１、第２ゲート電極１６ａ、１６ｂの幅とは、トレンチ１４の延設方向に対して直交する方向であって、半導体基板１０の一面１０ａにおける面方向と平行な方向（すなわち、図５中紙面左右方向）の長さのことである。つまり、本実施形態においても、上記第１実施形態と同様に、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりもコレクタ層２２側に位置するＣＳ層１３と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。
　このような半導体装置としても、ゲート絶縁膜１５は、トレンチ１４のうちの、ＣＳ層１３のピーク位置よりもコレクタ層２２側に位置する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くなるため、上記第１実施形態と同様の効果を得ることができる。
　（他の実施形態）
　例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
　また、上記第１実施形態において、上記のように、ホールは蓄積層３２のうちのＣＳ層１３近傍（すなわち、トレンチ１４のうちのＣＳ層１３近傍の側面）に多量に蓄積されるため、図６に示されるように、ゲート絶縁膜１５は、第２トレンチ１４ｂの底面に形成された部分の厚さが第１トレンチ１４ａの側面に形成された部分の厚さと等しくされていてもよい。つまり、ゲート絶縁膜１５のうちの第２トレンチ１４ｂの底面に形成された部分の厚さは第２トレンチ１４ｂの側面に形成された部分の厚さより薄くされていてもよい。同様に、上記第２実施形態においても、ゲート絶縁膜１５は、トレンチ１４の底面に形成された部分の厚さがＣＳ層１３のピーク位置よりもトレンチ１４の開口部側に形成された部分の厚さと等しくされていてもよい。
　さらに、上記第１、第２実施形態では、ゲート絶縁膜１５は、第２トレンチ１４ｂの側面に形成された部分が第１トレンチ１４ａの側面に形成された部分より全体的に厚くされている例について説明した。しかしながら、ゲート絶縁膜１５は、第２トレンチ１４ｂの側面に形成された部分の少なくとも一部が第１トレンチ１４ａの側面に形成された部分より厚くされていれば、当該厚くされている部分にてゲート電位が変動することを抑制できる。つまり、ゲート絶縁膜１５は、トレンチ１４のうちのＣＳ層１３の不純物濃度が最も高くなるピーク位置よりもコレクタ層２２側に位置する側面に形成された部分の少なくとも一部の厚さが、ＣＳ層１３のピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされていれば、当該厚くされている部分にてゲート電位が変動することを抑制できる。例えば、上記第１、第２実施形態において、ゲート絶縁膜１５は、トレンチ１４のうちの、ドリフト層１１と接する部分の厚さのみが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされていてもよい。同様に、上記第１、第２実施形態において、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりもコレクタ層２２側に位置するＣＳ層１３と接する部分の厚さのみが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされていてもよい。
　また、上記第１、第２実施形態において、ＣＳ層１３は、ドリフト層１１とベース層１２との間ではなく、ベース層１２内において、ベース層１２を上方領域と下方領域とに分断するように形成されていてもよい。つまり、ドリフト層１１上に、ベース層１２の下方領域、ＣＳ層１３、ベース層１２の上方領域が順に配置されるようにしてもよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (5)

  1. 　第１導電型のドリフト層（１１）を有する半導体基板（１０）と、
    　前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    　前記ドリフト層上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のキャリアストレージ層（１３）と、
    　前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２２）と、
    　前記ベース層および前記キャリアストレージ層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチ（１４）と、
    　前記トレンチの壁面に形成されたゲート絶縁膜（１５）と、
    　前記ゲート絶縁膜上に形成されたゲート電極（１６）と、
    　前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１７）と、を備え、
    　前記ゲート絶縁膜は、前記トレンチのうちの、前記キャリアストレージ層の不純物濃度が最も高くなるピーク位置よりも前記コレクタ層側に位置する側面に形成された部分の少なくとも一部の厚さが、前記ピーク位置よりも前記トレンチの開口部側に位置する側面に形成された部分の厚さより厚くされている半導体装置。
  2. 　前記キャリアストレージ層は、前記ドリフト層および前記ベース層の積層方向における途中位置に前記ピーク位置を有しており、
    　前記ゲート絶縁膜は、前記トレンチのうちの、前記ピーク位置より前記コレクタ層側に位置する前記キャリアストレージ層と接する側面に形成された部分の厚さが、前記ピーク位置よりも前記トレンチの開口部側に位置する側面に形成された部分の厚さより厚くされている請求項１に記載の半導体装置。
  3. 　前記トレンチは、当該トレンチの開口部を構成すると共に前記ピーク位置まで形成された第１トレンチ（１４ａ）と、前記ピーク位置にて前記第１トレンチと連通して前記ドリフト層に達し、対向する側面の間隔が前記第１トレンチの対向する側面の間隔より長くされている第２トレンチ（１４ｂ）とを有し、
    　前記ゲート絶縁膜は、前記第２トレンチの側面に形成された部分が前記第１トレンチの側面に形成された部分より厚くされており、
    　隣接する前記第２トレンチの間隔（Ａ）が、隣接する前記第１トレンチの間隔（Ｂ）より短くされている請求項１または２に記載の半導体装置。
  4. 　前記トレンチは、対向する側面の間隔が一定とされており、
    　前記ゲート電極は、前記トレンチの開口部側から前記ピーク位置まで形成された第１ゲート電極（１６ａ）と、前記ピーク位置にて前記第１トレンチと連結されていると共に前記トレンチの底面側に配置されている第２ゲート電極（１６ｂ）と、を有し、
    　前記第１ゲート電極は、幅が前記第２ゲート電極の幅より長くされている請求項１または２に記載の半導体装置。
  5. 　前記ゲート絶縁膜は、前記トレンチの底面に形成された部分の厚さが前記ピーク位置よりも前記トレンチの開口部側に形成された部分の厚さより厚くされている請求項１ないし４のいずれか１つに記載の半導体装置。
     
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