[go: up one dir, main page]

CN115440819A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN115440819A
CN115440819A CN202210069128.8A CN202210069128A CN115440819A CN 115440819 A CN115440819 A CN 115440819A CN 202210069128 A CN202210069128 A CN 202210069128A CN 115440819 A CN115440819 A CN 115440819A
Authority
CN
China
Prior art keywords
region
electrode
insulating
conductive member
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210069128.8A
Other languages
English (en)
Inventor
小林勇介
清水达雄
井口智明
雁木比吕
根本宏树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN115440819A publication Critical patent/CN115440819A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Formation Of Insulating Films (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供能够提高特性的半导体装置及其制造方法。根据实施方式，半导体装置包括第1～第3电极、第1导电构件半导体构件以及第1绝缘构件。第1绝缘构件包括第1～第3位置。第1绝缘构件在第3位置处包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素。第1绝缘构件在第1位置以及第2位置处不包含第1元素。或者，第1位置处的第1元素的浓度以及第2位置处的第1元素的浓度分别比第3位置处的第1元素的浓度低。

Description

半导体装置及其制造方法
本申请以日本专利申请2021-092780(申请日2021年6月2日)为基础，从本申请享有优先权。本申请通过参照本申请，从而包含该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
例如，在晶体管等半导体装置中，期望提高特性。
发明内容
本发明的实施方式提供能够提高特性的半导体装置及其制造方法。
根据本发明的实施方式，半导体装置包括第1电极、第2电极、第3电极、第1导电构件、半导体构件以及第1绝缘构件。从所述第1电极向所述第2电极的方向沿着第1方向。所述第3电极包括第3电极端部以及第3电极另一端部。所述第3电极端部在所述第1方向上处于所述第1电极与所述第3电极另一端部之间。所述第1导电构件包括第1导电构件端部以及第1导电构件另一端部。所述第1导电构件端部在所述第1方向上处于所述第1电极与所述第1导电构件另一端部之间。所述第1导电构件端部在所述第1方向上的位置处于所述第1电极在所述第1方向上的所述位置与所述第3电极端部在所述第1方向上的位置之间。所述第1导电构件与所述第2电极以及所述第3电极的一方电连接。或者，所述第1导电构件能够与所述一方电连接。所述半导体构件包括第1导电类型的第1半导体区域、第2导电类型的第2半导体区域以及所述第1导电类型的第3半导体区域。所述第1半导体区域包括第1部分区域以及第2部分区域。所述第1部分区域在所述第1方向上处于所述第1电极与所述第2电极之间。所述第2半导体区域在所述第1方向上处于所述第1部分区域与所述第3半导体区域之间。所述第3半导体区域与所述第2电极电连接。从所述第3电极的一部分向所述第2半导体区域的第2方向与所述第1方向交叉。从所述第3电极的另一部分向所述第1部分区域的一部分的方向沿着所述第2方向。从所述第2部分区域向所述第1导电构件的方向沿着所述第1方向。从所述第1导电构件向所述第1部分区域的方向沿着所述第2方向。所述第1绝缘构件包含硅以及氧。所述第1绝缘构件包括第1位置、第2位置以及第3位置。所述第1位置在所述第1方向上处于所述第2部分区域与所述第1导电构件端部之间。所述第2位置在所述第2方向上处于所述第1导电构件与所述第1部分区域之间。从所述第1位置向所述第3位置的方向沿着所述第2方向。所述第3位置在所述第1方向上的位置处于所述第2部分区域在所述第1方向上的位置与所述第2位置在所述第1方向上的位置之间。所述第1绝缘构件在所述第3位置处包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素。所述第1绝缘构件在所述第1位置以及所述第2位置处不包含所述第1元素。或者，所述第1位置处的所述第1元素的浓度以及所述第2位置处的所述第1元素的浓度分别比所述第3位置处的所述第1元素的浓度低。
根据上述结构的半导体装置，能够提供能够提高特性的半导体装置及其制造方法。
附图说明
图1是例示第1实施方式的半导体装置的示意剖视图。
图2是例示参考例的半导体装置的示意剖视图。
图3是例示参考例的半导体装置的示意剖视图。
图4是例示参考例的半导体装置的示意剖视图。
图5是例示半导体装置的示意剖视图。
图6是例示半导体装置的特性的曲线图。
图7是例示半导体装置的特性的曲线图。
图8是例示第1实施方式的半导体装置的示意剖视图。
图9是例示第1实施方式的半导体装置的示意剖视图。
图10是例示第1实施方式的半导体装置的一部分的示意剖视图。
图11是例示第1实施方式的半导体装置的一部分的示意剖视图。
图12是例示半导体装置的示意剖视图。
图13的图13(a)～图13(c)是例示半导体装置的特性的曲线图。
图14是例示半导体装置的特性的曲线图。
图15是例示第1实施方式的半导体装置的示意剖视图。
图16是例示第1实施方式的半导体装置的示意剖视图。
图17是例示第2实施方式的半导体装置的制造方法的工序顺序示意剖视图。
图18是例示第2实施方式的半导体装置的制造方法的工序顺序示意剖视图。
图19是例示第2实施方式的半导体装置的制造方法的工序顺序示意剖视图。
图20是例示第2实施方式的半导体装置的制造方法的工序顺序示意剖视图。
图21是例示第2实施方式的半导体装置的制造方法的工序顺序示意剖视图。
图22是例示第2实施方式的半导体装置的制造方法的工序顺序示意剖视图。
图23是例示第2实施方式的半导体装置的制造方法的工序顺序示意剖视图。
(符号说明)
10：半导体构件；10B：底面；10H：孔；10LS：下侧面；10R：氧化区域；10US：上侧面；11～15：第1～第5半导体区域；11a、11b：第1、第2部分区域；41：第1绝缘构件；41a～41f：第1～第6绝缘区域；43a：第1方向端部；43b：第1方向另一端部；44a：第2方向端部；44b：第2方向另一端部；45a～45c：第1～第3区域；45ae～45ce：第1～第3区域端部；45bp：一部分；45bq：其它部分；45cf：端部；45cp：一部分；45cq：其它部分；46a～46c：第1～第3中间区域；47z：区域；51～53：第1～第3电极；52C：连接构件；52LL：连接构件；52T：端子；52a、52b：部分；53a：第3电极端部；53b：第3电极另一端部；61：第1导电构件；61C：连接构件；61T：端子；61a：第1导电构件端部；61b：第1导电构件另一端部；71、72：第1、第2绝缘膜；81、82：第1、第2膜；81B、82B：第1、第2底面区域；81L、82L：第1、第2下侧面区域；81U、82U：第1、第2上侧面区域；ΔBV：阻断电压；110、110a、111、119a～119c、120、130：半导体装置；Cv1：曲线；RR1、RR2：第1、第2比；d1、d2：第1、第2距离；de1～de3～第1～第3端部距离；p1～p6：第1～第6位置；tc1：厚度；x3、x4：第3、第4距离。
具体实施方式
以下，参照附图，说明本发明的各实施方式。
附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分之间的大小的比率等未必限于与现实的情况相同。即使在表示相同的部分的情况下，彼此的尺寸、比率也有时因附图不同而被不同地表示。
在本申请说明书和各图中，关于现有的图，对与前述要素同样的要素附加相同的符号，适当地省略详细的说明。
(第1实施方式)
图1是例示第1实施方式的半导体装置的示意剖视图。
如图1所示，实施方式的半导体装置110包括第1电极51、第2电极52、第3电极53、第1导电构件61、半导体构件10以及第1绝缘构件41。
从第1电极51向第2电极52的方向沿着第1方向。将第1方向设为Z轴方向。将与Z轴方向垂直的方向设为X轴方向。将与Z轴方向以及X轴方向垂直的方向设为Y轴方向。
第3电极53包括第3电极端部53a以及第3电极另一端部53b。第3电极端部53a在第1方向(Z轴方向)上处于第1电极51与第3电极另一端部53b之间。第3电极端部53a是第1电极51一侧的端部。第3电极另一端部53b是第2电极52一侧的端部。
第1导电构件61包括第1导电构件端部61a以及第1导电构件另一端部61b。第1导电构件端部61a在第1方向(Z轴方向)上处于第1电极51与第1导电构件另一端部61b之间。第1导电构件端部61a是第1电极51一侧的端部。第1导电构件另一端部61b是第2电极52一侧的端部。第1导电构件端部61a在第1方向(Z轴方向)上的位置处于第1电极51在第1方向上的位置与第3电极端部53a在第1方向上的位置之间。
第1导电构件61与第2电极52以及第3电极53的一方电连接。或者，第1导电构件61能够与第2电极52以及第3电极53的一方电连接。在半导体装置110中，第1导电构件61与第2电极52电连接。
例如，如图1所示，第1导电构件61经由连接构件61C、连接构件52LL以及连接构件52C而与第2电极52电连接。这些连接构件可以设置于与图1所例示的剖面不同的位置。例如，端子52T也可以经由连接构件52C而与第2电极52连接。端子61T也可以经由连接构件61C而与第1导电构件61电连接。也可以是端子61T利用连接构件52LL而与端子52T电连接。连接构件52LL也可以与半导体装置110分开地设置。
半导体构件10例如处于第1电极51与第2电极52之间。半导体构件10例如包括硅等半导体。
半导体构件10包括第1导电类型的第1半导体区域11、第2导电类型的第2半导体区域12以及第1导电类型的第3半导体区域13。如图1所示，半导体构件10也可以还包括第4半导体区域14。如图1所示，半导体构件10也可以还包括第5半导体区域15。
例如，第1导电类型是n型，第2导电类型是p型。在实施方式中，也可以是第1导电类型是p型，第2导电类型是n型。在以下的例子中，第1导电类型是n型，第2导电类型是p型。
第1半导体区域11包括第1部分区域11a以及第2部分区域11b。例如，第1部分区域11a在第1方向(Z轴方向)上处于第1电极51与第2电极52之间。
第2半导体区域12在第1方向(Z轴方向)上处于第1部分区域11a与第3半导体区域13之间。例如，在第1电极51与第2电极52之间存在第1部分区域11a、第2半导体区域12以及第3半导体区域13。第3半导体区域13与第2电极52电连接。
从第3电极53的一部分向第2半导体区域12的第2方向与第1方向交叉。第2方向例如是X轴方向。
从第3电极53的另一部分向第1部分区域11a的一部分的方向沿着第2方向(例如X轴方向)。
从第1半导体区域11的第2部分区域11b向第1导电构件61的方向沿着第1方向(Z轴方向)。从第1导电构件61向第1部分区域11a的方向沿着第2方向(例如X轴方向)。
第4半导体区域14在第1方向(Z轴方向)上设置于第1电极51与第1半导体区域11之间。第4半导体区域14是第1导电类型(例如n型)。第4半导体区域14与第1电极51电连接。第4半导体区域14例如也可以包括半导体基板。
第4半导体区域14中的第1导电类型的载流子浓度比第1半导体区域11中的第1导电类型的载流子浓度高。第1半导体区域11例如是n区域或者n－区域。第4半导体区域14例如是n+区域。通过设置第4半导体区域14，能够降低第1电极51的电连接的电阻。例如，能够得到低的导通电阻。
第3半导体区域13中的第1导电类型的载流子浓度比第1半导体区域11中的第1导电类型的载流子浓度高。第3半导体区域13例如是n+区域。
在设置有第5半导体区域15的情况下，第5半导体区域15例如设置于第2半导体区域12与第2电极52之间。第5半导体区域15是第2导电类型(例如p型)。第5半导体区域15中的第2导电类型的载流子浓度比第2半导体区域12中的第2导电类型的载流子浓度高。例如，第2半导体区域12是p区域。第5半导体区域15是p+区域。通过设置第5半导体区域15，能够降低第2电极52的电连接的电阻。例如，能够得到低的导通电阻。
在该例子中，第2电极52包括部分52a以及部分52b。第5半导体区域15处于第2半导体区域12与部分52a之间。第3电极53处于第1电极51与部分52b之间。
第1绝缘构件41包含硅以及氧。如后所述，第1绝缘构件41的一部分例如包含SiO2。第1绝缘构件41的另一部分也可以包含其它元素(后述第1元素)。
第1绝缘构件41处于第3电极53与半导体构件10之间以及第1导电构件61与半导体构件10之间。第1绝缘构件41使第3电极53与半导体构件10之间电绝缘。第1导电构件61使第1导电构件61与半导体构件10之间电绝缘。第1绝缘构件41的一部分(例如后述第5绝缘区域41e)处于第3电极53与第2半导体区域12之间。
例如，在第1电极51与第2电极52之间流过的电流能够由第3电极53的电位来控制。第3电极53的电位例如是以第2电极52的电位为基准的电位。第1电极51例如作为漏极电极发挥功能。第2电极52例如作为源极电极发挥功能。第3电极53例如作为栅极电极发挥功能。第1绝缘构件41的一部分例如作为栅极绝缘膜发挥功能。第1导电构件61例如作为场板发挥功能。半导体装置110例如是晶体管。
如图1所示，第1绝缘构件41包括第1位置p1、第2位置p2以及第3位置p3。第1位置p1在第1方向(Z轴方向)上处于第2部分区域11b与第1导电构件端部61a之间。第2位置p2在第2方向(X轴方向)上处于第1导电构件61与第1部分区域11a之间。从第1位置p1向第3位置p3的方向沿着第2方向(例如X轴方向)。第3位置p3在第1方向(Z轴方向)上的位置处于第2部分区域11b在第1方向上的位置与第2位置p2在第1方向上的位置之间。
第1绝缘构件41在第3位置p3处包含第1元素。第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素。第1绝缘构件41在第1位置p1以及第2位置p2处不包含第1元素。或者，第1位置p1处的第1元素的浓度以及第2位置p2处的第1元素的浓度分别比第3位置p3处的第1元素的浓度低。在1个例子中，第3位置p3例如包含SiON。例如，第3位置p3例如也可以包含从包括铝、铪以及锆的群选择的至少一个氧化物。
例如，第1绝缘构件41包括第1绝缘区域41a、第2绝缘区域41b以及第3绝缘区域41c。第1绝缘区域41a包括上述第1位置p1。第2绝缘区域41b包括上述第2位置p2。第3绝缘区域41c包括上述第3位置p3。
第1绝缘区域41a在第1方向(Z轴方向)上处于第2部分区域11b与第1导电构件端部61a之间。第2绝缘区域41b在第2方向(X轴方向)上处于第1导电构件61与第1部分区域11a之间。
从第1绝缘区域41a向第3绝缘区域41c中的至少一部分的方向沿着第2方向(X轴方向)。第3绝缘区域41c在第1方向(Z轴方向)上的位置处于第2部分区域11b在第1方向上的位置与第2绝缘区域41b在第1方向上的位置之间。
第3绝缘区域41c包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素。第1绝缘区域41a以及第2绝缘区域41b不包含第1元素。或者，第1绝缘区域41a中的第1元素的浓度以及第2绝缘区域41b中的第1元素的浓度分别比第3绝缘区域41c中的第1元素的浓度低。在1个例子中，第3绝缘区域41c例如包含SiON。例如，第3绝缘区域41c例如也可以包含从包括铝、铪以及锆的群选择的至少一个氧化物。
利用这样的结构，例如，能够得到高的耐压。这被认为是因为上述第1元素作为电荷(例如固定电荷)发挥功能。例如，能够在第1导电构件61的附近抑制电场的局部的集中。根据实施方式，例如，能够得到高的耐压和低的导通电阻。根据实施方式，能够提供能够提高特性的半导体装置。
图2～图4是例示参考例的半导体装置的示意剖视图。
如图2所示，在第1参考例的半导体装置119a中，不设置上述第3绝缘区域41c。第1绝缘构件41在第1～第3位置p1～p3处不包含第1元素。在第1参考例中，第1绝缘构件41的整体是SiO2。在第1参考例中，难以得到足够高的耐压。或者，如果想要得到高的耐压，则导通电阻变高。
如图3所示，在第2参考例的半导体装置119b中，设置包含第1元素的第3绝缘区域41c。在第2参考例中，第1绝缘区域41a也包含第1元素。第1绝缘构件41在第1位置p1以及第3位置p3处包含第1元素。可知在这样的第2参考例中难以得到足够高的耐压。或者，如果想要得到高的耐压，则导通电阻变高。
如图4所示，在第3参考例的半导体装置119c中，设置包含第1元素的第3绝缘区域41c。在第3参考例中，第2绝缘区域41b也包含第1元素。第1绝缘构件41在第2位置p2以及第3位置p3处包含第1元素。可知在这样的第3参考例中难以得到足够高的耐压。或者，如果想要得到高的耐压，则导通电阻变高。
在实施方式中，在第3绝缘区域41c、第1元素的浓度高，在第1绝缘区域41a以及第2绝缘区域41b、第1元素的浓度低。利用这样的结构，能够得到高的耐压。以下，说明半导体装置的特性的例子。
图5是例示半导体装置的示意剖视图。
如图5所示，第3绝缘区域41c包括第1方向端部43a以及第1方向另一端部43b。第1方向端部43a在第1方向(Z轴方向)上处于第2部分区域11b与第1方向另一端部43b之间。第1方向端部43a是第1电极51一侧的端部。第1方向另一端部43b是第2电极52一侧的端部。
将第1导电构件端部61a在第1方向上的位置与第3电极端部53a在第1方向上的位置之间的沿着第1方向的距离设为第1距离d1。将第1导电构件端部61a在第1方向(Z轴方向)上的位置与第1方向另一端部43b在第1方向上的位置之间的沿着第1方向的距离设为第2距离d2。第1距离d1对应于以第3电极端部53a为基准时的第1导电构件端部61a的深度。第2距离d2例如对应于以第1导电构件端部61a的深度为基准时的第3绝缘区域41c的上端的深度。
将第2距离d2与第1距离d1之比(d2/d1)设为第1比。在第1比是0时，第3绝缘区域41c的上端的深度与第1导电构件端部61a的深度相同。在第1比是1时，例如，第3绝缘区域41c的上端与第3电极53相接。在该情况下，对应于第3参考例的半导体装置119c。
如图5所示，第3绝缘区域41c包括第2方向端部44a以及第2方向另一端部44b。第2方向端部44a在第2方向(例如X轴方向)上处于第2方向另一端部44b与第1部分区域11a之间。第2方向端部44a在X轴方向上是第1导电构件61一侧的端部。第2方向另一端部44b在X轴方向上是第1部分区域11a一侧的端部。
将第1导电构件端部61a在第2方向(例如X轴方向)上的位置与第2方向端部44a在第2方向上的位置之间的沿着第2方向的距离(例如最短距离)设为第3距离x3。将第1导电构件端部61a在第2方向(例如X轴方向)上的位置与第2方向另一端部44b在第2方向上的位置之间的沿着第2方向的距离(例如最短距离)设为第4距离x4。第1导电构件端部61a在第2方向(例如X轴方向)上的位置在X轴方向上是第1导电构件端部61a的第1部分区域11a一侧的端的位置。
将第4距离x4与第3距离x3之比(x4/x3)设为第2比。在第2比是0时，第2方向另一端部44b在Z轴方向上与第1导电构件端部61a的第1部分区域11a一侧的端重叠。第2比是负的情况下的1个例子对应于第2参考例的半导体装置119b。在第2比是1时，实质上不设置第3绝缘区域41c。第2比是1的条件例如对应于第1参考例的半导体装置119a。
以下，说明变更第1距离d1与第2距离d2的关系时的特性的仿真结果的例子。
图6是例示半导体装置的特性的曲线图。
图6的横轴是第1比RR1。如已经说明那样，第1比RR1是第2距离d2与第1距离d1之比。图6的纵轴是相对的阻断电压ΔBV。相对的阻断电压ΔBV是以上述第1参考例中的阻断电压为基准时的阻断电压。在图6中，第2比固定为0.8。优选相对的阻断电压ΔBV大。
如图6所示，当第1比RR1超过0.1时，相对的阻断电压ΔBV上升。当第1比RR1为0.66以上时，相对的阻断电压ΔBV开始下降。在第1比RR1为0.15以上且0.85以下的情况下，能够得到高的阻断电压ΔBV。
在实施方式中，第1比RR1优选为0.15以上且0.85以下。第1比RR1更优选为0.2以上且0.8以下。能够稳定地得到高的阻断电压ΔBV。第1比RR1也可以为0.21以上且0.77以下。能够稳定地得到高的阻断电压ΔBV。
如图6所示，在第1比RR1是1的第3参考例的半导体装置119c中，阻断电压ΔBV低。
以下，说明变更第3距离x3与第4距离x4的关系时的特性的仿真结果的例子。
图7是例示半导体装置的特性的曲线图。
图7的横轴是第2比RR2。如已经说明那样，第2比RR2是第4距离x4与第3距离x3之比。图6的纵轴是相对的阻断电压ΔBV。在图7中，第1比RR1固定为0.435。
如图7所示，在第2比RR2实质上是0的情况(第2参考例的半导体装置119b)下，阻断电压ΔBV低。当第2比RR2变高时，阻断电压ΔBV上升。如已经说明那样，第2比RR2是1的条件对应于第1参考例的半导体装置119a，在该情况下，阻断电压ΔBV低。在第2比RR2比0高且小于1的情况下，能够得到高的阻断电压ΔBV。在该范围内，当第2比RR2上升时，阻断电压ΔBV上升。
在实施方式中，第2比RR2例如优选为0.16以上且小于1。第2比RR2例如也可以为0.16以上且0.9以下。能够得到高的阻断电压ΔBV。在实施方式中，第2比RR2例如也可以为0.36以上。能够稳定地得到高的阻断电压ΔBV。第2比RR2例如也可以为0.58以上。能够稳定地得到更高的阻断电压ΔBV。
如图1所示，在实施方式中，第1绝缘构件41也可以包括第4位置p4。第4位置p4在第1方向(Z轴方向)上的位置处于第3位置p3在第1方向上的位置与第2位置p2在第1方向上的位置之间。第4位置p4处的第1元素的浓度例如为第3位置p3处的第1元素的浓度与第2位置p2处的第1元素的浓度之间。这样，也可以设置第1元素的浓度为中间的区域。
例如，第1绝缘构件41也可以包括第4绝缘区域41d。第4绝缘区域41d在第1方向(Z轴方向)上的位置处于第3绝缘区域41c在第1方向上的位置与第2绝缘区域41b在第1方向上的位置之间。第4绝缘区域41d中的第1元素的浓度为第3绝缘区域41c中的第1元素的浓度与第2绝缘区域41b中的第1元素的浓度之间。
如图1所示，第1绝缘构件41也可以包括第5位置p5。第5位置p5在第2方向(X轴方向)上处于第3电极53与第2半导体区域12之间。第1绝缘构件41在第5位置p5处不包含第1元素。或者，第5位置p5处的第1元素的浓度比第3位置p3处的第1元素的浓度低。
例如，第1绝缘构件41包括第5绝缘区域41e。第5绝缘区域41e在第2方向(X轴方向)上处于第3电极53与第2半导体区域12之间。第5绝缘区域41e不包含第1元素。或者，第5绝缘区域41e中的第1元素的浓度比第3绝缘区域41c中的第1元素的浓度低。
第5绝缘区域41e例如作为栅极绝缘膜发挥功能。第5绝缘区域41e(第5位置p5)不包含第1元素，或者，第5绝缘区域41e中的第1元素的浓度低，从而能够得到稳定的阈值电压。
如图1所示，在半导体装置110中，第1绝缘构件41包括第6位置p6。第6位置p6在第2方向(X轴方向)上的位置处于第1导电构件61(例如也可以是第1导电构件端部61a)在第2方向上的位置与第3位置p3在第2方向上的位置之间。第1绝缘构件41在第6位置p6处不包含第1元素。或者，第6位置p6处的第1元素的浓度比第3位置p3处的第1元素的浓度低。
例如，第1绝缘构件41包括第6绝缘区域41f。第6绝缘区域41f在第2方向(X轴方向)上的位置处于第1导电构件61(例如也可以是第1导电构件端部61a)在第2方向上的位置与第3绝缘区域41c在第2方向上的位置之间。第6绝缘区域41f不包含第1元素。或者，第6绝缘区域41f中的第1元素的浓度比第3绝缘区域41c中的第1元素的浓度低。通过设置这样的第6绝缘区域41f，从而易于得到更高的耐压。
图8是例示第1实施方式的半导体装置的示意剖视图。
如图8所示，在实施方式的半导体装置110a中，第1绝缘构件41也包括第1～第5绝缘区域41a～41e。在半导体装置110a中，不设置第6绝缘区域41f。半导体装置110a中的除此以外的结构可以与半导体装置110的结构相同。在半导体装置110a中，也能够得到高的耐压。
在实施方式中，包括第1导电构件端部61a，沿着X－Y平面的面内的第1绝缘构件41中的第1元素的浓度例如优选为1.5×1014cm-2以上且1.05×1015cm-2以下。由此，易于得到高的耐压和低的导通电阻。
图9是例示第1实施方式的半导体装置的示意剖视图。
如图9所示，在实施方式的半导体装置111中，第1绝缘构件41也包括第1～第5绝缘区域41a～41e。在半导体装置111中，第3绝缘区域41c包括多个区域。在该例子中，多个区域例如包括第1区域45a、第2区域45b以及第3区域45c。多个区域的数量可以为2以上。半导体装置111中的除此以外的结构可以与半导体装置110的结构相同。
图10是例示第1实施方式的半导体装置的一部分的示意剖视图。
图10例示出第1绝缘构件41的第3绝缘区域41c。如图1所示，第3绝缘区域41c包括第1区域45a、第2区域45b以及第1中间区域46a。第1区域45a以及第2区域45b包含第1元素。第1中间区域46a设置于第1区域45a与第2区域45b之间。第1区域45a例如在第2方向(X轴方向)上处于第2区域45b的一部分45bp与第1部分区域11a之间。
第1中间区域46a不包含第1元素。或者，第1中间区域46a中的第1元素的浓度比第1区域45a中的第1元素的浓度低，比第2区域45b中的第1元素的浓度低。
例如，第1区域45a以及第2区域45b包含SiON。第1中间区域46a包含SiO2。第1区域45a以及第2区域45b例如是隔着第1中间区域46a层叠的层叠膜。
在半导体装置111中，也能够得到高的耐压。在第3绝缘区域41c包括包含第1元素的多个区域的情况下，第3绝缘区域41c中的第1元素的浓度例如可以设为包括第1区域45a、第2区域45b以及第1中间区域46a的区域中的第1元素的平均的浓度。例如，可以将包含第1元素的区域的厚度与包含第1元素的区域中的第1元素的浓度之积和实质上不包含第1元素的区域的厚度与实质上不包含第1元素的区域中的第1元素的浓度之积的和相对于这些区域的厚度之和的比设为平均的浓度。
图10所示的这样的构造能够通过将作为第1区域45a的膜、作为第1中间区域46b的膜以及作为第2区域45b的膜依次进行层叠形成而得到。
如图10所示，第1区域45a在第1方向(Z轴方向)上处于第1电极51与第2区域45b的其它部分45bq之间。第1区域45a以及第2区域45b的上述一部分45bp沿着第1方向(Z轴方向)延伸。第2区域45b的其它部分45bq在第2方向(X轴方向)上处于第3区域45c的一部分45cp与第1部分区域11a之间。
如图10所示，第3绝缘区域41c也可以还包括第3区域45c以及第2中间区域46b。第3区域45c包含第1元素。第2中间区域46b设置于第2区域45b与第3区域45c之间。第2区域45b在第2方向(X轴方向)上处于第3区域45c的一部分45cp与第1部分区域11a之间。
第2中间区域46b不包含第1元素。或者，第2中间区域46b中的第1元素的浓度比第2区域45b中的第1元素的浓度低，比第3区域45c中的第1元素的浓度低。这样，包含第1元素的多个区域(多个膜)的数量也可以为3以上。
在第3绝缘区域41c包括包含第1元素的上述多个区域的情况下，例如，第3绝缘区域41c中的第1元素的浓度可以是包括第1区域45a、第2区域45b、第3区域45c、第1中间区域46a以及第2中间区域46b的区域中的第1元素的平均的浓度。
如图10所示，第2区域45b的其它部分45bq在第1方向(Z轴方向)上处于第1电极51与第3区域45c的其它部分45cq之间。第2区域45b的上述其它部分45bq以及第3区域45c的其它部分45cq沿着第1方向(Z轴方向)延伸。
图11是例示第1实施方式的半导体装置的一部分的示意剖视图。
如图11所示，第3绝缘区域41c包括层叠有多个的区域(第1区域45a、第2区域45b、第3区域45c、第1中间区域46a以及第2中间区域46b等)。在该例子中，第1区域45a、第2区域45b以及第3区域45c中的至少任意一个区域也包括多个粒状的区域47z。多个区域47z相互沿着第1方向(Z轴方向)分离。多个区域47z包含第1元素。在该情况下，第1元素例如包括从包括铝、铪以及锆的群选择的至少一个元素。在第1元素包含这样的金属元素的情况下，易于形成相互离散的多个区域47z。在设置这样的多个区域47z的情况下，也能够得到高的耐压。
如图10以及图11所示，第1绝缘构件41也可以包括第3中间区域46c。第3中间区域46c在第2方向上，设置于第1区域45a与第1部分区域11a之间。例如，第3中间区域46c不包含第1元素。或者，第3中间区域46c中的第1元素的浓度比第1区域45a中的第1元素的浓度低。
第1区域45a与第1部分区域11a之间的沿着第2方向(X轴方向)的距离对应于第3中间区域46c的沿着第2方向(X轴方向)的厚度tc1。厚度tc1例如优选为10nm以下。例如，能够抑制第1区域45a与第1部分区域11b之间的区域中的界面能级。能够稳定地得到高的耐压。第3中间区域46c可以在半导体装置110或者半导体装置110a中设置。
这样，第1绝缘构件41也可以包括第1绝缘区域41a、第2绝缘区域41b以及第3绝缘区域41c。第3绝缘区域41c也可以包括包含第1元素(包括从包括氮、铝、铪以及锆的群选择的至少一个元素的元素)的第1区域45a、包含第1元素的第2区域45b以及设置于第1区域45a与第2区域45b之间的第1中间区域46a。第1中间区域46a不包含第1元素。或者，第1中间区域46a中的第1元素的浓度比第1区域45a中的第1元素的浓度低，比第2区域45b中的第1元素的浓度低。
第1绝缘区域41a以及第2绝缘区域41b不包含第1元素。或者，第1绝缘区域41a中的第1元素的浓度以及第2绝缘区域41b中的第1元素的浓度的每一个比第1区域45a中的第1元素的浓度低，比第2区域45b中的第1元素的所述浓度低。
如已经说明那样，第1区域45a可以在第1方向(Z轴方向)上处于第1电极51与第2区域45b的其它部分45bq之间。第1区域45a以及第2区域45b的一部分45bp沿着第1方向(Z轴方向)延伸。第1区域45a也可以包括相互在第1方向(Z轴方向)上分离的包含第1元素的多个区域47z。第3绝缘区域41c也可以包括上述第3区域45c以及上述第2中间区域46b。
图12是例示半导体装置的示意剖视图。
如图12所示，第1～第3区域45a～45c包括第1～第3区域端部45ae～45ce。第1区域端部45ae是第1区域45a的第3电极53一侧的端部。第2区域端部45be是第2区域45b的第3电极53一侧的端部。第3区域端部45ce是第3区域45c的第3电极53一侧的端部。
将第1导电构件端部61a在第1方向上的位置与第3电极端部53a在第1方向上的位置之间的沿着第1方向的距离设为第1距离d1。将第1导电构件端部61a在第1方向(Z轴方向)上的位置与第1区域端部45ae在第1方向上的位置之间的沿着第1方向的距离设为第1端部距离de1。将第1导电构件端部61a在第1方向(Z轴方向)上的位置与第2区域端部45be在第1方向上的位置之间的沿着第1方向的距离设为第2端部距离de2。将第1导电构件端部61a在第1方向(Z轴方向)上的位置与第3区域端部45ce在第1方向上的位置之间的沿着第1方向的距离设为第3端部距离de3。
以下，说明变更第1～第3端部距离de1～de3时的特性的仿真结果的例子。
图13(a)～图13(c)是例示半导体装置的特性的曲线图。
图13(a)～图13(c)各自的横轴对应于比de1/d1、比de2/d1以及比de3/d1。这些图的纵轴是相对的阻断电压ΔBV。优选相对的阻断电压ΔBV大。在这些图中，绘制出以0.33～0.77变更比de1/d1，以0.44～0.77变更比de2/d1以及以0.44～0.88变更比de3/d1的所有的值。这些图所记载的曲线Cv1对应于在变更上述比时得到的相对的阻断电压ΔBV的最大值。在这些图中，沟槽横向的固定电荷密度是9×1014cm-2。
如图13(a)所示，在比de1/d1为0.4以上且0.7以下时，能够稳定地得到大的相对的阻断电压ΔBV。在比de1/d1为0.5以上时，能够稳定地得到大的相对的阻断电压ΔBV。
如图13(b)所示，在比de2/d1为0.55以上且0.8以下时，能够得到大的相对的阻断电压ΔBV。在比de2/d1为0.6以上且0.7以下时，能够稳定地得到大的相对的阻断电压ΔBV。
如图13(c)所示，在比de3/d1为0.55以上且0.9以下时，能够得到大的相对的阻断电压ΔBV。在比de3/d1为0.7以上且0.8以下时，能够稳定地得到大的相对的阻断电压ΔBV。
如图12所示，第1～第3区域45a～45c在第2方向上的端部的位置未大幅变化。因此，在实用上，第1～第3区域45a～45c分别在第2方向上的端部的位置可以设为第3区域45c在第2方向上的端部45cf的位置。将第1导电构件端部61a在第2方向(例如X轴方向)上的位置与第2方向端部44a在第2方向上的位置之间的沿着第2方向的距离(例如最短距离)设为第3距离x3。将第1导电构件端部61a在第2方向(例如X轴方向)上的位置与第2方向另一端部44b在第2方向上的端部45cf位置之间的沿着第2方向的距离(例如最短距离)设为第4距离x4。第1导电构件端部61a在第2方向(例如X轴方向)上的位置在X轴方向上是第1导电构件端部61a的第1部分区域11a一侧的端的位置。
图14是例示半导体装置的特性的曲线图。
图14例示出包括第1～第3区域45a～45c的半导体装置111的特性。图14的横轴是第2比RR2。第2比RR2是第4距离x4与第3距离x3之比。图14的纵轴是相对的阻断电压ΔBV。
如图14所示，在半导体装置111中，第2比RR2例如优选为0.16以上且小于1。第2比RR2例如也可以为0.16以上且0.7以下。能够得到高的阻断电压ΔBV。在实施方式中，第2比RR2例如也可以为0.36以上。第2比RR2例如也可以为0.58以上。
图15是例示第1实施方式的半导体装置的示意剖视图。
如图15所示，在实施方式的半导体装置120中，第1导电构件61与第3电极53电连接。或者，第1导电构件61能够与第3电极53电连接。半导体装置120中的除此以外的结构例如可以与半导体装置110、110a或者111相同。
例如，如图15所示，第1导电构件61经由连接构件61C、连接构件52LL以及连接构件52C而与第3电极53电连接。这些连接构件可以设置于与图15所例示的剖面不同的位置。例如，也可以是端子52T经由连接构件52C而与第3电极53连接。也可以是端子61T经由连接构件61C而与第1导电构件61电连接。也可以是端子61T利用连接构件52LL而与端子52T电连接。连接构件52LL也可以与半导体装置120分开地设置。在半导体装置120中，例如也能够得到高的耐压。
图16是例示第1实施方式的半导体装置的示意剖视图。
如图16所示，在实施方式的半导体装置130中，第1导电构件61的一部分在第2方向(X轴方向)上与第3电极53重叠。半导体装置120中的除此以外的结构例如可以与半导体装置110、110a、111或者120相同。在半导体装置120中，例如，也能够得到高的耐压。
(第2实施方式)
第2实施方式涉及半导体装置的制造方法。
图17～图23是例示第2实施方式的半导体装置的制造方法的工序顺序示意剖视图。
如图17所示，准备半导体构件10。半导体构件10包括孔10H。孔10H例如也可以是沟槽。孔10H包括底面10B、下侧面10LS以及上侧面10US。下侧面10LS与底面10B之间的距离比上侧面10US与底面10B之间的距离短。这样的孔例如能够通过去除作为半导体构件10的半导体层的一部分而形成。一部分的去除例如能够通过使用了掩模的蚀刻来实施。
孔10H的深度(沿着Z轴方向的长度)例如为2μm以上且10μm以下。孔10H的底面处于第1半导体区域11中。
可以根据需要而在所形成的孔10H的表面形成氧化区域10R。氧化区域10R例如可以通过热氧化处理来形成。氧化区域10R的厚度例如可以为200nm以上且1000nm以下。在1个例子中，氧化区域10R的厚度可以与厚度tc1(参照图10以及图11)实质上相同。
如图18所示，在半导体构件10的孔10H的底面10B、下侧面10LS以及上侧面10US形成第1膜81。第1膜81包含第1元素。第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素。第1膜81包括设置于底面10B的第1底面区域81B、设置于下侧面10LS的第1下侧面区域81L以及设置于上侧面10US的第1上侧面区域81U。
如图19所示，留下第1下侧面区域81L，并去除第1底面区域81B以及第1上侧面区域81U。去除能够通过使用了掩模的蚀刻(例如干蚀刻)来实施。由此，孔10H的底面10B以及上侧面10US露出。
如图20所示，在孔10H的底面10B、第1下侧面区域81L以及孔10H的上侧面10US形成包含第2元素的第2膜82。第2元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素。
此时，也可以在第1底面区域81B以及第1上侧面区域81U的上述去除与第2膜82的形成之间形成第1绝缘膜71。第1绝缘膜71包含硅以及氧。第1绝缘膜71实质上不包含第1元素或者第2元素。第1绝缘膜71例如是SiO2膜。第1绝缘膜71形成于底面10B、第1下侧面区域81L以及上侧面10US。在该情况下，第2膜82形成于第1绝缘膜71之上。
第2膜82包括设置于孔10H的底面10B的第2底面区域82B、设置于第1下侧面区域81L的第2下侧面区域82L以及设置于孔10H的上侧面10US的第2上侧面区域82U。
如图21所示，留下第2下侧面区域82L，并去除第2底面区域82B以及第2上侧面区域82U。例如，孔10H的底面10B以及孔10H的上侧面10US露出。
如图22所示，在孔10H的底面10B、第2下侧面区域82L以及孔10H的上侧面10US形成第2绝缘膜72。第2绝缘膜72包含硅以及氧。第2绝缘膜72例如是SiO2膜。
也可以根据需要而与第2膜82的上述形成同样地，形成包含第1元素或者第2元素的第3膜。这些膜例如对应于上述第1～第3区域45a～45c等。
如图23所示，在形成第2绝缘膜72之后的孔10H之中形成第1导电构件61。
由此，例如，能够形成半导体装置111。根据实施方式的制造方法，能够提供能够提高特性的半导体装置的制造方法。
在上述实施方式中，第1半导体区域11中的第1导电类型的载流子浓度例如优选为1.0×1015cm-3以上且1.0×1017cm-3以下。第2半导体区域12中的第2导电类型的载流子浓度例如优选为1.0×1016cm-3以上且1.0×1018cm-3以下。第3半导体区域13中的第1导电类型的载流子浓度例如优选为3.0×1018cm-3以上且3.0×1020cm-3以下。第4半导体区域14中的第1导电类型的载流子浓度例如优选为1.0×1017cm-3以上且3.0×1020cm-3以下。第5半导体区域15中的第2导电类型的载流子浓度例如优选为1.0×1018cm-3以上且3.0×1020cm-3以下。
在上述实施方式中，例如，第3半导体区域13中的第1导电类型的杂质浓度比第1半导体区域11中的第1导电类型的杂质浓度高。例如，第4半导体区域14中的第1导电类型的杂质浓度比第1半导体区域11中的第1导电类型的杂质浓度高。例如，第5半导体区域15中的第2导电类型的杂质浓度比第2半导体区域12中的第2导电类型的杂质浓度高。
第1半导体区域11中的第1导电类型的杂质浓度例如优选为1.0×1015cm-3以上且1.0×1017cm-3以下。第2半导体区域12中的第2导电类型的杂质浓度例如优选为1.0×1016cm-3以上且1.0×1018cm-3以下。第3半导体区域13中的第1导电类型的杂质浓度例如优选为3.0×1018cm-3以上且3.0×1020cm-3以下。第4半导体区域14中的第1导电类型的杂质浓度例如优选为1.0×1017cm-3以上且3.0×1020cm-3以下。第5半导体区域15中的第2导电类型的杂质浓度例如优选为1.0×1018cm-3以上且3.0×1020cm-3以下。
在实施方式中，与半导体区域的形状等有关的信息例如能够通过电子显微镜观察等得到。与第1元素等的浓度有关的信息例如能够通过EDX(Energy Dispersive X－raySpectroscopy，能量色散X射线光谱)或者SIMS(Secondary Ion Mass Spectrometry，二次离子质谱)等得到。与半导体区域中的载流子浓度有关的信息例如能够通过SCM(ScanningCapacitance Microscopy，扫描电容显微镜)等得到。
实施方式可以包括以下的技术方案。
(技术方案1)
一种半导体装置，包括：
第1电极；
第2电极，从所述第1电极向所述第2电极的方向沿着第1方向；
第3电极，所述第3电极包括第3电极端部以及第3电极另一端部，所述第3电极端部在所述第1方向上处于所述第1电极与所述第3电极另一端部之间；
第1导电构件，所述第1导电构件包括第1导电构件端部以及第1导电构件另一端部，所述第1导电构件端部在所述第1方向上处于所述第1电极与所述第1导电构件另一端部之间，所述第1导电构件端部在所述第1方向上的位置处于所述第1电极在所述第1方向上的所述位置与所述第3电极端部在所述第1方向上的位置之间，所述第1导电构件与所述第2电极以及所述第3电极的一方电连接，或者，所述第1导电构件能够与所述一方电连接；
半导体构件，所述半导体构件包括第1导电类型的第1半导体区域、第2导电类型的第2半导体区域以及所述第1导电类型的第3半导体区域，
所述第1半导体区域包括第1部分区域以及第2部分区域，
所述第1部分区域在所述第1方向上处于所述第1电极与所述第2电极之间，
所述第2半导体区域在所述第1方向上处于所述第1部分区域与所述第3半导体区域之间，
所述第3半导体区域与所述第2电极电连接，
从所述第3电极的一部分向所述第2半导体区域的第2方向与所述第1方向交叉，
从所述第3电极的另一部分向所述第1部分区域的一部分的方向沿着所述第2方向，
从所述第2部分区域向所述第1导电构件的方向沿着所述第1方向，
从所述第1导电构件向所述第1部分区域的方向沿着所述第2方向；以及
第1绝缘构件，包含硅以及氧，所述第1绝缘构件包括第1位置、第2位置以及第3位置，所述第1位置在所述第1方向上处于所述第2部分区域与所述第1导电构件端部之间，所述第2位置在所述第2方向上处于所述第1导电构件与所述第1部分区域之间，从所述第1位置向所述第3位置的方向沿着所述第2方向，所述第3位置在所述第1方向上的位置处于所述第2部分区域在所述第1方向上的位置与所述第2位置在所述第1方向上的位置之间，所述第1绝缘构件在所述第3位置处包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素，所述第1绝缘构件在所述第1位置以及所述第2位置处不包含所述第1元素，或者，所述第1位置处的所述第1元素的浓度以及所述第2位置处的所述第1元素的浓度分别比所述第3位置处的所述第1元素的浓度低。
(技术方案2)
根据技术方案1所记载的半导体装置，其中，
所述第1绝缘构件包括第4位置，
所述第4位置在所述第1方向上的位置处于所述第3位置在所述第1方向上的所述位置与所述第2位置在所述第1方向上的所述位置之间，
所述第4位置处的所述第1元素的浓度为所述第3位置处的所述第1元素的浓度与所述第2位置处的所述第1元素的所述浓度之间。
(技术方案3)
根据技术方案1或者2所记载的半导体装置，其中，
所述第1绝缘构件包括第5位置，
所述第5位置在所述第2方向上处于所述第3电极与所述第2半导体区域之间，
所述第1绝缘构件在所述第5位置处不包含所述第1元素，或者，所述第5位置处的所述第1元素的浓度比所述第3位置处的所述第1元素的所述浓度低。
(技术方案4)
一种半导体装置，包括：
第1电极；
第2电极，从所述第1电极向所述第2电极的方向沿着第1方向；
第3电极，所述第3电极包括第3电极端部以及第3电极另一端部，所述第3电极端部在所述第1方向上处于所述第1电极与所述第3电极另一端部之间；
第1导电构件，所述第1导电构件包括第1导电构件端部以及第1导电构件另一端部，所述第1导电构件端部在所述第1方向上处于所述第1电极与所述第1导电构件另一端部之间，所述第1导电构件端部在所述第1方向上的位置处于所述第1电极在所述第1方向上的所述位置与所述第3电极端部在所述第1方向上的位置之间，所述第1导电构件与所述第2电极以及所述第3电极的一方电连接，或者，所述第1导电构件能够与所述一方电连接；
半导体构件，所述半导体构件包括第1导电类型的第1半导体区域、第2导电类型的第2半导体区域以及所述第1导电类型的第3半导体区域，
所述第1半导体区域包括第1部分区域以及第2部分区域，
所述第1部分区域在所述第1方向上处于所述第1电极与所述第2电极之间，
所述第2半导体区域在所述第1方向上处于所述第1部分区域与所述第3半导体区域之间，
所述第3半导体区域与所述第2电极电连接，
从所述第3电极的一部分向所述第2半导体区域的第2方向与所述第1方向交叉，
从所述第3电极的另一部分向所述第1部分区域的一部分的方向沿着所述第2方向，
从所述第2部分区域向所述第1导电构件的方向沿着所述第1方向，
从所述第1导电构件向所述第1部分区域的方向沿着所述第2方向；以及
第1绝缘构件，包含硅以及氧，所述第1绝缘构件包括第1绝缘区域、第2绝缘区域以及第3绝缘区域，
所述第1绝缘区域在所述第1方向上处于所述第2部分区域与所述第1导电构件端部之间，
所述第2绝缘区域在所述第2方向上处于所述第1导电构件与所述第1部分区域之间，
从所述第1绝缘区域向所述第3绝缘区域中的至少一部分的方向沿着所述第2方向，
所述第3绝缘区域在所述第1方向上的位置处于所述第2部分区域在所述第1方向上的位置与所述第2绝缘区域在所述第1方向上的位置之间，
所述第3绝缘区域包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素，
所述第1绝缘区域以及所述第2绝缘区域不包含所述第1元素，或者，所述第1绝缘区域中的所述第1元素的浓度以及所述第2绝缘区域中的所述第1元素的浓度分别比所述第3绝缘区域中的所述第1元素的浓度低。
(技术方案5)
根据技术方案4所记载的半导体装置，其中，
所述第1绝缘构件包括第4绝缘区域，
所述第4绝缘区域在所述第1方向上的位置处于所述第3绝缘区域在所述第1方向上的所述位置与所述第2绝缘区域在所述第1方向上的所述位置之间，
所述第4绝缘区域中的所述第1元素的浓度为所述第3绝缘区域中的所述第1元素的所述浓度与所述第2绝缘区域中的所述第1元素的所述浓度之间。
(技术方案6)
根据技术方案4或者5所记载的半导体装置，其中，
所述第1绝缘构件包括第5绝缘区域，
所述第5绝缘区域在所述第2方向上处于所述第3电极与所述第2半导体区域之间，
所述第5绝缘区域不包含所述第1元素，或者，所述第5绝缘区域中的所述第1元素的浓度比所述第3绝缘区域中的所述第1元素的所述浓度低。
(技术方案7)
根据技术方案4～6中的任意一项所记载的半导体装置，其中，
所述第3绝缘区域包括：
第1区域，包含所述第1元素；
第2区域，包含所述第1元素；以及
第1中间区域，设置于所述第1区域与所述第2区域之间，
所述第1区域在所述第2方向上处于所述第2区域的一部分与所述第1部分区域之间，
所述第1中间区域不包含所述第1元素，或者，所述第1中间区域中的所述第1元素的浓度比所述第1区域中的所述第1元素的浓度低，比所述第2区域中的所述第1元素的浓度低。
(技术方案8)
根据技术方案7所记载的半导体装置，其中，
所述第1区域在所述第1方向上处于所述第1电极与所述第2区域的其它部分之间。
(技术方案9)
根据技术方案7或者8所记载的半导体装置，其中，
所述第1区域以及所述第2区域的所述一部分沿着所述第1方向延伸。
(技术方案10)
根据技术方案7～9中的任意一项所记载的半导体装置，其中，
所述第1区域包括在第1方向上相互分离的包含所述第1元素的多个区域。
(技术方案11)
根据技术方案7～10中的任意一项所记载的半导体装置，其中，
所述第3绝缘区域还包括：
第3区域，包含所述第1元素；以及
第2中间区域，设置于所述第2区域与所述第3区域之间，
所述第2区域在所述第2方向上处于所述第3区域的一部分与所述第1部分区域之间，
所述第2中间区域不包含所述第1元素，或者，所述第2中间区域中的所述第1元素的浓度比所述第2区域中的所述第1元素的浓度低，比所述第3区域中的所述第1元素的浓度低。
(技术方案12)
根据技术方案11所记载的半导体装置，其中，
所述第2区域的其它部分在所述第1方向上处于所述第1电极与所述第3区域的其它部分之间。
(技术方案13)
根据技术方案4～12中的任意一项所记载的半导体装置，其中，
所述第3绝缘区域包括第1方向端部以及第1方向另一端部，
所述第1方向端部在所述第1方向上处于所述第2部分区域与所述第1方向另一端部之间，
第2距离与第1距离的第1比为0.15以上且0.85以下，
所述第1距离是所述第1导电构件端部在所述第1方向上的所述位置与所述第3电极端部在所述第1方向上的所述位置之间的沿着所述第1方向的距离，
所述第2距离是所述第1导电构件端部在所述第1方向上的所述位置与所述第1方向另一端部在所述第1方向上的位置之间的沿着所述第1方向的距离。
(技术方案14)
根据技术方案4～13中的任意一项所记载的半导体装置，其中，
所述第3绝缘区域包括第2方向端部以及第2方向另一端部，
所述第2方向端部在所述第2方向上处于所述第2方向另一端部与所述第1部分区域之间，
第4距离与第3距离的第2比为0.16以上且0.9以下，
所述第3距离是所述第1导电构件端部在所述第2方向上的位置与所述第2方向端部在所述第2方向上的位置之间的沿着所述第2方向的距离，
所述第4距离是所述第1导电构件端部在所述第2方向上的所述位置与所述第2方向另一端部在所述第2方向上的位置之间的沿着所述第2方向的距离。
(技术方案15)
一种半导体装置，具备：
第1电极；
第2电极，从所述第1电极向所述第2电极的方向沿着第1方向；
第3电极，所述第3电极包括第3电极端部以及第3电极另一端部，所述第3电极端部在所述第1方向上处于所述第1电极与所述第3电极另一端部之间；
第1导电构件，所述第1导电构件包括第1导电构件端部以及第1导电构件另一端部，所述第1导电构件端部在所述第1方向上处于所述第1电极与所述第1导电构件另一端部之间，所述第1导电构件端部在所述第1方向上的位置处于所述第1电极在所述第1方向上的所述位置与所述第3电极端部在所述第1方向上的位置之间，所述第1导电构件与所述第2电极以及所述第3电极的一方电连接，或者，所述第1导电构件能够与所述一方电连接；
半导体构件，所述半导体构件包括第1导电类型的第1半导体区域、第2导电类型的第2半导体区域以及所述第1导电类型的第3半导体区域，
所述第1半导体区域包括第1部分区域以及第2部分区域，
所述第1部分区域在所述第1方向上处于所述第1电极与所述第2电极之间，
所述第2半导体区域在所述第1方向上处于所述第1部分区域与所述第3半导体区域之间，
所述第3半导体区域与所述第2电极电连接，
从所述第3电极的一部分向所述第2半导体区域的第2方向与所述第1方向交叉，
从所述第3电极的另一部分向所述第1部分区域的一部分的方向沿着所述第2方向，
从所述第2部分区域向所述第1导电构件的方向沿着所述第1方向，
从所述第1导电构件向所述第1部分区域的方向沿着所述第2方向；以及
第1绝缘构件，包含硅以及氧，所述第1绝缘构件包括第1绝缘区域、第2绝缘区域以及第3绝缘区域，
所述第1绝缘区域在所述第1方向上处于所述第2部分区域与所述第1导电构件端部之间，
所述第2绝缘区域在所述第2方向上处于所述第1导电构件与所述第1部分区域之间，
从所述第1绝缘区域向所述第3绝缘区域中的至少一部分的方向沿着所述第2方向，
所述第3绝缘区域在所述第1方向上的位置处于所述第2部分区域在所述第1方向上的位置与所述第2绝缘区域在所述第1方向上的位置之间，
所述第3绝缘区域包括：
第1区域，包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素；
第2区域，包含所述第1元素；以及
第1中间区域，设置于所述第1区域与所述第2区域之间，
所述第1区域在所述第2方向上处于所述第2区域的一部分与所述第1部分区域之间，
所述第1中间区域不包含所述第1元素，或者，所述第1中间区域中的所述第1元素的浓度比所述第1区域中的所述第1元素的浓度低，比所述第2区域中的所述第1元素的浓度低，
所述第1绝缘区域以及所述第2绝缘区域不包含所述第1元素，或者，所述第1绝缘区域中的所述第1元素的浓度以及所述第2绝缘区域中的所述第1元素的浓度分别比所述第1区域中的所述第1元素的所述浓度低，比所述第2区域中的所述第1元素的所述浓度低。
(技术方案16)
根据技术方案15所记载的半导体装置，其中，
所述第1区域在所述第1方向上处于所述第1电极与所述第2区域的其它部分之间。
(技术方案17)
根据技术方案16所记载的半导体装置，其中，
所述第3绝缘区域还包括：
第3区域，包含所述第1元素；以及
第2中间区域，设置于所述第2区域与所述第3区域之间，
所述第2区域在所述第2方向上处于所述第3区域的一部分与所述第1部分区域之间，
所述第2中间区域不包含所述第1元素，或者，所述第2中间区域中的所述第1元素的浓度比所述第2区域中的所述第1元素的浓度低，比所述第3区域中的所述第1元素的浓度低。
(技术方案18)
一种半导体装置的制造方法，其中，
在包括包含底面、下侧面以及上侧面的孔的半导体构件的所述底面、所述下侧面以及所述上侧面形成包含第1元素的第1膜，所述第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素，所述下侧面与所述底面之间的距离比所述上侧面与所述底面之间的距离短，所述第1膜包括设置于所述底面的第1底面区域、设置于所述下侧面的第1下侧面区域以及设置于所述上侧面的第1上侧面区域，
留下所述第1下侧面区域，并去除所述第1底面区域以及所述第1上侧面区域，
在所述底面、所述第1下侧面区域以及所述上侧面形成包含第2元素的第2膜，所述第2元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素，所述第2膜包括设置于所述底面的第2底面区域、设置于所述第1下侧面区域的第2下侧面区域以及设置于所述上侧面的第2上侧面区域，
留下所述第2下侧面区域，并去除所述第2底面区域以及所述第2上侧面区域，
在所述底面、所述第2下侧面区域以及所述上侧面形成包含硅以及氧的第2绝缘膜，
在所述第2绝缘膜的形成之后的所述孔之中形成第1导电构件。
(技术方案19)
根据技术方案18所记载的半导体装置的制造方法，其中，
在所述第1膜的形成之前，在所述孔的表面形成氧化区域。
(技术方案20)
根据技术方案18或者19所记载的半导体装置的制造方法，其中，
在所述第1底面区域以及所述第1上侧面区域的所述去除与所述第2膜的所述形成之间，
在所述底面、所述第1下侧面区域以及所述上侧面形成包含硅以及氧的第1绝缘膜，
所述第2膜形成于所述第1绝缘膜之上。
根据实施方式，能够提供能够提高特性的半导体装置及其制造方法。
以上，参照具体例，说明了本发明的实施方式。但是，本发明并不限定于这些具体例。例如，关于半导体装置所包含的半导体构件、半导体区域、导电构件、电极以及绝缘构件等各要素的具体的结构，只要本领域技术人员能够通过从公知的范围适当地选择而同样地实施本发明，得到同样的效果，就包含于本发明的范围。
另外，在技术上可能的范围组合各具体例的任意两个以上的要素而成的结构也只要包含本发明的要旨，就包含于本发明的范围。
除此之外，作为本发明的实施方式，以上述半导体装置为基础，本领域技术人员能够适当地进行设计变更而实施的所有的半导体装置也只要包含本发明的要旨，就属于本发明的范围。
除此之外，应理解在本发明的思想的范畴，只要是本领域技术人员，就能够想到各种变更例以及修正例，关于这些变更例以及修正例，也属于本发明的范围。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提示的，未意图限定发明的范围。这些新的实施方式能够以其它各种方式被实施，能够在不脱离发明的要旨的范围进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、要旨，并且包含于专利权利要求书所记载的发明及与其等同的范围。

Claims (10)

1.一种半导体装置，包括：
第1电极；
第2电极，从所述第1电极向所述第2电极的方向沿着第1方向；
第3电极，所述第3电极包括第3电极端部以及第3电极另一端部，所述第3电极端部在所述第1方向上处于所述第1电极与所述第3电极另一端部之间；
第1导电构件，所述第1导电构件包括第1导电构件端部以及第1导电构件另一端部，所述第1导电构件端部在所述第1方向上处于所述第1电极与所述第1导电构件另一端部之间，所述第1导电构件端部在所述第1方向上的位置处于所述第1电极在所述第1方向上的所述位置与所述第3电极端部在所述第1方向上的位置之间，所述第1导电构件与所述第2电极以及所述第3电极的一方电连接，或者，所述第1导电构件能够与所述一方电连接；
半导体构件，所述半导体构件包括第1导电类型的第1半导体区域、第2导电类型的第2半导体区域以及所述第1导电类型的第3半导体区域，
所述第1半导体区域包括第1部分区域以及第2部分区域，
所述第1部分区域在所述第1方向上处于所述第1电极与所述第2电极之间，
所述第2半导体区域在所述第1方向上处于所述第1部分区域与所述第3半导体区域之间，
所述第3半导体区域与所述第2电极电连接，
从所述第3电极的一部分向所述第2半导体区域的第2方向与所述第1方向交叉，
从所述第3电极的另一部分向所述第1部分区域的一部分的方向沿着所述第2方向，
从所述第2部分区域向所述第1导电构件的方向沿着所述第1方向，
从所述第1导电构件向所述第1部分区域的方向沿着所述第2方向；以及
第1绝缘构件，包含硅以及氧，所述第1绝缘构件包括第1位置、第2位置以及第3位置，所述第1位置在所述第1方向上处于所述第2部分区域与所述第1导电构件端部之间，所述第2位置在所述第2方向上处于所述第1导电构件与所述第1部分区域之间，从所述第1位置向所述第3位置的方向沿着所述第2方向，所述第3位置在所述第1方向上的位置处于所述第2部分区域在所述第1方向上的位置与所述第2位置在所述第1方向上的位置之间，所述第1绝缘构件在所述第3位置处包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素，所述第1绝缘构件在所述第1位置以及所述第2位置处不包含所述第1元素，或者，所述第1位置处的所述第1元素的浓度以及所述第2位置处的所述第1元素的浓度分别比所述第3位置处的所述第1元素的浓度低。
2.根据权利要求1所述的半导体装置，其中，
所述第1绝缘构件包括第4位置，
所述第4位置在所述第1方向上的位置处于所述第3位置在所述第1方向上的所述位置与所述第2位置在所述第1方向上的所述位置之间，
所述第4位置处的所述第1元素的浓度为所述第3位置处的所述第1元素的浓度与所述第2位置处的所述第1元素的所述浓度之间。
3.根据权利要求1或者2所述的半导体装置，其中，
所述第1绝缘构件包括第5位置，
所述第5位置在所述第2方向上处于所述第3电极与所述第2半导体区域之间，
所述第1绝缘构件在所述第5位置处不包含所述第1元素，或者，所述第5位置处的所述第1元素的浓度比所述第3位置处的所述第1元素的所述浓度低。
4.一种半导体装置，包括：
第1电极；
第2电极，从所述第1电极向所述第2电极的方向沿着第1方向；
第3电极，所述第3电极包括第3电极端部以及第3电极另一端部，所述第3电极端部在所述第1方向上处于所述第1电极与所述第3电极另一端部之间；
第1导电构件，所述第1导电构件包括第1导电构件端部以及第1导电构件另一端部，所述第1导电构件端部在所述第1方向上处于所述第1电极与所述第1导电构件另一端部之间，所述第1导电构件端部在所述第1方向上的位置处于所述第1电极在所述第1方向上的所述位置与所述第3电极端部在所述第1方向上的位置之间，所述第1导电构件与所述第2电极以及所述第3电极的一方电连接，或者，所述第1导电构件能够与所述一方电连接；
半导体构件，所述半导体构件包括第1导电类型的第1半导体区域、第2导电类型的第2半导体区域以及所述第1导电类型的第3半导体区域，
所述第1半导体区域包括第1部分区域以及第2部分区域，
所述第1部分区域在所述第1方向上处于所述第1电极与所述第2电极之间，
所述第2半导体区域在所述第1方向上处于所述第1部分区域与所述第3半导体区域之间，
所述第3半导体区域与所述第2电极电连接，
从所述第3电极的一部分向所述第2半导体区域的第2方向与所述第1方向交叉，
从所述第3电极的另一部分向所述第1部分区域的一部分的方向沿着所述第2方向，
从所述第2部分区域向所述第1导电构件的方向沿着所述第1方向，
从所述第1导电构件向所述第1部分区域的方向沿着所述第2方向；以及
第1绝缘构件，包含硅以及氧，所述第1绝缘构件包括第1绝缘区域、第2绝缘区域以及第3绝缘区域，
所述第1绝缘区域在所述第1方向上处于所述第2部分区域与所述第1导电构件端部之间，
所述第2绝缘区域在所述第2方向上处于所述第1导电构件与所述第1部分区域之间，
从所述第1绝缘区域向所述第3绝缘区域中的至少一部分的方向沿着所述第2方向，
所述第3绝缘区域在所述第1方向上的位置处于所述第2部分区域在所述第1方向上的位置与所述第2绝缘区域在所述第1方向上的位置之间，
所述第3绝缘区域包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素，
所述第1绝缘区域以及所述第2绝缘区域不包含所述第1元素，或者，所述第1绝缘区域中的所述第1元素的浓度以及所述第2绝缘区域中的所述第1元素的浓度分别比所述第3绝缘区域中的所述第1元素的浓度低。
5.根据权利要求4所述的半导体装置，其中，
所述第3绝缘区域包括：
第1区域，包含所述第1元素；
第2区域，包含所述第1元素；以及
第1中间区域，设置于所述第1区域与所述第2区域之间，
所述第1区域在所述第2方向上处于所述第2区域的一部分与所述第1部分区域之间，
所述第1中间区域不包含所述第1元素，或者，所述第1中间区域中的所述第1元素的浓度比所述第1区域中的所述第1元素的浓度低，比所述第2区域中的所述第1元素的浓度低。
6.根据权利要求5所述的半导体装置，其中，
所述第1区域在所述第1方向上处于所述第1电极与所述第2区域的其它部分之间。
7.根据权利要求5所述的半导体装置，其中，
所述第1区域以及所述第2区域的所述一部分沿着所述第1方向延伸。
8.根据权利要求5所述的半导体装置，其中，
所述第3绝缘区域还包括：
第3区域，包含所述第1元素；以及
第2中间区域，设置于所述第2区域与所述第3区域之间，
所述第2区域在所述第2方向上处于所述第3区域的一部分与所述第1部分区域之间，
所述第2中间区域不包含所述第1元素，或者，所述第2中间区域中的所述第1元素的浓度比所述第2区域中的所述第1元素的浓度低，比所述第3区域中的所述第1元素的浓度低。
9.一种半导体装置，具备：
第1电极；
第2电极，从所述第1电极向所述第2电极的方向沿着第1方向；
第3电极，所述第3电极包括第3电极端部以及第3电极另一端部，所述第3电极端部在所述第1方向上处于所述第1电极与所述第3电极另一端部之间；
第1导电构件，所述第1导电构件包括第1导电构件端部以及第1导电构件另一端部，所述第1导电构件端部在所述第1方向上处于所述第1电极与所述第1导电构件另一端部之间，所述第1导电构件端部在所述第1方向上的位置处于所述第1电极在所述第1方向上的所述位置与所述第3电极端部在所述第1方向上的位置之间，所述第1导电构件与所述第2电极以及所述第3电极的一方电连接，或者，所述第1导电构件能够与所述一方电连接；
半导体构件，所述半导体构件包括第1导电类型的第1半导体区域、第2导电类型的第2半导体区域以及所述第1导电类型的第3半导体区域，
所述第1半导体区域包括第1部分区域以及第2部分区域，
所述第1部分区域在所述第1方向上处于所述第1电极与所述第2电极之间，
所述第2半导体区域在所述第1方向上处于所述第1部分区域与所述第3半导体区域之间，
所述第3半导体区域与所述第2电极电连接，
从所述第3电极的一部分向所述第2半导体区域的第2方向与所述第1方向交叉，
从所述第3电极的另一部分向所述第1部分区域的一部分的方向沿着所述第2方向，
从所述第2部分区域向所述第1导电构件的方向沿着所述第1方向，
从所述第1导电构件向所述第1部分区域的方向沿着所述第2方向；以及
第1绝缘构件，包含硅以及氧，所述第1绝缘构件包括第1绝缘区域、第2绝缘区域以及第3绝缘区域，
所述第1绝缘区域在所述第1方向上处于所述第2部分区域与所述第1导电构件端部之间，
所述第2绝缘区域在所述第2方向上处于所述第1导电构件与所述第1部分区域之间，
从所述第1绝缘区域向所述第3绝缘区域中的至少一部分的方向沿着所述第2方向，
所述第3绝缘区域在所述第1方向上的位置处于所述第2部分区域在所述第1方向上的位置与所述第2绝缘区域在所述第1方向上的位置之间，
所述第3绝缘区域包括：
第1区域，包含第1元素，该第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素；
第2区域，包含所述第1元素；以及
第1中间区域，设置于所述第1区域与所述第2区域之间，
所述第1区域在所述第2方向上处于所述第2区域的一部分与所述第1部分区域之间，
所述第1中间区域不包含所述第1元素，或者，所述第1中间区域中的所述第1元素的浓度比所述第1区域中的所述第1元素的浓度低，比所述第2区域中的所述第1元素的浓度低，
所述第1绝缘区域以及所述第2绝缘区域不包含所述第1元素，或者，所述第1绝缘区域中的所述第1元素的浓度以及所述第2绝缘区域中的所述第1元素的浓度分别比所述第1区域中的所述第1元素的所述浓度低，比所述第2区域中的所述第1元素的所述浓度低。
10.一种半导体装置的制造方法，其中，
在包括包含底面、下侧面以及上侧面的孔的半导体构件的所述底面、所述下侧面以及所述上侧面形成包含第1元素的第1膜，所述第1元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素，所述下侧面与所述底面之间的距离比所述上侧面与所述底面之间的距离短，所述第1膜包括设置于所述底面的第1底面区域、设置于所述下侧面的第1下侧面区域以及设置于所述上侧面的第1上侧面区域，
留下所述第1下侧面区域，并去除所述第1底面区域以及所述第1上侧面区域，
在所述底面、所述第1下侧面区域以及所述上侧面形成包含第2元素的第2膜，所述第2元素包括从包括氮、铝、铪以及锆的群选择的至少一个元素，所述第2膜包括设置于所述底面的第2底面区域、设置于所述第1下侧面区域的第2下侧面区域以及设置于所述上侧面的第2上侧面区域，
留下所述第2下侧面区域，并去除所述第2底面区域以及所述第2上侧面区域，
在所述底面、所述第2下侧面区域以及所述上侧面形成包含硅以及氧的第2绝缘膜，
在所述第2绝缘膜的形成之后的所述孔之中形成第1导电构件。
CN202210069128.8A 2021-06-02 2022-01-21 半导体装置及其制造方法 Pending CN115440819A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-092780 2021-06-02
JP2021092780A JP7482083B2 (ja) 2021-06-02 2021-06-02 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
CN115440819A true CN115440819A (zh) 2022-12-06

Family

ID=84241656

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210069128.8A Pending CN115440819A (zh) 2021-06-02 2022-01-21 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US20220393008A1 (zh)
JP (1) JP7482083B2 (zh)
CN (1) CN115440819A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7596216B2 (ja) * 2021-05-27 2024-12-09 株式会社東芝 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4817827B2 (ja) * 2005-12-09 2011-11-16 株式会社東芝 半導体装置
US7554153B2 (en) * 2006-03-07 2009-06-30 International Rectifier Corporation Power semiconductor device
JP2012064641A (ja) * 2010-09-14 2012-03-29 Toshiba Corp 半導体装置
JP2013062344A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
US8587054B2 (en) * 2011-12-30 2013-11-19 Force Mos Technology Co., Ltd. Trench MOSFET with resurf stepped oxide and diffused drift region
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
DE102014109924B3 (de) * 2014-07-15 2015-11-12 Infineon Technologies Austria Ag Halbleitervorrichtung mit Feldelektrode und Felddielektrikum und Verfahren zur Herstellung und elektronische Anordnung
JP2016167519A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置
JP2018181933A (ja) 2017-04-05 2018-11-15 サンケン電気株式会社 半導体装置
JP2020150185A (ja) * 2019-03-14 2020-09-17 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP2022185245A (ja) 2022-12-14
JP7482083B2 (ja) 2024-05-13
US20220393008A1 (en) 2022-12-08

Similar Documents

Publication Publication Date Title
TW202036907A (zh) 半導體裝置
TWI614793B (zh) 半導體裝置及其製造方法
CN110970426A (zh) 半导体器件及其制造方法
US20180277499A1 (en) Semiconductor memory device and method for manufacturing the same
US11189718B2 (en) Semiconductor device with suppressed self-turn-on
CN115440819A (zh) 半导体装置及其制造方法
CN106684116A (zh) FinFET隔离结构及其制造方法
US20150255552A1 (en) Semiconductor device and manufacturing method thereof
JP2012204615A (ja) 半導体装置
US20100327260A1 (en) Single Electron Transistor Operating at Room Temperature and Manufacturing Method for Same
US20240105777A1 (en) 3d ufet devices and methods for manufacturing the same
CN106158984A (zh) 二极管元件及其制造方法
CN117199111A (zh) 半导体装置及其制造方法
US10978471B2 (en) Semiconductor memory device
CN1770471A (zh) 鳍型场效应晶体管及其制造方法
US10396195B2 (en) Semiconductor device and method manufacturing the same
TW201709508A (zh) 半導體裝置
JP7481989B2 (ja) 半導体装置
US20230197810A1 (en) Semiconductor device and method for manufacturing the same
CN111180519B (zh) 一种半导体器件及其制备方法、集成电路及电子设备
JP7520778B2 (ja) 半導体装置及びその製造方法
US20240194739A1 (en) Semiconductor device and method for manufacturing the same
US20240071871A1 (en) 3d high density devices integrated with source and drain rails
JP2022139519A (ja) 高周波トランジスタ
JP2023008772A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination