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WO2024185848A1 - 半導体装置 - Google Patents

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Publication number
WO2024185848A1
WO2024185848A1 PCT/JP2024/008771 JP2024008771W WO2024185848A1 WO 2024185848 A1 WO2024185848 A1 WO 2024185848A1 JP 2024008771 W JP2024008771 W JP 2024008771W WO 2024185848 A1 WO2024185848 A1 WO 2024185848A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
igbt
fwd
emitter
layer
Prior art date
Application number
PCT/JP2024/008771
Other languages
English (en)
French (fr)
Inventor
寛人 杉浦
浩一 村川
正清 住友
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Publication of WO2024185848A1 publication Critical patent/WO2024185848A1/ja

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/50—PIN diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Definitions

  • the present disclosure relates to a semiconductor device having an IGBT region in which an insulated gate field effect transistor (hereinafter, IGBT (short for Insulated Gate Bipolar Transistor)) element is formed, and a free wheeling diode (hereinafter, FWD (short for Free Wheeling Diode)) region in which an FWD element is formed.
  • IGBT Insulated Gate Bipolar Transistor
  • FWD free Wheeling Diode
  • a base layer is formed in a surface layer of a semiconductor substrate constituting an n - type drift layer, and a trench gate structure is formed so as to penetrate the base layer.
  • a p-type collector layer and an n-type cathode layer are formed on the other surface of the semiconductor substrate.
  • the region on the other surface of the semiconductor substrate where the collector layer is formed is defined as an IGBT region and a boundary region, and the region where the cathode layer is formed is defined as an FWD region.
  • the boundary region is formed between the IGBT region and the FWD region.
  • an n + type emitter region having a higher impurity concentration than the drift layer and a p + type contact region having a higher impurity concentration than the base layer are formed in the surface layer of the base layer.
  • a contact region similar to that in the IGBT region is formed in the surface layer of the base layer.
  • the contact region in the boundary region is formed so that the contact region is sparser than the IGBT region.
  • an emitter region is not formed in the boundary region.
  • An upper electrode is formed on one side of the semiconductor substrate, electrically connected to the emitter region and the contact region, and a lower electrode is formed on the other side of the semiconductor substrate, electrically connected to the collector layer and the cathode layer.
  • the amount of holes injected from the high-concentration contact region toward the cathode layer during recovery when the IGBT element is switched from the off state to the on state can be reduced, compared to when no boundary region is formed. This makes it possible to reduce the maximum reverse current Irr and prevent the recovery loss Err from increasing.
  • the semiconductor device described above since it has a boundary region where no emitter region is formed, if the boundary region is made too large, the maximum current density when the IGBT element is in the on state increases, which may result in a decrease in short-circuit resistance.
  • the present disclosure aims to provide a semiconductor device that can suppress a decrease in short-circuit resistance.
  • a semiconductor device in which an IGBT region having an IGBT element and an FWD region having an FWD element are formed on a common semiconductor substrate includes an IGBT region and an FWD region, and includes a drift layer of a first conductivity type, a base layer of a second conductivity type formed on the drift layer, a collector layer of the second conductivity type formed on the side of the drift layer opposite to the base layer side in the IGBT region, and a cathode layer of the first conductivity type formed on the side of the drift layer opposite to the base layer side in the FWD region, and includes a semiconductor substrate having a surface on the base layer side as one side and a surface on the collector layer and cathode layer side as the other side, a plurality of trench gate structures formed in the IGBT region, the trenches penetrating the base layer to reach the drift layer and extending in one direction in the surface direction of the semiconductor substrate as the longitudinal direction, and a gate electrode formed on the gate insulating film,
  • the semiconductor substrate includes a first conductive type emitter region formed in a state where it is in contact with the trench in the surface layer of the base layer in the IGBT region, a second conductive type contact region formed in a portion of the surface layer of the base layer in the IGBT region different from the emitter region and having a higher impurity concentration than the base layer, a first electrode disposed on one surface side of the semiconductor substrate and electrically connected to the emitter region and the contact region, and a second electrode disposed on the other surface side of the semiconductor substrate and electrically connected to the collector layer and the cathode layer.
  • the IGBT region has a first region located on the FWD region side and a second region located on the opposite side of the FWD region across the first region.
  • the first region is formed in a state where the emitter region is sparser than the second region and the contact region is sparser than the second region, and the region where the contact region is sparser than the second region including the first region from the end of the FWD region on the IGBT region side is within 2.2 times the thickness of the semiconductor substrate.
  • the region where the contact region is sparser than the second region including the first region is within 2.2 times the thickness of the semiconductor substrate from the end of the FWD region.
  • the first region has an emitter region formed therein and also functions as an IGBT element. Therefore, in this semiconductor device, the recovery loss Err and switching-on loss Eon can be reduced while preventing the maximum current density from increasing compared to when the first region is a boundary region where no emitter region is formed. Therefore, in this semiconductor device, the recovery loss Err and switching-on loss Eon can be reduced while preventing a decrease in short-circuit resistance.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 2 is a cross-sectional view taken along line III-III in FIG.
  • FIG. 2 is a plan view of one surface of a semiconductor substrate.
  • 11 is a diagram showing the relationship between the width of a first region relative to the thickness of a semiconductor substrate and the switching-on loss of an IGBT element.
  • FIG. FIG. 11 is a diagram showing the relationship between the ratio of the first region to the entire IGBT region and the maximum current density ratio.
  • FIG. 11 is a cross-sectional view of a semiconductor device according to another embodiment.
  • FIG. 4 is a plan view of one surface 30a of a semiconductor substrate 30, which will be described later.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. 1 and a cross-sectional view taken along line II-II in FIG. 4.
  • FIG. 3 is a cross-sectional view taken along line III-III in FIG. 1 and a cross-sectional view taken along line III-III in FIG. 4.
  • FIG. 4 is not a cross-sectional view, a gate insulating film 34 and a gate electrode 35, which will be described later, are hatched for ease of understanding.
  • the semiconductor device has a cell region 10 and a peripheral region 20 surrounding the cell region 10. Although not particularly limited, in this embodiment, two cell regions 10 are formed. In the peripheral region 20, a gate electrode 35 (described below) formed in the cell region 10 and a pad 21 connected to a temperature sensor (not shown) are formed.
  • each cell region 10 has an IGBT region 11 that functions as an IGBT element, and an FWD region 12 that is adjacent to the IGBT region 11 and functions as an FWD element.
  • the semiconductor device of this embodiment is an RC-IGBT in which the IGBT region 11 and the FWD region 12 are formed in a common semiconductor substrate 30 described later.
  • five IGBT regions 11 and four FWD regions 12 are formed in each cell region 10.
  • the IGBT regions 11 and the FWD regions 12 each have a planar rectangular shape with one direction as the longitudinal direction, and are arranged alternately along a direction intersecting the longitudinal direction.
  • the IGBT regions 11 and the FWD regions 12 are formed so that the IGBT regions 11 are located at both ends of the arrangement direction.
  • Each IGBT region 11 has a larger area than each FWD region 12 in order to improve the current capacity when the IGBT element is turned on.
  • the portion on the collector layer 41 located on the other surface 30b of the semiconductor substrate 30 is the IGBT region 11, and the portion on the cathode layer 42 located on the other surface 30b of the semiconductor substrate 30 is the FWD region 12.
  • the portion of the IGBT region 11 on the FWD region 12 side is the first region 11a, and the region located on the opposite side of the first region 11a to the FWD region 12 is the second region 11b.
  • the first region 11a and the FWD region 12 are formed adjacent to each other.
  • the semiconductor device is configured using a semiconductor substrate 30 made of silicon or the like and having one surface 30a and another surface 30b opposite to the one surface 30a.
  • the semiconductor substrate 30 has an n - type drift layer 31, and a p-type base layer 32 is formed on the drift layer 31.
  • the one surface 30a of the semiconductor substrate 30 is configured as the surface on the base layer 32 side
  • the other surface 30b is configured as the surface on the collector layer 41 and cathode layer 42 side, which will be described later.
  • a plurality of trenches 33 are formed in the semiconductor substrate 30 so as to penetrate the base layer 32 from the one surface 30a side to reach the drift layer 31. As a result, the base layer 32 is separated into a plurality of pieces by the trenches 33.
  • the plurality of trenches 33 are formed in the IGBT region 11 and the FWD region 12, respectively.
  • the plurality of trenches 33 are formed in a stripe shape with the direction intersecting the arrangement direction of the IGBT region 11 and the FWD region 12 (i.e., the left-right direction of the paper in FIG. 1) as the longitudinal direction.
  • the interval between adjacent trenches 33 i.e., the pitch interval
  • the direction along the longitudinal direction of the trenches 33 is defined as the first direction
  • the direction perpendicular to the first direction and along the surface direction of the semiconductor substrate 30 is defined as the second direction.
  • the depth direction of the paper is the first direction
  • the left-right direction of the paper is the second direction.
  • the second direction can also be said to be the arrangement direction of the trenches 33.
  • Each trench 33 is filled with a gate insulating film 34 formed to cover the wall surface of each trench 33, and a gate electrode 35 made of polysilicon or the like formed on the gate insulating film 34.
  • the gate electrode 35 arranged in the trench 33 of the IGBT region 11 is connected to a pad 21 formed in the peripheral region 20 via a gate wiring (not shown), and the pad 21 is connected to a drive circuit via a resistor (not shown).
  • a predetermined gate voltage is applied to the gate electrode 35.
  • the gate electrode 35 arranged in the trench 33 of the FWD region 12 is electrically connected to an upper electrode 39 (i.e., an emitter) described later, and is maintained at a predetermined potential.
  • an emitter region 36 and a contact region 37 are formed in a surface layer portion of the base layer 32 in the IGBT region 11.
  • the emitter region 36 is an n + type having a higher impurity concentration than the drift layer 31, and is formed so as to be in contact with the trench 33.
  • the contact region 37 is a p + type having a higher impurity concentration than the base layer 32.
  • multiple emitter regions 36 are interspersed between each trench 33 along the first direction, and are formed so as to contact adjacent trenches 33 in the second direction. Furthermore, in a semiconductor device having an IGBT element such as this embodiment, if the length of the emitter region 36 along the first direction is taken as the width, the switching resistance is determined by the largest width of the emitter region 36. For this reason, variations in the width of the emitter region 36 will cause variations in the switching resistance. Therefore, in this embodiment, the width of each emitter region 36 is made equal.
  • the emitter regions 36 are formed in the first region 11a so as to be sparser than those in the second region 11b.
  • the emitter regions 36 in the first region 11a are sparser than those in the second region 11b, meaning that the ratio of the emitter regions 36 to one surface 30a of the first region 11a is smaller than the ratio of the emitter regions 36 to one surface 30a of the second region 11b.
  • the interval between adjacent emitter regions 36 in the first direction in the second region 11b is set to interval a2
  • the interval between adjacent emitter regions 36 in the first direction in the first region 11a is set to interval a1.
  • the interval a1 is made wider than the interval a2 so that the emitter regions 36 in the first region 11a are sparser than those in the second region 11b.
  • the emitter regions 36 in the first region 11a are thinned out relative to the second region 11b.
  • the emitter region 36 of the first region 11a is formed so that it forms a straight line when connected to the emitter region 36 of the second region 11b in the second direction.
  • the emitter region 36 of the first region 11a is formed on a virtual straight line that passes through the emitter region 36 of the second region 11b and extends along the second direction.
  • the interval a1 is twice the interval a2, but the ratio of the interval a2 to the interval a1 is not particularly limited.
  • the emitter region 36 is formed by ion-implanting and diffusing n-type impurities after placing a mask or the like on one surface 30a of the semiconductor substrate 30.
  • the emitter region 36 of the first region 11a and the emitter region 36 of the second region 11b are connected in the second direction to form a straight line, and if the interval a1 is not an integer multiple of the interval a2 that is two or more, the processing of the mask and the like will become complicated, complicating the manufacturing process. For this reason, it is preferable that the interval a1 be an integer multiple of the interval a2 that is two or more.
  • the contact region 37 is formed in a portion where the emitter region 36 is not formed, and is formed around the emitter region 36 so as to suppress latch-up. Specifically, in the second region 11b, the contact region 37 is formed so that the emitter region 36 and the contact region 37 are arranged alternately along the first direction.
  • the emitter region 36 is thinned out with respect to the second region 11b.
  • the base layer 32 is formed up to the one surface 30a side of the semiconductor substrate 30. Therefore, in the first region 11a, the contact region 37, the emitter region 36, the contact region 37, and the base layer 32 are arranged in this order along the first direction.
  • the base layer 32 is connected to the upper electrode 39 described later by a Schottky connection.
  • the contact regions 37 are formed to be sparser in the first region 11a than in the second region 11b.
  • the contact regions 37 in the first region 11a being sparser than the contact regions 37 in the second region 11b means that the ratio of the contact regions 37 to one surface 30a of the first region 11a is smaller than the ratio of the contact regions 37 to one surface 30a of the second region 11b.
  • the distance between adjacent contact regions 37 in the first direction in the second region 11b is referred to as distance b2
  • the distance between adjacent contact regions 37 in the first direction in the first region 11a which is the distance between the portions sandwiching the base layer 32, is referred to as distance b1.
  • the distance b2 between the contact regions 37 in the second region 11b is also the width of the emitter region 36.
  • the interval b1 is made wider than the interval b2 so that the contact region 37 is sparser in the first region 11a than in the second region 11b.
  • the width of the contact region 37 in the first region 11a is made narrower than the width of the contact region 37 in the second region 11b.
  • the emitter region 36 is formed so as to terminate between adjacent trenches 33.
  • the contact region 37 is formed so as to surround the emitter region 36 so as to suppress latch-up.
  • the above is the shape of the emitter region 36 and contact region 37 of the IGBT region 11 in this embodiment.
  • an interlayer insulating film 38 made of BPSG (short for boro phospho silicate glass) or the like is formed on one surface 30a of the semiconductor substrate 30.
  • the interlayer insulating film 38 has contact holes 38a formed therein that expose the emitter region 36, the contact region 37, and the base layer 32.
  • the interlayer insulating film 38 has contact holes 38b formed therein that expose the emitter region 36 and the contact region 37.
  • the interlayer insulating film 38 has contact holes 38c formed therein that expose the contact region 37, the base layer 32, and the gate electrode 35.
  • An upper electrode 39 is formed on the interlayer insulating film 38.
  • the upper electrode 39 is electrically connected to the emitter region 36, the contact region 37, and the base layer 32 through a contact hole 38a.
  • the upper electrode 39 is electrically connected to the emitter region 36 and the contact region 37 through a contact hole 38b.
  • the upper electrode 39 is electrically connected to the contact region 37, the base layer 32, and the gate electrode 35 through a contact hole 38c.
  • the upper electrode 39 functions as an emitter electrode in the IGBT region 11 and as an anode electrode in the FWD region 12.
  • the upper electrode 39 is in ohmic contact with the emitter region 36 and the contact region 37, and is in Schottky contact with the base layer 32. Therefore, in the IGBT region 11, the first region 11a has fewer ohmic-connected portions than the second region 11b. In this embodiment, the upper electrode 39 corresponds to the first electrode.
  • n-type field stop layer (hereinafter simply referred to as FS layer) 40 is formed on the side of the drift layer 31 opposite the base layer 32 side (i.e., the other surface 30b side of the semiconductor substrate 30).
  • This FS layer 40 is not necessarily required, but is provided to improve the breakdown voltage and steady-state loss performance by preventing the depletion layer from expanding, and to control the amount of holes injected from the other surface 30b side of the semiconductor substrate 30.
  • a p + type collector layer 41 and an n + type cathode layer 42 are formed on the opposite side of the FS layer 40 from the drift layer 31 (i.e., the other surface 30b side of the semiconductor substrate 30).
  • the IGBT region 11 and the FWD region 12 are separated from each other by whether the layer formed on the other surface 30b side of the semiconductor substrate 30 is the collector layer 41 or the cathode layer 42.
  • a lower electrode 43 is formed on the other surface 30b of the semiconductor substrate 30.
  • the lower electrode 43 functions as a collector electrode in the IGBT region 11 and as a cathode electrode in the FWD region 12.
  • the lower electrode 43 corresponds to the second electrode.
  • an IGBT element is formed in the IGBT region 11, with the base layer 32 as the base, the emitter region 36 as the emitter, and the collector layer 41 as the collector. Also, in the FWD region 12, an FWD element is formed by pn junction, with the base layer 32 and contact region 37 as the anode, and the drift layer 31 and cathode layer 42 as the cathode.
  • n-type corresponds to the first conductivity type
  • p-type corresponds to the second conductivity type.
  • the IGBT element in the semiconductor device described above performs a switching operation of passing or blocking a current between the emitter and collector by controlling the gate voltage applied to the gate electrode 35. In other words, the IGBT element is switched between an on state and an off state by controlling the gate voltage applied to the gate electrode 35.
  • the FWD element in the semiconductor device suppresses the occurrence of surges during switching by performing a diode operation in conjunction with the switching operation of the IGBT element.
  • the contact region 37 of the first region 11a is formed more sparsely than the contact region 37 of the second region 11b. Therefore, compared to a case where the IGBT region 11 is formed only in the second region 11b, the amount of holes injected from the contact region 37 of the IGBT region 11 toward the cathode layer 42 during recovery when the IGBT element is switched from the off state to the on state can be reduced. Therefore, the increase in the tail current due to the high carrier density on the cathode layer 42 side can be suppressed, and the recovery loss Err can be reduced.
  • the switching-on loss Eon of the IGBT element depends on the recovery loss Err, it is believed that the switching-on loss Eon can also be reduced by widening the first region 11a in which the contact regions 37 are sparsely formed. For this reason, the inventors conducted extensive research into the length of the first region 11a along the second direction (hereinafter also referred to as the width of the first region 11a) and obtained the results shown in Figure 5. Note that in Figures 2 and 3, the length in the left-right direction of the paper is the width of the first region 11a. Also, Figure 5 shows the switching-on loss Eon as 0% (i.e., the reference) when the IGBT region 11 is formed only of the second region 11b.
  • the switching-on loss Eon of the IGBT element can be reduced by widening the width of the first region 11a.
  • the switching-on loss Eon does not change when the width of the first region 11a is 2.2 times or more the thickness of the semiconductor substrate 30.
  • the wider the width of the first region 11a the more the area with low current density increases, and therefore the maximum current density increases. Therefore, it is preferable that the first region 11a is within 2.2 times the thickness of the semiconductor substrate 30 from the end of the FWD region 12.
  • the region in which the contact region 37 is sparser than the second region 11b including the first region 11a is within 2.2 times the thickness of the semiconductor substrate 30 from the end of the FWD region 12. Therefore, in this embodiment, the first region 11a is within 2.2 times the thickness of the semiconductor substrate 30 from the end of the FWD region 12. In this embodiment, the end of the FWD region 12 is the boundary between the FWD region 12 and the first region 11a.
  • the first region 11a is an IGBT element in which an emitter region 36 is formed. Therefore, in the semiconductor device of this embodiment, the current capacity can be improved compared to a case in which a boundary region in which no emitter region 36 is formed is disposed instead of the first region 11a.
  • the first region 11a is formed so that the emitter region 36 is sparser than the second region 11b, and the current density is lower than that of the second region 11b. Therefore, the wider the width of the first region 11a, the narrower the width of the second region 11b, and the higher the maximum current density of the IGBT region 11. According to the inventors' studies, when the spacing a1 was twice the spacing a2, the results shown in Figure 6 were obtained. Note that in Figure 6, the maximum current density of the IGBT region 11 when the IGBT region 11 is formed only of the second region 11b is set to 1.
  • the maximum current density increases as the proportion of the first region 11a in the entire IGBT region 11 increases.
  • the proportion of the first region 11a in the IGBT region 11 is 63.0% or less, and in this embodiment, the proportion of the first region 11a in the IGBT region 11 is 63.0% or less.
  • the region where the contact region 37 is sparser than the second region 11b including the first region 11a is within 2.2 times the thickness of the semiconductor substrate 30 from the end of the FWD region 12.
  • the emitter region 36 is formed in the first region 11a, and the first region 11a also functions as an IGBT element. Therefore, in the semiconductor device of this embodiment, the recovery loss Err and switching-on loss Eon can be reduced, while the maximum current density can be prevented from increasing compared to the case where the first region 11a is a boundary region where the emitter region 36 is not formed. Therefore, in the semiconductor device of this embodiment, the recovery loss Err and switching-on loss Eon can be reduced, while the short-circuit resistance can be prevented from decreasing.
  • the first region 11a and the FWD region 12 are formed adjacent to each other.
  • the end of the FWD region 12 is the boundary between the first region 11a and the FWD region 12. This improves the current capacity compared to when a boundary region in which no emitter region 36 is formed is formed between the FWD region 12 and the first region 11a. This further prevents the maximum current density from becoming high.
  • the emitter regions 36 have the same width in the first direction. This makes it possible to suppress variations in switching tolerance.
  • the proportion of the first region 11a in the entire IGBT region 11 is set to 63.0% or less.
  • the maximum current density can be reduced to less than twice that in the case where the IGBT region 11 is formed only of the second region 11b, thereby meeting current requirements.
  • the distance a1 is an integer multiple of the distance a2, which is equal to or greater than 2, and the emitter region 36 of the first region 11a is formed so as to be positioned on a virtual line that passes through the emitter region 36 of the second region 11b and extends along the second direction.
  • the widths of the emitter regions 36 do not have to be the same.
  • the first region 11a may account for 63.0% or more of the entire IGBT region 11.
  • the spacing a1 does not have to be an integer multiple of the spacing a2. Even with these configurations, the region where the contact region 37 is sparser than the second region 11b including the first region 11a is within 2.2 times the thickness of the semiconductor substrate 30 from the end of the FWD region 12, thereby preventing a decrease in short-circuit resistance, as in the first embodiment.
  • the first conductivity type was n-type and the second conductivity type was p-type, but the first conductivity type could also be p-type and the second conductivity type could also be n-type.
  • the number of cell regions 10 may be one, or may be three or more.
  • the number of IGBT regions 11 and FWD regions 12 formed in each cell region 10 can be changed as appropriate.
  • the boundary between the first region 11a and the second region 11b may coincide with the trench 33. That is, the emitter region 36 in the second region 11b closest to the first region 11a may be formed so as to contact the trench 33, rather than terminating between adjacent trenches 33. Similarly, the emitter region 36 in the first region 11a closest to the FWD 12 may be formed so as to contact the trench 33, rather than terminating between adjacent trenches 33.
  • a boundary region 13 in which the emitter region 36 is not formed may be formed between the first region 11a and the FWD region 12. That is, the portion of the first region 11a on the FWD region 12 side in the first embodiment may be the boundary region 13.
  • the region in which the contact region 37 is sparser than the second region 11b including the first region 11a is within 2.2 times the thickness of the semiconductor substrate 30 from the end of the FWD region 12, and this region includes the first region 11a. Therefore, it is possible to suppress a decrease in short-circuit resistance while reducing the recovery loss Err and the switching-on loss Eon.
  • the emitter region is formed in a plurality of portions along a longitudinal direction of the trench, 2.
  • the emitter region is formed in a plurality of portions along a longitudinal direction of the trench, an interval (a1) of the emitter region in the first region along the longitudinal direction of the trench is set to an integer multiple of 2 or more with respect to an interval (a2) of the emitter region in the second region along the longitudinal direction of the trench,
  • the semiconductor device according to any one of the first to fourth aspects, wherein the emitter region of the first region is formed on a virtual straight line that passes through the emitter region of the second region and extends along an arrangement direction of the trenches.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

ＩＧＢＴ領域（１１）は、ＦＷＤ領域（１２）側に位置する第１領域（１１ａ）と、第１領域（１１ａ）を挟んでＦＷＤ領域（１２）と反対側に位置する第２領域（１１ｂ）と、を有し、第１領域（１１ａ）は、第２領域（１１ｂ）よりもエミッタ領域（３６）が疎となる状態で形成されていると共に、第２領域（１１ｂ）よりもコンタクト領域（３７）が疎となる状態で形成されており、ＦＷＤ領域（１２）のうちのＩＧＢＴ領域（１１）側の端部から、第１領域（１１ａ）を含む第２領域（１１ｂ）よりもコンタクト領域（３７）が疎となる領域は、半導体基板の厚さの２．２倍以内とされている。

Description

半導体装置 関連出願への相互参照
　本出願は、２０２３年３月８日に出願された日本特許出願番号２０２３－０３５９６２号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）という）素子が形成されたＩＧＢＴ領域と還流ダイオード（以下、ＦＷＤ（Free Wheeling Diodeの略）という）素子が形成されたＦＷＤ領域とを有する半導体装置に関する。
　従来より、例えば、インバータ等のスイッチング素子として、ＩＧＢＴ素子およびＦＷＤ素子が共通の半導体基板に形成されたＲＣ－ＩＧＢＴ（逆導通ＩＧＢＴ（Reverse-Conducting IGBTの略））を有する半導体装置が提案されている（例えば、特許文献１参照）。
　具体的には、この半導体装置では、ｎ－型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するようにトレンチゲート構造が形成されている。また、半導体基板のうちのベース層側の面を一面とし、半導体基板のうちの一面と反対側の面を他面とすると、半導体基板の他面側には、ｐ型のコレクタ層およびｎ型のカソード層が形成されている。そして、この半導体装置では、半導体基板の他面側にコレクタ層が形成されている領域がＩＧＢＴ領域および境界領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。なお、境界領域は、ＩＧＢＴ領域とＦＷＤ領域との間に形成されている。
　そして、ＩＧＢＴ領域では、ベース層の表層部に、ドリフト層よりも高不純物濃度とされたｎ＋型のエミッタ領域、およびベース層よりも高不純物濃度とされたｐ＋型のコンタクト領域が形成されている。境界領域では、ベース層の表層部に、ＩＧＢＴ領域と同様のコンタクト領域が形成されている。但し、境界領域のコンタクト領域は、ＩＧＢＴ領域よりもコンタクト領域が疎となるように形成されている。また、この半導体装置では、境界領域にエミッタ領域は形成されていない。
　そして、半導体基板の一面側には、エミッタ領域およびコンタクト領域と電気的に接続される上部電極が形成され、半導体基板の他面側には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。
　このような半導体装置では、境界領域が形成されていない場合と比較して、ＩＧＢＴ素子をオフ状態からオン状態に切り替えたときのリカバリ時に、高濃度のコンタクト領域からカソード層に向かうホールの注入量を少なくできる。したがって、最大逆方向電流Ｉｒｒを低減でき、リカバリ損失Ｅｒｒが大きくなることを抑制できる。
特開２０１８－７３９１１号公報
　しかしながら、上記のような半導体装置では、エミッタ領域が形成されていない境界領域を備えているため、境界領域を大きくし過ぎると、ＩＧＢＴ素子がオン状態である際の最大電流密度が高くなり、短絡耐量の低下を招く可能性がある。
　本開示は、短絡耐量が低下することを抑制できる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成されている半導体装置は、ＩＧＢＴ領域とＦＷＤ領域とを有し、第１導電型のドリフト層と、ドリフト層上に形成された第２導電型のベース層と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層と、を含み、ベース層側の面を一面とし、コレクタ層およびカソード層側の面を他面とする半導体基板と、ＩＧＢＴ領域に形成され、ベース層を貫通してドリフト層に達すると共に半導体基板の面方向における一方向を長手方向として延設されたトレンチの壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する複数のトレンチゲート構造と、ＩＧＢＴ領域におけるベース層の表層部にトレンチに接する状態で形成された第１導電型のエミッタ領域と、ＩＧＢＴ領域におけるベース層の表層部のうちのエミッタ領域と異なる部分に形成され、ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域と、半導体基板の一面側に配置され、エミッタ領域およびコンタクト領域と電気的に接続される第１電極と、半導体基板の他面側に配置され、コレクタ層およびカソード層と電気的に接続される第２電極と、を備え、ＩＧＢＴ領域は、ＦＷＤ領域側に位置する第１領域と、第１領域を挟んでＦＷＤ領域と反対側に位置する第２領域と、を有し、第１領域は、第２領域よりもエミッタ領域が疎となる状態で形成されていると共に、第２領域よりもコンタクト領域が疎となる状態で形成されており、ＦＷＤ領域のうちのＩＧＢＴ領域側の端部から、第１領域を含む第２領域よりもコンタクト領域が疎となる領域は、半導体基板の厚さの２．２倍以内とされている。
　これによれば、第１領域を含む第２領域よりもコンタクト領域が疎となる領域は、ＦＷＤ領域の端部から半導体基板の厚さの２．２倍以内とされている。そして、第１領域は、エミッタ領域が形成されており、ＩＧＢＴ素子としても機能する。このため、この半導体装置では、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、第１領域がエミッタ領域が形成されていない境界領域とされている場合と比較して、最大電流密度が高くなることを抑制できる。したがって、この半導体装置では、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、短絡耐量が低下することを抑制できる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の平面図である。 図１中のII－II線に沿った断面図である。 図１中のIII－III線に沿った断面図である。 半導体基板の一面側の平面図である。 半導体基板の厚さに対する第１領域の幅と、ＩＧＢＴ素子のスイッチングオン損失との関係を示す図である。 ＩＧＢＴ領域全体に占める第１領域の割合と、最大電流密度の比との関係を示す図である。 他の実施形態における半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。まず、本実施形態の半導体装置の構成について、図１～図４を参照しつつ説明する。なお、図４は、後述する半導体基板３０の一面３０ａ側の平面図である。また、図２は、図１中のII－II線に沿った断面図であると共に、図４中のII－II線に沿った断面図である。図３は、図１中のIII－III線に沿った断面図であると共に図４中のIII－III線に沿った断面図である。また、図４は、断面図ではないが、理解をし易くするため、後述のゲート絶縁膜３４およびゲート電極３５にハッチングを施してある。
　半導体装置は、図１に示されるように、セル領域１０と、このセル領域１０を囲む外周領域２０とを備えている。特に限定されるものではないが、本実施形態では、２つのセル領域１０が形成されている。外周領域２０には、セル領域１０に形成された後述のゲート電極３５や、図示しない温度センス等と接続されるパッド２１が形成されている。
　各セル領域１０は、図１および図２に示されるように、ＩＧＢＴ素子として機能するＩＧＢＴ領域１１と、ＩＧＢＴ領域１１に隣接し、ＦＷＤ素子として機能するＦＷＤ領域１２とを有している。つまり、本実施形態の半導体装置は、後述する共通の半導体基板３０内にＩＧＢＴ領域１１とＦＷＤ領域１２とが形成されたＲＣ－ＩＧＢＴとされている。本実施形態では、各セル領域１０に、ＩＧＢＴ領域１１が５個形成されていると共にＦＷＤ領域１２が４個形成されている。そして、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、それぞれ一方向を長手方向とする平面矩形状とされ、長手方向と交差する方向に沿って交互に配列されている。なお、本実施形態のＩＧＢＴ領域１１およびＦＷＤ領域１２は、配列方向の両端部にＩＧＢＴ領域１１が位置するように形成されている。そして、各ＩＧＢＴ領域１１は、ＩＧＢＴ素子をオン状態とした際の電流能力の向上を図るため、各ＦＷＤ領域１２よりも面積が大きくされている。
　また、具体的には後述するが、本実施形態では、半導体基板３０の他面３０ｂに位置するコレクタ層４１上の部分がＩＧＢＴ領域１１とされ、半導体基板３０の他面３０ｂに位置するカソード層４２上の部分がＦＷＤ領域１２とされている。そして、ＩＧＢＴ領域１１は、図２および図３に示されるように、ＦＷＤ領域１２側の部分が第１領域１１ａとされ、第１領域１１ａを挟んでＦＷＤ領域１２と反対側に位置する領域が第２領域１１ｂとされている。なお、本実施形態では、第１領域１１ａとＦＷＤ領域１２は、隣合って形成されている。
　半導体装置は、シリコン等で構成され、一面３０ａおよび一面３０ａと反対側の他面３０ｂを有する半導体基板３０を用いて構成されている。具体的には、半導体基板３０は、ｎ－型のドリフト層３１を有し、ドリフト層３１上にｐ型のベース層３２が形成されている。なお、本実施形態では、半導体基板３０の一面３０ａは、ベース層３２側の面で構成され、他面３０ｂは、後述するコレクタ層４１およびカソード層４２側の面で構成される。
　半導体基板３０には、一面３０ａ側からベース層３２を貫通してドリフト層３１に達するように複数のトレンチ３３が形成されている。これにより、ベース層３２は、トレンチ３３によって複数個に分離されている。本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２にそれぞれ形成されている。また、本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２の配列方向と交差する方向（すなわち、図１中の紙面左右方向）を長手方向としてストライプ状に形成されている。なお、隣合うトレンチ３３同士の間隔（すなわち、ピッチ間隔）は、例えば、２μｍ程度とされる。以下、トレンチ３３の長手方向に沿った方向を第１方向とし、第１方向と直交する方向であって、半導体基板３０の面方向に沿った方向を第２方向として説明する。なお、図２および図３では、紙面奥行き方向が第１方向となり、紙面左右方向が第２方向となる。また、第２方向は、トレンチ３３の配列方向ともいえる。
　各トレンチ３３は、各トレンチ３３の壁面を覆うように形成されたゲート絶縁膜３４と、このゲート絶縁膜３４の上に形成されたポリシリコン等により構成されるゲート電極３５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、ＩＧＢＴ領域１１のトレンチ３３に配置されたゲート電極３５は、図示しないゲート配線を介して外周領域２０に形成されたパッド２１と接続され、このパッド２１は、図示しない抵抗等を介して駆動回路と接続される。そして、このゲート電極３５には、所定のゲート電圧が印加される。ＦＷＤ領域１２のトレンチ３３に配置されたゲート電極３５は、後述する上部電極３９（すなわち、エミッタ）と電気的に接続され、所定電位に維持される。
　ＩＧＢＴ領域１１におけるベース層３２の表層部には、図２～図４に示されるように、エミッタ領域３６およびコンタクト領域３７が形成されている。エミッタ領域３６は、ドリフト層３１よりも高不純物濃度で構成されたｎ＋型とされており、トレンチ３３と接するように形成されている。コンタクト領域３７は、ベース層３２よりも高不純物濃度で構成されたｐ＋型とされている。
　ここで、本実施形態のＩＧＢＴ領域１１におけるエミッタ領域３６およびコンタクト領域３７の形状について、図４を参照しつつ具体的に説明する。
　まず、エミッタ領域３６は、各トレンチ３３の間において、第１方向に沿って複数個点在させられていると共に、第２方向において隣合う各トレンチ３３と接するように形成されている。また、本実施形態のようなＩＧＢＴ素子を有する半導体装置では、エミッタ領域３６の第１方向に沿った長さを幅とすると、スイッチング耐量がエミッタ領域３６の最も大きい幅に律速する。このため、エミッタ領域３６の幅がばらついているとスイッチング耐量がばらつく要因となる。したがって、本実施形態では、それぞれのエミッタ領域３６の幅は等しくされている。
　そして、第１領域１１ａでは、第２領域１１ｂよりもエミッタ領域３６が疎となるように形成されている。なお、第１領域１１ａのエミッタ領域３６が第２領域１１ｂのエミッタ領域３６より疎とは、第１領域１１ａの一面３０ａに対するエミッタ領域３６の比率が第２領域１１ｂの一面３０ａに対するエミッタ領域３６の比率よりも小さいことである。以下、第２領域１１ｂにおける第１方向において隣合うエミッタ領域３６の間隔を間隔ａ２とし、第１領域１１ａにおける第１方向において隣合うエミッタ領域３６の間隔を間隔ａ１とする。そして、本実施形態では、第１領域１１ａが第２領域１１ｂよりもエミッタ領域３６が疎となるように、間隔ａ１が間隔ａ２より広くされている。つまり、第１領域１１ａでは、第２領域１１ｂに対してエミッタ領域３６が間引かれて形成されている。但し、本実施形態では、第１領域１１ａのエミッタ領域３６は、第２方向において第２領域１１ｂのエミッタ領域３６と繋げると直線状となるように形成されている。言い換えると、第１領域１１ａのエミッタ領域３６は、第２領域１１ｂのエミッタ領域３６を通り、第２方向に沿って延びる仮想直線上に形成されているともいえる。
　また、本実施形態では、間隔ａ１が間隔ａ２の２倍とされているが、間隔ａ２と間隔ａ１との比率は特に限定されない。但し、エミッタ領域３６は、半導体基板３０の一面３０ａにマスク等を配置した後、ｎ型不純物をイオン注入して拡散することで形成される。この場合、第１領域１１ａのエミッタ領域３６と第２領域１１ｂのエミッタ領域３６とを第２方向に繋げると直線状となり、かつ、間隔ａ１が間隔ａ２の２以上の整数倍となっていないと、マスクの加工等が複雑となって製造工程が複雑化する。このため、間隔ａ１は、間隔ａ２に対して２以上の整数倍とされることが好ましい。
　コンタクト領域３７は、エミッタ領域３６が形成されていない部分に形成されており、ラッチアップを抑制できるように、エミッタ領域３６の周りに形成されている。具体的には、第２領域１１ｂでは、第１方向に沿ってエミッタ領域３６とコンタクト領域３７とが交互に配列されるようにコンタクト領域３７が形成されている。一方、第１領域１１ａでは、上記のように、第２領域１１ｂに対してエミッタ領域３６が間引かれた状態となっている。そして、第１領域１１ａにおけるエミッタ領域３６が間引かれた部分では、ベース層３２が半導体基板３０の一面３０ａ側まで形成されている。このため、第１領域１１ａでは、第１方向に沿って、コンタクト領域３７、エミッタ領域３６、コンタクト領域３７、ベース層３２が順に配列されている。なお、ベース層３２は、後述する上部電極３９とショットキー接続される。
　また、第１領域１１ａでは、第２領域１１ｂよりもコンタクト領域３７が疎となるように形成されている。なお、第１領域１１ａのコンタクト領域３７が第２領域１１ｂのコンタクト領域３７より疎とは、第１領域１１ａの一面３０ａに対するコンタクト領域３７の比率が第２領域１１ｂの一面３０ａに対するコンタクト領域３７の比率よりも小さいことである。以下、第２領域１１ｂにおける第１方向において隣合うコンタクト領域３７の間隔を間隔ｂ２とし、第１領域１１ａにおける第１方向において隣合うコンタクト領域３７の間隔であって、ベース層３２を挟む部分の間隔を間隔ｂ１とする。なお、第２領域１１ｂにおけるコンタクト領域３７の間隔ｂ２は、エミッタ領域３６の幅でもある。
　そして、本実施形態では、第１領域１１ａが第２領域１１ｂよりもコンタクト領域３７が疎となるように、間隔ｂ１が間隔ｂ２より広くされている。つまり、コンタクト領域３７における第１方向に沿った長さを幅とすると、コンタクト領域３７は、第１領域１１ａにおけるコンタクト領域３７の幅が、第２領域１１ｂにおけるコンタクト領域３７の幅より狭くされている。
　また、本実施形態では、第１領域１１ａのうちのＦＷＤ領域１２との境界部、および第１領域１１ａと第２領域１１ｂの境界部では、エミッタ領域３６は、隣合うトレンチ３３の間で終端するように形成されている。そして、この部分では、コンタクト領域３７は、ラッチアップを抑制できるように、エミッタ領域３６を囲むように形成されている。
　以上が本実施形態におけるＩＧＢＴ領域１１のエミッタ領域３６およびコンタクト領域３７の形状である。
　ＦＷＤ領域１２では、ベース層３２はアノードの一部として機能するアノード層を構成する。ＦＷＤ領域１２におけるベース層３２には、ＩＧＢＴ領域１１のようなエミッタ領域３６は形成されていないが、第１領域１１ａと同様のコンタクト領域３７が形成されている。そして、ＦＷＤ領域１２における第１方向に沿って隣合うコンタクト領域３７の間の部分は、ベース層３２が半導体基板３０の一面３０ａ側まで形成されている。
　半導体基板３０の一面３０ａ上には、図２および図３に示されるように、ＢＰＳＧ（Boro Phospho Silicate Glassの略）等で構成される層間絶縁膜３８が形成されている。そして、層間絶縁膜３８には、ＩＧＢＴ領域１１における第１領域１１ａにおいては、エミッタ領域３６、コンタクト領域３７、およびベース層３２を露出させるコンタクトホール３８ａが形成されている。層間絶縁膜３８には、ＩＧＢＴ領域１１における第２領域１１ｂにおいては、エミッタ領域３６およびコンタクト領域３７を露出させるコンタクトホール３８ｂが形成されている。層間絶縁膜３８には、ＦＷＤ領域１２においては、コンタクト領域３７、ベース層３２、およびゲート電極３５を露出させるコンタクトホール３８ｃが形成されている。
　層間絶縁膜３８上には上部電極３９が形成されている。上部電極３９は、ＩＧＢＴ領域１１の第１領域１１ａにおいて、コンタクトホール３８ａを通じて、エミッタ領域３６、コンタクト領域３７、ベース層３２と電気的に接続されている。上部電極３９は、ＩＧＢＴ領域１１の第２領域１１ｂにおいて、コンタクトホール３８ｂを通じて、エミッタ領域３６およびコンタクト領域３７と電気的に接続されている。上部電極３９は、ＦＷＤ領域１２において、コンタクトホール３８ｃを通じて、コンタクト領域３７、ベース層３２、およびゲート電極３５と電気的に接続されている。そして、上部電極３９は、ＩＧＢＴ領域１１においてはエミッタ電極として機能し、ＦＷＤ領域１２においてアノード電極として機能する。
　なお、上部電極３９は、エミッタ領域３６およびコンタクト領域３７とはオーミック接続され、ベース層３２とはショットキー接続されている。このため、ＩＧＢＴ領域１１では、第１領域１１ａの方が第２領域１１ｂよりもオーミック接続される部分が少ない構造となっている。また、本実施形態では、上部電極３９が第１電極に相当する。
　ドリフト層３１のうちのベース層３２側と反対側（すなわち、半導体基板３０の他面３０ｂ側）には、ｎ型のフィールドストップ層（以下では、単にＦＳ層という）４０が形成されている。このＦＳ層４０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板３０の他面３０ｂ側から注入される正孔の注入量を制御するために備えてある。
　ＦＳ層４０を挟んでドリフト層３１と反対側（すなわち、半導体基板３０の他面３０ｂ側）には、ｐ＋型のコレクタ層４１およびｎ＋型のカソード層４２が形成されている。そして、ＩＧＢＴ領域１１とＦＷＤ領域１２とは、半導体基板３０の他面３０ｂ側に形成される層がコレクタ層４１であるかカソード層４２であるかによって区画されている。
　半導体基板３０の他面３０ｂ上には、下部電極４３が形成されている。そして、下部電極４３は、ＩＧＢＴ領域１１においてはコレクタ電極として機能し、ＦＷＤ領域１２においてはカソード電極として機能する。なお、本実施形態では、下部電極４３が第２電極に相当する。
　このように構成されていることにより、ＩＧＢＴ領域１１においては、ベース層３２をベース、エミッタ領域３６をエミッタ、コレクタ層４１をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１２においては、ベース層３２およびコンタクト領域３７をアノードとし、ドリフト層３１、カソード層４２をカソードとしてｐｎ接合されたＦＷＤ素子が構成される。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当する。次に、上記のように構成されたＩＧＢＴ素子およびＦＷＤ素子を有する半導体装置の作動について説明しつつ、さらに半導体装置の詳細な構成について説明する。
　上記のような半導体装置におけるＩＧＢＴ素子は、ゲート電極３５に印加されるゲート電圧が制御されることにより、エミッタ－コレクタ間に電流を流したり、流れている電流を遮断したりするスイッチング動作を行う。つまり、ＩＧＢＴ素子は、ゲート電極３５に印加されるゲート電圧が制御されることでオン状態とオフ状態とが切り替えられる。また、半導体装置におけるＦＷＤ素子は、ＩＧＢＴ素子のスイッチング動作に伴ってダイオード動作を行うことにより、スイッチング時のサージ発生を抑制する。
　この際、本実施形態の半導体装置では、第１領域１１ａのコンタクト領域３７が第２領域１１ｂのコンタクト領域３７よりも疎に形成されている。このため、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合と比較して、ＩＧＢＴ素子をオフ状態からオン状態に切り替えた際のリカバリ時において、ＩＧＢＴ領域１１のコンタクト領域３７からカソード層４２に向かうホールの注入量を少なくできる。したがって、カソード層４２側のキャリア密度が高くなることでテール電流が増加することを抑制でき、リカバリ損失Ｅｒｒを低減できる。
　そして、ＩＧＢＴ素子のスイッチングオン損失Ｅｏｎがリカバリ損失Ｅｒｒに依存するため、コンタクト領域３７が疎に形成されている第１領域１１ａを広くすればスイッチングオン損失Ｅｏｎも低減できると考えられる。このため、本発明者らは、第１領域１１ａにおける第２方向に沿った長さ（以下では、第１領域１１ａの幅ともいう）について鋭意検討を行い、図５に示される結果を得た。なお、図２および図３では、紙面左右方向の長さが第１領域１１ａの幅となる。また、図５は、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合のスイッチングオン損失Ｅｏｎを０％（すなわち、基準）として示している。
　図５に示されるように、第１領域１１ａの幅を広くすると、ＩＧＢＴ素子のスイッチングオン損失Ｅｏｎを低減できることが確認される。しかしながら、スイッチングオン損失Ｅｏｎは、半導体基板３０の厚さに対する第１領域１１ａの幅が２．２倍以上になると変化しないことが確認される。そして、後述するように、第１領域１１ａの幅を広くするほど電流密度が小さい部分が増加するため、最大電流密度が増加する。したがって、第１領域１１ａは、ＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされることが好ましい。つまり、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域は、ＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされることが好ましい。したがって、本実施形態では、第１領域１１ａは、ＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされている。なお、本実施形態におけるＦＷＤ領域１２の端部は、ＦＷＤ領域１２と第１領域１１ａとの境界部となる。
　また、第１領域１１ａは、エミッタ領域３６が形成されたＩＧＢＴ素子とされている。このため、本実施形態の半導体装置では、第１領域１１ａの代わりにエミッタ領域３６が形成されていない境界領域が配置されている場合と比較して、電流能力の向上を図ることができる。
　但し、第１領域１１ａは、第２領域１１ｂよりもエミッタ領域３６が疎となるように形成されており、第２領域１１ｂよりも電流密度が低くなる。このため、第１領域１１ａの幅を広くするほど第２領域１１ｂの幅が狭くなり、ＩＧＢＴ領域１１の最大電流密度が増加する。本発明者らの検討によれば、間隔ａ１を間隔ａ２の２倍とした場合、図６に示される結果が得られた。なお、図６は、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合におけるＩＧＢＴ領域１１の最大電流密度を１としている。
　図６に示されるように、最大電流密度は、ＩＧＢＴ領域１１の全体に占める第１領域１１ａの割合が大きくなるほど大きくなる。そして、現状では、短絡耐量等を考慮すると、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合と比較して、最大電流密度が２倍以下となるようにすることが好ましいと考えられている。したがって、ＩＧＢＴ領域１１における第１領域１１ａの割合は、６３．０％以下とされることが好ましく、本実施形態では、ＩＧＢＴ領域１１における第１領域１１ａの割合が６３．０％以下とされている。
　以上説明した本実施形態によれば、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域は、ＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされている。そして、第１領域１１ａは、エミッタ領域３６が形成されており、ＩＧＢＴ素子としても機能する。このため、本実施形態の半導体装置では、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、第１領域１１ａがエミッタ領域３６が形成されていない境界領域とされている場合と比較して、最大電流密度が高くなることを抑制できる。したがって、本実施形態の半導体装置では、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、短絡耐量が低下することを抑制できる。
　（１）本実施形態では、第１領域１１ａとＦＷＤ領域１２とが隣合って形成されている。つまり、ＦＷＤ領域１２の端部は、第１領域１１ａとＦＷＤ領域１２との境界部とされている。このため、ＦＷＤ領域１２と第１領域１１ａとの間にエミッタ領域３６が形成されていない境界領域が形成されている場合と比較して、電流能力を向上できる。したがって、さらに最大電流密度が高くなることを抑制できる。
　（２）本実施形態では、エミッタ領域３６は、第１方向に沿った幅が等しくされている。このため、スイッチング耐量がばらつくことを抑制できる。
　（３）本実施形態では、第１領域１１ａは、ＩＧＢＴ領域１１の全体に示す割合が６３．０％以下とされている。このため、ＩＧＢＴ領域１１が第２領域１１ｂのみで形成されている場合と比較して最大電流密度を２倍以下にすることができ、現状の要求に対応することができる。
　（４）本実施形態では、間隔ａ１が間隔ａ２の２以上の整数倍とされ、かつ、第２領域１１ｂのエミッタ領域３６を通り、第２方向に沿って延びる仮想直線上に第１領域１１ａのエミッタ領域３６が位置するように形成されている。このため、エミッタ領域３６を形成する際のマスクの加工等が複雑になることを抑制でき、製造工程が増加することを抑制できる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記第１実施形態において、各エミッタ領域３６の幅が同じとされていなくてもよい。上記第１実施形態において、第１領域１１ａは、ＩＧＢＴ領域１１の全体に占める割合が６３．０％以上とされていてもよい。上記第１実施形態において、間隔ａ１が間隔ａ２の整数倍とされていなくてもよい。これらのような構成としても、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域がＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内とされることにより、上記第１実施形態と同様に短絡耐量が低下すること抑制できる。
　また、上記第１実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明したが、第１導電型をｐ型とし、第２導電型をｎ型とすることもできる。
　そして、上記第１実施形態において、セル領域１０は、１つとされていてもよいし、３つ以上の複数とされていてもよい。また、各セル領域１０に形成されるＩＧＢＴ領域１１とＦＷＤ領域１２との数は、適宜変更可能である。
　さらに、上記第１実施形態において、第１領域１１ａと第２領域１１ｂとの境界部は、トレンチ３３と一致してもよい。すなわち、第２領域１１ｂにおける最も第１領域１１ａ側のエミッタ領域３６は、隣合うトレンチ３３の間で終端するのではなく、トレンチ３３と接するように形成されていてもよい。同様に、第１領域１１ａにおける最もＦＷＤ１２側のエミッタ領域３６は、隣合うトレンチ３３の間で終端するのではなく、トレンチ３３と接するように形成されていてもよい。
　そして、上記第１実施形態において、図７に示されるように、第１領域１１ａとＦＷＤ領域１２との間に、エミッタ領域３６が形成されていない境界領域１３が形成されていてもよい。つまり、上記第１実施形態における第１領域１１ａのＦＷＤ領域１２側の部分を境界領域１３としてもよい。このような構成としても、第１領域１１ａを含む第２領域１１ｂよりもコンタクト領域３７が疎となる領域がＦＷＤ領域１２の端部から半導体基板３０の厚さの２．２倍以内となり、この領域に第１領域１１ａが含まれる。このため、リカバリ損失Ｅｒｒおよびスイッチングオン損失Ｅｏｎを低減しつつ、短絡耐量が低下することを抑制できる。
　［本発明の開示］
　［第１の観点］
　ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、
　前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、前記ドリフト層上に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、前記ベース層側の面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
　前記ＩＧＢＴ領域に形成され、前記ベース層を貫通して前記ドリフト層に達すると共に前記半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、前記ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、
　前記ＩＧＢＴ領域におけるベース層の表層部に前記トレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、
　前記ＩＧＢＴ領域におけるベース層の表層部のうちの前記エミッタ領域と異なる部分に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、
　前記半導体基板の一面側に配置され、前記エミッタ領域および前記コンタクト領域と電気的に接続される第１電極（３９）と、
　前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（４３）と、を備え、
　前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に位置する第１領域（１１ａ）と、前記第１領域を挟んで前記ＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、
　前記第１領域は、前記第２領域よりも前記エミッタ領域が疎となる状態で形成されていると共に、前記第２領域よりも前記コンタクト領域が疎となる状態で形成されており、
　前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部から、前記第１領域を含む前記第２領域よりも前記コンタクト領域が疎となる領域は、前記半導体基板の厚さの２．２倍以内とされている半導体装置。
　［第２の観点］
　前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部は、前記第１領域と前記ＦＷＤ領域との境界部である第１の観点に記載の半導体装置。
　［第３の観点］
　前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
　それぞれの前記エミッタ領域は、前記トレンチの長手方向に沿った幅が等しくされている第１または第２の観点に記載の半導体装置。
　［第４の観点］
　前記第１領域は、前記ＩＧＢＴ領域の全体に占める割合が６３．０％以下とされている第１ないし第３の観点のいずれか１つに記載の半導体装置。
　［第５の観点］
　前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
　前記第１領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ１）は、前記第２領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ２）に対して２以上の整数倍とされ、
　前記第１領域のエミッタ領域は、前記第２領域のエミッタ領域を通り、前記トレンチの配列方向に沿って延びる仮想直線上に形成されている第１ないし第４の観点のいずれか１つに記載の半導体装置。

Claims (5)

  1. 　ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、
    　前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、前記ドリフト層上に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４２）と、を含み、前記ベース層側の面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
    　前記ＩＧＢＴ領域に形成され、前記ベース層を貫通して前記ドリフト層に達すると共に前記半導体基板の面方向における一方向を長手方向として延設されたトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、前記ゲート絶縁膜上に形成されたゲート電極（３５）とを有する複数のトレンチゲート構造と、
    　前記ＩＧＢＴ領域におけるベース層の表層部に前記トレンチに接する状態で形成された第１導電型のエミッタ領域（３６）と、
    　前記ＩＧＢＴ領域におけるベース層の表層部のうちの前記エミッタ領域と異なる部分に形成され、前記ベース層よりも高不純物濃度とされた第２導電型のコンタクト領域（３７）と、
    　前記半導体基板の一面側に配置され、前記エミッタ領域および前記コンタクト領域と電気的に接続される第１電極（３９）と、
    　前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（４３）と、を備え、
    　前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に位置する第１領域（１１ａ）と、前記第１領域を挟んで前記ＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、
    　前記第１領域は、前記第２領域よりも前記エミッタ領域が疎となる状態で形成されていると共に、前記第２領域よりも前記コンタクト領域が疎となる状態で形成されており、
    　前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部から、前記第１領域を含む前記第２領域よりも前記コンタクト領域が疎となる領域は、前記半導体基板の厚さの２．２倍以内とされている半導体装置。
  2. 　前記ＦＷＤ領域のうちの前記ＩＧＢＴ領域側の端部は、前記第１領域と前記ＦＷＤ領域との境界部である請求項１に記載の半導体装置。
  3. 　前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
    　それぞれの前記エミッタ領域は、前記トレンチの長手方向に沿った幅が等しくされている請求項１に記載の半導体装置。
  4. 　前記第１領域は、前記ＩＧＢＴ領域の全体に占める割合が６３．０％以下とされている請求項１に記載の半導体装置。
  5. 　前記エミッタ領域は、前記トレンチの長手方向に沿って複数形成され、
    　前記第１領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ１）は、前記第２領域における前記エミッタ領域の前記トレンチの長手方向に沿った間隔（ａ２）に対して２以上の整数倍とされ、
    　前記第１領域のエミッタ領域は、前記第２領域のエミッタ領域を通り、前記トレンチの配列方向に沿って延びる仮想直線上に形成されている請求項１ないし４のいずれか１つに記載の半導体装置。
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