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TWI797590B - 絕緣體上覆矽（ｓｏｉ）上的射頻（ｒｆ）放大器及其製造方法 - Google Patents

絕緣體上覆矽（ｓｏｉ）上的射頻（ｒｆ）放大器及其製造方法 Download PDF

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TWI797590B
TWI797590B TW110113200A TW110113200A TWI797590B TW I797590 B TWI797590 B TW I797590B TW 110113200 A TW110113200 A TW 110113200A TW 110113200 A TW110113200 A TW 110113200A TW I797590 B TWI797590 B TW I797590B
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李紹曾
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蓁創科技有限公司
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Abstract

現有的半導體電晶體製程可形成橫向延伸鄰接傳統閘極結構。可改變 這些橫向閘極延伸下方的介電厚度，以調節裝置性能並有較高截止頻率，提高工作崩饋電壓。延伸閘極不受光刻尺寸解析度和對準能力的限制，並且與傳統製程相容，以便於與其他裝置集積。橫向延伸和介電隔片可用於形成自動對正源極、汲極、通道區。可以在狹窄的閘極延伸下形成狹窄的高度摻雜通道以改善工作頻率。可以在狹窄的延伸閘極下形成厚介電層以改善工作電壓範圍。本發明提供具有橫向閘極延伸的創新結構，可稱之為EGMOS(extended gate metal oxide semiconductor，延伸閘極金屬氧化物半導體)。

Description

絕緣體上覆矽(SOI)上的射頻(RF)放大器及其製造方法
本發明關於一種半導體裝置。更明確地說，本發明關於絕緣體上覆矽(SOI)上的射頻(RF)放大器裝置及其製造方法。
電晶體常做為開關和放大器的元件。矽基金屬氧化物半導體場效電晶體(MOSFET)科技數十年來已經精進而提高高頻性能並降低成本。相較於舊的雙極電晶體裝置，矽MOSFET因為它的相對容易製造和微處理器的高需求所帶來的大規模集積以及電源效率而特別有吸引力。改變用於微處理器的傳統低功率MOSFET以用於高功率和高頻應用。可以使用改進的摻雜分佈和裝置結構以允許在數十伏或更高的電壓下運行。經由改進的載子移動性，可以使用諸如絕緣體上覆矽技術和III-V半導體技術之類的改性材料系統來實現更高的功率運行和更高的最大工作頻率。
一直有持續的開發努力來精進橫向雙擴散MOSFET(LDMOS)電晶體做為矽裝置以符合RF發射器要求。美國專利第7,888,735號的射頻通訊的LDMOS電晶體結構例子是以飄移區提供高崩潰電壓及分裂閘極介電層以提高跨導來改良傳統MOSFET。閘極對分裂介電層對正所引起的反向通道長度變化造成單位增益截止頻率(fT)重大變化。美國專利第6,121,666號的另一分裂閘極裝置使用 隔片閘極來解決閘極對分裂介電層對正問題；然而，因傾斜的隔片閘極而缺乏關鍵尺寸控制產生性能變化且難以形成可靠的下一隔片來防止金屬矽化物在隔片閘極與源極之間短路，會在量產中造成良率耗損。此裝置缺乏高電壓運行所需的結構，諸如分級通道井往偏移區以及在汲極側的厚介電層。因此，高度需要改良在LDMOS電晶體上的這些區域。
本段摘錄並彙編本發明的某些特性；其他特性將在後續段落中揭露。其旨在涵蓋申請專利範圍的精神和範疇內所包括的各種修改和類似配置。
以下呈現本揭露書的一個或多個觀點的簡化概要，以便提供對這些觀點的基本理解。本概要不是揭露的所有特性的廣泛概述，既不旨在標識所有觀點的關鍵元件，也不是要描繪本公開的任何或所有觀點的範圍。其唯一目的是以簡化的形式呈現揭露書的一個或多個觀點的一些概念，做為稍後介紹的詳細說明的序言。
現有的半導體電晶體製程可在傳統閘極結構旁形成橫向延伸。可改變這些橫向閘極延伸下方的介電厚度，以調節裝置性能並實現更高的截止頻率，而不會影響高操作電壓下的抗電壓能力。這些延伸的電極尺寸不受光刻解析度和對準能力的限制，並且與傳統製程相容，以便於與其他裝置集積。橫向延伸和介電隔片可用於形成自動對正源極、汲極、通道區。可以在狹窄的閘極延伸下形成狹窄的高度摻雜通道，以改善工作頻率而不會顯著增加元件電容。
一方面，本發明提供一種絕緣體上覆矽(SOI)上的射頻(RF)放大器裝置，包含：基板，在基板頂表面下延伸有半導體區，半導體區的第一和第二端沿著平行於基板頂表面的方向彼此相對；第一介電層，形成於基板半導體區上方，具有第一厚度；第一閘電極，在第一和第二端之間位於半導體區上方的第 一介電層上；第二介電層，具有第二厚度，形成基板頂表面上在第一閘電極下鄰接第一介電層並接近第一端，其中第二介電層獨立形成於第一介電層後；及第二閘電極，位於第二介電層上方並與第一閘電極電性短路接觸，其中相對於第一閘電極的第二閘電極側壁顯著地垂直於基板頂表面。
優選地，第二厚度不等於第一厚度。
優選地，RF放大器裝置進一步包含第一隔片，形成於基板半導體區上方鄰接第二閘電極。
優選地，RF放大器裝置進一步包含位於半導體區上方的第三閘電極鄰接第一閘電極並接近第二端，與半導體區隔著第三介電層，其中第三介電層具有第三厚度。
優選地，第二厚度小於第一厚度和第三厚度；第一厚度小於第三厚度。
優選地，相對於第一閘電極的第三閘電極側壁顯著地垂直於基板頂表面。
優選地，RF放大器裝置進一步包含第二隔片，形成於基板半導體區上方鄰接第三閘電極。
優選地，摻雜源極在第一端形成於半導體區內；摻雜汲極在第二端形成於半導體區內；摻雜通道形成於摻雜源極與摻雜汲極之間，摻雜通道的至少一部分位於第一閘電極下方，與第一閘電極隔著第一介電層，摻雜通道的多數載子類型與摻雜源極和摻雜汲極的多數載子類型相反。
優選地，摻雜源極井在第一端形成於半導體區內；摻雜汲極井在第二端形成於半導體區內；摻雜通道在遠離半導體區第一端的摻雜源極井一端接觸摻雜源極井，摻雜通道井位於第二閘電極下方，與第二閘電極隔著第二介電層，摻雜通道井的多數載子類型與摻雜源極井和摻雜汲極井的多數載子類型相反。
優選地，RF放大器裝置進一步包含在半導體區內延伸在摻雜通道井與摻雜汲極井之間的摻雜飄移區，摻雜飄移區位於第一閘電極下方，與第一閘電極隔著第一介電層，摻雜飄移區的多數載子類型與摻雜通道的多數載子類型相反，其多數載子濃度低於摻雜通道、摻雜源極井、摻雜汲極井的多數載子濃度。
優選地，RF放大器裝置進一步包含在摻雜通道與摻雜飄移區之間介面的逐漸擴散摻雜分佈。
優選地，RF放大器裝置進一步包含形成於第一閘電極和第二閘電極上的導電材料，以電耦合第一閘電極和第二閘電極。
優選地，第二介電層是熱氧化物層，其第二厚度小於20Å；或是另一介電層，其第二厚度介於14與20Å。
另一方面，本發明提供製造上述RF放大器裝置的方法。該方法包含以下步驟：提供基板，在基板頂表面下延伸有半導體區，半導體區的第一和第二端沿著平行於基板頂表面的方向彼此相對；在半導體區上方形成第一介電層；在第一和第二端之間將第一閘電極設置於半導體區上方；在基板頂表面上形成第二厚度的第二介電層，在第一閘電極下方鄰接第一介電層並接近第一端；及在第二介電層上方設置第二閘電極。
優選地，該方法在設置第一閘電極後與形成第二介電層前進一步包含以下步驟：在第一閘電極和第一介電層上方形成第三介電層；及光刻第一和第三介電層以露出基板頂表面第一區。
優選地，該方法進一步包含以下步驟：植入第一摻雜劑，在對應於第一區的基板第一區塊內形成第一摻雜區塊，第一摻雜區塊的寬度至少部分由第一區寬度所決定。
優選地，該方法進一步包含以下步驟：形成第一隔片鄰接第二閘電極；及植入第二摻雜劑，在基板第一摻雜區塊內形成第二摻雜區塊，第二摻雜區塊 的寬度至少由第一區寬度、第二閘電極位置、第一隔片寬度所決定；其中第二摻雜區塊的多數載子類型與第一摻雜區塊的多數載子類型相反。
優選地，第二閘電極由以下步驟形成：在第一閘電極和第一區上方形成導電層；及用各向異性反應離子蝕刻(RIE)製程對導電層進行選擇性蝕刻，在第二介電層上留下一部分的導電層以形成第二閘電極，第二閘電極的垂直側壁顯著地垂直於基板頂表面。
優選地，導電層是在形成於第一閘電極和第一區上之後，進行選擇性蝕刻產生第二電閘極，並且不須使用光罩決定第二閘電極尺寸；第二閘電極寬度由導電層的形成厚度來界定。
優選地，構圖導電層包括以下步驟：在導電層上方形成具有保護層厚度的保護介電材料層；及使用各向異性RIE製程來蝕刻保護介電層；其中各向異性RIE製程傾向沿著垂直於基板頂表面的方向來蝕刻保護介電層和導電層；其中各向異性RIE製程除去保護介電層的蝕刻率大於導電層的蝕刻率；其中整合規畫保護層厚度和各向異性RIE製程，使得殘餘保護介電材料附在第二閘電極垂直側壁，最遠離第一閘電極並正對第一閘電極；其中整合規畫保護層厚度和各向異性RIE製程，使得殘餘保護介電材料附在第三閘電極垂直側壁，最遠離第一閘電極並正對第一閘電極。
100:絕緣體上覆矽裝置
110:SOI基板
112:掩埋氧化物
120:n型矽主體
130:源極
131:p型井
132:n型井
135:汲極
140:第一介電材料
142:區
144:第二介電材料
146:區
150:閘極
152:閘電極
154:閘電極
155:導電材料
156:閘電極
200:絕緣體上覆矽裝置
210:SOI基板
220:通道
230:源極
235:汲極
240:介電材料
242:區
244:區
246:區
250:閘極
252:閘電極
254:閘電極
255:導電材料
256:閘電極
310:半導體基板
312:掩埋氧化物層
320:矽主體
322:頂表面
325:區
330:源極井
331:通道井
332:源極井
335:汲極井
340:第一介電材料
340A:下介電材料
340B:上介電材料
342:區
343:介電隔片
344:區
346:區
350:閘極結構
352:閘電極
353:導電層
354:閘電極
355A:側壁
355B:側壁
356:閘電極
357A:側壁
357B:側壁
359:氧化物層
362:摻雜製程
364:摻雜製程
500:裝置
510:半導體基板
530:源極井
531:p型井
532:p摻雜井
533:n+摻雜井
534:p+摻雜井
535:汲極井
540:介電材料
542:區
544:介電材料
546:厚介電層
550:閘極
552:閘電極
554:閘電極
555:構圖導電層
556:延伸閘極
557:隔離溝
559:光阻
560:摻雜劑植入
565:第二摻雜劑植入
圖1是依據本文所揭露之實施例的示例裝置的截面示意圖。
圖2是依據本文所揭露之另一實施例的示例裝置的截面示意圖。
圖3A-3F是截面示意圖，描繪依據本文所揭露之實施例之圖1的裝置在不同製造階段。
圖4是依據一些實施例的示例電晶體製程的流程圖。
圖5A是依據本文所揭露之實施例的另一示例裝置的截面示意圖。
圖5B是截面示意圖，顯示依據本文所揭露之實施例的圖5A的裝置製程的元件。
圖5C是依據本文所揭露之實施例的另一示例裝置的截面示意圖。
現在參照以下實施例來更詳細說明本發明。
下面結合附圖的詳細說明旨在做為各種配置的描述，並不意圖代表可以實踐本文描述的概念的唯一組態。詳細說明包含特定細節是為了提供對各種概念的透徹理解。然而，對於本領域技術人員而言顯而易見的是，可以在沒有這些特定細節的情況下實踐這些概念。在某些情況下，以方塊圖形式顯示眾所周知的結構和元件，以避免掩蓋了此種概念。
在本文中，“示例性”一詞用於表示“做為示例、實例或說明”。本文所描述為“示例性”的任何實施方式或觀點不必然要解釋為比其他觀點更優選或有利。同樣地，“觀點”一詞並不要求本文所有觀點都包含所討論的特性、優點或操作模式。“耦合”一詞在本文中用於指兩個物體之間的直接或間接耦合。例如，如果物體A實體接觸物體B，且物體B接觸物體C，則即使彼此沒有直接實體接觸，物體A和C仍然可以視為彼此耦合。例如，即使第一物體不與第二物體直接實體接觸，第一物體也可以耦合到第二物體。“電路”一詞廣泛使用，旨在包含電氣裝置和導體的硬體以及資訊和指令的軟體，當連接和配置的硬體時，能夠實現本文中描述的功能，而不受限於電子電路的類型，當由處理器所執行的軟體時，能夠實現本文中描述的功能。
應瞭解的是，圖式是為了說明的目的，各種元件未依照比例以便於明瞭。方向性用語如“頂”、“底”、“側”、“上”、“上方”、“下方”及類似用語表示圖的方位，除非特別指明，否則不表示任何特定方位。
傳統矽和絕緣體上覆矽裝置雖因低成本以及容易與諸如傳統微處理器的其他矽基半導體裝置集積而吸引人，但這些裝置有缺點。詳言之，傳統矽裝置的最大切換速度有限，輸出功率不佳。改變諸如閘極介電材料和厚度的結構細節可調整矽MOSFET的工作頻率。然而，提高工作頻率之諸如打薄閘極介電層的修改通常導致崩潰電壓下降及其他諸如閘極誘發汲極漏電(GIDL)增大的不良特徵。
包含III-V半導體裝置(例如GaAs、GaN等等)的複合半導體裝置可在RF放大器應用中達成較高工作頻率和較佳輸出功率(亦即，較大電流密度)。然而，複合半導體製造比矽基半導體製造貴。再者，複合半導體裝置不易與無所不在的矽裝置集積。雖然絕緣體上覆矽(SOI)技術可經由降低的基板電容和其他因素來改善性能，但SOI為基礎的RF裝置仍要在工作頻率、崩潰電壓、漏電之間拿捏。
MOSFET的重要性能特徵包含最大工作頻率(以單位增益截止頻率表示)、各種崩潰電壓(例如，閘極到汲極崩潰、閘極到源極崩潰、閘極到井崩潰、汲極到源極崩潰)、導通電阻、寄生電容等等。對做為放大器的MOSFET，衍生的性能特徵包含電壓增益與工作頻寬的乘積(“增益-頻寬乘積”)和崩潰電壓與截止頻率的乘積(“BV-Ft乘積”)。通常，高增益伴隨的代價是減少工作頻寬，反之亦然。同樣地，高崩潰電壓通常伴隨的代價是單位增益截止頻率降低，反之亦然。除了其他參數，摻雜調控和元件結構也影響崩潰電壓。裝置崩饋的另一成因是閘極介電層。薄閘極介電層可降低導通電阻，但更容易降低工作耐電壓。因此，傳統MOSFET中，無法打薄閘極介電層來改善裝置性能而不犧牲在高工作電壓防止崩饋。諸如閘極誘發汲極漏電(GIDL)的其他性能特徵也有隱憂。
傳統MOSFET結構中，增大的汲極電壓會使形成在汲極與通道區之間的接面的空乏區延伸到閘電極之下，導致有效通道長度縮短，輸出電阻下降，做為放大器時增益退化。因此，最好將空乏區伸入汲極側飄移區，藉以增加崩潰電壓並增加輸出電阻，當MOSFET做為放大器時導致增益較高。
傳統矽MOSFET中，降低通道長度可增加切換速度。為避免汲極誘發勢壘降低(DIBL)，必須增加通道摻雜，而會提高裝置的臨限電壓(Vt)。當通道摻雜增加時，閘極介電層必須變薄以避免提高Vt。然而，打薄閘極介電層通常導致諸如崩潰電壓下降和GIDL增加的不良效應。
本文所揭露的裝置和方法可增加有效通道摻雜而沒有降低崩潰電壓的一般副作用，令矽基RF放大器、開關、其他裝置可實現高於傳統矽裝置(包含SOI裝置)的工作頻率，而不犧牲在高電壓的無崩饋運行和其他重要特徵。例如，本文所揭露的裝置和方法可使RF開關降低雜散諧波產生。MOSFET為基礎的RF開關中的諧波是因閘極誘發汲極漏電(GIDL)所引起。GIDL因能帶之間的電荷穿隧形成，故隨增加的電壓而指數性增加。以下進一步說明依據本文所揭露之實施例的具有低GIDL的矽基裝置和其製造方法。此種裝置成本低，裝置尺寸小，容易與用於矽半導體科技的無所不在的無線裝置集積。
以下參照示例裝置和其製造方法來討論本文的一些觀點。本文所揭露的某些示例裝置和方法雖以絕緣體上覆矽技術來討論，但應瞭解所揭露的改良可應用於一般矽晶圓及其他半導體平臺。
圖1是示例絕緣體上覆矽裝置100的截面示意圖，適於做為射頻(RF)放大器。裝置100是製造在SOI基板110上的MOSFET，具有掩埋氧化物112，其上有n型矽主體120。為了說明，示例裝置100和其他裝置顯示為n通道電晶體，具有n型源極和汲極(例如源極130和汲極135)以及p型通道(例如，形成通道的p型井131)。然而，本文所揭露的方法同樣可用來製造p通道電晶體，將n型摻雜取代p型摻雜，反之亦然。
高度摻雜n型(n+)井132形成於p型摻雜p型井131內可形成源極，與n型主體120一起形成通道。高度摻雜n型(n+)井形成汲極135。裝置100的閘極是閘極150，包含閘電極152、154、156，各自以裝置操作區分隔一個以上的介電層而無電接觸。閘電極152、154、156可由合適導電性和其他性質的材料組合來形成。一些實施例中，閘電極152、154、156可由高度摻雜(包含簡併摻雜)多晶矽 形成。注意操作區與閘極150之間的介電層厚度在閘電極152、154、156之下各不相同。第一介電材料140和第二介電材料144可為任何合適材料，包含但不限於二氧化矽、氮化矽、氧化鈰、氧化鉿等等)。第一介電材料140可包含在不同時間形成的部分(例如，如圖3A的虛線和圖3F的隔片343所示)。
如所示(以下並配合圖3A-E進一步說明)，閘電極152、156藉由第一介電材料140與操作區分離，而最接近源極130的閘電極154藉由較薄的第二介電材料144與p型井131分離。合適導電材料155(例如，任何合適金屬或金屬矽化物)做為閘極150與源極130和汲極135的頂接點。導電材料155的例子諸如但不限於以鈦或鈷矽擴散矽化作用製程所形成的矽化物。在矽化製程前，若實施矽的磊晶生長以關閉閘極之間的間隙，具有諸如具金屬擴散性質的鎳元素之可做金屬矽化材料。
一些實施例中，閘電極152、154、156可以有顯著地垂直的側壁，與操作區表面形成約90°的角度，容許閘電極152、154、156在裝置100製造時做為摻雜劑擴散的自對準光罩(例如，以下配合圖3A-E來進一步說明)。
相較於傳統橫向擴散金屬氧化物半導體(LDMOS)裝置，區146在閘電極156下的第一介電材料140的厚度大於第二介電材料144，可降低來自汲極135的有效電場而提高崩潰電壓。同時，第二介電材料144相當低的厚度可以有高增益，而不犧牲裝置100的耐高電壓能力。可依照應用需求選擇示例裝置100的結構尺寸以得到所要的性能規格。注意，使用本文所揭露的方法在類似於示例裝置100的裝置中可達成至少150GHz-Volts的崩饋電壓截止頻率乘積。應瞭解區146在閘電極156下的介電材料140的厚度、介電材料144的厚度、區142在閘電極152下的介電材料140的厚度可獨立調整以配合各種應用。
例如，使用相當薄的介電材料144可達成高跨導。同時，介電材料140在區146相對於介電材料140在區142(連同閘電極152的橫向尺寸)選擇較大厚度可用於裝置接近汲極135改善高電壓承受。通常，當介電材料140是二氧化矽時，介電材料140在區146有20nm厚度足以使示例裝置100承受~20V的施加汲極-閘極 電壓。進一步增加介電層140在區146於閘電極156下的厚度，也可以有在較高電壓的無崩饋運行。
示例裝置100是修改的n通道橫向擴散金屬氧化物半導體(LDMOS)電晶體。當裝置100在主動模式時，電流可在施加的汲極-源極偏壓下從源極130流到汲極135。由於電流由電子帶動，故考慮從源極130流到汲極135的電子流便能瞭解裝置特徵。最接近源極130的閘電極154與p型通道井131隔著薄的第二介電材料144，在區142和區146於閘電極152、156下可分別使第一介電材料140的厚度更薄。以輕度n摻雜主體120分隔通道井131與汲極135可進一步改善崩潰電壓，當裝置運行時，導致電子可流到汲極井135的空乏區變寬。
一些實施例中，薄的第二介電材料144為20Å厚度或更小。最接近源極130的閘電極154與通道井131之間的高有效電容可導致在該處有較高載子濃度，相較於具有均勻閘極介電層的傳統LDMOSFET有較低導通電阻。雖然打薄傳統裝置的閘極介電層同樣可降低導通電阻，但這會導致不良的漏流(因為GIDL)增加及降低耐高壓能力。
使用示例參數可進一步瞭解示例裝置100的特性。例如，示例裝置100的崩潰電壓取決於在區146下接近汲極的空乏區。若介電材料146是200Å厚的二氧化矽，且無輕度摻雜汲極(LDD)植入物用於汲極135，則介電層崩潰電壓可預期為至少20V，容許在15V峰值的安全運行。飄移區形成在閘電極152下。在Vd>Vg的作用模式運行中，飄移區在表面附近形成載子空乏區，載子在遠離表面的深度流動。結果，在飄移區於閘電極152下的有效閘極介電層厚度相當於介電材料140在該區的厚度加上空乏表面區的深度(以合適介電常數修正)。結果，介電材料140在區142於閘電極152下的厚度可變薄以改進通道的線性模式通態電導。此外，形成在主體120與p井131之間的接面有閘極履蓋，藉以提高崩潰電壓以及n型源極132、p型井131、n型主體120(連同在汲極135的n型井)所形成之寄生npn雙極電晶體的整體BVCEO，BVCEO部分限制示例裝置100的高電壓掌控能力。p井131的摻雜可在1.0E18cm-3的範圍，因使用薄介電材料144而遠高於一 般高電壓LDMOS裝置。p井131的高度摻雜降低寄生BJT的注入比和電流增益，因此改進示例裝置100的崩潰電壓。
可選擇示例裝置100的尺寸，使得從汲極135的邊緣至p井131的邊緣的總飄移長度大於主體120的厚度四倍，藉以幾乎消除汲極誘發勢壘降低(DIBL)效應。例如，主體區120的厚度可選為500Å，界定飄移區的長度為~200nm。最接近汲極135的閘電極152的邊緣與汲極135的橫向距離可選為100nm或任何其他合適值。
例如，類似示例裝置100的裝置可做為崩潰電壓在5V與20V之間的RF放大器。此例中的主體120的厚度為50nm，其下為400nm的掩埋氧化物。第一閘電極152的長度宜在~200與1000nm之間，決定裝置的崩潰電壓。
可選擇在中間閘極152下的介電材料142的厚度以使夾斷開始時的最佳汲極電流，後者部份決定裝置100的輸出功率。在第二閘電極154下的薄介電材料144的厚度選擇薄的，在高偏壓被遮罩時發揮最佳性能。以裝置運行時所須承受的汲極電壓選擇在第三閘電極156上的區146中的介電材料厚度。
對於某些應用，閘電極152和156的累積寬度最好是主體120的~4X厚度以抑制DIBL效應。可調整閘電極154的寬度和其下的摻雜，以設定臨限電壓並調整導通電阻。使用較大的閘電極156的厚度和其下的閘極介電層厚度可進一步增加裝置100的高耐壓。
圖2示例絕緣體上覆矽裝置200(修改的n通道MOSFET)的截面示意圖，適於做為RF開關。雖然裝置200類似裝置100，且可使用許多相同製程步驟來製造，但最好做為開關而非放大器。為此，在閘極254下不需要超薄閘極介電層(例如，圖1的第二介電材料144)。因此，在示例裝置200，閘極250分成中間閘電極252和二個對稱延伸閘電極254、256。閘電極252、254、256可由合適導電性和其他性質的材料組合來形成。一些實施例中，閘電極252、254、256可由高度摻雜(包含簡併摻雜)多晶矽形成。如下所述，介電材料240在中間閘電極252與通道220之間產生的間隙小於閘電極254、256與通道220之間。閘電極252、254、 256可由導電材料255(例如，導電材料155)電耦合(例如，彼此短路)，可為任何合適金屬或金屬矽化物，也可電接觸源極230和汲極235。
例如，類似示例裝置200的裝置可具有5V與20V之間的崩潰電壓，設計RF天線協調器的理想元件。此例中的主體220的厚度為50nm，其下有400nm的掩埋氧化物。第一閘電極252的長度在~50與1000nm之間對某些應用較好。分別選擇在第二和第三閘電極254、256下的區244、246中的介電材料厚度，以承受裝置運行時所施加的汲極電壓並降低歸因於GIDL的諧波，因此厚度高於252。為此，介電層240在區244、246的厚度為20nm很適合。對於某些應用，閘電極250的累積寬度最好是主體220的~4X厚度以降低DIBL效應。
合適閘電極(例如，閘電極252、254、256)可為~200nm厚的多晶矽，閘電極254、256與閘電極252間隔20nm。
在裝置200，中間閘極252與延伸閘電極254、256之間的間隙預期會增加導通電阻。然而，當傳統FET過驅動(亦即，Vg>>Vth)時，載子遷移率降低。當裝置200過驅動時，可選擇閘極254、256下的介電層厚度，使得載子遷移率在區244、246下保持正常，相較於沒有延伸閘極254、256的傳統電晶體，低GIDL電流導致低諧波失真和高於傳統裝置的崩潰電壓(導通電阻溫和增加~10-15%)。
圖3A-3F是在示例製程中的選擇點之示例裝置300的截面示意圖，顯示適於製造示例裝置300的步驟(例如，圖1的示例裝置)。圖3A-3F雖顯示做為RF放大器之裝置的製造，但應瞭解，只要有合適修改，本文所揭露的方法可應用於其他裝置和其他半導體技術(例如，非SOI矽基裝置、複合半導體裝置等等)，如下所述。
如圖3A，提供半導體基板310。為了說明，基板310顯示為SOI晶圓，具有掩埋氧化物層312和其上的矽主體320。如所示，半導體基板310可設有形成於區主體320上方的閘電極352，將變成閘極結構350的一部分(例如，圖1的閘極150)。如所示，閘電極352被介電材料340包含。在一些實施例，基板310可只設有下介 電材料340A，形成目前第一介電材料340的下部(由虛線代表)，在此情形，可稍後形成上介電材料340B。基板310顯示為部分空乏的SOI晶圓。然而，在一些實施例，可使用完全空乏的SOI晶圓。
在一些實施例，基板310沒有第一介電材料340也沒有閘電極352。在此種實施例，方法可包含形成第一介電材料340的下部340A及閘電極352。第一介電材料340可為任何合適材料，包含但不限於各種氧化物和氮化物(例如，二氧化矽、氧化鉿、氧化鈰、氮化矽、氮化硼等等)及其組合。
如圖3C，第一介電材料340可經由光刻和蝕刻、或任何其他製程的合適組合來構圖，在基板310的頂表面322上靠近閘電極352露出區325。在一些實施例，第一介電材料340是二氧化矽，可在蝕刻使用氫氟酸(HF)溶液的光刻膠顯影後所露出的區域來構圖。如所示，閘電極352可做為摻雜劑植入362的硬遮罩。如所示，摻雜劑植入362可在輕度n摻雜的主體320內產生p型井331。此區塊一部分可形成完整裝置300的源極井330(以下配合圖3F進一步說明)。p型井331的尺寸或至少一部分可因此自我對正最接近閘電極352的邊緣。
因矽材料的載子遷移率之故，需要縮小元件尺寸以產生高速RF性能。現有已知技術是先形成不同厚度閘極介電氧化物，接著經由同一個對準標的在閘極介電氧化物上對準閘極結構，使得裝置難以縮小。所提的方法在閘極152上進行對正如圖3C，有效解除對準誤差導致小尺寸元件的參數變動。
如圖3C，薄介電材料344可形成於區325上。在一些實施例，薄介電材料344可為使用熱氧化物製程所形成的二氧化矽。可選擇第二介電材料344的厚度以達成裝置300所要的性能特徵。詳言之，由於介電材料344在完整電晶體的閘電極354與主體320之間在區325形成閘極介電層(如下所述)，該厚度至少部份決定裝置300的導通電阻和其截止頻率。如所示，可使介電材料340的厚度在區346比區344大。
在一些實施例，想使厚度盡量小而不造成短路。可調整裝置性能以配合不同特徵。例如，介電材料愈薄，驅動電流愈大。同樣地，隨著介電材料344 的厚度增加，驅動電流減小。可依據特定應用所要的特徵來選擇任何合適厚度的各種介電材料。
對於大部分應用，16-100Å厚的氧化物層可用於介電材料344。包含高K介電層的其他材料及任何其他合適介電層可用來進一步調整所要的性能特徵。
如圖3D，導電層353可位於圖3C的結構上，形成圖3E的結構。導電層353可為任何合適材料，包含金屬和/或高度摻雜的多晶矽。注意，可選擇導電層353的厚度，使得可使用反應離子蝕刻來構圖導電層353，而不需要獨立的光刻步驟。藉由選擇合適反應離子蝕刻製程(例如，在低壓的反應離子蝕刻)，導電層353在閘電極352和區325上的部份可除去，而留下層353沿著閘電極352之側壁355的部分，並使構圖的介電材料340的側壁357完整，藉以形成延伸閘電極354、356(例如，圖1的閘電極154、156)。此種非光刻製程可用來產生細小奈米等級結構，而不需要額外遮罩和可做奈米(或次奈米)光罩對正之設備的花費。清除353層殘餘所需的過蝕刻會造成延伸閘電極354、356高度低於中間閘電極352。
在一些實施例，為幫助圖3D之結構的後續構圖以形成圖3E和3F的結構，薄氧化物層(例如，氧化物層359)或其他層可沉積在導電層353上如圖3D。當進行合適各向異性選擇蝕刻製程(例如，在HBr：Cl電漿的低壓蝕刻)最好在垂直於基板表面的方向除去材料時，此氧化物塗層保護導電層353的側壁免於蝕刻，導致成各個延伸閘電極354、356的顯著地垂直側壁355A、B及357A、B如圖3E-3F。保護氧化物塗層確保垂直閘電極354、356有一致尺寸，不會與區塊產生中的源極或汲極摻雜的井由金属矽化物短路。
本文的說明是為了顯示實施例的關鍵特性，可省略各種已知處理步驟。例如，在一些實施例中多晶矽做為閘電極材料，襯裡氧化物可沉積或熱生長成為多晶矽退火製程的一部分，驅動重度n型摻雜劑擴散到多晶矽。此種襯裡氧化物層可為~50-200Å厚，可在蝕刻多晶矽以構圖閘電極前由RIE除去。這可控制關 鍵尺寸(“CD控制”)。隨後形成介電隔片343防止源極和汲極在矽化物形成時與各個閘電極354、356短路。
如圖3F，介電隔片343可鄰接延伸的閘電極354、356。介電隔片343可做為摻雜劑植入製程364的硬遮罩，可用來形成源極和汲極井。如所示，源極和汲極井是摻雜的n+。一或多個熱退火步驟可進一步界定源極井332和汲極井335的範圍、以及源極井332和通道井331的介面、汲極井335和主體320的介面。在一些實施例中閘電極354、356是多晶矽，一或多個退火步驟也可用於使摻雜劑擴散到閘電極354、356內，確保具有充分導電性。在一些實施例，熱退火步驟可用來修復閘電極354、356的反應離子蝕刻所引發的蝕刻損害，額外退火進一步使摻雜製程364和/或摻雜製程362所導入的摻雜劑擴散。在一些實施例，源極、汲極、通道的摻雜輪廓在通道井331與主體320之間的介面逐漸擴散，藉以降低陡峭摻雜分佈造成的高電場。
未明示的額外傳統步驟可包含橫向摻雜劑擴散以形成摻雜的源極和汲極區如圖3F，隔片343的沉積和構圖，以及可由矽化物、金屬、或任何其他合適材料所形成之源極和汲極接點的沉積。要瞭解若使用完全空乏的SOI，則摻雜區尺寸會改變；例如，p型井331和形成汲極335的n型井可在掩埋氧化物312的介面延伸到主體320的底部。
圖4顯示製造電晶體(例如，示例裝置100)的示例製程400的流程圖。如下述，在本文的範圍內可在特定實施中省略一些或所有顯示的特性，一些顯示的特性並非所有實施例都需要。示例製程400具有步驟402、404、406、408、410、412、414、416。這些步驟可以是人操作半導體製造設備、自動控制系統操作此種設備、或其任何組合，合稱為“操作者”。一些示例中，製程400可由執行下述功能或演算法的任何合適裝置或手段來進行。一些示例中，步驟406和408的順序可顛倒以容許穿過氧化物的植入。
在步驟402，操作者提供基板，在基板頂表面下有半導體區(例如，圖3的主體320)。基板沿著平行於基板頂表面的方向有彼此相對的第一和第二端(例 如，圖3A-3F的源極330和汲極335)；位於半導體區上的第一介電材料(例如，圖3的下介電材料340A)；位於半導體區上在第一和第二端之間的第一閘電極(例如，圖3的閘電極352)。
在步驟404，操作者在第一閘電極和基板上形成第二介電材料(例如，圖3的上介電材料340B)。第二介電材料可為二氧化矽、氮化矽、或任何其他合適介電材料或其組合，可由濺射、物理蒸氣沉積、化學蒸氣沉積、或任何其他合適方法來沉積。
在步驟406，操作者構圖第一和第二介電材料，在鄰接至少第一閘電極第一側壁且接近第一端露出基板頂表面的第一區(例如，區電極325如圖3C)。在一些實施例，構圖第二介電材料包含先構圖光阻以產生蝕刻遮罩。可使用任何合適濕或乾蝕刻製程來除去第二介電材料的露出區及第一區內的第一介電材料。例如，可使用氫氟酸溶液除去二氧化矽。
在步驟408，操作者將第一摻雜劑(例如，圖3C的摻雜劑362)施加於基板，在基板第一區塊內形成第一摻雜的區塊對應於第一區。因基板在第一區內露出，故第一摻雜區塊的寬度至少部分由第一區寬度決定。第一摻雜劑可使用任何合適製程來施加，包含摻雜劑從塗層擴散或離子植入。若電晶體是n通道電晶體，則選擇第一摻雜劑以產生p摻雜區。若電晶體是p通道電晶體，則選擇第一摻雜劑以產生n摻雜區。
在步驟410，操作者在第一區上形成第三介電材料(例如，圖3C的薄介電材料344)，其厚度小於在第一閘電極與基板頂表面之間的第一介電材料厚度。第三介電材料可為二氧化矽、氮化矽、或任何其他合適介電材料或其組合，可由濺射、物理蒸氣沉積、化學蒸氣沉積、或任何其他合適方法來沉積。在一些實施例，在第一區的基板頂表面使用熱氧化可在第一區上形成第三介電材料。
在步驟412，操作者構圖導電層來形成第二閘電極(例如，圖3D的導電層353，構圖如圖3E以形成兩個延伸閘電極254和356)。導電層可由任何合適製程(例如，化學蒸氣沉積、濺射等等)來沉積。第二閘電極接近半導體區第一端， 鄰接至少第一閘電極的第一側壁，位於第二介電材料和第一摻雜區塊的至少一部份上。在一些實施例，可構圖第二閘電極而不需要進行光刻步驟。例如，可經由諸如具高度各向異性的反應離子蝕刻(RIE)製程來蝕刻導電層，有效除去導電層區塊，同時導電層沿著第一閘電極側壁的部分仍完整。選擇導電層起始厚度可控制第二閘電極寬度。
第二閘電極可窄小到至少數十奈米的等級，而不需要進行高解析度光刻和高精確度光罩對正。此步驟可包含沿著第一閘電極相對側壁(並接近半導體區第二端)形成與第二閘電極相對的第三閘電極。在對應於第三閘電極的區域不需除去第二介電材料。結果，第三閘電極可與半導體區隔著介電材料，其厚度大於第一閘電極和/或第二閘電極(例如見圖1)。在第三閘電極下有厚介電層的重大好處是降低在整體閘極結構與汲極之間的電容(“Cgd”)。降低的Cgd有較高功率增益和較高最大工作頻率(增益大於或等於單位功率增益時的最高頻率所測量的)。延伸的閘極結構有高速性能，而沒有傳統窄閘極結構的高閘極電阻Rg所造成的功率增益退化。
在步驟414，操作者構圖第四介電材料來形成第一介電隔片鄰接第二閘電極(例如，其中一個介電隔片343鄰接第二閘電極354如圖3F)。第四介電材料可為前述的任何合適介電材料，可使用任何合適製程來沉積和構圖，包含配合步驟412的上述反應離子蝕刻。第一隔片可做為施加摻雜劑的硬遮罩，用來在第一摻雜區塊內形成源極井。於是，在步驟416，操作者將第二摻雜劑施加於基板，在基板第一摻雜區塊內形成第二摻雜區塊(例如，圖3F的n+井332)。第二摻雜區塊的寬度至少由第一區寬度、第二閘電極位置、第一隔片寬度決定(參見，例如圖3F的說明)。步驟414也可包含形成第二隔片鄰接實施例的第三閘電極，包含形成第三閘電極如上述。此種實施例中，第二隔片可做為遮罩，第二摻雜劑透過它形成可做為電晶體汲極的第三摻雜區(例如，圖3F的第三閘電極356、隔片343、汲極335)。選擇第二摻雜劑引入與第一摻雜劑相反的多數載子類型，使得源極的摻雜與形成於第二閘電極下的通道相反。
另一方面，本文所揭露的方法不限於SOI為基礎的裝置，例如，如圖5A~5C所示。圖5B顯示適用於低耗損電力管理裝置的示例裝置500，其特性類似於圖1的示例裝置100，使用常規半導體基板510來製造。SOI版本也可用於縮小元件隔離空間和提高切換速度以降低外部被動元件尺寸。源極井由形成於p摻雜井532內的n+摻雜井533所形成。p+摻雜井534對p摻雜井532形成歐姆接觸且連接n摻雜源極井533。延伸的閘電極554寬度可大於0.1um。
n型井533、p型井532、n型基板510形成寄生npn雙極接面電晶體。在高電壓運行下跨過形成於p型主體531與n型主體510之間之pn接面的漏電流流向p井接點534，成為寄生BJT的基極電流。具有單一厚閘極介電層的傳統裝置中，p井532的摻雜通常約為5.0E16cm-3以達成可接受的閘極臨限電壓。然而，高p井電阻會使形成於p型井532與n型源極井533之間的pn接面正向偏壓，造成故障。使用延伸的閘電極554可使用薄介電材料544，在p型井532容許較高摻雜劑濃度(例如，~1.0E17-1.0E18cm-3)，同時降低導通電阻(Ron)。這降低寄生BJT的電流增益，藉以增加BVCEO和整體高電壓掌控能力。
再者，深輕度摻雜p型主體井531可隔離源極井530與摻雜輕度n型的基板510。輕度摻雜p型井531增加裝置崩潰電壓，在與基板背景摻雜的接面具有合適大的空乏區。同時，本文所揭露之方法所做的薄介電材料544容許p型井532被重度摻雜，造成反向偏壓電流的低電阻路徑。
如所示，n+摻雜汲極井535經由輕度摻雜基板510和p型通道井532耦合到源極井530。在此配置中，當裝置運行時基板510攜帶電流的部分做為飄移區，當經由閘極550而正偏壓時，做為空乏模式電晶體通道，包括第一閘電極552和第二閘電極554(類似於圖1的裝置100的閘電極152、154)。隔離溝557可用來保護閘極隔離高汲極電壓，傳統熱局部氧化(LOCOS)也是低成本好選項。大空乏區形成於深p主體531與n基板510之間。隔離溝在汲極降低電場強度。電流向通道集中，連同通道上的薄閘極介電層，降低通態耗損同時維持裝置的高電壓承受。
類似於裝置100，裝置500在閘電極554與有效通道之間有薄介電材料544，在區542有介電材料540，其厚度大於介電材料544。藉由構圖導電層555，閘電極552、554以及源極井530和汲極井535可設有電接點(例如，合適金屬或金屬矽化物)。為了說明，示例裝置500顯示為具有n型源極和汲極井以及p型通道井的n-p-n電晶體。然而，應瞭解本文所揭露的方法以p型摻雜取代n型摻雜或反之，則同樣可用來製造具有p型通道的p-n-p電晶體。
圖5A描繪用來製造形成圖5B之源極井530的結構的示例摻雜製程。如所示，一層光阻559在包含汲極井535的結構上構圖，露出源極井530。傾斜的摻雜劑植入560可用來形成深p摻雜主體井531。第二摻雜劑植入565可用來形成較淺、較高度摻雜的p井532，有利於進一步降低寄生路徑電阻。在除去光阻559後，類似於配合圖3A-3F所述的製程可用來製造裝置500。延伸閘極556和厚介電層546可取代溝以使圖5C的裝置更精巧。可構圖額外光罩以在汲極535阻隔p井532植入物。
圖1~5的一或多個元件、步驟、特性、功能可重新安排或結合成單一元件、步驟、特性、功能，或在幾個元件、步驟、特性、功能中實施。也可增加額外元件、步驟、功能而不偏離本文所揭露的新穎特性。圖1~5的裝置和/或元件可執行本文所述的一或多個方法、特性、或步驟。
要瞭解所揭露之方法的特定步驟次序是說明示例製程。根據設計偏好，要瞭解方法的特定步驟次序可重新安排。申請專利範圍的方法主張依序的各種步驟，但除非本文特別敘明，否則不限於特定次序。
前文令任何熟悉此技藝人士能實施本文所述的各種觀點。對這些觀點的各種修改都是熟悉此技藝人士很清楚的，本文所界定的一般原理可用於其他觀點。因此，申請專利範圍不要受限於本文所述的觀點，而是與申請專利範圍文字一致的完整範疇，其中除非特別指明，否則單數的元件不意味“一個或只有一個”，而是“一個或以上”。除非特別指明，否則“一些”指的是“一個或以上”。“至少其中一個”的項目列表指的是這些項目的任何組合，包含單一構件。例如，“a、 b、c的至少其中一個”要涵蓋：a；b；c；a和b；a和c；b和c；a、b和c。申請專利範圍意欲涵蓋熟悉此技藝人士現在已知或將來會知曉的本文所說明的各種要件的結構性和功能性等效者。
雖以特定組態和操作順序來說明實施例，但應瞭解實施例可增加、省略、或改變元件、操作等等。於是，本文所揭露的實施例是範例而非限制。
100:絕緣體上覆矽裝置
110:SOI基板
112:掩埋氧化物
120:n型矽主體
130:源極
131:p型井
132:n型井
135:汲極
140:第一介電材料
142:區
144:第二介電材料
146:區
150:閘極
152:閘電極
154:閘電極
155:導電材料
156:閘電極

Claims (18)

  1. 一種絕緣體上覆矽(SOI)上的射頻(RF)放大器裝置，包括：基板，在基板頂表面下延伸有半導體區，半導體區的第一和第二端沿著平行於基板頂表面的方向彼此相對；第一介電層，形成於基板半導體區上方，具有第一厚度；第一閘電極，在第一和第二端之間位於半導體區上方的第一介電層上；第二介電層，具有第二厚度，形成基板頂表面上在第一閘電極下鄰接第一介電層並接近第一端，其中第二介電層獨立形成於第一介電層後；及第二閘電極，位於第二介電層上方並與第一閘電極電性短路接觸，其中相對於第一閘電極的第二閘電極側壁顯著地垂直於基板頂表面，其中第二閘電極由以下步驟形成：在第一閘電極和第一區上方形成導電層；及用各向異性反應離子蝕刻(RIE)製程對導電層進行選擇性蝕刻，在第二介電層上留下一部分的導電層以形成第二閘電極，第二閘電極的垂直側壁顯著地垂直於基板頂表面。
  2. 如申請專利範圍第1項的RF放大器裝置，其中第二厚度不等於第一厚度。
  3. 如申請專利範圍第1項的RF放大器裝置，進一步包括第一隔片，形成於基板半導體區上方鄰接第二閘電極。
  4. 如申請專利範圍第1項的RF放大器裝置，進一步包括位於半導體區上方的第三閘電極鄰接第一閘電極並接近第二端，與半導體區隔著第三介電層，其中第三介電層具有第三厚度。
  5. 如申請專利範圍第4項的RF放大器裝置，其中第二厚度小於第一厚度和第三厚度；第一厚度小於第三厚度。
  6. 如申請專利範圍第4項的RF放大器裝置，其中相對於第一閘電極的第三閘電極側壁顯著地垂直於基板頂表面。
  7. 如申請專利範圍第4項的RF放大器裝置，進一步包括第二隔片，形成於基板半導體區上方鄰接第三閘電極。
  8. 如申請專利範圍第1項的RF放大器裝置，其中摻雜源極在第一端形成於半導體區內；摻雜汲極在第二端形成於半導體區內；摻雜通道形成於摻雜源極與摻雜汲極之間，摻雜通道的至少一部分位於第一閘電極下方，與第一閘電極隔著第一介電層，摻雜通道的多數載子類型與摻雜源極和摻雜汲極的多數載子類型相反。
  9. 如申請專利範圍第1項的RF放大器裝置，其中摻雜源極井在第一端形成於半導體區內；摻雜汲極井在第二端形成於半導體區內；摻雜通道在遠離半導體區第一端的摻雜源極井一端接觸摻雜源極井，摻雜通道井位於第二閘電極下方，與第二閘電極隔著第二介電層，摻雜通道井的多數載子類型與摻雜源極井和摻雜汲極井的多數載子類型相反。
  10. 如申請專利範圍第9項的RF放大器裝置，進一步包括在半導體區內延伸在摻雜通道井與摻雜汲極井之間的摻雜飄移區，摻雜飄移區位於第一閘電極下方，與第一閘電極隔著第一介電層，摻雜飄移區的多數載子類型與摻雜通道的多數載子類型相反，其多數載子濃度低於摻雜通道、摻雜源極井、摻雜汲極井的多數載子濃度。
  11. 如申請專利範圍第10項的RF放大器裝置，進一步包括在摻雜通道與摻雜飄移區之間介面的逐漸擴散摻雜分佈。
  12. 如申請專利範圍第1項的RF放大器裝置，進一步包括形成於第一閘電極和第二閘電極上的導電材料，以電耦合第一閘電極和第二閘電極。
  13. 一種製造如申請專利範圍第1項的RF放大器裝置的方法，包括以下步驟：提供基板，在基板頂表面下延伸有半導體區，半導體區的第一和第二端沿著平行於基板頂表面的方向彼此相對；在半導體區上方形成第一介電層；在第一和第二端之間將第一閘電極設置於半導體區上方；在基板頂表面上形成第二厚度的第二介電層，在第一閘電極下方鄰接第一介電層並接近第一端；及在第二介電層上方設置第二閘電極，其中第二閘電極由以下步驟形成：在第一閘電極和第一區上方形成導電層；及用各向異性反應離子蝕刻(RIE)製程對導電層進行選擇性蝕刻，在第二介電層上留下一部分的導電層以形成第二閘電極，第二閘電極的垂直側壁顯著地垂直於基板頂表面。
  14. 如申請專利範圍第13項的方法，在設置第一閘電極後與形成第二介電層前進一步包括以下步驟：在第一閘電極和第一介電層上方形成第三介電層；及光刻第一和第三介電層以露出基板頂表面第一區。
  15. 如申請專利範圍第13項的方法，進一步包括以下步驟：植入第一摻雜劑，在對應於第一區的基板第一區塊內形成第一摻雜區塊，第一摻雜區塊的寬度至少部分由第一區寬度所決定。
  16. 如申請專利範圍第15的方法，進一步包括以下步驟：形成第一隔片鄰接第二閘電極；及植入第二摻雜劑，在基板第一摻雜區塊內形成第二摻雜區塊，第二摻雜區塊的寬度至少由第一區寬度、第二閘電極位置、第一隔片寬度所決定；其中第二摻雜區塊的多數載子類型與第一摻雜區塊的多數載子類型相反。
  17. 如申請專利範圍第13項的方法，其中導電層是在形成於第一閘電極和第一區上之後，進行選擇性蝕刻產生第二電閘極，並且不須使用光罩決定第二閘電極尺寸；第二閘電極寬度由導電層的形成厚度來界定。
  18. 如申請專利範圍第13項的方法，其中構圖導電層包括以下步驟：在導電層上方形成具有保護層厚度的保護介電材料層；及使用各向異性RIE製程來蝕刻保護介電層；其中各向異性RIE製程傾向沿著垂直於基板頂表面的方向來蝕刻保護介電層和導電層；其中各向異性RIE製程除去保護介電層的蝕刻率大於導電層的蝕刻率；其中整合規畫保護層厚度和各向異性RIE製程，使得殘餘保護介電材料附在第二閘電極垂直側壁，最遠離第一閘電極並正對第一閘電極；其中整合規畫保護層厚度和各向異性RIE製程，使得殘餘保護介電材料附在第三閘電極垂直側壁，最遠離第一閘電極並正對第一閘電極。
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