CN108695386B - 高压半导体装置及其制造方法 - Google Patents
高压半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN108695386B CN108695386B CN201710231433.1A CN201710231433A CN108695386B CN 108695386 B CN108695386 B CN 108695386B CN 201710231433 A CN201710231433 A CN 201710231433A CN 108695386 B CN108695386 B CN 108695386B
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- gate
- semiconductor device
- doped region
- voltage semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 91
- 238000002955 isolation Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种高压半导体装置及其制造方法。此装置包括一半导体基底，具有一高压井区。此装置还包括一栅极介电结构及栅极，栅极介电结构包括位于高压井区上的一第一介电层以及位于第一介电层上的一第二介电层。第二介电层具有U型或环型的俯视轮廓而形成露出第一介电层的一开口。栅极位于第二介电层上，且经由开口延伸至露出的第一介电层上。此装置还包括位于高压井区内的一漂移掺杂区以及位于漂移掺杂区内的一源极/漏极掺杂区。本发明能够提升击穿电压，增加装置的切换特性，减少装置的漏电流，以及降低装置的导通电阻。
Description
技术领域
本发明是关于一种半导体技术，且特别是关于一种具有不均匀厚度的栅极介电结构的高压半导体装置。
背景技术
高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置，例如双扩散漏极金属氧化物半导体晶体管(Double Diffused Drain MOSFET,DDDMOS)及横向扩散金属氧化物半导体晶体管(Lateral diffused MOSFET,LDMOS)，主要用于高于或约为18V的元件应用领域。高压半导体装置技术的优点在于符合成本效益，且易相容于其他制造工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。
双扩散漏极金属氧化物半导体晶体管(DDDMOS)具有体积小、输出电流大的特性，广泛应用在切换式稳压器(switch regulator)中。双扩散漏极是由二个掺杂区形成用于高压金属氧化物半导体晶体管的一源极或一漏极。此处“高压金属氧化物半导体晶体管”用语所指的是具有高击穿电压(breakdown down voltage)的晶体管。
通常在设计DDDMOS时，主要考虑的是低导通电阻(on-resistance,Ron)以及高击穿电压(breakdown voltage,BV)。在DDDMOS的设计中，若将漏极与通道区之间的间距(space)缩短(例如，利用自对准制造工艺将漏极自对准于栅极间隙壁)，可降低DDDMOS的导通电阻。然而，DDDMOS的击穿电压会降低且漏电流会增加。也就是说，在DDDMOS的设计中，通常要在低导通电阻与高击穿电压之间做出抉择。
因此，有必要寻求一种高压半导体装置及其制造方法，其能够解决或改善上述的问题。
发明内容
本发明提供一种高压半导体装置及其制造方法，以解决现有技术的一项或多项缺失。
本发明一实施例提供一种高压半导体装置，包括：一半导体基底，具有一高压井区；一栅极介电结构，包括：一第一介电层以及一第二介电层，其中第一介电层位于高压井区上，而一第二介电层位于第一介电层上，且其中第二介电层具有U型或环型的俯视轮廓而形成露出第一介电层的一开口；一栅极，位于第二介电层上，且经由开口延伸至露出的第一介电层上；一漂移掺杂区，位于高压井区内；以及一源极/漏极掺杂区，位于漂移掺杂区内。
本发明另一实施例提供一种高压半导体装置的制造方法，包括：提供一半导体基底，其具有一高压井区；于高压井区上形成一第一介电层；于高压井区内形成一漂移掺杂区；于第一介电层上形成一第二介电层，其中第二介电层与第一介电层构成一栅极介电结构，且第二介电层具有U型或环型的俯视轮廓而形成露出第一介电层的一开口；于第二介电层上形成一栅极并填入开口；以及于漂移掺杂区内形成一源极/漏极掺杂区。
本发明的高压半导体装置及其制造方法，由于高压半导体装置内具有由U型或环型的介电层所形成的阶梯式栅极介电结构，因此可降低位于栅极边缘下方的电场及降低栅极-漏极电容，进而提升内高压半导体装置的击穿电压及增加高压半导体装置的切换特性(switching characteristic)。如此一来，在高压半导体装置设计中，源极/漏极掺杂区可与栅极间隙壁横向隔开一距离，以增加通道区与源极/漏极掺杂区之间的间距，进而减少高压半导体装置的漏电流。再者，可通过缩小高压半导体装置的的平面尺寸而降低高压半导体装置的导通电阻。
附图说明
图1A至图1E是绘示出根据本发明一实施例的高压半导体装置的制造方法的剖面示意图。
图2A是绘示出根据本发明一实施例的高压半导体装置中栅极介电结构的平面示意图。
图2B是绘示出根据本发明另一实施例的高压半导体装置中栅极介电结构的平面示意图。
符号说明：
10 高压半导体装置；
100 半导体基底；
100a 主动区；
102 高压井区；
104 隔离结构；
106 第一介电层；
110 漂移掺杂区；
116 第二介电层；
117 开口；
120 (阶梯式)栅极介电结构；
122 栅极；
122a 侧壁；
130 栅极间隙壁；
132 源极/漏极掺杂区；
134 顶部掺杂区；
D1 第一距离；
D2 第二距离；
D3 第三距离；
D4 第四距离；
S 距离；
W 宽度。
具体实施方式
以下说明本发明实施例的高压半导体装置及其制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
本发明的实施例提供一种高压半导体装置，例如双扩散漏极金属氧化物半导体晶体管(DDDMOS)，其利用具有U型或环型结构的栅极介电层来提升高压半导体装置的击穿电压。如此一来，当增加通道区与漏极之间的间距并缩小高压半导体装置尺寸以改善其导通电阻及降低漏电流时，高压半导体装置仍然能够具有适当或所需的击穿电压。
请参照图1E，其绘示出根据本发明一实施例的高压半导体装置10的剖面示意图。在本实施例中，高压半导体装置10包括一半导体基底100，其具有一高压井区102及至少一隔离结构104。隔离结构104，例如沟槽隔离(trench isolation)结构，于半导体基底100的高压井区102内定义出一主动区100a。
在一实施例中，半导体基底100可具有一第一导电型，例如P型或N型。再者，高压半导体装置10的高压井区102具有第一导电型。在一范例中，高压井区102为P型，且具有一掺杂浓度为5.0×1016ions/cm3。在另一范例中，高压井区102为N型，且具有一掺杂浓度为6.0×1016ions/cm3。
在本实施例中，高压半导体装置10还包括一栅极介电结构120、位于栅极介电结构120上方的一栅极122以及位于栅极122的两相对侧壁122a上的栅极间隙壁130。
在本实施例中，栅极介电结构120包括一第一介电层106及位于第一介电层106上的一第二介电层116。在一实施例中，第一介电层106位于高压井区102上，覆盖整个主动区100a并延伸于隔离结构104上方。在一实施例中，第一介电层106可包括二氧化硅，且厚度约在
至
的范围。
第二介电层116位于高压井区102上。第二介电层116为图案化介电层而未覆盖整个主动区100a或延伸于隔离结构104上方，使第二介电层116与第一介电层106构成具有不均匀厚度的阶梯式栅极介电结构120。在一实施例中，第二介电层116的厚度约在
至
的范围。再者，在一实施例中，第二介电层116及第一介电层106包括相同的材料，例如二氧化硅。在其他实施例中，第二介电层116及第一介电层106可包括不同的材料。举例来说，第一介电层106可包括二氧化硅，而第二介电层116可包括氮化硅、氮氧化硅或其他高介电常数介电材料(例如，HfO2、ZrO2、Al2O3、或TiO2等等)。
在一实施例中，第二介电层116具露出第一介电层106的一开口117(标示于图1C)。开口117大体上对应于高压半导体装置10的通道区(未绘示)。
请参照图2A，其绘示出根据本发明一实施例的高压半导体装置10中栅极介电结构120的平面示意图。为了简化图式，此处仅绘示出栅极介电结构120的第二介电层116而未绘示出第一介电层106。在此实施例中，第二介电层116具有U型的俯视轮廓而形成露出第一介电层106的开口117。
再者，请参照图2B，其绘示出根据本发明另一实施例的高压半导体装置10中栅极介电结构120的平面示意图。为了简化图式，此处仅绘示出栅极介电结构120的第二介电层116而未绘示出第一介电层106。在此实施例中，第二介电层116具有环型的俯视轮廓而形成露出第一介电层106的开口117。
在本实施例中，栅极122位于第二介电层116上，且完全填入开口117，使栅极122经由开口117延伸至露出的第一介电层106上。在一实施例中，栅极122可包括多晶硅，且具有顶部掺杂区134，以降低栅极122的接触电阻。
在一实施例中，具有U型或环型的俯视轮廓第二介电层116自栅极122的侧壁122a突出一第一距离D1，使第二介电层116的一部分位于每一栅极间隙壁130下方。在此情形中，第二介电层116自栅极122的侧壁122a延伸至栅极122下方的一第二距离D2大于第一距离D1，如第2A及2B图所示。举例来说，具有U型或环型的俯视轮廓第二介电层116可具有一宽度W，例如0.3μm。再者，第一距离D1为0.1μm，而第二距离D2为0.2μm。亦即，第一距离D1及第二距离D2的总和为第二介电层116的宽度W。
另外，如第2A及2B图所示，从俯视角度来看，第二介电层116中垂直于栅极122的部分自主动区100a的一边缘E向外突出一第三距离D3。在此情形中，第二介电层116自主动区100a的一边缘E向主动区100a延伸的一第四距离D4小于第三距离D3。举例来说，第三距离D3为0.2μm，而第四距离D4为0.1μm。同样地，第三距离D3及第四距离D4的总和也为第二介电层116的宽度W。
在本实施例中，高压半导体装置10还包括漂移掺杂区110及源极/漏极掺杂区132。漂移掺杂区110对称设置于栅极122的两相对侧的高压井区102内，且邻近于隔离结构104。再者，源极/漏极掺杂区132位于对应的漂移掺杂区110内，且邻近于隔离结构104。在一实施例中，高压井区102与源极/漏极掺杂区132具有第一导电型，而漂移掺杂区110具有不同高压井区102的第一导电型的一第二导电型。在一范例中，第一导电型可为P型，而第二导电型则为N型。在另一范例中，第一导电型可为N型，而第二导电型则为P型。在一实施例中，源极/漏极掺杂区132的掺杂浓度大于作为双扩散漏极区的漂移掺杂区110。再者，源极/漏极掺杂区132与顶部掺杂区134具有相同导电型及相同掺杂浓度。
在一实施例中，源极/漏极掺杂区132可与栅极间隙壁130横向隔开一距离S，以降低高压半导体装置10的漏电流。
接着，请参照图1A至图1E，其绘示出根据本发明一实施例的高压半导体装置10制造方法的剖面示意图。请参照图1A，提供一半导体基底100，其具有一高压井区102及至少一隔离结构104。隔离结构104(例如，沟槽隔离结构)于半导体基底100的高压井区102内定义出的一主动区100a。在本实施例中，半导体基底100可为硅基底、锗化硅(SiGe)基底、块体半导体(bulk semiconductor)基底、化合物半导体(compound semiconductor)基底、绝缘层上覆硅(silicon on insulator,SOI)基底或其他习用的半导体基底。
在一实施例中，高压井区102具有一第一导电型，例如P型或N型。在一范例中，高压井区102为P型，且具有一掺杂浓度为5.0×1016ions/cm3。在另一范例中，高压井区102为N型，且具有一掺杂浓度为6.0×1016ions/cm3。
请参照图1B，可藉由热氧化法或适当的沉积制造工艺(例如，化学气相沉积制造工艺)于于高压井区102上形成一第一介电层106。在一实施例中，第一介电层106覆盖整个主动区100a，且延伸于隔离结构104上方。在一实施例中，第一介电层106的厚度约在
至
的范围。再者，第一介电层106可包括二氧化硅。在一实施例中，可在形成第一介电层106之后，对第一介电层106进行一退火制造工艺，例如快速热退火(rapid thermalannealing,RTA)。
接着，可利用光刻制造工艺形成一注入掩膜板(未绘示)。之后，进行离子注入，以在对应主动区100a的高压井区102内形成具有不同于第一导电型的一第二导电型的漂移掺杂区110，且在漂移掺杂区110之间定义出一通道区(未绘示)。在一范例中，第一导电型可为P型，而第二导电型则为N型。在另一范例中，第一导电型可为N型，而第二导电型则为P型。
在一实施例中，漂移掺杂区110的深度大于隔离结构104的深度。再者，可在形成漂移掺杂区110之后，对漂移掺杂区110进行一退火制造工艺，例如快速热退火(RTA)，使漂移掺杂区110延伸于隔离结构104下方。
请参照图1C，可藉由适当的沉积制造工艺(例如，化学气相沉积制造工艺)、光刻制造工艺及蚀刻制造工艺(例如，干蚀刻制造工艺或湿蚀刻制造工艺)，于第一介电层106上形成具有露出第一介电层的一开口117的一第二介电层116。开口117大体上对应于高通道区。再者，第一介电层106与第二介电层116构成具有不均匀厚度的一阶梯式栅极介电结构120。
在一实施例中，第二介电层116具有U型的俯视轮廓(如图2A所示)，且第二介电层116具有一宽度W。在其他实施例中，第二介电层116具有环型的俯视轮廓(如图2B所示)。在一实施例中，第二介电层116的厚度约在
至
的范围。再者，在一实施例中，第二介电层116及第一介电层106包括相同的材料，例如二氧化硅。在其他实施例中，第二介电层116及第一介电层106可包括不同的材料。举例来说，第一介电层106可包括二氧化硅，而第二介电层116可包括氮化硅、氮氧化硅或其他高介电常数介电材料(例如，HfO2、ZrO2、Al2O3、或TiO2等等)。
请参照图1D，可藉由适当的沉积制造工艺(例如，化学气相沉积制造工艺)、光刻制造工艺及蚀刻制造工艺(例如，干蚀刻制造工艺或湿蚀刻制造工艺)于第二介电层116上形成一栅极122并填入开口117。在一实施例中，栅极122可由多晶硅构成。在本实施例中，填入开口117的栅极122具有T型剖面轮廓。如此一来，可通过具有U型或环型俯视轮廓的第二介电层116来降低位于栅极122边缘下方的电场并降低栅极-漏极电容(Gate-DrainCapacitance,Cgd)。
接着，于栅极122的两相对侧壁122a上形成栅极间隙壁130。在一实施例中，如第2A及2B图所示，具有U型或环型的俯视轮廓第二介电层116自栅极122的侧壁122a突出一第一距离D1，使第二介电层116的一部分位于每一栅极间隙壁130下方。在此情形中，第二介电层116自栅极122的侧壁122a延伸至栅极122下方的一第二距离D2大于第一距离D1。再者，从俯视角度来看，第二介电层116中垂直于栅极122的部分自主动区100a的一边缘E向外突出一第三距离D3。在此情形中，第二介电层116自主动区100a的一边缘E向主动区100a延伸的一第四距离D4小于第三距离D3。
请参照图1E，可利用光刻制造工艺形成一注入掩膜板(未绘示)。之后，进行离子注入，以于对应的漂移掺杂区110内形成具有第一导电型的源极/漏极掺杂区132，且同时于栅极122的顶部形成一顶部掺杂区134。在一实施例中，源极/漏极掺杂区132可与栅极间隙壁130横向隔开一距离S。亦即，源极/漏极掺杂区132未自对准于栅极间隙壁130。
在一实施例中，源极/漏极掺杂区132的掺杂浓度大于作为双扩散漏极区的漂移掺杂区110。再者，源极/漏极掺杂区132与顶部掺杂区134具有相同导电型及相同掺杂浓度。
在形成源极/漏极掺杂区132之后，可利用现有金属化制造工艺，于图1E的结构上形成一金属化层(未绘示)。如此一来，便可形成高压半导体装置10。在一实施例中，金属化层可包括一内层介电(ILD)层及位于内层介电(ILD)层内的一内连接结构。在一实施例中，内连接结构至少包括耦接至源极/漏极掺杂区132及顶部掺杂区134的金属电极。
根据上述实施例，由于高压半导体装置内具有由U型或环型的介电层所形成的阶梯式栅极介电结构，因此可降低位于栅极边缘下方的电场及降低栅极-漏极电容，进而提升内高压半导体装置的击穿电压及增加高压半导体装置的切换特性(switchingcharacteristic)。如此一来，在高压半导体装置设计中，源极/漏极掺杂区可与栅极间隙壁横向隔开一距离，以增加通道区与源极/漏极掺杂区之间的间距，进而减少高压半导体装置的漏电流。再者，可通过缩小高压半导体装置的的平面尺寸而降低高压半导体装置的导通电阻。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
Claims (16)
1.一种高压半导体装置，其特征在于，包括：
一半导体基底，具有一高压井区；
一栅极介电结构，包括：
一第一介电层，位于该高压井区上；以及
一第二介电层，位于该第一介电层上，其中该第二介电层具有U型或环型的俯视轮廓而形成露出该第一介电层的一开口；
一栅极，位于该第二介电层上，且经由该开口延伸至该露出的该第一介电层上；
一漂移掺杂区，位于该高压井区内；
一源极/漏极掺杂区，位于该漂移掺杂区内；以及
一栅极间隙壁位于该栅极的一侧壁上，其中该栅极间隙壁与该源极/漏极掺杂区横向隔开一距离；
该源极/漏极掺杂区与该第二介电层隔开一距离。
2.如权利要求1所述的高压半导体装置，其特征在于，该第二介电层自该栅极的该侧壁突出一第一距离，使该第二介电层的一部分位于该栅极间隙壁下方。
3.如权利要求2所述的高压半导体装置，其特征在于，该第二介电层自该栅极的该侧壁延伸至该栅极下方的一第二距离大于该第一距离。
4.如权利要求1所述的高压半导体装置，其特征在于，该第一介电层及该第二介电层包括相同的材料。
5.如权利要求1所述的高压半导体装置，其特征在于，该第一介电层及该第二介电层包括不同的材料。
6.如权利要求1所述的高压半导体装置，其特征在于，该第一介电层的厚度在
至
的范围，且该第二介电层的厚度在
至
的范围。
7.如权利要求1所述的高压半导体装置，其特征在于，该高压井区及该源极/漏极掺杂区具有一第一导电型，且该漂移掺杂区具有不同于该第一导电型的一第二导电型。
8.如权利要求1所述的高压半导体装置，其特征在于，该栅极具有一顶部掺杂区，且该顶部掺杂区与该源极/漏极掺杂区具有相同导电型及相同掺杂浓度。
9.一种高压半导体装置的制造方法，其特征在于，包括：
提供一半导体基底，其具有一高压井区；
于该高压井区上形成一第一介电层；
于该高压井区内形成一漂移掺杂区；
于该第一介电层上形成一第二介电层，其中该第二介电层与该第一介电层构成一栅极介电结构，且该第二介电层具有U型或环型的俯视轮廓而形成露出该第一介电层的一开口；
于该第二介电层上形成一栅极并填入该开口；
于该漂移掺杂区内形成一源极/漏极掺杂区，以及
于该栅极的一侧壁上形成一栅极间隙壁，其中该栅极间隙壁与该源极/漏极掺杂区横向隔开一距离；
且使该源极/漏极掺杂区与该第二介电层隔开一距离。
10.如权利要求9所述的高压半导体装置的制造方法，其特征在于，该第二介电层自该栅极的该侧壁突出一第一距离，使该第二介电层的一部分位于该栅极间隙壁下方。
11.如权利要求10所述的高压半导体装置的制造方法，其特征在于，该第二介电层自该栅极的该侧壁延伸至该栅极下方的一第二距离大于该第一距离。
12.如权利要求9所述的高压半导体装置的制造方法，其特征在于，该第一介电层及该第二介电层包括相同的材料。
13.如权利要求9所述的高压半导体装置的制造方法，其特征在于，该第一介电层及该第二介电层包括不同的材料。
14.如权利要求9所述的高压半导体装置的制造方法，其特征在于，该第一介电层的厚度在
至
的范围，且该第二介电层的厚度在
至
的范围。
15.如权利要求9所述的高压半导体装置的制造方法，其特征在于，该高压井区及该源极/漏极掺杂区具有一第一导电型，且该漂移掺杂区具有不同于该第一导电型的一第二导电型。
16.如权利要求9所述的高压半导体装置的制造方法，其特征在于，还包括于该栅极内形成一顶部掺杂区，其中该顶部掺杂区与该源极/漏极掺杂区具有相同导电型及相同掺杂浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710231433.1A CN108695386B (zh) | 2017-04-11 | 2017-04-11 | 高压半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710231433.1A CN108695386B (zh) | 2017-04-11 | 2017-04-11 | 高压半导体装置及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108695386A CN108695386A (zh) | 2018-10-23 |
| CN108695386B true CN108695386B (zh) | 2021-09-28 |
Family
ID=63842470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710231433.1A Active CN108695386B (zh) | 2017-04-11 | 2017-04-11 | 高压半导体装置及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108695386B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113594249B (zh) * | 2020-04-30 | 2023-07-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| US11482543B2 (en) * | 2020-05-29 | 2022-10-25 | metaMOS Solutions Inc. | Radio frequency (RF) amplifier device on silicon-on-insulator (SOI) and method for fabricating thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1716550A (zh) * | 2004-06-28 | 2006-01-04 | 中芯国际集成电路制造(上海)有限公司 | 用于高电压操作的金属氧化物半导体器件及其制造方法 |
| CN101719512A (zh) * | 2009-11-26 | 2010-06-02 | 上海宏力半导体制造有限公司 | 高压晶体管及其制造方法 |
| KR101212268B1 (ko) * | 2005-12-19 | 2012-12-14 | 매그나칩 반도체 유한회사 | 고전압 반도체 소자 및 그 제조방법 |
| CN104979390A (zh) * | 2014-04-04 | 2015-10-14 | 联华电子股份有限公司 | 高压金属氧化物半导体晶体管及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070070980A (ko) * | 2005-12-29 | 2007-07-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
2017
- 2017-04-11 CN CN201710231433.1A patent/CN108695386B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1716550A (zh) * | 2004-06-28 | 2006-01-04 | 中芯国际集成电路制造(上海)有限公司 | 用于高电压操作的金属氧化物半导体器件及其制造方法 |
| KR101212268B1 (ko) * | 2005-12-19 | 2012-12-14 | 매그나칩 반도체 유한회사 | 고전압 반도체 소자 및 그 제조방법 |
| CN101719512A (zh) * | 2009-11-26 | 2010-06-02 | 上海宏力半导体制造有限公司 | 高压晶体管及其制造方法 |
| CN104979390A (zh) * | 2014-04-04 | 2015-10-14 | 联华电子股份有限公司 | 高压金属氧化物半导体晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108695386A (zh) | 2018-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10777551B2 (en) | Integrated semiconductor device and method for manufacturing the same | |
| US7279743B2 (en) | Closed cell trench metal-oxide-semiconductor field effect transistor | |
| CN104979390B (zh) | 高压金属氧化物半导体晶体管及其制造方法 | |
| CN108847423B (zh) | 半导体器件及其制造方法 | |
| TWI407564B (zh) | 具有溝槽底部多晶矽結構之功率半導體及其製造方法 | |
| US10784337B2 (en) | MOSFET and a method for manufacturing the same | |
| CN101542731A (zh) | 沟槽栅场效应晶体管及其制造方法 | |
| CN104576734A (zh) | 半导体器件及其制造方法 | |
| US9876069B1 (en) | High-voltage semiconductor device and method for manufacturing the same | |
| TW201801318A (zh) | 半導體裝置及半導體裝置之製造方法 | |
| TWI455318B (zh) | 高壓半導體裝置及其製造方法 | |
| CN108695386B (zh) | 高压半导体装置及其制造方法 | |
| US11145718B2 (en) | Semiconductor device with separate active region and method of fabricating the same | |
| CN111211171B (zh) | 横向扩散金属氧化物半导体装置 | |
| KR100947941B1 (ko) | 반도체 소자 및 그 제조방법 | |
| CN110957349B (zh) | 半导体装置及其制造方法 | |
| TWI676289B (zh) | 半導體裝置及其製造方法 | |
| KR102422620B1 (ko) | 고전압 반도체 소자 및 제조방법 | |
| TWI618246B (zh) | 高壓半導體裝置及其製造方法 | |
| CN110690116B (zh) | 半导体结构及其制造方法 | |
| TWI571939B (zh) | 橫向擴散金屬氧化半導體元件及其製造方法 | |
| US11742422B2 (en) | Semiconductor device and method of fabricating the same | |
| US20230326982A1 (en) | Semiconductor device and fabrication method thereof | |
| US20240250168A1 (en) | High voltage semiconductor device and method of manufacturing same | |
| CN103996708B (zh) | 高电压半导体元件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |