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CN104576734A - 半导体器件及其制造方法 - Google Patents

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CN104576734A CN201410240041.8A CN201410240041A CN104576734A CN 104576734 A CN104576734 A CN 104576734A CN 201410240041 A CN201410240041 A CN 201410240041A CN 104576734 A CN104576734 A CN 104576734A
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MagnaChip Semiconductor Ltd
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Abstract

本发明提供了半导体器件及其制造方法。该半导体器件包括：阱区域；设置在阱区域中的漏极区域和源极区域；设置在阱区域上方的栅极电极；设置在栅极电极下面的薄栅极绝缘层和厚栅极绝缘层，厚栅极绝缘层被设置成比薄栅极绝缘层更靠近漏极区域；以及设置在栅极电极下方的延伸漏极结区域。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2013年10月10日提交韩国知识产权局的韩国专利申请No.10-2013-0120811的优先权，其整体内容通过引用合并于此。
技术领域
以下描述涉及半导体器件及其制造方法，并且涉及例如，在显示驱动器IC的电平移位器模块中使用的阶梯式栅极绝缘层MOSFET半导体器件以及用于制造双扩散MOS(DMOS)半导体器件的方法。
背景技术
增强驱动器耗尽负载金属氧化物半导体器件是如下器件，其中负载的栅极电极通过在金属氧化物半导体场效应晶体管(MOSFET)的反相器栅极中形成增强型布置的驱动器和耗尽型布置的负载来连接到输出端子。由于作为负载的金属氧化物半导体(MOS)晶体管具有恒流特性，因此DMOS器件因出色的操作特性而广泛地用在逻辑电路中。
传统的DMOS器件包括单独的高电压器件(HV器件)和/或单独的中电压器件(MV器件)，其具有大尺寸和低漏极电流以便将低电压(LV)转换成中电压(MV)或高电压(HV)。然而，由于不足的漏极电流，难于通过使用低电压栅极输入来驱动中电压器件或高电压器件。因而，当使用宽度增加的指型MOS器件时，存在芯片尺寸减小引起瓶颈现象的问题。
此外，由于沟道长度调制在电平移位器模块中不好，因此难于保证稳定的驱动功率。就是说，当低电压输入在电平移位器模块中增加到中电压输出或高电压输出时，以及当施加低电压栅极电压输入时，使用中电压器件或高电压器件，由于漏极电流低并且沟道长度调制不好，难于保证稳定的驱动功率。
专利文献1：美国注册专利No.6,492,678
发明内容
本发明内容被提供用于以简化的形式介绍在下面的具体实施方式中进一步描述的一组概念。本发明内容并非旨在确认要求保护的主题内容的关键特征或基本特征，也非旨在用于协助确定要求保护的主题内容的范围。
在一个总体方面，一种半导体器件包括：阱区域；设置在阱区域中的漏极区域和源极区域；设置在阱区域上方的栅极电极；设置在栅极电极下面的薄栅极绝缘层和厚栅极绝缘层，厚栅极绝缘层被设置成比薄栅极绝缘层更靠近漏极区域；以及设置在栅极电极下方的延伸漏极结区域。
阱区域可以是第一传导性区域，漏极区域和源极区域可以是第二传导性区域，并且延伸漏极结区域可以是第二传导性区域。
延伸漏极结区域可以从漏极区域横向延伸到阱区域的一部分。
延伸漏极结区域与栅极电极重叠的长度可以大于栅极电极与厚栅极绝缘层重叠的长度。
栅极电极与厚栅极绝缘层重叠的长度和延伸漏极结区域与栅极电极重叠的长度之间的差可以等于或小于0.1μm。
栅极绝缘层和漏极区域之间的半导体区域的上表面可以是共面的。
延伸漏极结区域可以具有至的深度。
该半导体器件的总体方面可以进一步包括具有比延伸漏极结区域深的深度的隔离层。
延伸漏极结区域可以延伸到阱区域在薄栅极绝缘层下面的部分。
漏极区域可以在延伸漏极结区域中形成并且可以通过阱区域与源极区域隔离。
延伸漏极结区域可以仅延伸到阱区域在厚栅极绝缘层下面的部分。
栅极电极与厚栅极绝缘层重叠的长度可以短于延伸漏极结区域与栅极电极重叠的长度。
该半导体器件的总体方面可以进一步包括在延伸漏极结区域和漏极区域之间的第二传导类型介质阱区域。
延伸漏极结区域可以接触阱区域。
在另一总体方面，一种用于制造半导体器件的方法包括：在衬底的阱区域中形成延伸漏极结区域，在阱区域上形成具有不同厚度的两个或更多个栅极绝缘层，以及在栅极绝缘层上形成栅极电极，其中延伸漏极结区域与栅极电极重叠。
该方法的总体方面可以进一步包括在形成延伸漏极结区域之前在衬底中形成阱区域，以及在栅极电极两侧形成源极区域和漏极区域。
栅极绝缘层可以包括第一栅极绝缘层和第二栅极绝缘层，并且第一栅极绝缘层具有比第二栅极绝缘层薄的厚度。
第一栅极绝缘层可以被形成为较之第二栅极绝缘层更靠近源极区域。
延伸漏极结区域可以通过离子注入形成，用于逻辑阱电压调整。
延伸漏极结区域可以具有约1E17原子/厘米3至1E19原子/厘米3的掺杂剂浓度。
延伸漏极结区域可以被形成为从漏极区域延伸到在第一栅极绝缘层下面的部分。
第一栅极绝缘层可以具有至的厚度。
其他特征和方面将通过以下详细描述、附图和权利要求而变得明显。
附图说明
图1图示了阶梯式栅极绝缘层DMOS半导体器件的示例的横截面视图。
图2图示了图1中所示的阶梯式栅极绝缘层DMOS半导体器件的俯视图。
图3图示了阶梯式栅极绝缘层DMOS半导体器件的另一示例的横截面视图。
图4图示了图3中所示的阶梯式栅极绝缘层DMOS半导体器件的俯视图。
图5图示了阶梯式栅极绝缘层DMOS半导体器件的另一示例的横截面视图。
图6图示了图5中所示的阶梯式栅极绝缘层DMOS半导体器件的俯视图。
图7至10图示了在用于制造根据本公开的阶梯式栅极绝缘层DMOS器件的方法示例期间的阶梯式栅极绝缘层DMOS器件的横截面视图。
图11图示了阶梯式栅极绝缘层DMOS器件的另一示例的横截面视图。
图12是图示由于沟道区域中的栅极电极的覆盖而生成的器件特性的示图。
图13A至13D是图示根据延伸漏极结区域的长度和栅极多晶的长度之间的差的器件特性的变化的曲线图。
图14和15图示了其中延伸漏极结区域没有与栅极绝缘层或栅极电极重叠的阶梯式栅极绝缘层DMOS器件的示例的横截面视图。
图16图示了其中在漏极区域上形成的硅化物延伸到栅极绝缘层区域的阶梯式栅极绝缘层DMOS器件的示例的横截面视图。
图17图示了包括第一至第三绝缘层的阶梯式栅极绝缘层DMOS器件的示例的横截面视图。
在附图和具体实施方式通篇中，除非另有描述，否则相同的附图标记将被理解为指示相同的元件和结构。这些元件的相对尺寸和图示可以为了清楚、说明和便利而被放大。
具体实施方式
下面的具体实施方式被提供用于帮助读者获得对这里描述的方法、装置和/或系统的全面理解。然而，这里描述的系统、装置和/或方法的各种改变、修改和等同方案对于本领域的普通技术人员将是明显的。所描述的处理步骤和/或操作的进行是示例；然而，除了有必要按特定顺序执行的步骤和/或操作之外，操作序列和/或操作不限于这里阐述的内容并且可以如本领域已知的那样改变。再者，为了更加清楚和简明，本领域普通技术人员公知的功能和构造的描述可以被省略。
这里描述的特征可以通过不同的方式实施，并且不应被解释为限于这里描述的示例。相反，这里描述的示例被提供以使得本公开将是详尽的和完整的，并且将向本领域普通技术人员传达本公开的整体范围。
除非另外指出，否则第一层在第二层或衬底“上面”的陈述应被解释为涵盖其中第一层直接接触第二层或衬底的情况以及其中一个或更多个其他层设置在第一层和第二层或衬底之间的情况两者。
诸如“下方”、“之下”、“下”、“上方”、“上”等空间关系术语可用于便利地描述一个器件或元件与其他器件的关系或在元件中的关系。这些空间关系术语应被理解为涵盖附图中所示的方向，以及器件在使用或操作中的其他方向。此外，器件可以被取向为其他方向，并且因此，空间关系术语的解释是基于取向的。
如这里使用的诸如“第一传导类型”和“第二传导类型”的表述可以指示彼此相反的诸如N或P型的传导类型，并且这里说明和例示的示例涵盖其互补的示例。
根据总体方面，本公开提供了阶梯式栅极绝缘层DMOS器件的示例以及用于制造该器件的方法的示例，藉此可以通过形成具有不同高度的多个栅极绝缘层区域并且使延伸漏极结区域从漏极区域延伸到任一个栅极绝缘层区域以围绕整个该区域或部分该区域来有选择地将该器件作为LV、MV或HV器件进行操作。结果，可以供给高漏极电流，并且不需要增加DMOS器件的尺寸以实现分立的LV、MV和HV部件。
本公开还提供了阶梯式栅极绝缘层DMOS器件的示例以及用于制造该器件的方法的示例，藉此即使在低电压栅极输入电压的情况下，仍可以供给十倍于现有中电压器件或高电压器件中的漏极电极的高漏极电流，以通过将组合LV栅极绝缘层和MV栅极绝缘层或者组合LV栅极绝缘层和HV栅极绝缘层而获得的阶梯式栅极氧化物层用作其上形成有器件的栅极氧化物层，来增加栅极电压的漏极电流的驱动能力，并且通过使结区域最优化以适用于MV或HV工艺，在不增加隔离规则的情况下减小芯片尺寸。
此外，根据本公开的示例器件在低电压栅极输入下呈现良好的沟道长度调制。此外，在该器件中，可以实现稳定的电路配置以及平面类型的栅极区域和漏极区域之间的区域。因此，在栅极区域和漏极区域之间不需要使用LOCOS或细槽(STI)。
此外，本器件适用于使用STI、MTI(中槽隔离)或DTI(深槽隔离)的工艺以便具有用于器件隔离的期望深度。
此外，通过调整其中形成有阶梯式栅极绝缘层的沟道内的延伸漏极结的长度，可以将对该器件进行操作，作为LV器件，作为LV器件和MV器件的组合的双器件，或者作为LV器件和HV器件的组合的双器件。
根据总体方面，在阶梯式栅极绝缘层DMOS器件及其制造方法中，可以通过形成具有不同高度的多个栅极绝缘层区域并且使延伸漏极结区域从漏极区域延伸到任一个栅极绝缘层区域以围绕整个该区域或部分该区域来有选择地操作DMOS器件，作为LV、MV或HV器件。结果，可以供给高漏极电流，并且可以使器件的尺寸最小。
在下文中，参照附图描述半导体器件的各种示例。
图1至6图示了阶梯式栅极绝缘层DMOS半导体器件的示例的横截面视图和俯视图。在这些示例中，DMOS器件可以是n沟道横向双扩散金属氧化物半导体(nLDMOS)器件或者n沟道延伸漏极金属氧化物半导体(nEDMOS)器件。
参照图1，根据本公开的半导体器件的示例包括在半导体衬底10中形成的第一传导类型(P)的阱区域12以及在阱区域上的具有彼此不同的厚度的栅极绝缘层14和15。此外，栅极电极16设置在栅极绝缘层14和15上，并且第二传导类型(N)的源极区域19和漏极区域20设置在栅极电极16旁边。例如，在具有薄的厚度的栅极绝缘层15与源极区域19相邻设置的器件中，具有厚的厚度的栅极绝缘层被设置成靠近漏极区域20。由于在该示例中，漏极电压高于源极电压，因此绝缘层的厚度被设定为，较之靠近源极区域19的绝缘层，靠近漏极区域20的绝缘层的厚度较厚。
漏极区域20在与栅极电极16的隔层18隔开特定距离处形成。通过使漏极区域20和隔层18隔开，可以增加半导体器件的击穿电压。用于增加栅极和漏极击穿电压的非硅铝质区域存在于栅极电极16和具有高浓度的漏极区域20之间。
在一些示例中可以实现与标准逻辑CMOS工艺中实现的漏极结构相同的漏极结构，对于标准逻辑CMOS工艺，在没有非硅化物区域的情况下施加硅化物。源极区域19具有与标准逻辑CMOS工艺中的源极相同的结构。同时，在与栅极电极16一侧形成的隔层18重叠的同时形成源极区域19。
此外，半导体器件包括在薄栅极绝缘层15以及厚栅极绝缘层14下面形成的延伸漏极结区域13。延伸漏极结区域从漏极区域20延伸到阱区域12在薄栅极绝缘层15下面的部分。
由于延伸漏极结区域13而供给高漏极电流。由于利用比漏极区域20中的能量高的能量对延伸漏极结区域13执行离子注入，因此延伸漏极结区域围绕漏极区域20。将再次详细说明延伸漏极结区域13的功能。
在P型阱区域12和P型衬底10之间可以形成N型深阱区域(DNW)29。当DMOS器件与另一器件隔离时需要DNW区域29。例如，在另一DMOS器件中，其中P型阱区域设置在该DMOS器件旁边，由于不需要使该DMOS器件与另一器件隔离，因此在器件中可以不提供DNW区域。
此外，包括用于使DMOS器件与相邻器件隔离的槽的隔离区域11形成在漏极区域20或源极区域19旁边。在该示例中，槽可以根据器件所需的规格使用选自STI、MTI(中槽隔离)和DTI(深槽隔离)中的一个。替选地，可以使用LOCOS氧化物层替代槽。
用于将偏置电压施加到P型阱区域12的P型阱接触区域28可以设置在隔离区域11和源极区域19之间。此外，可以设置用于将偏置电压施加到DNW区域29的N阱接触区域27。
此外，该半导体器件包括轻掺杂漏极(LDD)区域17以及设置在源极区域19、漏极区域20和栅极电极16上的硅化物21、22和23。此外，半导体器件进一步包括分别设置在硅化物21和23上的源极接触栓24和漏极接触栓25。
此外，该半导体器件可以进一步包括中阱区域(MVNM)13a，其设置在延伸漏极结区域13和漏极区域20之间并且具有比延伸漏极结区域13厚的厚度。中阱区域13a用于通过允许中阱区域的浓度低于漏极区域20的浓度来减少漏极区域20的电场。中阱区域13a的浓度高于延伸漏极结区域13的浓度。中阱区域13a可以在向MV器件的LDD区域17注入离子时形成。因此，LDD区域17的浓度可以与中阱区域13a的浓度相同。
具有彼此不同的厚度的栅极绝缘层包括第二栅极绝缘层14和第一栅极绝缘层15。厚度比第一栅极绝缘层15的厚度厚的层被用作第二栅极绝缘层14。为了增加漏极电流，仅可以使用具有相对较薄的厚度的第一栅极绝缘层15。
通过允许第二栅极绝缘层14具有大的厚度，可以将高电压施加到漏极区域20。由于栅极绝缘层14和15可能因高电压而损坏，因此当薄的第一栅极绝缘层15被形成为靠近漏极区域20时，绝缘层被损坏，从而器件性能可能丧失。第二栅极绝缘层14具有在中电压器件或高电压器件中使用的厚度。
施加到漏极区域20的电压等于或大于3.3V。此外，施加到栅极电极16的电压是施加到数字模块中使用的低电压器件的最低栅极电压。在本公开中，将0.5V至2V的栅极电压施加到栅极电极。本公开的器件需要设置在中间区域以从包括LV器件的数字模块向高电压器件的模块发送信号。
传统上，使用中电压器件或高电压器件。就是说，使用适用于MV或HV器件的厚栅极绝缘层。然而，在向栅极电极16施加0.5V至2V的电压时，由于漏极电流Idsat过低，因此沟道区域的宽度需要增加。结果，器件尺寸成比例地增加，并且器件不能用在需要较小尺寸器件的应用中。
图2图示了根据图1中所示的本半导体器件的示例的半导体器件的俯视图。参照图2，延伸漏极结区域13从漏极区域20延伸到具有较薄的厚度的栅极绝缘层15。延伸漏极结区域从漏极区域延伸到阱区域在薄栅极绝缘层下面的部分。中阱区域13a延伸到第二栅极绝缘层14。
此外，参照图2，单个P型阱区域12围绕漏极区域20。藉此，可以实现容易的器件隔离，并且有芯片尺寸方面的优点。
前述结构与其中通过在BCD器件，即典型的RESURF LDMOS器件中使用n漂移阱区域替代延伸漏极结区域13，阱区域12和延伸漏极结区域13彼此接触的结构(T.Efland等人,page237,IEDM,1992)。在T.Efland建议的结构中，设置LOCOS氧化物层替代本公开的第二栅极绝缘层14，延伸漏极结区域13不存在，并且仅存在n漂移阱区域。
此外，前述结构不同于其中存在阶梯式栅极氧化物层并且通过在一个器件中形成两个阱来形成源极和漏极区域的结构(D.G.Lin,page963,IEDM,1995)。在D.G.Lin建议的结构中，不同于上述半导体器件的示例，N+漏极区域没有通过P型阱区域12隔离。此外，本公开的被形成为延伸到第一栅极绝缘层15同时围绕N+漏极区域的延伸漏极结区域13不存在。
图3中所示的根据本公开的示例的阶梯式栅极绝缘层DMOS半导体器件具有与根据前述示例的结构相似的结构。然而，在没有中阱区域13a的情况下形成延伸漏极结区域13。可以仅通过使用延伸漏极结区域13来设计器件。由于中阱区域13a不存在，因此可以简化工艺。此外，当仅通过使用延伸漏极结区域13来制造器件时，较之第一示例需要进一步增加掺杂浓度以便获得较高的漏极电流。
延伸漏极结区域13可以利用当形成LV器件时使用的能量通过离子注入形成，用于逻辑阱阈值电压调整。由于逻辑阱阈值电压离子注入的能量低，因此可以形成薄的延伸漏极结区域，以靠近衬底10的表面。替选地，延伸漏极结区域可以通过在形成栅极电极之后执行的LDD离子注入工艺形成。
图4图示了半导体器件的另一示例的俯视图。该半导体器件具有与图2中所示的示例相似的结构，不同之处在于中阱区域13a。
详细描述了上述延伸漏极结区域13。通过使延伸漏极结区域13从漏极区域20延伸到第一栅极绝缘层15以及第二栅极绝缘层14的一部分，即使在低电压栅极输入电压的情况下，仍可以供给具有十倍于现有的中电压器件或高电压器件的漏极电流的幅值的漏极电流。这是因为通过组合LV栅极绝缘层(第一栅极绝缘层)15和MV栅极绝缘层(第二栅极绝缘层)14或者组合LV栅极绝缘层(第一栅极绝缘层)15和HV栅极绝缘层(第三栅极绝缘层)14a而获得的阶梯式栅极绝缘层被用作绝缘层，同时使用延伸漏极结区域13。就是说，这是因为存在薄栅极绝缘层。
通过增加栅极电压的驱动电流并且使延伸漏极结区域13最优化以适用于MV和HV工艺，可以在不增加隔离规则的情况下减小芯片尺寸。
此外，由于该半导体器件在低电压栅极输入下具有出色的沟道长度调制(CLM)，因此可以实现稳定的电路配置并且形成平面类型的栅极区域和漏极区域之间的区域。在栅极电极16和漏极区域20之间可以使用厚LOCOS或STI绝缘层。在该示例中，在栅极绝缘层14和15与漏极区域20之间可能出现减小漏极电流速度的不平坦。因此，有利的是，在不形成LOCOS或STI绝缘层的情况下，形成第一栅极绝缘层15和漏极区域20之间的衬底20的表面以共面。
图5图示了半导体器件的另一示例。在根据图5中所示的示例的阶梯式栅极绝缘层DMOS半导体器件中，P型阱区域12被设置为仅围绕源极区域19。在图3中所示的示例中，P型阱区域12被形成为还围绕漏极区域20；在图5中所示的示例中，P型阱区域延伸以便不到达漏极区域20。相反，延伸漏极结区域13被形成为与P型阱区域12接触。此外，为了隔离N型漏极区域20，在HV器件中使用的P型高电压阱区域(HPW)29a围绕P型阱区域12、漏极区域20和延伸漏极结区域13。此外，与前述示例相似，在薄栅极绝缘层15以及厚栅极绝缘层14下面形成延伸漏极结区域13。延伸漏极结区域从漏极区域20延伸到阱区域12在薄栅极绝缘层15下面的部分，同时围绕漏极区域20。
该结构适用于需要较高漏极电压的器件。例如，该结构适用于需要9V、13.5V或18V的漏极电压的器件。因此，N型延伸漏极结区域13被形成为N型漂移区域。N型漂移区域的深度比前述示例中的N型延伸漏极结区域13的深度深，并且前者的掺杂剂浓度比后者的掺杂剂浓度低。此外，不同于STI隔离层，隔离区域比STI隔离层的隔离区域深的MTI隔离层被用作隔离区域11。
图6图示了半导体器件的示例的俯视图。该半导体器件具有如下结构，其中中阱区域13a具有比前述第二示例中的情况小的区域。
现将参照图7至10详细说明根据本公开的用于制造阶梯式栅极绝缘层DMOS器件的方法的示例。
首先，参照图7，形成衬底。衬底10可以是半导体衬底，并且可以使用P型硅薄板形成。
接下来，通过掺杂工艺在衬底10中形成DNW区域29。接下来，形成窄槽的隔离区域11(STI)。如图7中所示，通过在彼此不同的多个位置形成多个槽，并且利用介电材料填充槽，可以获得隔离区域11。
在隔离区域11之间在衬底10中形成阱区域12。阱区域12可以被形成为选自LV阱、MV阱和HV阱中的一个类型。就是说，当形成LV阱、MV阱或HV阱时，获得了阱区域12。因此，不需要添加用于DMOS器件的分立的掩模。在该示例中，通过使用P型掺杂剂，阱区域12被形成为深度大于隔离区域11。
随后，在阱区域12的一侧形成延伸漏极结区域13。例如，当执行CMOS器件的低能量阱阈值电压离子注入时，可以形成延伸漏极结区域13。
这样，在不使用分立掩模的情况下，可以通过在栅极氧化工艺之前执行的标准逻辑CMOS工艺中的低能量阱阈值电压离子注入来形成延伸漏极结区域13。替选地，可以通过在形成栅极电极之后执行的LDD离子注入来形成延伸漏极结区域。可以按照需要添加用于延伸漏极结区域13的掩模。
在该示例中，延伸漏极结区域13和阱区域12之间的结边界需要小于槽隔离区域11的深度。当深度增加时，器件没有与另一器件隔离。通过使用深度比STI的深度浅的延伸漏极结区域13，可以使用逻辑器件的最小有源和阱隔离设计规则，从而可以在不增加芯片尺寸的情况下通过使用逻辑深N型阱区域来实现完整的隔离结构。
在N型MOSFET中，通过使用磷或砷以20至100KeV的能量注入离子，可以将延伸漏极结区域的结深度设定为约至并且离子剂量可以被设定为约1E12至1E14/厘米2。因此，表面延伸漏极结区域的掺杂浓度的范围可以是约1E17至1E19原子/厘米3。
在P型MOSFET中，通过使用硼或BF2，延伸漏极结区域的深度可以被设定为约至并且离子剂量可以被设定为约1E12至1E14/厘米2。延伸漏极结区域的表面掺杂浓度可以是约1E17至1E19原子/厘米3。
此外，在衬底10的整个区域上形成第二栅极绝缘层14。第二栅极绝缘层用于HV器件或MV器件。就是说，第二栅极绝缘层是用于HV器件或MV器件的绝缘层。MV器件的栅极电压是5V至10V，并且HV器件的栅极电压等于或大于5V至10V。第二栅极绝缘层14的厚度根据要使用的栅极电压而变化。在该示例中，第二栅极绝缘层被淀积成具有至的厚度。通过在700℃至1000℃的温度下对硅衬底进行氧化，可以形成栅极绝缘层。氧(O2)气或水蒸气(H2O(g))可用于氧化。厚的第二绝缘层14不是用于形成RESURF的LOCOS氧化物层。
如图7中所示，在该示例中，第二栅极绝缘层14被形成，使得在通过湿法刻蚀使用掩模去除栅极绝缘层的靠近阱区域12的部分之后，仅延伸漏极结区域13上方的部分保留。
延伸漏极结区域13可以与栅极下面的栅极绝缘层14重叠。此外，与栅极绝缘层14重叠的延伸漏极结区域13的宽度可以至少从栅极绝缘层14的左端进一步向左延伸。至少从栅极绝缘层14的左端进一步向左延伸的延伸漏极结区域13的长度可以约为0μm至0.5μm。当该长度等于或大于0.5μm时，延伸漏极结区域与后面要形成的薄栅极绝缘层15过度重叠，从而漏极电流密度极大地下降。
参照图8，在阱区域12上形成第一栅极绝缘层15。第一栅极绝缘层被用作用于LV器件的栅极绝缘层。LV器件中的栅极电压是0.5V至4V。与第二栅极绝缘层相似，通过在高温下使硅衬底氧化来生长第一栅极绝缘层。在使第二栅极绝缘层氧化时，第一栅极绝缘层的厚度可以增加。第一栅极绝缘层15的厚度可以比在延伸漏极结区域13上形成的第二栅极绝缘层14的厚度薄。通过使第一栅极绝缘层15的厚度较薄，通过薄的第一栅极绝缘层15获得高漏极电流。此外，可以获得期望的阈值电压。在该示例中，第一栅极绝缘层具有至的厚度以便适用于最低的栅极电压。
在第二栅极绝缘层14和第一栅极绝缘层15上形成多晶硅，并且将N型离子注入到多晶硅中。藉此，N+栅极电极的掺杂效率提高。随后，通过使用掩模刻蚀多晶硅的一部分来形成栅极电极16。
因此，在薄栅极绝缘层15和厚栅极绝缘层14上形成栅极电极16。栅极电极16被分成两个部分。就是说，栅极电极可以被分成在薄栅极绝缘层15上形成的第一栅极电极16a和在厚栅极绝缘层14上形成的第二栅极电极16b。
第一栅极电极的长度约等于第二栅极电极的长度。第一栅极电极是沟道区域上的栅极电极，而第二栅极电极是延伸漏极结区域13上的栅极电极。在该示例中，为了获得较低的阈值电压，如图10中所示，限定延伸漏极结区域13的长度长于第二栅极电极16b的长度G。
参照图9，在第一栅极绝缘层15的一侧的阱区域12中形成LDD区域17。在该示例中，尽管已经图示了在源极区域中形成LDD区域17，但是LDD区域也可以在漏极区域中形成。在图9中，在栅极电极16和漏极区域20之间可以额外地形成MV LDD区域。用于形成MV LDD区域的LDD离子注入可以与用于形成HV LDD器件、MV LDD器件或LV LDD器件的LDD离子注入工艺同时执行。因此，不需要额外的掩模。
如图10中所示，在栅极电极16两侧形成隔层18。随后，在阱区域12和延伸漏极结区域13中形成源极区域19、漏极区域20、P型阱接触区域28和N型阱接触区域27。在该示例中，N型漏极区域被N型延伸漏极结区域围绕并且还被P型阱区域12围绕以与另一区域隔离。此外，N型漏极区域与设置在漏极区域20旁边的隔离区域11旁边的另一器件的漏极区域隔离。
由于源极区域19和LDD区域17被P型阱区域12围绕，因此在源极区域19和N型延伸漏极结区域之间存在的P型阱区域12变为沟道区域。由于在沟道区域上形成薄栅极绝缘层15，因此可以有高饱和漏极电流IDsat。
随后，在源极区域19、漏极区域20和栅极电极16上形成诸如硅化钴(CoSi2)、硅化钛(TiSi2)和硅化镍(NiSi)的硅化物21、22和23。
硅化物21、22和23可以是非硅铝质或硅铝质。
术语“硅铝质”是术语“自对准硅化物”的简写。术语“硅化物”指的是其中通过在要反应的硅表面上形成金属来减少接触电阻成分的工艺，而“硅铝质”是硅化物材料的应用并且指的是其中在硅化物工艺期间通过使用被形成为与MOSFET栅极相邻的侧壁来防止栅极和源极或漏极之间的电连接的工艺。由于栅极的侧壁隔层被用作掩模而不使用分立的掩模，因此被称为硅铝质。
随后，在源极区域19和漏极区域20上形成的硅化物21和23上形成源极接触栓24和漏极接触栓25。
通过前述过程，可以制造如图10中所示的根据本公开的示例的阶梯式栅极绝缘层DMOS器件。
图11图示了根据本公开的示例的阶梯式栅极绝缘层DMOS器件的横截面视图，并且图示了其中通过第二栅极绝缘层来调整阈值电压的示例。延伸漏极结区域13没有延伸到第一栅极绝缘层15并且被形成为仅围绕第二栅极绝缘层14的一部分。
延伸漏极结区域13形成在厚栅极绝缘层14下面的阱区域12中，但是没有形成在薄栅极绝缘层15下面的阱区域12中，延伸漏极结区域从漏极区域20延伸到阱区域12在厚栅极绝缘层14下面的部分。
在该示例中，延伸漏极结区域13的长度B短于栅极多晶16与延伸漏极结区域13重叠的长度G。通过将长度G设定为大于长度B，通过薄栅极绝缘层15防止阈值电压下降，并且通过第二栅极绝缘层14调整阈值电压。
随后，通过调整延伸漏极结区域13的长度，可以获得期望的阈值电压。用于形成阶梯式栅极绝缘层延伸漏极MOSFET的工艺与被应用本器件的骨干标准工艺的形成工艺相同，并且可以分立地添加用于延伸漏极结区域的掩模。
图12图示了因栅极电极16和其上形成有延伸漏极结区域13和MV栅极绝缘层14或HV栅极绝缘层15的沟道区域之间的重叠导致的对器件特性的影响。
参照图12(a)，当N延伸漏极结区域没有围绕阶梯式栅极绝缘层的MV栅极绝缘层(或HV栅极绝缘层)时，由LV栅极绝缘层形成的LV器件或者由MV栅极绝缘层(或HV栅极绝缘层)形成的MV器件(或HV器件)共存。因此，在两个器件中，选择具有高阈值电压的器件。在该示例中，总阈值电压被确定为1.1V。由于沟道区域增加延伸到厚栅极绝缘层，因此获得了该高阈值电压。
相反，当如图12(b)中所示延伸漏极结区域围绕阶梯式栅极绝缘层的MV栅极绝缘层或HV栅极绝缘层时，就是说，当延伸漏极结区域延伸到第一栅极绝缘层15时，仅通过LV栅极绝缘层形成LV器件，并且由于延伸漏极结区域，MV器件(或HV器件)消失。该消失指示阈值电压由第一栅极绝缘层15确定。由于在MV器件或HV器件下面形成了除P型阱区域之外的N型阱区域，因此在MV或HV栅极绝缘层下面不存在沟道区域；相反，沟道区域仅存在于第一栅极绝缘层下面。这样，通过第一栅极绝缘层15调整阈值电压。在该示例中，如图12(b)中所示，阈值电压具有约0.38V的低的值。
当使用阶梯式栅极绝缘层延伸漏极MOSFET时，可以获得十倍于其中不存在延伸漏极结区域的示例的漏极电流性能。藉此，栅极宽度减小到其中通过多指结构增加宽度以便获得期望的漏极电流的MV器件或HV器件的栅极宽度的1/10，从而可以有效地减小芯片尺寸。此外，由于可以获得与LV器件相同的阈值电压，因此有电路速度方面的优点。由于较之MV或HV器件，沟道长度调制是稳定的，因此可以提高电路的稳定性。
图13A至13D图示了根据延伸漏极结区域13与整个栅极电极16重叠的长度“B”和栅极电极16与厚栅极绝缘层14重叠的长度“G”之间的差(“B-G”值)的各种器件特性的改变。在这些示例中，可以看到在操作电压中可以获得100μA/μm或更大的饱和漏极电流IDsat以及10V或更大的击穿电压BVdss。
参照图13A，可以看到当“B-G”值是-0.1、0、0.1和0.2μm时，获得了0.5V或更小的阈值电压(VTlin)。“B-G”值等于或大于-0.1μm。就是说，在其中延伸漏极结区域13的长度大于重叠的栅极电极(栅极多晶)16的长度的器件中，可以获得稳定的阈值电压。同时，当“B-G”值小于-0.1μm时，例如当“B-G”值是-0.2μm时，阈值电压迅速追加到1V至0.5V的水平。
因此，将延伸漏极结区域13与栅极电极16重叠的长度“B”和栅极电极(栅极多晶)16与厚栅极绝缘层14重叠的长度“G”之间的差(“B-G”值)控制在-0.1μm或更多。换言之，在该示例中，栅极电极16与厚栅极绝缘层14重叠的长度“G”和延伸漏极结区域13与栅极电极重叠的长度“B”之间的差(“G-B”值)约为0.1μm或更小。
对于饱和漏极电流IDsat亦是如此。参照图13B，可以看到，当B-G值是-0.1、0、0.1和0.2μm时，获得了高漏极电流。这是因为在沟道区域中形成了具有5至的薄栅极绝缘层并且延伸漏极结区域13延伸到薄栅极绝缘层下面。因此，由于在沟道区域上存在薄栅极绝缘层，因此获得了高漏极电流。通过薄栅极绝缘层调整阈值电压。
这样，为了通过薄栅极绝缘层调整阈值电压，延伸漏极结区域的长度B需要至少大于栅极多晶16与延伸漏极结区域13重叠的长度G。由于在与0.1μm的G-B值相邻处阈值电压迅速改变，因此重要的是将厚栅极绝缘层和延伸漏极结区域13之间的光覆盖移位(photo overlay shift)调整到±0.1μm或更小。在光覆盖移位大于±0.1μm的情况下，可能导致器件特性的迅速改变。
此外，参照图13C，可以看到器件的Ioff值对应于约12pA/μm或更小的极低的关断漏电流值。参照图13D，可以看到器件的击穿电压(BVdss)是12V或更大的高电压。
如上文所述，为了具有高漏极电流和击穿电压，需要满足以下条件。参照图10，“L”值是0.1至2.0μm。在该示例中，“L”值是栅极与薄栅极绝缘层重叠的长度。“L”可以是有效沟道长度并且可以改变以便能够延伸。
“D”值是0.1至1μm。D值对应于用于通过漏极电压防止栅极绝缘层击穿电压和结击穿电压的漂移长度并且是通过针对最小范围进行最优化而固定的值。随着D值增加，栅极和漏极之间的距离增加，并且击穿电压增加；然而，漏极电流可能减小。
如上文所述，“G”值对应于栅极与栅极绝缘层14重叠的长度。在一个示例中，G值约为0.1至1.0μm。最重要的“B”值是延伸漏极结区域与栅极重叠的长度，并且在该示例中对应于约0.1至1.0μm。
图14和15图示了其中上述延伸漏极结区域13没有与栅极绝缘层14和15或栅极电极16重叠的示例。图14图示了其中漏极区域20直接形成在栅极隔层18旁边的示例。此外，延伸漏极结区域13围绕漏极区域20并且仅在栅极隔层18下面延伸。
相反，图15图示了其中将漏极区域20形成为具有距栅极隔层18的长度“D”，而非直接形成在栅极隔层18旁边。此外，延伸漏极结区域13围绕漏极区域20并且仅在栅极隔层18下面延伸。在前述两个示例中，在某种程度上可以获得期望的击穿电压，但是不能获得与图10和11中所示的前述示例一样大的、用于具有期望的漏极电流的目标阈值电压(0.3至1.0V)。
图16图示了根据本公开的另一示例的阶梯式栅极绝缘层DMOS器件的横截面视图。在该示例中，如圆形虚线所指示的，漏极区域20上的硅化物23可以延伸到第二栅极绝缘层14。在该情况下，延伸漏极结区域13横向延伸到厚栅极绝缘层14竖直下面的位置。
参照图16，被设定为防止栅极绝缘层击穿电压和结击穿电压的图15中所示的漂移区域D在图示器件中被去除。此外，在该示例中，针对最小电极的接触空间可以被实现为等于源极区域，从而存在减少设计规则的效果。
图17图示了根据本公开的示例的包括第一至第三栅极绝缘层14、14a和15的阶梯式栅极绝缘层DMOS器件的横截面视图。在该示例中，在延伸漏极结区域13上形成厚度大于第二栅极绝缘层14的厚度的第三栅极绝缘层14a。
因此，在栅极电极16下面形成了具有彼此不同的高度的三个栅极绝缘层14、14a和15，并且延伸漏极结区域13从漏极区域20延伸到第二和第三栅极绝缘层14和14a。通过形成三个不同厚度的栅极绝缘层，可以有选择地操作器件作为LV、MV或HV器件，从而提高了栅极电压的漏极电流的驱动能力。因此，即使在低电压栅极输入电压的情况下，较之中电压器件(MV器件)或高电压器件(HV器件)，仍可以提供高漏极电流，并且不需要增加器件的尺寸以适应不同电压水平的各个器件。
尽管本公开包括具体示例，但是本领域普通技术人员将明了，在不偏离权利要求及其等同物的精神和范围的情况下，可以在这些示例中进行形式和细节上的各种改变。应仅在描述的意义上考虑这里描述的示例，而非用于限制的目的。每个示例中的特征或方面的描述应被视为适用于其他示例中的相似的特征或方面。如果按不同的顺序执行所描述的技术，和/或如果所描述的系统、架构、器件或电路中的部件以不同的方式组合和/或被其他部件或它们的等同物替换或补充，则可以实现适当的结果。因此，本公开的范围并非由具体实施方式限定，而是由权利要求及其等同物限定，并且在权利要求及其等同物的范围内的所有变化应被解释为包括在本公开内。

Claims (22)

1.一种半导体器件，包括：
阱区域；
设置在所述阱区域中的漏极区域和源极区域；
设置在所述阱区域上方的栅极电极；
设置在所述栅极电极下面的薄栅极绝缘层和厚栅极绝缘层，所述厚栅极绝缘层被设置成比所述薄栅极绝缘层更靠近所述漏极区域；以及
设置在所述栅极电极下方的延伸漏极结区域。
2.根据权利要求1所述的半导体器件，其中所述阱区域是第一传导性区域，所述漏极区域和所述源极区域是第二传导性区域，并且所述延伸漏极结区域是第二传导性区域。
3.根据权利要求1所述的半导体器件，其中所述延伸漏极结区域从所述漏极区域横向延伸到所述阱区域的一部分。
4.根据权利要求1所述的半导体器件，其中所述延伸漏极结区域与所述栅极电极重叠的长度大于所述栅极电极与所述厚栅极绝缘层重叠的长度。
5.根据权利要求4所述的半导体器件，其中所述栅极电极与所述厚栅极绝缘层重叠的长度和所述延伸漏极结区域与所述栅极电极重叠的长度之间的差等于或小于0.1μm。
6.根据权利要求1所述的半导体器件，其中所述栅极绝缘层和所述漏极区域之间的半导体区域的上表面是共面的。
7.根据权利要求1所述的半导体器件，其中所述延伸漏极结区域具有至的深度。
8.根据权利要求1所述的半导体器件，进一步包括具有比所述延伸漏极结区域深的深度的隔离层。
9.根据权利要求3所述的半导体器件，其中所述延伸漏极结区域延伸到所述阱区域在所述薄栅极绝缘层下面的部分。
10.根据权利要求1所述的半导体器件，其中所述漏极区域在所述延伸漏极结区域中形成并且通过所述阱区域与所述源极区域隔离。
11.根据权利要求3所述的半导体器件，其中所述延伸漏极结区域仅延伸到所述阱区域在所述厚栅极绝缘层下面的部分。
12.根据权利要求1所述的半导体器件，其中所述栅极电极与所述厚栅极绝缘层重叠的长度短于所述延伸漏极结区域与所述栅极电极重叠的长度。
13.根据权利要求1所述的半导体器件，进一步包括在所述延伸漏极结区域和所述漏极区域之间的第二传导类型介质阱区域。
14.根据权利要求1所述的半导体器件，其中所述延伸漏极结区域接触所述阱区域。
15.一种用于制造半导体器件的方法，包括：
在衬底的阱区域中形成延伸漏极结区域；
在所述阱区域上形成具有不同厚度的两个或更多个栅极绝缘层；以及
在所述栅极绝缘层上形成栅极电极，
其中所述延伸漏极结区域与所述栅极电极重叠。
16.根据权利要求15所述的用于制造半导体器件的方法，进一步包括：
在形成所述延伸漏极结区域之前在所述衬底中形成所述阱区域；以及
在所述栅极电极两侧形成源极区域和漏极区域。
17.根据权利要求15所述的用于制造半导体器件的方法，其中所述栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层，并且所述第一栅极绝缘层具有比所述第二栅极绝缘层薄的厚度。
18.根据权利要求16所述的用于制造半导体器件的方法，其中所述第一栅极绝缘层被形成为较之所述第二栅极绝缘层更靠近所述源极区域。
19.根据权利要求15所述的用于制造半导体器件的方法，其中所述延伸漏极结区域通过离子注入形成，用于逻辑阱电压调整。
20.根据权利要求15所述的用于制造半导体器件的方法，其中所述延伸漏极结区域具有约1E17原子/厘米3至1E19原子/厘米3的掺杂剂浓度。
21.根据权利要求17所述的用于制造半导体器件的方法，其中所述延伸漏极结区域被形成为从所述漏极区域延伸到在所述第一栅极绝缘层下面的部分。
22.根据权利要求17所述的用于制造半导体器件的方法，其中所述第一栅极绝缘层具有至的厚度。
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