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KR20160012459A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20160012459A
KR20160012459A KR1020140093925A KR20140093925A KR20160012459A KR 20160012459 A KR20160012459 A KR 20160012459A KR 1020140093925 A KR1020140093925 A KR 1020140093925A KR 20140093925 A KR20140093925 A KR 20140093925A KR 20160012459 A KR20160012459 A KR 20160012459A
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KR
South Korea
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gate insulating
insulating film
region
low
voltage
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KR1020140093925A
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김동석
이정관
Original Assignee
주식회사 동부하이텍
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Priority to US14/802,809 priority patent/US20160027899A1/en
Priority to CN201510438446.7A priority patent/CN105304630B/zh
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Abstract

반도체 소자 및 그 제조 방법이 개시된다. 상기 반도체 소자는 기판 및 상기 기판 상에 형성된 모스 트랜지스터를 포함한다. 상기 모스 트랜지스터는, 상기 기판 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막의 일측에 형성되며 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막과, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성된 게이트 전극과, 상기 제1 게이트 절연막에 인접하는 상기 기판의 표면 부위에 형성된 소스 영역과, 상기 제2 게이트 절연막에 인접하는 상기 기판의 표면 부위에 형성된 드레인 영역을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명의 실시예들은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 모스 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, RF(Radio Frequency) 소자와 같은 반도체 소자는 모스 트랜지스터를 포함할 수 있다.
상기 모스 트랜지스터는 채널 길이 감소에 의해 발생되는 단채널 효과(short channel effects)를 억제하기 위하여 저농도 도핑 드레인(Lightly Doped Drain; LDD) 구조를 사용할 수 있으며, 또한 상기 저농도 도핑 드레인 구조에 의해 발생되는 펀치 쓰루(punch-through) 현상을 방지하고 아울러 항복 전압(Breakdown voltage)을 향상시키기 위하여 이중 확산 드레인(Double Diffused Drain; DDD) 구조를 사용할 수 있다.
그러나, 상기 이중 확산 드레인 구조를 사용하는 경우 게이트 전극과 저농도 불순물 확산 영역에 의해 발생되는 기생 커패시턴스에 의해 차단 주파수(cutoff frequency)가 감소될 있다.
특히, 상기 RF 소자에 상기 이중 확산 드레인 구조를 사용하는 경우 항복 전압은 개선될 수 있으나, 차단 주파수가 감소되는 문제점이 발생될 수 있으므로 이에 대한 개선이 요구되고 있다.
대한민국 공개특허공보 제10-2005-0012951호 (2005.02.02)
본 발명의 실시예들은 항복 전압과 차단 주파수를 모두 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예들에 따르면, 기판 및 상기 기판 상에 형성된 모스 트랜지스터를 포함하는 반도체 소자에 있어서, 상기 모스 트랜지스터는, 상기 기판 상에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막의 일측에 형성되며 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막과, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성된 게이트 전극과, 상기 제1 게이트 절연막에 인접하는 상기 기판의 표면 부위에 형성된 소스 영역과, 상기 제2 게이트 절연막에 인접하는 상기 기판의 표면 부위에 형성된 드레인 영역을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역은 저농도 도핑 드레인(LDD) 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역은 이중 확산 드레인(DDD) 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 모스 트랜지스터는 상기 기판의 저전압 영역 상에 형성되며, 상기 기판의 고전압 영역 상에는 상기 제2 게이트 절연막보다 두꺼운 고전압 게이트 절연막을 갖는 고전압 모스 트랜지스터가 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 모스 트랜지스터는 상기 기판의 고전압 영역 상에 형성되며, 상기 기판의 저전압 영역 상에는 상기 제1 게이트 절연막보다 얇은 저전압 게이트 절연막을 갖는 저전압 모스 트랜지스터가 형성될 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자를 제조하는 방법은, 제1 게이트 절연막 및 상기 제1 게이트 절연막의 일측에 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 기판 상에 형성하는 단계와, 상기 제1 게이트 절연막과 제2 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막에 인접하는 상기 기판의 표면 부위들에 소스 영역 및 드레인 영역을 각각 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 상기 기판의 저전압 영역 상에 형성될 수 있다. 이 경우, 상기 방법은 상기 기판의 고전압 영역과 상기 저전압 영역 상에 예비 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 제1 게이트 절연막과 상기 제2 게이트 절연막을 형성하는 단계는, 상기 제2 게이트 절연막이 형성될 영역에 불소 이온을 주입하는 단계와, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막을 형성하기 위하여 열산화 공정을 수행하는 단계를 포함할 수 있다. 또한, 상기 방법은, 상기 열산화 공정을 수행하기 전에 상기 저전압 영역 상의 상기 예비 게이트 절연막 부위를 제거하는 단계를 더 포함할 수 있다.
상기 열산화 공정에 의해 상기 고전압 영역 상에 상기 제2 게이트 절연막보다 두꺼운 고전압 게이트 절연막이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역은 저농도 도핑 드레인(LDD) 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역은 이중 확산 드레인(DDD) 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 상기 기판의 고전압 영역 상에 형성될 수 있다. 이 경우, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막을 형성하는 단계는, 상기 제2 게이트 절연막이 형성될 영역에 불소 이온을 주입하는 단계와, 상기 고전압 영역 상에 제1 예비 게이트 절연막과 상기 제1 예비 게이트 절연막보다 두꺼운 제2 예비 게이트 절연막을 형성하기 위하여 제1 열산화 공정을 수행하는 단계와, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막을 형성하기 위하여 제2 열산화 공정을 수행하는 단계를 포함할 수 있다.
상기 방법은 상기 제2 열산화 공정을 수행하기 전에 상기 제1 열산화 공정에 의해 상기 기판의 저전압 영역 상에 형성된 상기 제1 예비 게이트 절연막 부위를 제거하는 단계를 더 포함할 수 있다.
상기 제2 열산화 공정에 의해 상기 저전압 영역 상에 상기 제1 게이트 절연막보다 얇은 저전압 게이트 절연막이 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은 상기 저전압 영역의 일부에 불소 이온을 주입하는 단계를 더 포함할 수 있다. 이 경우, 상기 제2 열산화 공정에 의해 상기 저전압 영역 상에는 제3 게이트 절연막 및 상기 제3 게이트 절연막보다 두꺼운 제4 게이트 절연막이 형성되고, 상기 제4 게이트 절연막은 상기 저전압 영역의 일부 상에 형성되며 상기 제1 게이트 절연막보다 얇은 두께를 가질 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 모스 트랜지스터를 포함하는 반도체 소자가 기판 상에 형성될 수 있다. 상기 모스 트랜지스터는 소스 영역에 인접하는 제1 게이트 절연막과 드레인 영역에 인접하는 제2 게이트 절연막 및 상기 제1 및 제2 게이트 절연막들 상에 형성된 게이트 전극을 포함할 수 있다.
상기 모스 트랜지스터는 비대칭 구조를 가질 수 있다. 예를 들면, 상기 소스 영역은 저농도 도핑 드레인 구조를 갖고 상기 드레인 영역은 이중 확산 드레인 구조를 가질 수 있다. 따라서, 상기 모스 트랜지스터를 포함하는 상기 반도체 소자의 항복 전압이 충분히 개선될 수 있다.
특히, 상기 제2 게이트 절연막이 상기 제1 게이트 절연막보다 두꺼운 두께를 가질 수 있다. 따라서, 상기 드레인 영역의 저농도 불순물 확산 영역과 상기 게이트 전극 사이의 기생 커패시턴스가 크게 감소될 수 있으며, 이에 따라 상기 반도체 소자의 차단 주파수가 충분히 증가될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2 내지 도 4는 본 발명의 다른 실시예들에 따른 반도체 소자들을 설명하기 위한 개략적인 단면도들이다.
도 5 내지 도 10은 도 1에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 11 내지 도 17은 도 2에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 18 내지 도 25는 도 3에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 26 내지 도 31은 도 4에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 본 발명은 본 발명의 실시예들을 보여주는 첨부 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전송하기 위하여 제공된다.
하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
하기에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 영역은 전적으로 개략적인 것이며 이들의 형상은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(10)는 실리콘 웨이퍼와 같은 기판(102) 및 상기 기판(102) 상에 형성된 모스 트랜지스터(100)를 포함할 수 있다.
상기 모스 트랜지스터(100)는 상기 기판(102)의 액티브 영역(104) 상에 형성된 제1 게이트 절연막(120)과, 상기 제1 게이트 절연막(120)의 일측에 형성되며 상기 제1 게이트 절연막(120)보다 두꺼운 제2 게이트 절연막(122)과, 상기 제1 게이트 절연막(120) 및 상기 제2 게이트 절연막(122) 상에 형성된 게이트 전극(130)과, 상기 제1 게이트 절연막(120)에 인접하는 상기 기판(102)의 표면 부위에 형성된 소스 영역(140)과, 상기 제2 게이트 절연막(122)에 인접하는 상기 기판(102)의 표면 부위에 형성된 드레인 영역(150)을 포함할 수 있다.
일 예로서, 상기 소스 영역(140)은 저농도 도핑 드레인 구조를 가질 수 있으며, 상기 드레인 영역(150)은 상기 반도체 소자(10)의 항복 전압을 향상시키기 위하여 이중 확산 드레인 구조를 가질 수 있다.
상기 소스 영역(140)은 저농도 불순물 영역(142)과 고농도 불순물 영역(144)을 포함할 수 있으며, 상기 드레인 영역(150)은 저농도 불순물 확산 영역(152)과 고농도 불순물 확산 영역(154)을 포함할 수 있다. 특히, 상기 제2 게이트 절연막(122)이 상기 제1 게이트 절연막(120)에 비하여 상대적으로 두꺼운 두께를 가지므로 상기 게이트 전극(130)과 상기 저농도 불순물 확산 영역(152) 사이의 기생 커패시턴스가 감소될 수 있으며, 이에 따라 상기 반도체 소자(10)의 차단 주파수가 향상될 수 있다.
도 2 내지 도 4는 본 발명의 다른 실시예들에 따른 반도체 소자들을 설명하기 위한 개략적인 단면도들이다.
도 2를 참조하면, 반도체 소자(20)는 저전압 모스 트랜지스터(200)와 고전압 모스 트랜지스터(260)를 포함할 수 있다.
상기 저전압 모스 트랜지스터(200)는 기판(202)의 저전압 영역(204) 상에 형성된 제1 게이트 절연막(220)과, 상기 제1 게이트 절연막(220)의 일측에 형성되며 상기 제1 게이트 절연막(220)보다 두꺼운 제2 게이트 절연막(222)과, 상기 제1 게이트 절연막(220) 및 제2 게이트 절연막(222) 상에 형성된 게이트 전극(230)과, 상기 제1 게이트 절연막(220)에 인접한 상기 저전압 영역(204)의 표면 부위에 형성된 소스 영역(240)과, 상기 제2 게이트 절연막(222)에 인접한 상기 저전압 영역(204)의 표면 부위에 형성된 드레인 영역(250)을 포함할 수 있다. 이때, 상기 저전압 모스 트랜지스터(200)의 소스 영역(240) 및 드레인 영역(250)은 저농도 도핑 드레인 구조 및 이중 확산 드레인 구조를 각각 가질 수 있다.
상기 고전압 모스 트랜지스터(260)는 상기 기판(202)의 고전압 영역(206) 상에 형성된 고전압 게이트 절연막(262)과, 고전압 게이트 절연막(262) 상에 형성된 고전압 게이트 전극(270)과, 상기 고전압 게이트 전극(270)의 양측에 배치된 소스/드레인 영역들(280, 290)을 포함할 수 있다. 이때, 상기 소스/드레인 영역들(280, 290)은 저농도 도핑 드레인 구조를 가질 수 있으며, 상기 고전압 게이트 절연막(262)은 상기 제2 게이트 절연막(222)보다 두꺼운 두께를 가질 수 있다.
도 3을 참조하면, 반도체 소자(30)는 고전압 모스 트랜지스터(300)와 저전압 모스 트랜지스터(360)를 포함할 수 있다.
상기 고전압 모스 트랜지스터(300)는 기판(302)의 고전압 영역(306) 상에 형성된 제1 게이트 절연막(324)과, 상기 제1 게이트 절연막(324)의 일측에 형성되며 상기 제1 게이트 절연막(324) 보다 두꺼운 제2 게이트 절연막(326)과, 상기 제1 게이트 절연막(324) 및 제2 게이트 절연막(326) 상에 형성된 게이트 전극(330)과, 상기 제1 게이트 절연막(324)에 인접한 상기 고전압 영역(306)의 표면 부위에 형성된 소스 영역(340)과, 상기 제2 게이트 절연막(326)에 인접한 상기 고전압 영역(306)의 표면 부위에 형성된 드레인 영역(350)을 포함할 수 있다. 이때, 상기 고전압 모스 트랜지스터(300)의 소스 영역(340) 및 드레인 영역(350)은 저농도 도핑 드레인 구조 및 이중 확산 드레인 구조를 각각 가질 수 있다.
상기 저전압 모스 트랜지스터(360)는 상기 기판(302)의 저전압 영역(304) 상에 형성된 저전압 게이트 절연막(362)과, 저전압 게이트 절연막(362) 상에 형성된 저전압 게이트 전극(370)과, 상기 저전압 게이트 전극(370)의 양측에 배치된 소스/드레인 영역들(380, 390)을 포함할 수 있다. 이때, 상기 소스/드레인 영역들(380, 390)은 저농도 도핑 드레인 구조를 가질 수 있으며, 상기 저전압 게이트 절연막(362)은 상기 제1 게이트 절연막(324)보다 얇은 두께를 가질 수 있다.
도 4를 참조하면, 반도체 소자(40)는 고전압 모스 트랜지스터(400)와 저전압 모스 트랜지스터(460)를 포함할 수 있다.
상기 고전압 모스 트랜지스터(400)는 기판(402)의 고전압 영역(406) 상에 형성된 제1 게이트 절연막(424)과, 상기 제1 게이트 절연막(424)의 일측에 형성되며 상기 제1 게이트 절연막(424) 보다 두꺼운 제2 게이트 절연막(426)과, 상기 제1 게이트 절연막(424) 및 제2 게이트 절연막(426) 상에 형성된 게이트 전극(430)과, 상기 제1 게이트 절연막(424)에 인접한 상기 고전압 영역(406)의 표면 부위에 형성된 소스 영역(440)과, 상기 제2 게이트 절연막(426)에 인접한 상기 고전압 영역(406)의 표면 부위에 형성된 드레인 영역(450)을 포함할 수 있다. 이때, 상기 고전압 모스 트랜지스터(400)의 소스 영역(440) 및 드레인 영역(450)은 저농도 도핑 드레인 구조 및 이중 확산 드레인 구조를 각각 가질 수 있다.
상기 저전압 모스 트랜지스터(460)는 기판(402)의 저전압 영역(404) 상에 형성된 제3 게이트 절연막(462)과, 상기 제3 게이트 절연막(462)의 일측에 형성되며 상기 제3 게이트 절연막(462) 보다 두꺼운 제4 게이트 절연막(464)과, 상기 제3 게이트 절연막(462) 및 제4 게이트 절연막(464) 상에 형성된 게이트 전극(470)과, 상기 제3 게이트 절연막(462)에 인접한 상기 저전압 영역(404)의 표면 부위에 형성된 소스 영역(480)과, 상기 제4 게이트 절연막(464)에 인접한 상기 저전압 영역(404)의 표면 부위에 형성된 드레인 영역(490)을 포함할 수 있다. 이때, 상기 저전압 모스 트랜지스터(460)의 소스 영역(480) 및 드레인 영역(490)은 저농도 도핑 드레인 구조 및 이중 확산 드레인 구조를 각각 가질 수 있으며, 상기 제4 게이트 절연막(464)은 상기 제1 게이트 절연막(424)보다 얇은 두께를 가질 수 있다.
도 5 내지 도 10은 도 1에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 5를 참조하면, 기판(102)의 액티브 영역(104) 상에 패드 산화막(110)을 형성할 수 있다. 일 예로서, 상기 패드 산화막(110)은 열산화 공정 또는 화학기상증착 공정에 의해 형성될 수 있다.
도 6을 참조하면, 상기 액티브 영역(104)은 제1 게이트 절연막(120; 도 7 참조)이 형성될 제1 영역과 제2 게이트 절연막(122; 도 7 참조)이 형성될 제2 영역을 포함할 수 있다. 상기 패드 산화막(110) 상에는 상기 제2 영역을 노출시키는 개구를 갖는 포토레지스트 패턴(112)이 형성될 수 있다.
이어서, 상기 포토레지스트 패턴(112)을 이온 주입 마스크로서 사용하는 이온 주입 공정을 수행하여 상기 제2 영역의 표면 부위에 불소 이온을 주입할 수 있다. 상기 불소 이온은 후속하는 열산화 공정에서 산화막 성장 속도를 증가시킬 수 있다. 상기 포토레지스트 패턴(112)은 상기 이온 주입 공정을 수행한 후 애싱/스트립 공정을 통해 제거될 수 있으며, 상기 패드 산화막(110)은 불산(HF) 수용액 또는 SC1(Standard Cleaning 1) 용액을 이용하는 습식 식각 공정을 통해 제거될 수 있다.
도 7을 참조하면, 열산화 공정을 수행하여 상기 액티브 영역(104)의 제1 영역 상에 제1 게이트 절연막(120)을 형성하고, 상기 액티브 영역(104)의 제2 영역 상에 상기 제1 게이트 절연막(120)보다 두꺼운 제2 게이트 절연막(122)을 형성할 수 있다.
도 8을 참조하면, 상기 제1 게이트 절연막(120)과 제2 게이트 절연막(122) 상에 게이트 전극(130)을 형성할 수 있다. 상기 게이트 전극(130)은 화학기상증착 공정을 통해 게이트 폴리 실리콘막을 형성하고, 이어서 상기 게이트 폴리 실리콘막을 패터닝함으로써 형성될 수 있다.
도 9를 참조하면, 상기 제2 게이트 절연막(122)과 인접한 상기 액티브 영역(104)의 표면 부위에 저농도 불순물 확산 영역(152)을 형성하고, 상기 제1 게이트 절연막(120)과 인접한 상기 액티브 영역(104)의 표면 부위에 저농도 불순물 영역(142)을 형성할 수 있다.
예를 들면, 상기 제2 게이트 절연막(122)과 인접한 드레인 영역을 노출시키는 포토레지스트 패턴을 형성할 수 있으며, 비소 또는 인 등과 같은 N-타입 도펀트를 이용하는 이온 주입 공정을 수행하여 상기 드레인 영역의 표면 부위에 저농도 불순물 영역을 형성할 수 있다. 상기 드레인 영역의 표면 부위에 주입된 도펀트는 어닐링 공정에 의해 확산될 수 있으며, 이에 따라 상기 저농도 불순물 확산 영역(152)이 형성될 수 있다.
또한, 상기 제1 게이트 절연막(120)과 인접한 소스 영역을 노출시키는 포토레지스트 패턴을 형성할 수 있으며, N-타입 도펀트를 이용하는 이온 주입 공정을 수행하여 상기 저농도 불순물 영역(142)을 형성할 수 있다.
도 10을 참조하면, 상기 게이트 전극(130)의 측면들 상에 스페이서들을 형성하고, 상기 소스 영역 및 드레인 영역의 표면 부위들에 고농도 불순물 영역(144)과 고농도 불순물 확산 영역(154)을 형성할 수 있다.
예를 들면, 상기 고농도 불순물 영역(144)과 상기 고농도 불순물 확산 영역(154)은 N-타입 도펀트를 이용하는 이온 주입 공정에 의해 형성될 수 있으며, 결과적으로 저농도 도핑 드레인 구조를 갖는 소스 영역(140)과 이중 확산 드레인 구조를 갖는 드레인 영역(150)을 포함하는 모스 트랜지스터(100)가 상기 기판(102) 상에 형성될 수 있다.
도 11 내지 도 17은 도 2에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 11을 참조하면, 기판(202)의 저전압 영역(204)과 고전압 영역(206) 상에 예비 게이트 절연막(210)을 형성할 수 있다. 상기 예비 게이트 절연막(210)은 열산화 공정에 의해 형성될 수 있으며, 상기 저전압 영역(204)과 고전압 영역(206)은 STI(Shallow Trench Isolation) 공정에 의해 형성된 소자 분리막(208)에 의해 전기적으로 서로 격리될 수 있다.
도 12를 참조하면, 상기 저전압 영역(204)은 제1 게이트 절연막(220; 도 14 참조)이 형성될 제1 영역과 제2 게이트 절연막(222; 도 14 참조)이 형성될 제2 영역을 포함할 수 있다. 상기 예비 게이트 절연막(210) 상에는 상기 제2 영역을 노출시키는 개구를 갖는 포토레지스트 패턴(212)이 형성될 수 있다.
이어서, 상기 포토레지스트 패턴(212)을 이온 주입 마스크로서 사용하는 이온 주입 공정을 수행하여 상기 제2 영역의 표면 부위에 불소 이온을 주입할 수 있다. 상기 불소 이온은 후속하는 열산화 공정에서 산화막 성장 속도를 증가시킬 수 있다. 상기 포토레지스트 패턴(212)은 상기 이온 주입 공정을 수행한 후 애싱/스트립 공정을 통해 제거될 수 있다.
도 13을 참조하면, 상기 저전압 영역(204)을 노출시키는 포토레지스트 패턴(214)을 상기 예비 게이트 절연막(210) 상에 형성하고, 상기 저전압 영역(204) 상의 예비 게이트 절연막(210) 부위를 제거할 수 있다. 예를 들면, 상기 저전압 영역(204) 상의 예비 게이트 절연막(210) 부위는 불산(HF) 수용액 또는 SC1 용액을 이용하는 습식 식각 공정을 통해 제거될 수 있다.
상기 저전압 영역(204) 상의 예비 게이트 절연막(210) 부위를 제거한 후 상기 포토레지스트 패턴(214)은 애싱/스트립 공정을 통해 제거될 수 있다.
도 14를 참조하면, 열산화 공정을 수행하여 상기 저전압 영역(204)의 제1 영역 상에 제1 게이트 절연막(220)을 형성하고, 상기 저전압 영역(204)의 제2 영역 상에 상기 제1 게이트 절연막(220)보다 두꺼운 제2 게이트 절연막(222)을 형성할 수 있다. 이때, 상기 고전압 영역(206) 상에는 상기 제2 게이트 절연막(222)보다 두꺼운 고전압 게이트 절연막(262)이 형성될 수 있다.
도 15를 참조하면, 상기 제1 게이트 절연막(220)과 제2 게이트 절연막(222) 상에 게이트 전극(230)을 형성하고, 상기 고전압 게이트 절연막(262) 상에 고전압 게이트 전극(270)을 형성할 수 있다. 상기 게이트 전극(230) 및 고전압 게이트 전극(270)은 화학기상증착 공정을 통해 게이트 폴리 실리콘막을 형성하고, 이어서 상기 게이트 폴리 실리콘막을 패터닝함으로써 형성될 수 있다.
도 16을 참조하면, 상기 제2 게이트 절연막(222)과 인접한 상기 저전압 영역(204)의 표면 부위에 저농도 불순물 확산 영역(252)을 형성하고, 상기 제1 게이트 절연막(220)과 인접한 상기 저전압 영역(204)의 표면 부위에 저농도 불순물 영역(242)을 형성할 수 있다. 아울러, 상기 고전압 게이트 전극(270)에 인접한 상기 고전압 영역(206)의 표면 부위들에 저농도 불순물 영역들(282, 292)을 형성할 수 있다.
예를 들면, 상기 제2 게이트 절연막(222)과 인접한 드레인 영역을 노출시키는 포토레지스트 패턴을 형성할 수 있으며, N-타입 도펀트를 이용하는 이온 주입 공정을 수행하여 상기 드레인 영역의 표면 부위에 저농도 불순물 영역을 형성할 수 있다. 상기 드레인 영역의 표면 부위에 주입된 도펀트는 어닐링 공정에 의해 확산될 수 있으며, 이에 따라 상기 저농도 불순물 확산 영역(252)이 형성될 수 있다.
또한, 상기 제1 게이트 절연막(220)과 인접한 소스 영역 및 상기 고전압 게이트 전극(270)에 인접한 소스/드레인 영역들을 노출시키는 포토레지스트 패턴을 형성할 수 있으며, N-타입 도펀트를 이용하는 이온 주입 공정을 수행하여 상기 저농도 불순물 영역들(242, 282, 292)을 형성할 수 있다.
도 17을 참조하면, 상기 게이트 전극(230) 및 상기 고전압 게이트 전극(270)의 측면들 상에 스페이서들을 형성하고, 상기 소스 영역 및 드레인 영역의 표면 부위들에 고농도 불순물 영역(244)과 고농도 불순물 확산 영역(254)을 형성할 수 있다. 또한, 상기 소스/드레인 영역들에 고농도 불순물 영역들(284, 294)을 형성할 수 있다.
예를 들면, 상기 고농도 불순물 영역들(244, 284, 294)과 상기 고농도 불순물 확산 영역(254)은 N-타입 도펀트를 이용하는 이온 주입 공정에 의해 형성될 수 있다. 결과적으로 저농도 도핑 드레인 구조를 갖는 소스 영역(240)과 이중 확산 드레인 구조를 갖는 드레인 영역(250)을 포함하는 저전압 모스 트랜지스터(200)와, 저농도 도핑 드레인 구조를 갖는 소스/드레인 영역들(280, 290)을 포함하는 고전압 모스 트랜지스터(260)가 상기 기판(202) 상에 형성될 수 있다.
도 18 내지 도 25는 도 3에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 18을 참조하면, 기판(302)의 저전압 영역(304)과 고전압 영역(306) 상에 패드 산화막(310)을 형성할 수 있다. 상기 패드 산화막(310)은 열산화 공정 또는 화학기상증착 공정에 의해 형성될 수 있으며, 상기 저전압 영역(304)과 고전압 영역(306)은 STI 공정에 의해 형성된 소자 분리막(308)에 의해 전기적으로 격리될 수 있다.
도 19를 참조하면, 상기 고전압 영역(306)은 제1 게이트 절연막(324; 도 22 참조)이 형성될 제1 영역과 제2 게이트 절연막(326; 도 22 참조)이 형성될 제2 영역을 포함할 수 있다. 상기 패드 산화막(310) 상에는 상기 제2 영역을 노출시키는 개구를 갖는 포토레지스트 패턴(312)이 형성될 수 있다.
이어서, 상기 포토레지스트 패턴(312)을 이온 주입 마스크로서 사용하는 이온 주입 공정을 수행하여 상기 제2 영역의 표면 부위에 불소 이온을 주입할 수 있다. 상기 불소 이온은 후속하는 제1 열산화 공정에서 산화막 성장 속도를 증가시킬 수 있다. 상기 포토레지스트 패턴(312)은 상기 이온 주입 공정을 수행한 후 애싱/스트립 공정을 통해 제거될 수 있으며, 상기 패드 산화막(310)은 불산(HF) 수용액 또는 SC1 용액을 이용하는 습식 식각 공정을 통해 제거될 수 있다.
도 20을 참조하면, 제1 열산화 공정을 수행하여 상기 고전압 영역(306)의 제1 영역 상에 제1 예비 게이트 절연막(320)을 형성하고, 상기 고전압 영역(306)의 제2 영역 상에 상기 제1 예비 게이트 절연막(320)보다 두꺼운 제2 예비 게이트 절연막(322)을 형성할 수 있다.
도 21을 참조하면, 상기 저전압 영역(304)을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 이어서 상기 저전압 영역(304) 상에 형성된 상기 제1 예비 게이트 절연막(320) 부위를 제거할 수 있다. 상기 저전압 영역(304) 상의 제1 예비 게이트 절연막(320) 부위는 불산(HF) 수용액 또는 SC1 용액을 이용하는 습식 식각 공정에 의해 제거될 수 있다.
상기 저전압 영역(304) 상의 제1 예비 게이트 절연막(320) 부위를 제거한 후 상기 포토레지스트 패턴은 애싱/스트립 공정을 통해 제거될 수 있다.
도 22를 참조하면, 제2 열산화 공정을 수행하여 상기 고전압 영역(306)의 제1 영역 상에 제1 게이트 절연막(324)을 형성하고, 상기 고전압 영역(306)의 제2 영역 상에 상기 제1 게이트 절연막(324)보다 두꺼운 제2 게이트 절연막(326)을 형성할 수 있다. 이때, 상기 저전압 영역(304) 상에는 상기 제1 게이트 절연막(324)보다 얇은 두께를 갖는 저전압 게이트 절연막(362)이 형성될 수 있다.
도 23을 참조하면, 상기 제1 게이트 절연막(324)과 제2 게이트 절연막(326) 상에 게이트 전극(330)을 형성하고, 상기 저전압 게이트 절연막(362) 상에 저전압 게이트 전극(370)을 형성할 수 있다. 상기 게이트 전극(330) 및 저전압 게이트 전극(370)은 화학기상증착 공정을 통해 게이트 폴리 실리콘막을 형성하고, 이어서 상기 게이트 폴리 실리콘막을 패터닝함으로써 형성될 수 있다.
도 24를 참조하면, 상기 제2 게이트 절연막(326)과 인접한 상기 고전압 영역(306)의 표면 부위에 저농도 불순물 확산 영역(352)을 형성하고, 상기 제1 게이트 절연막(324)과 인접한 상기 고전압 영역(306)의 표면 부위에 저농도 불순물 영역(342)을 형성할 수 있다. 아울러, 상기 저전압 게이트 전극(370)에 인접한 상기 저전압 영역(304)의 표면 부위들에 저농도 불순물 영역들(382, 392)을 형성할 수 있다.
예를 들면, 상기 제2 게이트 절연막(326)과 인접한 드레인 영역을 노출시키는 포토레지스트 패턴을 형성할 수 있으며, N-타입 도펀트를 이용하는 이온 주입 공정을 수행하여 상기 드레인 영역의 표면 부위에 저농도 불순물 영역을 형성할 수 있다. 상기 드레인 영역의 표면 부위에 주입된 도펀트는 어닐링 공정에 의해 확산될 수 있으며, 이에 따라 상기 저농도 불순물 확산 영역(352)이 형성될 수 있다.
또한, 상기 제1 게이트 절연막(324)과 인접한 소스 영역 및 상기 저전압 게이트 전극(370)에 인접한 소스/드레인 영역들을 노출시키는 포토레지스트 패턴을 형성할 수 있으며, N-타입 도펀트를 이용하는 이온 주입 공정을 수행하여 상기 저농도 불순물 영역들(342, 382, 392)을 형성할 수 있다.
도 25를 참조하면, 상기 게이트 전극(330) 및 상기 저전압 게이트 전극(370)의 측면들 상에 스페이서들을 형성하고, 상기 소스 영역 및 드레인 영역의 표면 부위들에 고농도 불순물 영역(344)과 고농도 불순물 확산 영역(354)을 형성할 수 있다. 또한, 상기 소스/드레인 영역들에 고농도 불순물 영역들(384, 394)을 형성할 수 있다.
예를 들면, 상기 고농도 불순물 영역들(344, 384, 394)과 상기 고농도 불순물 확산 영역(354)은 N-타입 도펀트를 이용하는 이온 주입 공정에 의해 형성될 수 있다. 결과적으로 저농도 도핑 드레인 구조를 갖는 소스 영역(340)과 이중 확산 드레인 구조를 갖는 드레인 영역(350)을 포함하는 고전압 모스 트랜지스터(300)와, 저농도 도핑 드레인 구조를 갖는 소스/드레인 영역들(380, 390)을 포함하는 저전압 모스 트랜지스터(360)가 상기 기판(302) 상에 형성될 수 있다.
도 26 내지 도 31은 도 4에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 26을 참조하면, 기판(402)의 고전압 영역(406)의 제1 영역 상에 제1 예비 게이트 절연막(420)을 형성하고, 상기 고전압 영역(406)의 제2 영역 상에 제2 예비 게이트 절연막(422)을 형성할 수 있다. 상기 제1 및 제2 예비 게이트 절연막들(420, 422)은 제1 열산화 공정에 의해 형성될 수 있다. 상기 기판(402)의 저전압 영역(404)과 상기 고전압 영역(406)은 소자 분리막(408)에 의해 전기적으로 서로 격리될 수 있다.
상기 제1 및 제2 예비 게이트 절연막들(420, 422)을 형성하는 방법은 도 18 및 도 20을 참조하여 기 설명된 바와 실질적으로 동일하므로 이에 대한 추가적인 설명들은 생략한다.
상기 기판(402)의 저전압 영역(404)은 제3 게이트 절연막(462; 도 28 참조)이 형성될 제3 영역과 제4 게이트 절연막(464; 도 28 참조)이 형성될 제4 영역을 포함할 수 있다.
상기 저전압 영역(404)의 제4 영역을 노출시키는 개구를 갖는 포토레지스트 패턴(410)이 상기 제1 및 제2 예비 게이트 절연막들(420, 422) 상에 형성될 수 있으며, 상기 포토레지스트 패턴(410)을 이온 주입 마스크로서 사용하는 이온 주입 공정을 수행하여 상기 제4 영역의 표면 부위에 불소 이온을 주입할 수 있다. 상기 불소 이온은 후속하는 제2 열산화 공정에서 산화막 성장 속도를 증가시킬 수 있다. 상기 포토레지스트 패턴(410)은 상기 이온 주입 공정을 수행한 후 애싱/스트립 공정을 통해 제거될 수 있다.
도 27을 참조하면, 상기 저전압 영역(404)을 노출시키는 포토레지스트 패턴(412)을 상기 제1 및 제2 예비 게이트 절연막들(420, 422) 상에 형성하고, 상기 저전압 영역(404) 상의 제1 예비 게이트 절연막(420) 부위를 제거할 수 있다. 예를 들면, 상기 저전압 영역(404) 상의 제1 예비 게이트 절연막(420) 부위는 불산(HF) 수용액 또는 SC1 용액을 이용하는 습식 식각 공정을 통해 제거될 수 있다.
상기 저전압 영역(404) 상의 제1 예비 게이트 절연막(420) 부위를 제거한 후 상기 포토레지스트 패턴(412)은 애싱/스트립 공정을 통해 제거될 수 있다.
도 28을 참조하면, 제2 열산화 공정을 수행하여 상기 고전압 영역(406) 상에 제1 게이트 절연막(424) 및 상기 제1 게이트 절연막(424)보다 두꺼운 제2 게이트 절연막(426)을 형성할 수 있다. 이때, 상기 저전압 영역(404)의 제3 영역 상에는 제3 게이트 절연막(462)이 형성되고, 상기 저전압 영역(404)의 제4 영역 상에는 상기 제3 게이트 절연막(462)보다 두꺼운 제4 게이트 절연막(464)이 형성될 수 있다. 특히, 상기 제4 게이트 절연막(464)은 상기 제1 게이트 절연막(424)보다 얇은 두께를 가질 수 있다.
도 29를 참조하면, 상기 제1 게이트 절연막(424)과 제2 게이트 절연막(426) 상에 고전압 게이트 전극(430)을 형성하고, 상기 제3 게이트 절연막(462)과 제4 게이트 절연막(464) 상에 저전압 게이트 전극(470)을 형성할 수 있다. 상기 고전압 게이트 전극(430) 및 저전압 게이트 전극(470)은 화학기상증착 공정을 통해 게이트 폴리 실리콘막을 형성하고, 이어서 상기 게이트 폴리 실리콘막을 패터닝함으로써 형성될 수 있다.
도 30을 참조하면, 상기 제2 게이트 절연막(462)과 인접한 상기 고전압 영역(406)의 표면 부위에 저농도 불순물 확산 영역(452)을 형성하고, 상기 제1 게이트 절연막(424)과 인접한 상기 고전압 영역(406)의 표면 부위에 저농도 불순물 영역(442)을 형성할 수 있다. 또한, 상기 제4 게이트 절연막(464)과 인접한 상기 저전압 영역(404)의 표면 부위에 저농도 불순물 확산 영역(492)을 형성하고, 상기 제3 게이트 절연막(462)과 인접한 상기 저전압 영역(404)의 표면 부위에 저농도 불순물 영역(482)을 형성할 수 있다.
도 31을 참조하면, 상기 고전압 게이트 전극(430) 및 상기 저전압 게이트 전극(470)의 측면들 상에 스페이서들을 형성할 수 있다. 이어서, 상기 고전압 게이트 전극(430) 및 저전압 게이트 전극(470)에 인접하는 소스 영역들의 표면 부위들에 고농도 불순물 영역들(444, 484)을 형성하고, 상기 고전압 게이트 전극(430) 및 저전압 게이트 전극(470)에 인접하는 드레인 영역들의 표면 부위들에 고농도 불순물 확산 영역들(454, 494)을 형성할 수 있다.
결과적으로, 저농도 도핑 드레인 구조를 갖는 소스 영역(440, 480)과 이중 확산 드레인 구조를 갖는 드레인 영역(450, 490)을 각각 갖는 고전압 모스 트랜지스터(400)와 저전압 모스 트랜지스터(460)가 상기 기판 상에 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 모스 트랜지스터(100)를 포함하는 반도체 소자(10)가 기판(102) 상에 형성될 수 있다. 상기 모스 트랜지스터(100)는 소스 영역(140)에 인접하는 제1 게이트 절연막(120)과 드레인 영역(150)에 인접하는 제2 게이트 절연막(122) 및 상기 제1 및 제2 게이트 절연막들(120, 122) 상에 형성된 게이트 전극(130)을 포함할 수 있다.
상기 모스 트랜지스터(100)는 비대칭 구조를 가질 수 있다. 예를 들면, 상기 소스 영역(140)은 저농도 도핑 드레인 구조를 갖고 상기 드레인 영역(150)은 이중 확산 드레인 구조를 가질 수 있다. 따라서, 상기 모스 트랜지스터(100)를 포함하는 상기 반도체 소자(10)의 항복 전압이 충분히 개선될 수 있다.
특히, 상기 제2 게이트 절연막(122)이 상기 제1 게이트 절연막(120)보다 두꺼운 두께를 가질 수 있다. 따라서, 상기 드레인 영역(150)의 저농도 불순물 확산 영역(152)과 상기 게이트 전극(130) 사이의 기생 커패시턴스가 크게 감소될 수 있으며, 이에 따라 상기 반도체 소자(10)의 차단 주파수가 충분히 증가될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 반도체 소자 100 : 모스 트랜지스터
102 : 기판 104 : 액티브 영역
120 : 제1 게이트 절연막 122 : 제2 게이트 절연막
130 : 게이트 전극 140 : 소스 영역
150 : 드레인 영역

Claims (19)

  1. 기판 및 상기 기판 상에 형성된 모스 트랜지스터를 포함하는 반도체 소자에 있어서, 상기 모스 트랜지스터는,
    상기 기판 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막의 일측에 형성되며 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막;
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성된 게이트 전극;
    상기 제1 게이트 절연막에 인접하는 상기 기판의 표면 부위에 형성된 소스 영역; 및
    상기 제2 게이트 절연막에 인접하는 상기 기판의 표면 부위에 형성된 드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 소스 영역은 저농도 도핑 드레인(LDD) 구조를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 드레인 영역은 이중 확산 드레인(DDD) 구조를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 모스 트랜지스터는 상기 기판의 저전압 영역 상에 형성되며, 상기 기판의 고전압 영역 상에는 상기 제2 게이트 절연막보다 두꺼운 고전압 게이트 절연막을 갖는 고전압 모스 트랜지스터가 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 모스 트랜지스터는 상기 기판의 고전압 영역 상에 형성되며, 상기 기판의 저전압 영역 상에는 상기 제1 게이트 절연막보다 얇은 저전압 게이트 절연막을 갖는 저전압 모스 트랜지스터가 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제1 게이트 절연막 및 상기 제1 게이트 절연막의 일측에 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 기판 상에 형성하는 단계;
    상기 제1 게이트 절연막과 제2 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막에 인접하는 상기 기판의 표면 부위들에 소스 영역 및 드레인 영역을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 상기 기판의 저전압 영역 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 기판의 고전압 영역과 상기 저전압 영역 상에 예비 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막을 형성하는 단계는,
    상기 제2 게이트 절연막이 형성될 영역에 불소 이온을 주입하는 단계; 및
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막을 형성하기 위하여 열산화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 열산화 공정을 수행하기 전에 상기 저전압 영역 상의 상기 예비 게이트 절연막 부위를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서, 상기 열산화 공정에 의해 상기 고전압 영역 상에 상기 제2 게이트 절연막보다 두꺼운 고전압 게이트 절연막이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제6항에 있어서, 상기 소스 영역은 저농도 도핑 드레인(LDD) 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제6항에 있어서, 상기 드레인 영역은 이중 확산 드레인(DDD) 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제6항에 있어서, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 상기 기판의 고전압 영역 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막을 형성하는 단계는,
    상기 제2 게이트 절연막이 형성될 영역에 불소 이온을 주입하는 단계;
    상기 고전압 영역 상에 제1 예비 게이트 절연막과 상기 제1 예비 게이트 절연막보다 두꺼운 제2 예비 게이트 절연막을 형성하기 위하여 제1 열산화 공정을 수행하는 단계; 및
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막을 형성하기 위하여 제2 열산화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서, 상기 제2 열산화 공정을 수행하기 전에 상기 제1 열산화 공정에 의해 상기 기판의 저전압 영역 상에 형성된 상기 제1 예비 게이트 절연막 부위를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서, 상기 제2 열산화 공정에 의해 상기 저전압 영역 상에 상기 제1 게이트 절연막보다 얇은 저전압 게이트 절연막이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제15항에 있어서, 상기 저전압 영역의 일부에 불소 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서, 상기 제2 열산화 공정에 의해 상기 저전압 영역 상에는 제3 게이트 절연막 및 상기 제3 게이트 절연막보다 두꺼운 제4 게이트 절연막이 형성되고,
    상기 제4 게이트 절연막은 상기 저전압 영역의 일부 상에 형성되며 상기 제1 게이트 절연막보다 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
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