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KR101923763B1 - 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자 - Google Patents

레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자 Download PDF

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KR101923763B1
KR101923763B1 KR1020150034921A KR20150034921A KR101923763B1 KR 101923763 B1 KR101923763 B1 KR 101923763B1 KR 1020150034921 A KR1020150034921 A KR 1020150034921A KR 20150034921 A KR20150034921 A KR 20150034921A KR 101923763 B1 KR101923763 B1 KR 101923763B1
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esd
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황경진
정현광
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매그나칩 반도체 유한회사
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Abstract

본 발명은 정전기 방전(ESD) 스트레스로부터 레벨 쉬프트 회로를 보호하기 위한 이종 전압 소자 구조에 적용되는 정전기 방전 보호 회로 및 소자에 관한 것이다. 레벨 쉬프트 소자의 게이트에 저항을 증가시켜서 ESD 스트레스로부터 레벨 쉬프트 소자의 얇은 게이트 절연막을 보호하기 위하여 제안한 구조에 관한 것이다. 또한, 접지(GND) 라인에 백투백 다이오드(back to back diode)를 상호 연결시켜 ESD 스트레스가 유기적으로 잘 빠져나가도록 하여 레벨 쉬프트 회로를 ESD 스트레스로부터 보호하기 위한 것이다.

Description

레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자{Electrostatic Discharge Protection Circuit and Device for Level Shift Circuit}
본 발명은 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자에 관한 것으로, 더욱 상세하게는 레벨 쉬프트 소자의 얇은 게이트 절연막(thin gate oxide)을 정전기 방전(ESD ; Electrostatic Discharge) 스트레스로부터 보호하기 위한 정전기 방전 보호 회로 및 소자에 관한 것이다.
레벨 쉬프트 회로는 디스플레이 구동 칩(Display Drive IC ; DDI)와 같은 반도체 칩 내부에서 전압 레벨을 변경하는 회로를 말한다. 예를 들어, 레벨 쉬프트 회로는 저전압(low voltage ; LV) 시그널을 중전압 또는 고전압 시그널로 변화시켜 주기 위해 사용한다. 그래서, 레벨 쉬프트 회로는 서로 다른 전압을 갖는 이종 전압 사이에 들어가는 회로라고 볼 수 있다.
레벨 쉬프트 블록(level shifter block)에는 레벨 쉬프트 소자가 들어가는데, 게이트 입력 전압이 저전압 이어서 충분한 구동 전류(driving current)를 내지 못하는 단점이 있었다. 이는 두꺼운 게이트 절연막을 사용하고 있어서 구동 전류를 증가시키는데 한계가 있기 때문이었다.
그래서, 얇은 게이트 절연막을 갖는 레벨 쉬프트 소자를 사용해야 하는데, 이러한 레벨 쉬프트 소자는 ESD 스트레스에 취약하다. 왜냐하면, 레벨 쉬프트 소자에 ESD 스트레스 또는 전기 오버 스트레스(Electrical Over-Stress ; EOS)가 인가될 경우, 얇은 게이트 절연막이 쉽게 파괴되기 때문이다. 그래서 이를 막기 위한 레벨 쉬프트 소자의 ESD 스트레스를 차단 또는 방지하기 위한 ESD 보호 회로 및 소자를 필요로 한다.
대한민국 등록특허공보 제10-0885375호(2009년02월17일)
본 발명은 상술한 종래기술의 문제점을 극복하기 위한 것으로서, 정전기 방전(ESD) 스트레스를 차단하여 레벨 쉬프트 소자의 얇은 게이트 절연막을 보호하기 위한 정전기 방전 보호 회로 및 소자를 제공하고자 한다.
또한, 레벨 쉬프트 소자의 게이트에 저항을 증가시켜서 ESD 스트레스를 줄이는 정전기 방전 보호 회로 및 소자를 제공하고자 한다.
또한, 백투백 다이오드(back to back diode)를 추가하여 ESD 스트레스가 잘 방전되도록 도와서 코어 디바이스(Core device)인 레벨 쉬프트 블록을 ESD 스트레스로부터 효과적으로 보호하기 위한 정전기 방전 보호 회로 및 소자를 제공하고자 한다.
상기 목적을 달성하기 위해 본 발명은, 반도체 기판에 형성된 저전압 입력패드, 저전압 접지패드, 고전압 입력 패드, 고전압 접지패드; 상기 기판에 형성된 코아 회로; 상기 저전압 입력패드와 상기 저전압 접지패드 사이에 형성된 제1 클램프; 상기 저전압 입력패드와 상기 고전압 접지패드에 사이에 형성된 레벨 쉬프트 소자; 및 상기 레벨 쉬프트 소자를 보호하기 위한 ESD(Electrostatic Discharge) 스트레스 차단 영역을 구비하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로를 제공한다.
상기 ESD 스트레스 차단 영역은 상기 레벨 쉬프트 소자의 게이트 전극과 붙어서 형성될 수 있다.
상기 ESD 스트레스 차단 영역은 논-실리사이드로 처리할 수 있다.
상기 ESD 스트레스 차단 영역은 CDM(Charged device model) 정전기 방전 스트레스로부터 상기 레벨 쉬프트 소자를 보호할 수 있다.
상기 ESD 스트레스 차단 영역은 상기 코아 회로 내에 형성될 수 있다.
상기 ESD 스트레스 차단 영역은 상기 레벨 쉬프트 소자의 게이트 전극에 연장하여 형성될 수 있다.
상기 레벨 쉬프트 소자의 게이트 전극과 상기 ESD 스트레스 차단 영역은 서로 이격되어 형성될 수 있다.
상기 고전압 입력패드와 상기 고전압 접지패드 사이에 연결된 제2 클램프; 상기 저전압 접지 패드와 상기 고전압 접지패드 사이에 형성된 백-투-백 다이오드; 를 더 포함할 수 있다.
상기 저전압 입력패드 근처에 정전기 방전 차단용 레지스터를 더 포함할 수 있다.
상기 레벨 쉬프트 소자는, 반도체 기판에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트 전극;을 포함하며, 상기 게이트 절연막은 두께가 서로 다른 절연막으로 이루어질 수 있다.
상기 레벨 쉬프트 소자는, 상기 반도체 기판에 형성된 드레인 영역 및 소스 영역; 상기 소스 영역 근처에 배치된 제1 게이트 절연막; 상기 드레인 영역 근처에 배치되고 상기 제1 게이트 절연막보다 두께가 두꺼운 제2 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극과 오버랩하되, 상기 드레인 영역으로부터 소스 영역 방향으로, 상기 제1 게이트 절연막의 일부 영역까지 확장되어 형성되는 제2 도전형 확장 드레인 정션 영역;을 포함할 수 있다.
본 발명의 다른 특징은, 레벨 쉬프트 회로를 포함하는 반도체 칩; 상기 반도체 칩에 배치된 저전압 입력패드, 저전압 접지패드, 고전압 입력패드, 고전압 접지패드; 상기 저전압 입력패드와 상기 저전압 접지패드 사이에 형성된 제1 경로; 상기 저전압 입력패드와 상기 고전압 접지패드 사이에 형성된 제2 경로; 상기 제2 경로에 배치된 레벨 쉬프트용 반도체 소자; 및 정전기 방전으로부터 상기 레벨 쉬프트용 반도체 소자를 보호하기 위한 ESD 스트레스 차단 소자;를 구비하고, 상기 ESD 스트레스 차단 소자는 도핑된 폴리 실리콘의 저항을 조정하여 사용할 수 있다.
상기 제1 경로에 배치된 제1 클램프, 제1 저항 및 백-투-백 다이오드;를 더 포함할 수 있다.
상기 제1 경로보다 상기 제2 경로의 저항이 더 큰 것이 바람직하다.
상기 폴리 실리콘의 저항을 조정하는 방법은 레벨 쉬프트용 반도체 소자의 게이트 전극에 논-실리사이드 처리, 카운터 도핑(counter doping) 또는 고저항 레지스터(High-R resistor)용 이온 주입 공정중 어느 하나를 이용할 수 있다.
상기 폴리 실리콘의 저항을 조정하는 방법은 레벨 쉬프트용 반도체 소자의 게이트 전극에 논-실리사이드 처리, 카운터 도핑(counter doping) 또는 고저항 레지스터(High-R resistor)용 이온 주입 공정중 어느 하나를 이용하는 것이 바람직하다.
본 발명의 또 다른 특징은, 상기 어느 하나의 정전기 방전 보호 회로를 원칩(One-Chip) 형태로 구성한 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 소자를 제공할 수 있다.
상기와 같이 구성된 본 발명에 따른 이종 전압 소자 구조에 적용되는 정전기 방전 보호 회로 및 소자에 의하면, 레벨 쉬프트 소자에 사용되는 게이트에 저항을 붙여서, ESD 또는 EOS 스트레스를 완화시키며, 이에 따라 레벨 쉬프트 소자의 얇은 게이트 절연막이 파괴되는 것을 막을 수 있는 효과가 있다.
또한, 접지 라인에 백투백 다이오드를 상호 연결시켜 ESD 스트레스가 쉽게 빠져나가도록(discharge) 하여 코어 디바이스들이 ESD 스트레스로부터 손상을 받지 않도록 하는 효과도 있다.
그래서 ESD 스트레스 및 각종 잡음(Noise)에 강한 구조를 갖는 레벨 쉬프트 소자를 구현할 수 있는 효과도 있다.
도 1a는 본 발명의 디스플레이 구동부가 포함된 DDI의 블록 구성도,
도 1b는 본 발명의 상세 DDI 블록 구성도,
도 2는 본 발명의 레벨 쉬프트 소자가 포함된 레벨 쉬프트 회로 구성도,
도 3은 본 발명의 레벨 쉬프트 소자의 단면도,
도 4는 본 발명의 일 실시 예에 따른 이종 전압 소자 구조에 적용되는 정전기 방전 보호 회로도,
도 5는 본 발명의 다른 실시예에 따른 레벨 쉬프트 소자를 포함하는 ESD 회로도,
도 6은 본 발명의 또 다른 실시 예에 따른 레벨 쉬프트 소자를 포함하는 ESD 회로도,
도 7은 본 발명의 레벨 쉬프트 소자의 게이트 저항이 추가된 레벨 쉬프트 소자의 단면도,
도 8, 9, 10 및 11은 본 발명의 게이트 저항이 추가된 레벨 쉬프트 소자의 평면도,
도 12는 본 발명의 ESD 보호 다이오드(Protection Diode)의 평면도,
도 13은 본 발명의 게이트 저항 크기에 따른 게이트 절연막의 항복 전압을 나타낸 그래프,
도 14는 본 발명의 레벨 쉬프트 소자의 게이트에 인가된 전압-전류 그래프.
본 발명은 다양한 변형 및 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a는 본 발명을 설명하기 위한 디스플레이 구동부(30)가 포함된 DDI의 블록 구성도이다.
디스플레이 구동 칩(DDI)은 디스플레이 패널의 구동에 필수적인 IC로서 화면에 문자나 영상 등이 표시되도록 구동신호 및 데이터를 디스플레이 패널에 전기적으로 제공하는 칩을 말한다.
이러한 기능을 제공하는 DDI는 도 1a에 도시된 바와 같이 크게 로직부(Main logic)(20), 디스플레이 구동부(30) 및 채널부(40)의 구성을 포함하고 있다. 그리고 디스플레이 구동부(30) 및 채널부(40)는 화면의 해상도 등에 따라 채널 개수만큼 제공되며, 하나의 로직부(20)가 이들 각각의 디스플레이 구동부(30) 및 채널부(40)의 동작을 제어하게 된다. 즉, 디스플레이 구동부(30)는 로직부(20)의 제어신호에 따라 채널부(40)의 각 채널에 디코딩된 신호를 전달하는 것이다.
도 1b는 도 1a의 상세 블록 구성도이다. 도 1b를 보면, 채널 수만큼 디스플레이 구동부(30) 및 채널부(40)가 구성됨을 알 수 있다. 일예로, 채널 개수가 2160개이면 디스플레이 구동부(30) 및 채널부(40)도 2160개가 된다.
디스플레이 구동부(30)는 래치부(31), 제1 디코더(32), 레벨 쉬프트(50) 및 제2 디코더(33)로 구성된다. 래치부(31)는 로직부(20)에서 전달받은 구동신호 및 데이터를 일시 래치(latch)하는 기능을 수행하고, 제1 디코더(32)는 저전압(LV) 레벨을 디코딩하며, 제2 디코더(33)는 중전압(MV) 레벨을 디코딩하게 된다. 제1 디코더(32)와 제2 디코더(33) 사이에 위치한 레벨 쉬프트(50)는 전압 레벨을 변경하는 기능을 수행한다. 즉 레벨 쉬프트(50)는 DDI와 같은 반도체 칩 내부에서 전압 레벨을 변경하는 회로를 말한다. 예를 들면 1.2V의 전압 레벨을 7.7V의 전압 레벨로 변경하는 것이다. 따라서 제1 디코더(32)는 1.2V 전압을 디코딩하여 레벨 쉬프트(50)로 전달하는 것이고, 제2 디코더(33)는 레벨 쉬프트(50)가 변경한 7.7V 전압을 디코딩하여 후단에 연결된 채널(40)로 전달하는 것이다.
도 2는 도 1에서 제시한 레벨 쉬프트(50) 블록에 대한 회로 구성이다. 도 2의 레벨 쉬프트(50)의 구조를 살펴보면, 레벨 쉬프트(50)의 입력단(INN 또는 INP)에 제1 NMOS(NM1)(52) 및 제2 NMOS(NM2)(54)가 연결되고 있음을 알 수 있다. 이들 제1 NMOS(NM1)(52) 및 제2 NMOS(NM2)(54)는 차동 입력(INN, INP)을 각각 게이트 입력으로 하고 접지 단자(GND)에 주전류 경로의 일단이 공통 접속되고 차동 출력(OUTN, OUTP)에 각각의 주전류 경로의 타단이 연결되는 구성이다.
여기서, 제1 NMOS(52) 및 제2 NMOS(54)가 고전압 소자 구조의 트랜지스터로 구현될 경우 상술한 바와 같이 레벨 쉬프트 블록의 설계 면적이 증가하게 되고, 이에 DDI 칩의 사이즈도 커지게 된다. 그래서 본 발명은 레벨 쉬프트의 입력단에 위치한 트랜지스터를 LDMOS 또는 EDMOS로 구현하여 레벨 쉬프트 회로에서 트랜지스터가 차지하는 면적을 최소화시키고자 하는 것이다. 기존에는 두꺼운 두께를 가지는 게이트 절연막이 형성된 중전압 또는 고전압 소자가 사용되었기 때문에 그 게이트 전극에 0.5 - 2V를 인가하면 드레인 전류(Idsat)가 너무 낮아 채널 영역의 폭을 넓게 가져갈 수밖에 없었던 것이다. 따라서 소자의 면적이 커지게 되는 것이다. 그래서 본 발명에서는 반도체 소자의 크기를 최소화하면서, 게이트 전극에 0.5 - 2V를 인가해도 드레인 전류(Idsat)가 높은 레벨 쉬프트용 반도체 소자를 필요로 한다. 상기 레벨 쉬프트용 반도체 소자로 nEDMOS 또는 nLDMOS 소자를 사용할 수 있다. 레벨 쉬프트용 반도체 소자의 게이트 절연막은 두께가 서로 다른 절연막이 서로 접하고 있는 절연막을 사용하였다. 하나의 게이트 절연막 내에 두께가 다른 영역이 존재하는 것이다.
도 3에 이러한 서로 다른 두께를 갖는 게이트 절연막을 포함하고 있는 레벨 쉬프트용 반도체 소자(이하 “레벨 쉬프트 소자”로 호칭)(170)의 단면을 제시하였다. 도 2에 도시된 제1 NMOS(52) 및 제2 NMOS(54) 소자가 레벨 쉬프트 소자(170)로 볼 수 있는데, 그것의 단면이다. 본 발명에서 말하는 레벨 쉬프트 소자(170)는 게이트 전극(360) 아래에 얇은 게이트 절연막(340)과 두꺼운 게이트 절연막(350)이 서로 접하고 있는 게이트 절연막(340, 350)을 포함한다. 본 발명에서는 이러한 절연막을 갖는 EDMOS 또는 LDMOS 소자 구조를 갖는 레벨 쉬프트 소자를 사용한다.
본 발명의 바람직한 일 실시예에 따른 레벨 쉬프트 소자(170)는, 기판(300)에 형성된 제1 도전형(P형) 웰 영역(310); 상기 웰 영역(310) 위에 제2 도전형(N)의 드레인 영역(390) 및 소스 영역(380); 상기 소스 영역(380) 근처에 배치된 제1 게이트 절연막(340); 상기 드레인 영역(390) 근처에 배치되고 상기 제1 게이트 절연막(340)보다 두께가 두꺼운 제2 게이트 절연막(350); 상기 제1 및 제2 게이트 절연막(340)(350) 위에 배치된 게이트 전극(360); 상기 게이트 전극(360)과 오버랩하되, 상기 드레인 영역(390)으로부터 소스 영역(380) 방향으로, 상기 제1 게이트 절연막(340)의 일부 영역까지 확장되어 형성되는 제2 도전형 확장 드레인 정션 영역(320); 상기 게이트 전극(360) 위에 형성된 게이트 폴리 저항 영역(370)을 포함한다.
그런데 여기서 높은 전압 또는 전류를 갖는 ESD 스트레스(102) 유입시 얇은 게이트 절연막(340)이 파괴될 수 있다. 게이트 전극(360)과 연결된 제2 게이트 저항 영역(370)이 없으면, 더욱 ESD 스트레스(102)에 취약한 구조가 된다. 그래서 본 발명에서는 이를 해결하고자 하는 것이다.
레벨 쉬프트 소자(170)를 보호하기 위해 본 발명에서는 도 4와 같은 ESD 회로를 제안한다. 도시된 바와 같이, 저전압 입력패드(LV-VDD)(100)와 저전압 접지패드(LV-VSS)(120), 고전압 입력패드(HV-VDD)(160), 고전압 접지패드 (HV-VSS)(150)가 존재한다. 여기서 입력 패드는 입력 핀으로 혼용하여 부를 수 있으며, 동일한 구성요소를 의미한다. 여기서 VDD는 플러스 입력 핀, VSS는 마이너스 입력 핀으로 볼 수 있다. 마이너스 입력 핀은 접지(그라운드) 전원으로 사용할 수 있다.
상기 저전압 입력패드(100)와 저전압 접지패드(120) 사이에 저전압 영역이 존재하고, 상기 고전압 입력패드(160)와 고전압 접지패드(150) 사이에는 고전압 영역이 존재한다. 상기 저전압 영역에는 ~1.8V 또는 ~5V의 낮은 입력 전압을 갖는 저전압 반도체 소자가 형성될 수 있다. 고전압 영역에는 예를 들어, 6 - 30V의 중전압 또는 고전압 범위의 입력전압을 갖는 고전압 반도체 소자가 형성될 수 있다. 따라서, 본 발명의 ESD 회로는 저전압 및 고전압 입력 전압이 각각 들어오기 때문에 서로 다른 2종의 전원을 갖는 회로가 형성되는 것이다. 여기서 고전압 접지패드(150)를 그라운드 기준(ground reference, 155)과 연결한다. 이는 고전압 영역이 저전압 소자 영역보다 훨씬 넓어, 고전압 영역에 전하량(charged carrier)이 저전압 영역에 비해 훨씬 많기 때문에, 고전압 접지패드(150)를 그라운드 기준(ground reference, 155)과 연결하는 것이다.
또한, 회로에 나타낸 바와 같이 저전압 입력패드(100)와 저전압 접지패드(120) 사이에 연결된 제1 ESD 클램프(110)가 배치된다. 마찬가지로, 고전압 입력패드(160)와 고전압 접지패드(150) 사이에도 제2 ESD 클램프(200)를 배치한다. 따라서, 저전압 입력패드(100) 또는 고전압 입력패드(160)에 ESD 스트레스(102)가 들어와도, 제1 ESD 클램프(110) 및 제2 ESD 클램프(200)를 통해 효과적으로 ESD 스트레스(102)를 각각의 접지 패드(120)(150)를 거쳐 그라운드 기준(155)으로 빠져나가도록 돕는다.
본 발명의 회로에서 제1 ESD 클램프(110) 및 제2 ESD 클램프(200)는 GGNMOS(gate grounded NMOS), 또는 GCNMOS(gate coupled NMOS)를 사용하거나, RC-triggered big FET 형태의 레일 기반 클램핑(rail based clamping) 회로를 사용할 수 있다. 즉 다양한 형태의 ESD 클램프로써 ESD 스트레스 유입시에 입력 전압(VDD)과 접지 전압(VSS) 사이의 높은 ESD 전류를 낮은 전압으로 방전(Discharge)할 수 있는 소자이어야 한다.
또한, 상기 저전압 접지패드(120)와 고전압 접지패드(150) 사이에 제1 저항(130) 및 백-투-백 다이오드(back to back diode)(140)가 직렬로 연결 형성된다. 백-투-백 다이오드(140)는 상기 저전압 영역과 상기 고전압 영역 사이를 정합하여 양 영역 간의 잡음(Noise)을 차단한다. 여기서 제1 저항(130)은 금속 배선 저항을 모두 합한 것을 의미한다.
IC 설계에 있어서 로직부와 코어부의 잡음 차단을 위해 다른 그라운드 기준을 사용하기 때문에, 상기 ESD 설계는 입출력(I/O) 패드와 내부 접지 패드(그라운드 연결) 간의 모든 스트레스를 배출하기 위한 전류 통로를 보장해야 한다. 그러므로 접지 패드(그라운드 연결) 사이에서 상기 다이오드는 효과적인 ESD 전류 흐름을 가능케 한다. 본질적으로 상기 백-투-백 다이오드(140)는 코아 회로(core circuit)을 HBM, CDM 그리고 국제규준인 IEC61000-4-2에서 규정한 ESD 스트레스로부터 효과적으로 보호하기 위해 제1 및 제2 ESD 클램프(110, 200)와 함께 제공한다. 여기서 국제 표준인 IEC61000-4-2는 최소 8 kV의 접촉 방전 또는 15 kV의 공중 방전 요구 사항을 말한다.
또한, 상기 저전압 입력패드(100)와 상기 고전압 접지패드(150) 사이에 인버터 또는 버퍼(이하, 인버터로 통칭함)(180)를 포함한다. 상기 인버터(180)는 레벨 쉬프트 소자(170)의 게이트에 인버터 동작을 제공한다.
외부신호를 인가받는 고전압 입력패드(160)와 고전압 접지패드(150) 사이에 코어 회로(Core circuit)가 구성된다. 코어 회로에는 레벨 쉬프트 회로(175)가 포함되고, 레벨 쉬프트 회로(175) 내에는 레벨 쉬프트 소자(170)가 포함된 것이다. 여기서 레벨 쉬프트 소자(170)는 앞서 설명한 도 2의 DDI 회로에서, NM1(52)와 NM2(54)와 대응된다.
도 4에 나타나있는 바와 같이, 점선 화살표로 표기된 제1 ESD 방전 경로, A -> A' 는 높은 저항 성분이 존재한다. 따라서, 제 1 ESD 방전 경로( A -> A' )에는 높은 금속 배선 저항(이하 제1 저항으로 칭함)(130)과 백-투-백 다이오드(140)가 존재하는데, 이들의 합친 저항이 매우 크다. 여기서 금속 배선 저항은 라우팅을 하기 위한 금속 배선 저항을 말한다.
예를 들어, ESD 스트레스 전류가 인가될 때, 즉, 고전압 접지 패드(150)에 그라운드 기준(155)에 기준 전압이 걸리고 저전압 입력 패드(100)에 플러스 ESD 스트레스 재핑(+ Zapping)이 걸린 경우를 고려해보면, 제1 ESD 클램프(110)에 걸린 전압이 4V가 되며, 제1 저항(130)에 걸린 전압은 30V(30 Ohm, 1A 가정)가 되고, 백-투-백 다이오드(140) 전압은 6V로 가정할 수 있다.
총 40V(=4V + 30V + 6V) 전압이 제 1 ESD 방전 경로인, 저전압 입력패드(100)와 고전압 접지패드(150) 사이에 걸리는 셈이다. 그런데 저전압 입력패드(100)와 고전압 접지패드(150) 사이에는 방전 경로가 A -> A' 존재하는 것이 아니라, 레벨 쉬프트를 통과하는 등가회로(B -> B' )도 존재한다. 이는 동일하게 제 2 ESD 방전 경로인, B -> B' 에도 동일한 40V 전압 강하가 존재하는 것을 의미한다. 다시 말하면, 레벨 쉬프트 소자의 게이트 전극(360)에도 40V의 전압이 가해지는 것이다.
인버터(180)에도 동일한 전압강하가 발생하지만, 인버터 소자의 경우는 스트레스가 들어와도 문제가 되지 않는다. 왜냐하면, ESD 방전 경로가 소스/드레인 영역을 통과해서 쉽게 기판(substrate) 영역으로 빠져나가도록 설계되었기 때문이다. 즉, 소스/드레인 영역을 감싸고 있는 N형 웰 또는 P형 웰 영역을 통해 기판 영역으로 쉽게 빠져나가도록 설계되어 있다. 그래서 ESD/EOS 스트레스가 발생해도 인버터 소자는 파괴가 되지 않는다. 또한, 등가회로상, 병렬로 연결된 제1 ESD 클램프(110)가 있기 때문에, 스트레스가 걸려도 제1 ESD 클램프(110)로 방전할 수 있다.
이와 같이 인버터(180)를 지나서, 레벨 쉬프트 소자(170)에 40V의 전압 강하가 그대로 전달된다. 이는 결국, 높은 전압이 레벨 쉬프트 소자(170)의 게이트와 기판 사이에 존재하는 게이트 절연막에 가해지는 결과를 초래한다. 이때 레벨 쉬프트 소자(170)에 들어가 있는 얇은 게이트 절연막은 40V의 전압을 견딜 수 없을 정도로 얇기 때문에 게이트 절연막이 쉽게 파괴될 수 있다. 이를 막기 위해 저전압 입력 패드(100)와 레벨 쉬프트 소자(170) 사이에 고 저항의 레지스터(104)를 배치할 수 있다. 레지스터(resistor, 104) 성분에 의해 ESD 스트레스가 레벨 쉬프트 소자(170)가 있는 B -> B' 경로가 흘러가지 않도록 유도하기 위함이다. 이러한 레지스터(104)는 일반적으로 코어 블록(Core Block), 주로 코아 소자의 게이트 절연막을 보호하기 위해 자주 사용된다. 그러나 레지스터(104)는 레벨 쉬프트 소자(170)와 물리적으로 멀리 떨어져 있기 때문에, 레벨 쉬프트 소자(170) 근처에 발생한 Charged device model(CDM) ESD 스트레스를 제어하기 어렵다.
CDM 에 대해서 보충 설명을 하면, 외부 입력 패드를 통한 ESD 스트레스 이외에도 코아 회로 내부에는 CDM ESD 스트레스가 존재한다. 더 큰 크기를 가진 IC는 그 몸체에 더 많은 정전 전하(static charge)를 저장할 수 있는데, 이 정전 전하로 인해 또 다른 ESD 스트레스로 작용할 수 있다. 예를 들어, 고전압 소자의 경우에 700V 등의 높은 전압이 걸리는 경우가 많기 때문에 이러한 많은 전하들이 존재할 수 있다. 그래서 본 발명에서도 도 4의 “C” 지점, 즉 CMOS 인버터(180)와 레벨 쉬프트 소자(170) 사이에 ESD 스트레스를 유발할 수 있는 많은 정전 전하가 존재할 수 있다. 그리고 고전압 접지 패드(150)에 그라운드 전압이 걸릴 경우, 순식간에 전자들이 레벨 쉬프트 소자(170)를 거쳐 전하가 빠져나가려고 할 것이다. 그렇게 되면 CDM ESD 스트레스로 인해 레벨 쉬프트 소자(170)는 얇은 게이트 절연막으로 인해 쉽게 파괴가 일어날 수 있다. 그런데 앞에서 언급한 레지스터(104)는 멀리 떨어져 있기 때문에 이를 제어하기 어렵다는 것이다.
도 5는 이를 방지하기 위한 ESD 회로도이다. 즉, 레벨 쉬프트 소자(170)의 가까운 곳에 ESD 스트레스(102)를 견딜 수 있는 ESD 클램프를 배치한 경우이다. 즉, 레벨 쉬프트 소자(170) 바로 앞에 ESD 스트레스 차단용 클램프(190)를 삽입하는 것이다. 여기서 말하는 CDM ESD 스트레스로부터 보호받을 수 있는 제3 ESD 클램프(190)는 예를 들어, GGNMOS 구조를 갖는 저전압 클램프(small power clamp) 소자를 말한다. 이러한 구조(scheme)가 CDM(Charged device model) ESD 보호용 회로 또는 소자(190)가 될 수 있다.
제3 클램프(190)의 주요 기능은 상기 레벨 쉬프트 소자(170)의 게이트 절연막(340, 350)을 보호하는 것이다. 인버터(180)와 게이트 전극 사이에 발생한 높은 전압의 CDM ESD 스트레스를 고전압 접지 패드로 방전시키는 역할을 한다. 그러나 제3 ESD 클램프(190)로 인해 레벨 쉬프트 블록(175)의 단위 셀 크기(unit cell size)가 커지고 수많은 레벨 쉬프트(level shifter)를 사용하는 제품의 경우 결국 칩 사이즈가 증가하여 레벨 쉬프트가 들어가는 DDI 칩의 원가 경쟁력이 떨어질 수 있다. 즉, CDM ESD 보호용 클램프(small GGNMOS)를 붙여야 하는데, 그 클램프를 넣어야 할 경우, 레벨 쉬프트 블록(175)의 전체 면적이 증가하는 문제점이 있다.
도 6은 이를 해결하기 위한 본 발명의 또 다른 실시 예에 따른 레벨 쉬프트 소자 보호용으로 최적화된 ESD 회로 도이다. 레벨 쉬프트 블록(175) 크기의 증가 없이, 레벨 쉬프트 소자를 보호할 수 있는 회로도이다. 도시된 바와 같이, 정전기 방전 보호 회로는 도 4와 유사한데, 다른 점이 있다면, 상기 레벨 쉬프트 소자(170)와 전기적으로 연결된 ESD 스트레스 차단 소자(210)가 존재한다는 것이다.
ESD 스트레스 차단 소자(210)는 CMOS 인버터(180)와 레벨 쉬프트 소자(170) 사이에 형성된다. 즉, ESD 스트레스 차단 소자(210)는 코아 회로 내부, 예를 들어 레벨 쉬프트 블록(175)과 같은 코아 회로 블록에 형성되는 경우이다. ESD 스트레스 차단 소자(210)에 의해 제1 경로( A -> A' ) 보다 제2 경로( B -> B' )의 저항이 높다. 저전압 입력패드(100)에 ESD 스트레스(102)가 입력되는 경우, 상기 ESD 스트레스 차단 소자(210)에 의하여 레벨 쉬프트 소자(170)에 인가되는 ESD 스트레스(102)가 차단된다. 즉, 높은 저항을 갖는 ESD 스트레스 차단 소자(210)에 의해 ESD 스트레스가 레벨 쉬프트 소자(170)의 게이트 전극에 쉽게 전가되지 않는다. 따라서, ESD 스트레스 차단 소자(210)는 레벨 쉬프트 소자(170)의 게이트 전극에 CDM ESD 스트레스를 직접적으로 막아 주는 역할을 한다. 저전압 입력패드(100) 또는 저전압 접지패드(120)에 ESD 스트레스(102)가 입력되어도, 높은 저항 역할을 하여 ESD 스트레스를 차단한다. ESD 스트레스 차단 소자(210)는, 앞서 언급한 제3 ESD 클램프와 같은 복잡한 구조가 아닌 매우 단순한 구조를 취한다.
도 6에서 ESD 스트레스 차단 소자(210)와 레벨 쉬프트 소자(170)가 떨어져 있는 것처럼 그려져 있지만, 이는 이해를 위하여 설명을 쉽게 하기 위한 것으로, 서로 한 몸으로 붙어 있는 일체형 구조로 구성될 수 있으며, 이러한 구조도 본 발명의 다양한 실시예에 해당된다. 예를 들어, 도 8 이하에서 설명하겠지만, 레벨 쉬프트 소자(170)의 게이트 전극(360)에 직접 붙여서 ESD 스트레스 차단 소자(210)가 형성되기 때문이다. 레벨 쉬프트 소자(170)의 게이트 전극을 확장하여 그 게이트 전극의 일부분의 저항을 높여서 ESD 스트레스 차단 소자(210)를 형성해 준다. 배치 공간이 부족할 경우, 레벨 쉬프트 소자(170)의 게이트 전극(360)으로부터 ESD 스트레스 차단 소자(210)를 물리적으로 떨어뜨려서 형성할 수도 있다. 그러나 전기적으로는 서로 연결되어 있는 구조이다.
이를 위하여, 상기 ESD 스트레스 차단 소자(210)는 상기 제1 저항(130)보다 저항값이 높은 것이 바람직하다. 앞서 언급한 것처럼, ESD 스트레스 차단 소자(210)는 게이트 전극에 직접적으로 연결하여 배치할 수 있다. 또는 물리적으로 떨어져서 배치할 수 있다. 상기 ESD 스트레스 차단 소자(210)는 레벨 쉬프트 소자(170)로 사용되는 EDMOS 소자를 형성할 때 함께 형성된다. EDMOS 소자의 게이트 전극으로 폴리 실리콘(Poly-Si)을 사용하기 때문에 같은 단계에서 동시에 형성 가능하다. 결국, ESD 스트레스 차단 소자(210)는 EDMOS 게이트 전극과 동일한 물질인 폴리 실리콘으로 형성할 수 있다. 그래서 EDMOS 게이트 전극(360)의 저항을 제1 게이트 저항으로 부른다면, ESD 스트레스 차단 소자(210)는 제2 게이트 저항으로 부를 수 있다.
그리고 저전압 입력패드(100)와 고전압 접지패드(150) 사이에 있는 제1 저항(130)의 값을 1 ohm 이하로 대폭 낮춰서 사용 가능하다. 예를 들어, 저전압 입력패드(100)와 고전압 접지패드(150) 사이에 40V 이상이 걸린 것을 11V까지 낮춰줄 수 있다. 즉, ESD 클램프(110)에 걸린 전압: 4V, 제1 저항(130)에 걸린 전압: 1V(1 Ohm, 1A 가정), 백-투-백 다이오드(140) 전압: 6V으로 가정하면, 총 11V(=4V + 1V + 6V) 전압이 저전압 입력패드(100)와 고전압 접지패드(150) 사이에 걸리는 셈이다.
이와 같이 A -> A' 경로(굵은 점선 표시)의 저항을 최대한 줄이는 것이 중요하다. 이는 ESD 스트레스가 입력되어도, A -> A' 경로가 B -> B' 경로보다 낮은 저항 경로를 갖기 때문에, 쉽게 정전기가 방전되도록 도와 준다. 결국은 레벨 쉬프트 소자(170)인 nESDMOS 반도체 소자를 ESD 스트레스로부터 보호할 수 있게 된다.
도 7은 본 발명의 레벨 쉬프트 소자의 게이트에 저항을 추가하여 ESD 스트레스 및 잡음으로부터 얇은 게이트 절연막을 보호하기 위한 구조를 나타낸 레벨 쉬프트 소자(170) 및 제2 게이트 저항 영역(370)을 나타내는 단면도이다.
도 7에서 보여 주고 있는 나머지 주요 사항은 앞서 도 3에서 설명한 바와 같다. 도면부호 330은 P형 바디 영역(330)으로 얇은 게이트 절연막(340) 아래에 위치하여 채널 영역 역할을 한다. 소스 영역(380)을 감싸는 형태로 형성된다. N형 확장 드레인 영역(320)과 접하여 형성된다. P형 바디 영역(330)이 없을 경우, P웰 영역(310)이 채널 영역을 대신할 수 있기 때문에 P형 바디 영역(330)은 선택(optional) 영역에 해당된다.
그리고 또 다른 점은, 저전압 입력패드(100)와 레벨 쉬프트 소자(170)의 게이트 전극(360) 사이에 제2 게이트 저항 영역(370)을 추가하여 ESD 스트레스뿐만 아니라 잡음(noise)으로부터 얇은 게이트 절연막(340)을 보호하는 것이다. 여기서, 상기 제2 게이트 저항 영역(370)에 10 ohm ~ 10 Mohm의 저항을 추가하되, 반도체에서 구현 가능한 다양한 형태의 저항을 추가할 수도 있다. 일 예로서, 앞서 언급한 대로, 제2 게이트 저항 영역(370)을 게이트 전극 물질로 많이 사용하는 도핑된 폴리 실리콘을 이용할 수 있다. 이는 공정이 단순화되어 칩 제조 비용을 낮출 수 있는 장점이 있다. 그리고 폴리 실리콘 표면을 논-실리사이드(Non-silicide)로 처리하여, 원하는 저항값을 갖는 제2 게이트 저항 영역(370)을 형성할 수 있다. 여기서 언급한 제2 게이트 저항 영역(370)은 앞서 언급한 도 6의 ESD 스트레스 차단 소자(210)와 동일한 기능을 수행하는 것이다.
도 8, 9, 10 및 11은 본 발명의 레벨 쉬프트 소자의 제2 게이트 저항 영역에 대한 다양한 구성을 나타낸 평면도(Top view)이다.
본 발명의 레벨 쉬프트 소자의 제2 게이트 저항 영역(370)은 다양한 형태의 폴리 실리콘과 이온주입 방법, 실리사이드 차단 층(silicide blocking layer) 등을 이용해서 저항값을 다양하게 형성할 수 있다.
우선 도 8은 기판 영역에 DNW 영역(410)에 저전압 P형 웰(411)이 형성되며, 그 P형 웰(411)안에 게이트 전극(360)이 형성되고, P형 웰 (411) 컨택용 전극(420)이 형성된다. 게이트 전극(360) 양쪽에는 소스 영역(380) 및 드레인 영역(390)이 존재하다. 그리고 게이트 전극(360)과 접하는 제2 게이트 저항 영역(370)이 존재한다. 제2 게이트 저항 영역(370)은 점선 박스로 표시했는데, 게이트 전극(360) 영역과 다르게 실리사이드가 형성되지 않는 영역이다. 논-실리사이드(non-silicide) 또는 비-실리사이드로 처리된 영역을 말한다.
일반적으로 게이트 전극(360) 표면에는 오믹 컨택(Ohmic contact)을 형성하기 위해, CoSi2 또는 NiSi, TiSi2와 같은 실리사이드를 형성한다. 그러나 제2 게이트 저항 영역(370)에는 논-실리사이드(non-silicide) 처리를 한다. 논-실리사이드(non-silicide) 처리를 하기 위해서 실리사이드 블라킹 층, 예를 들어 산화막 또는 질화막을 증착하여 실리사이드 형성을 막을 수 있다. 그래서 제2 게이트 저항 영역(370)에는 단위 면적당 저항이 게이트 전극(360)의 단위 면적당 저항보다 크게 된다. 따라서 전체 게이트 영역의 저항은 증가하며, 이에 따라 ESD 스트레스를 완화시킬 수 있다.
그리고 소스 영역용 컨택(422), 드레인 영역용 컨택(421), 게이트 전극용 컨택(423)이 각각 형성된다. 소스 및 드레인 영역은 실리사이드 처리를 한다. 또한, 게이트 전극용 컨택도 실리사이드 처리가 되어 있다. 게이트 전극(360) 아래에는 서로 다른 두께를 갖는 게이트 절연막(340, 350)이 존재한다. 도면부호 392로 표시된 영역이 두꺼운 게이트 절연막(350)의 영역 형성을 위한 마스크 영역(392)을 표시한 것으로, 나머지 영역은 얇은 게이트 절연막(340) 영역이 된다. 이하, 도 9 ~ 도 11에서 같은 도면부호에 대해서는 설명을 생략하였다.
상기 제2 게이트 저항 영역(370)도 게이트 전극(360)과 동일한 물질인 폴리 실리콘으로 형성된다. 같은 스텝에서 형성되기 때문에 제2 게이트 저항 영역(370)과 게이트 전극(360)의 폴리 실리콘의 높이는 동일하다. 상기 제2 게이트 저항 영역(370)은 상기 게이트 전극(360)의 길이 방향(드레인과 직각방향)으로 연장된 제1 영역(371); 상기 제1 영역(371)의 직각 방향(드레인 방향)으로 연장되어 일정 폭을 갖는 제2 영역(372)을 포함한다. 여기서 제2 영역이 추가로 형성되는 이유는 상기 제1 영역(371)에 의한 게이트 저항이 충분하지 않은 경우에 게이트 저항을 더 크게 하기 위해 필요하다. 그런데 제1 영역(371)만으로 충분한 게이트 저항을 얻을 수 있다면, 굳이 제2 영역(372)이 필요하지 않게 된다. 왜냐하면, 제2 영역(372)으로 인해 게이트 전극의 전체 면적이 더 증가하는 문제가 있기 때문이다.
상기 제2 영역(372)은 길이(C)보다 폭(B)을 좁게 하여 게이트 저항을 더욱 증가시키는 것이 바람직하다. 도시된 바와 같이 폭 B의 폴리 가로 길이(poly width)를 해당 테크놀로지 노드(Technology node)에서 지원하는 최소의 선폭으로 형성하고, 레벨 쉬프트 소자 셀의 면적을 최소화하기 위해 저항의 모양을 드레인(drain) 방향으로 길이 C를 길게 형성한다.
이와 같이 주어진 셀 내에서 도시된 다양한 실시예에서 처럼 최대의 저항을 구현하기 위해 바형태(bar-type)로 형성할 수 있고, 또한 본 발명의 요지에 따른 다른 실시예로서 “ㄱ”, “ㄴ”, "ㄷ", "ㄹ" 모양의 다양한 형태로 저항을 구현하여 실제 저항값을 증가시킬 수 있다. 상기와 같이 구성된 본 발명은 레벨 쉬프트 소자(170)의 게이트에 제2 게이트 저항 영역(370)을 추가하여 ESD 스트레스 및 잡음으로부터 얇은 게이트 절연막(340)을 보호한다. 여기서, 상기 제2 게이트 저항 영역(370)을 10ohm~10Mohm의 저항을 추가하되, 반도체에서 구현 가능한 다양한 형태의 저항을 추가할 수 있다.
도 9는 도 8과 유사한데, 논-실리사이드 영역을 확장한 구조이다. 도 8에서는 제2 게이트 저항 영역(370)을 형성하기 위하여 일부 영역에만 실리사이드 형성 차단막(Silicide protection layer)을 사용하여 논-실리사이드 영역을 형성하였다. 그러나 도 9에서는 극히 일부를 제외하고, 폴리 실리콘 거의 모든 영역에 실리사이드 형성 차단막(Silicide protection layer)를 형성하여 폴리 실리콘 표면이 논-실리사이드가 되도록 제2 게이트 저항 영역(370)을 제조한 것이다. 즉, 도 9는 게이트 전극(360)으로 사용되는 전체영역까지 모두 실리사이드 형성 차단막을 형성하여, 논-실리사이드 영역으로 바꿔버린 구조가 된다. 이렇게 하면 도 8에서 제시한 구조보다 더 높은 게이트 저항을 확보할 수 있다.
도 10은 앞서 보여준, 도 8과 도 9보다 게이트 면적이 최소화된 것으로, 설계적으로 게이트 전극(360) 허용 면적이 제한적일 때, 효율적으로 사용할 수 있다. 즉, 도 8 또는 도 9와 같이 게이트 전극(360) 영역 옆에 저항을 증가할 수 있는 영역을 여유 있게 형성할 수 없는 경우에 해당된다. 게이트 전극(360)이 전체적으로 논-실리사이드 영역으로 바뀐 것은 동일하다. 이렇게 함으로써, 레벨 쉬프트 소자 셀 내에 제2 게이트 저항 영역(370)이 레벨 쉬프트 소자의 게이트 전극(360)을 모두 차지하는 구조가 될 수 있다. 이는 주어진 셀 크기에서 저항값을 극대화하기 위함이다. 게이트 저항을 높게 하여도 레벨 쉬프트 기능을 하는 EDMOS 소자의 성능에는 영향을 주지 않는다.
도 11은 앞서 보여준 도 8 내지 도 9와 달리, 게이트 전극(360) 영역 바로 옆에 제2 게이트 저항 영역(370)을 추가할 수 없는 경우이다. 따라서 도시된 바와 같이 상기 게이트 전극 영역(360)과 상기 제2 게이트 저항 영역(370)이 일정 거리로 이격 되어 형성된 구조이다. 각각 이격되어 형성되어 있지만, 두 영역을 금속 배선을 이용하여 연결하면 된다. 그래서 게이트 전극(360)과 제2 게이트 저항 영역(370)이 전기적으로 연결된다. 따로 떨어져서 형성하게 되면, ESD 스트레스에 더욱 강한 구조가 된다. 만약 레벨 쉬프트 소자에 사용되는 게이트 전극(360)에 불량이 있을 경우, ESD 스트레스가 그쪽으로 향하여 쉽게 게이트 절연막이 파괴가 일어나지만, 따로 떨어져서 형성된 경우에는 ESD 스트레스가 제2 게이트 저항 영역(370)에서 이미 차단되기 때문에 보다 안정적인 ESD 면역력(immunity capability)를 갖게 된다.
앞서 설명한 도 8 내지 도 11에서는 주로 논-실리사이드를 이용한 제2 게이트 저항 영역(370)을 형성하여 ESD 스트레스로부터 절연막을 보호하는 방법의 예를 나타냈지만, 이후로 설명하는 내용은 레벨 쉬프트 소자에 사용되는 게이트 전극에 ESD 스트레스를 방지하기 위하여, 추가로 저항을 더 증가시킬 수 있는 모든 공정적인 방법을 설명하고자 한다. 즉, 게이트 전극 물질로 사용한 폴리 실리콘층에 저항을 증가시킬 수 있는 모든 공정적인 방법을 포함한다. 게이트 저항을 증가시킨 방법으로 게이트 전극에 N+/P+ 도펀트를 모두 이온 주입하는 방법이 있다. 즉, 카운터 도핑(counter doping) 방법을 이용하는 것이다. 또는 게이트 전극에 저항을 낮추기 위한 이온 주입 공정을 스킵(skip)하는 방법을 이용할 수 있다. 또는 고저항 레지스터(High-R resistor)용 이온 주입 공정을 이용하는 방법이 있다.
먼저, 게이트 전극에 N+/P+ 도펀트를 모두 이온 주입하는 카운터 도핑 방법은 게이트 전극(360) 및 제2 게이트 저항 영역(370)에 폴리 실리콘이 형성된 다음에, N 형 도펀트 또는 P 형 도펀트를 모두 이온 주입하는 것이다. 그래서 전체 도핑 농도를 1E15~1E20 atoms/cm3 로 유지하여 낮은 게이트 저항(제1 게이트 저항과 제2 게이트 저항의 합)을 구현할 수 있다. 일반적으로 CMOS 소자를 형성할 때 NMOS 소자 및 PMOS 소자는 각각 N 형 또는 P 형의 고농도 소스/드레인 영역을 필요로 한다. 이를 위해 N+ 이온주입 스텝과 P+ 이온주입 스텝이 각각 존재한다. 본 발명의 구조의 저항 형성 영역에 N+ 이온 주입 스텝과 P+ 이온 주입 스텝이 모두 적용되도록 마스크를 오픈할 수 있다. 그렇게 되면 카운터 도핑에 의해 게이트 전극 및 제2 게이트 저항 영역의 전체 도핑 농도(Net doping concentration)가 1E15~1E20 atoms/cm3 이 되도록 실시할 수 있다.
즉, 동일 저항영역에 N+와 P+ 도펀트가 각각 이온 주입되어 결과적으로 카운터 도핑되어 전체 도핑 수준(Net-doping level)을 결정한다. 예를 들면 P+도핑 농도가 2E18 atoms/cm3이고 N+ 도핑 농도가 2.5E18 atoms/cm3이면 전체 넷 도핑 농도는 5E17 atoms/cm3이 되고 낮아진 도핑 농도로 인해 높은 게이트 저항을 구현할 수 있는 것이다. 기존의 CMOS 공정에서 존재하는 어떤 이온주입 및 도핑(doping) 공정이든 사용할 수 있다.
두 번째 방법으로 이온 주입 공정 중의 일부를 제외(skip)하여 게이트 저항을 증가시키기 위한 방법은 다음과 같다. 일반적으로 게이트 전극의 저항을 떨어뜨리기 위해 게이트 전극을 형성하고, 프리 도핑(pre-doping) 스텝이 존재한다. 이러한 공정을 수행하지 않으면 되는 것이다. 게이트 전극(360) 및 제2 게이트 저항 영역(370)에 주입되는 도핑농도가 그만큼 떨어지므로 전체 게이트 저항이 증가한다.
다른 방법으로, 고저항 이온주입(High-R Implant) 공정을 이용하여 게이트 저항을 올리는 방법이다. 본 발명의 목적을 위해 형성되는 게이트 저항 형성 공정을 따로 진행하는 것이 아니라, 이미 존재하는 높은 저항 형성 공정을 할 때 같이 진행하여 형성할 할 수 있다. 이렇게 하면, 전반적으로 공정 비용을 줄 일 수 있다. 예를 들어, 반도체 제조 공정에 있어서 고 저항 레지스터(high-R resistor) 형성 공정이 이에 해당된다. 고 저항 레지스터는 수동 소자로서, 높은 저항이 필요로 할 때 채택하여 사용된다. 고 저항 레지스터도 폴리 실리콘을 이용해서 형성되기 때문에, 같은 스텝에서 형성할 수 있는 것이다. 고 저항 레지스터 형성공정은 폴리 실리콘을 형성하고, 폴리 실리콘 표면에 고저항 이온주입(High-R Implant) 공정을 진행하여 형성된다.
다음으로는, 도 12를 통하여 앞서 도 4 내지 도 6에서 보여준 백-투-백 다이오드(140)에 대한 평면도를 설명하고자 한다.
도 12는 ESD 보호 다이오드(protection diode)의 레이아웃의 한 예를 도식화한 것으로, 백-투-백 다이오드(140)의 이너 액티브(inner active)의 둘레 길이, (A+B)X2를 100um이상이 되도록 설계하는 것을 권장한다. 도 12에서 도면부호 500은 P+콘택 영역, 510은 P+ 고농도 영역, 520은 절연 영역(isolation, LOCOS, STI, MTI 등), 530은 P웰 영역, 540은 N+ 고농도 영역, 550은 N+ 콘택 영역이다. 레벨 쉬프트 블록에서 잡음을 줄이기 위해서 백-투-백 다이오드를 사용하게 된다. 백-투-백 다이오드는 저전압 접지 패드와 고전압 접지 패드 사이에 존재한다. 그런데 여기서 백-투-백 다이오드(도 6 참조)의 개수가 1단에서 3단까지 사용할 수 있고, ESD 스트레스를 충분히 견디도록 각 다이오드의 애노드(anode)에 해당되는 이너 액티브(inner active)의 둘레 길이가 최소 100um 이상이 되도록 실시하고자 하는 것이다. ESD가 발생했을 때 쉽게 빠져나가도록 하기 위해서는 다이오드 개수(또는 시리즈 개수라고 함)를 적게 할수록 유리하다. 왜냐하면 다이오드 개수가 적을수록 저항이 작아지기 때문에 ESD 스트레스가 더 쉽게 빠져나갈 수 있다.
도 13은 100nsec 시간(duration)을 갖는 TLP(transmission line pulsing) 전류-전압 그래프상에 나타난 게이트 절연막의 항복 전압을 게이트 저항 값에 따라 재 구성한 그래프이다. 그림에서 보듯이, 본 발명의 레벨 쉬프트 소자와 연결된 게이트 저항이 증가할수록 그에 따라 게이트 절연막의 항복전압도 증가함을 볼 수 있다. 게이트의 저항이 증가함에 따라 절연막이 파괴되는 전압(Oxide BreakdownVoltage)이 증가하였다. 실제측정은 레벨 쉬프트 소자의 게이트 앞 단에 외부(External) 저항을 달아서 측정한 것이다. 회로구현(Layout) 시 게이트 저항을 추가하는 효과와 동일하다. 그리고 폴리 실리콘의 저항을 조정하는 방법은 레벨 쉬프트용 반도체 소자의 게이트 전극에 논-실리사이드 처리, 또는 카운터 도핑(counter doping) 방법, 또는 고저항 레지스터(High-R resistor)용 이온 주입 공정을 이용할 수 있다. 또는 게이트 전극에 저항을 낮추기 위한 이온 주입 공정을 제외하는 방법을 이용할 수 있다. 게이트 전극 및 제2 게이트 저항 영역에 저항성분을 증가시키는 모든 공정적인 부분을 포함한다. 이러한 공정을 통하여 게이트에 저항을 추가하는 방법이 레벨 쉬프트 소자(보호받는 소자)의 게이트 절연막을 보호할 수 있음을 증명하였다.
도 14는 레벨 쉬프트 소자의 게이트 저항에 따른 100nsec 펄스의 TLP 전류-전압 그래프를 나타낸 그래프이다. 게이트 저항을 390 ohm부터 시작해서 12,000 ohm까지 다양하게 변화시켰다. 그리고 각각에 대해 전압을 증가시키면서 게이트 전극을 통과하는 전류를 모니터링 하였다. 그 결과 높은 게이트 저항을 가질수록, 그 흐르는 전류(current) 값이 작아짐을 볼 수 있다. 이는 높은 게이트 저항을 가질수록 그만큼 ESD 스트레스에 대한 내성이 커지는 것을 의미한다.
본 명세서에 기재된 본 발명의 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 관한 것이고, 발명의 기술적 사상을 모두 포괄하는 것은 아니므로, 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다. 따라서 본 발명은 상술한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 권리범위 내에 있게 된다.
20 : 로직부 30 : 디스플레이 구동부
40 : 채널부 300 : 기판
310 : 제 1 도전형 웰 영역 320 : 제2 도전형 확장 드레인 정션 영역
340 : 제1 게이트 절연막 350 : 제2 게이트 절연막
360 : 게이트 전극 370 : 제2 게이트 저항 영역
380 : 소스 영역 390 : 드레인 영역
100 : 저전압 입력패드 110 : 제1 ESD 클램프
120 : 저전압 접지패드 130 : 제1 저항
140 : 백-투-백 다이오드 150 : 고전압 접지패드
160 : 고전압 입력패드 170 : 레벨 쉬프트 소자
175 : 레벨 쉬프트 블록 190 : 제3 클램프
200 : 제2 ESD 클램프 210 : ESD 스트레스 차단 소자

Claims (17)

  1. 반도체 기판에 형성된 저전압 입력패드, 저전압 접지패드, 고전압 입력 패드, 고전압 접지패드;
    상기 기판에 형성된 코아 회로;
    상기 저전압 입력패드와 상기 저전압 접지패드 사이에 형성된 제1 클램프;
    상기 저전압 입력패드와 상기 고전압 접지패드에 사이에 형성된 레벨 쉬프트 소자; 및
    상기 레벨 쉬프트 소자를 보호하기 위한 ESD(Electrostatic Discharge) 스트레스 차단 영역;을 구비하고,
    상기 ESD 스트레스 차단 영역은 상기 레벨 쉬프트 소자의 게이트 전극에 연장하여 형성된 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  2. 제1항에 있어서,
    상기 ESD 스트레스 차단 영역은 상기 레벨 쉬프트 소자의 게이트 전극과 붙어서 형성되는 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  3. 제1항에 있어서,
    상기 ESD 스트레스 차단 영역은 논-실리사이드로 처리하는 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  4. 제1항에 있어서,
    상기 ESD 스트레스 차단 영역은 CDM(Charged device model) 정전기 방전 스트레스로부터 상기 레벨 쉬프트 소자를 보호하는 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  5. 제1항에 있어서,
    상기 ESD 스트레스 차단 영역은 상기 코아 회로 내에 형성되는 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  6. 삭제
  7. 제1항에 있어서,
    상기 레벨 쉬프트 소자의 게이트 전극과 상기 ESD 스트레스 차단 영역은 서로 이격되어 형성된 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  8. 제1항에 있어서,
    상기 고전압 입력패드와 상기 고전압 접지패드 사이에 연결된 제2 클램프;
    상기 저전압 접지 패드와 상기 고전압 접지패드 사이에 형성된 백-투-백 다이오드; 를 더 포함하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  9. 제1항에 있어서,
    상기 저전압 입력패드 근처에 정전기 방전 차단용 레지스터를 더 포함하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  10. 제1항에 있어서,
    상기 레벨 쉬프트 소자는,
    반도체 기판에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 게이트 전극;을 포함하며,
    상기 게이트 절연막은 두께가 서로 다른 절연막으로 이루어진 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  11. 제1항에 있어서,
    상기 레벨 쉬프트 소자는,
    상기 반도체 기판에 형성된 드레인 영역 및 소스 영역;
    상기 소스 영역 근처에 배치된 제1 게이트 절연막;
    상기 드레인 영역 근처에 배치되고 상기 제1 게이트 절연막보다 두께가 두꺼운 제2 게이트 절연막;
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 게이트 전극과 오버랩하되, 상기 드레인 영역으로부터 소스 영역 방향으로, 상기 제1 게이트 절연막의 일부 영역까지 확장되어 형성되는 제2 도전형 확장 드레인 정션 영역;
    을 포함하는 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  12. 레벨 쉬프트 회로를 포함하는 반도체 칩;
    상기 반도체 칩에 배치된 저전압 입력패드, 저전압 접지패드, 고전압 입력패드, 고전압 접지패드;
    상기 저전압 입력패드와 상기 고전압 접지패드 사이에 형성된 제1 경로;
    상기 저전압 입력패드와 레벨 쉬프트용 반도체 소자 사이에 형성된 제2 경로; 및
    정전기 방전으로부터 상기 레벨 쉬프트용 반도체 소자를 보호하기 위한 ESD 스트레스 차단 소자;를 구비하고,
    상기 ESD 스트레스 차단 소자는 도핑된 폴리 실리콘의 저항을 조정하여 사용하는 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  13. 제12항에 있어서,
    상기 제1 경로에 배치된 제1 클램프, 제1 저항 및 백-투-백 다이오드;를 더 포함하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  14. 제12항에 있어서,
    상기 제1 경로보다 상기 제2 경로의 저항이 더 큰 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  15. 제12항에 있어서,
    상기 폴리 실리콘의 저항을 조정하는 방법은 레벨 쉬프트용 반도체 소자의 게이트 전극에 논-실리사이드 처리, 카운터 도핑(counter doping) 또는 고저항 레지스터(High-R resistor)용 이온 주입 공정중 어느 하나를 이용하는 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로.
  16. 삭제
  17. 제1항 내지 제5항 및 제7항 내지 제15항 중 어느 한 항의 정전기 방전 보호 회로를 원칩(One-Chip) 형태로 구성한 것을 특징으로 하는 레벨 쉬프트 회로 보호용 정전기 방전 보호 소자.
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