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CN104979390A - 高压金属氧化物半导体晶体管及其制造方法 - Google Patents

高压金属氧化物半导体晶体管及其制造方法 Download PDF

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CN104979390A CN201410136033.9A CN201410136033A CN104979390A CN 104979390 A CN104979390 A CN 104979390A CN 201410136033 A CN201410136033 A CN 201410136033A CN 104979390 A CN104979390 A CN 104979390A
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Abstract

本发明公开一种高压金属氧化物半导体晶体管及其制造方法。半导体晶体管包含一基底、一栅极介电层、一栅极以及一源极与漏极区。该栅极介电层，是设置在该基底上，具有一凸部及一凹陷部，其中该凸部设置于该凹陷部的两侧且具有大于该凹陷部的厚度。该栅极则设置于该栅极介电层上。由此，该栅极介电层的凸部可维持较高的击穿电压，避免电流自栅极渗漏。

Description

高压金属氧化物半导体晶体管及其制造方法
技术领域
本发明涉及一种高压元件(High voltage device)及其制造方法，特别是涉及一种高压金属氧化物半导体晶体管(High voltage metal-oxide semiconductor transistor)及其制造方法。 
背景技术
高压元件是使用在电子产品中需要以高电压操作的部分，如闪存存储器(Flash Memory)或平面显示器(Flat panel display)的控制电路，用以维持高电压环境下的正常运作，其中，高压金属氧化物半导体(High-voltage metal-oxide semiconductor；HV-MOS)晶体管因具有开关的特性，而被广泛地应用在中央处理器电源供应(CPU power supply)、电管理系统(Power management system)、直流/交流转换器(AC/DC converter)、液晶显示器(Liquid crystal display；LCD)与等离子体电视驱动器、车用电子、电脑周边、小尺寸直流马达控制器以及消费性电子产品等领域。 
一般而言，高压金属氧化物半导体晶体管可在栅极与源极/漏极之间的区域形成一氧化层，以降低通道中的垂直电场，然而，在面对半导体制作工艺不断演进，各项元件尺寸变得越来越小的今日，因位于栅极底部的氧化层无法保有一定的厚度，容易受到存在于栅极与漏极间的较强电场影响，产生电子穿隧效应（Band-to-band tunneling），因而引发栅极与漏极之间的电流渗漏(Gate induced drain leakage;GIDL)，进而影响电子产品的品质与可靠性。 
一直以来，电流渗漏问题以及击穿电压的降低都是影响微型化半导体元件可靠性的主要原因之一，尤其当元件尺寸日益缩小，由电流渗漏所引发的问题将变得愈加严重，因此，亟需改良现有高压金属氧化物半导体晶体管，以改善栅极与漏极之间的电流渗漏与击穿电压等问题，以符合实务上的需求。 
发明内容
本发明的目的在于提供一种高压金属氧化物半导体晶体管，具有两侧较厚且中央较薄的栅极介电层，可避免栅极与漏极之间的电流渗漏。 
本发明的再一目的在于提供一种高压金属氧化物半导体晶体管的制造方法，可更有效率地制作具有两侧较厚且中央较薄的栅极介电层的高压金属氧化物半导体晶体管。 
为达上述目的，本发明提供一种高压金属氧化物半导体晶体管，包含一基底、一栅极介电层、一栅极以及一源极与漏极区。该栅极介电层是设置于该基底上，具有一凸部及一凹陷部，其中该凸部设置于该凹陷部的两侧且具有大于该凹陷部的厚度。该栅极设置于该栅极介电层上，而该源极与漏极区设置于该基底中，且位于该栅极的两侧。 
为达上述目的，本发明另提供一种制作高压金属氧化物半导体晶体管的方法，首先提供一基底；形成一图案化遮蔽层；以该图案化遮蔽层为掩模进行一离子注入，形成一第一掺杂区，再移除该图案化遮蔽层；进行一热制作工艺以在该基底上形成一栅极介电层，该栅极介电层具有一凸部及一凹陷部，该凸部是设置在该凹陷部的两侧且具有大于该凹陷部的厚度，其中该凸部与该凹陷部之间的交接面在垂直方向上与该第一掺杂区的一侧缘切齐；在该栅极介电层上形成一栅极；以及在该基底形成一源极与漏极区，该源极与漏极区位于该栅极的两侧。 
本发明的高压金属氧化物半导体晶体管是在基底形成氟或氧注入，再进行热制作工艺，以形成两侧较厚而中间较薄的栅极介电层，由此，可省去多余的掩模与蚀刻制作工艺，以有效简化制作工艺。该栅极介电层具有凸部及凹陷部，其中该凸部设置于该凹陷部两侧且具有大于该凹陷部的厚度。因此，该凸部可承受较高的击穿电压也可有效改善栅极与漏极间电流渗漏的问题。 
附图说明
图1为本发明一较佳实施例的高压金属氧化物半导体晶体管制造方法的流程示意图； 
图2至图7为本发明一较佳实施例的高压金属氧化物半导体晶体管制造方法的步骤示意图； 
图8为本发明另一较佳实施例的高压金属氧化物半导体晶体管制造方法 的步骤示意图； 
图9为本发明所提供另一较佳实施例的高压金属氧化物半导体晶体管的示意图。 
主要元件符号说明 
30     高压金属氧化物半导体晶体管 
30a    高压金属氧化物半导体晶体管 
200    图案化光致抗蚀剂层 
300    基底                        310通道区 
320    第一掺杂区                  321侧缘 
340    栅极结构 
342    栅极介电层                  342a侧缘 
342b   侧缘                        344栅极 
344a   侧缘                        344b侧缘 
346    间隙壁 
360    源极与漏极区 
380    第二掺杂区                  381侧缘 
400    浅沟隔离 
500    栅极介电层                  500a凸部 
500b   凹陷部 
600    栅极层 
C      交接面 
T1     厚度 
T2     厚度 
X      轴向间距 
具体实施方式
为使熟悉本发明所属技术领域的技术人员能更进一步了解本发明，下文特详细说明本发明的构成内容及所欲达成的功效，以使该领域的一般技术人士得以具以实施。如下所述的较佳具体实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者，本发明中也可采行其他的实施例，或是在不 悖离文中所述实施例的前提下作出任何结构性及逻辑性的改变。 
本发明是涉及了一种高压金属氧化物半导体晶体管及其制造方法。本发明所称高压金属氧化物半导体晶体管，可以是本领域具有通常知识者所知晓的任何高压金属氧化物半导体晶体管。在一具体实施例中，本发明的高压金属氧化物半导体晶体管是指起始电压介于7伏特(V)至13伏特之间，且击穿电压高于200伏特以上的金属氧化物半导体晶体管。 
请参阅图1至图7所示，所示为了本发明一较佳实施例的高压金属氧化物半导体晶体管的制造方法，其中，图1为该制造方法的流程示意图，图2至图7则为该制造方法的步骤示意图。本发明的高压金属氧化物半导体晶体管可以是一高压PMOS晶体管或者是一高压NMOS晶体管，其制造方法包含以下步骤。 
请参照图1及图2所示，首先提供一基底300，于基底300上形成一图案化遮蔽层200(步骤S100)。基底300定义有一通道区310，而图案化遮蔽层200覆盖于通道区310的基底300上，且基底300以外的通道区310并没有被图案化掩模层200覆盖。于一实施例中，基底300可以包含硅基底(Silicon substrate)、外延硅(Epitaxial silicon substrate)、硅锗半导体基底(Silicon germanium substrate)、碳化硅基底(Silicon carbide substrate)或硅覆绝缘(Silicon-on-insulator，SOI)基底等，但不以此为限。图案化掩模层200可以是任何适合作为离子注入掩模的材料，例如是氮化硅。 
在其他变化的实施例中，在形成图案化遮蔽层200之前，基底300还可以预先形成多个浅沟隔离(shallow trench isolation,STI)400，以电性隔绝各个金属氧化物半导体晶体管。于一实施例中，浅沟隔离400的制造方法包括以下步骤：首先蚀刻基底300，形成多个沟槽（图未示），再填入一介电材料（图未示），例如是氧化硅、氮化硅、氮氧化硅或氧化硅-氮化硅-氧化硅，再经由化学机械研磨(chemical mechanical polish；CMP)的平坦化制作工艺移除多余的介电材料，形成浅沟隔离400。 
后续如图1及图3所示，进行第一离子注入制作工艺，形成一第一掺杂区320，之后再移除图案化遮蔽层200（步骤S102）。该第一离子注入制作工艺以图案化遮蔽层200为掩模，在基底300中形成具有第一导电型的第一掺杂区320，位于通道区310的两侧，第一导电型例如是N+或P+。于一实施例中，第一掺杂区320位于基底300通道区310的两侧，并延伸至浅沟隔离 400。第一掺杂区320具有较低的掺杂浓度，例如是介于5×1012至5×1013ions/cm2之间，以作为本发明的高压金属氧化物半导体晶体管的漂移区域(drift region)。在一实施例中，第一掺杂区320的形成方法包含提供第一导电型的掺质，以及提供例如是氟或氧，并在电压5KeV至100KeV下进行离子注入制作工艺。于一较佳实施例中，还包含提供一惰性气体以作为一载体，例如是氩气。在另一实施例中，也可以先在基底300先形成具有第一导电型的掺杂区，再进行其他掺质(例如是氟或氧)的注入制作工艺。在经过前述离子注入制作工艺后，第一掺杂区320除了第一导电型的掺质外，还包含适当的掺质，例如是氧、氟或是其它复合掺质，其中氧或氟的掺杂浓度较佳为5×1014至5×1015ions/cm2，更佳为2×1015ions/cm2。在本实施例中，第一掺杂区320较佳包含掺杂浓度为8×1012ions/cm2的氟掺质。 
接着，如图1及图4所示，进行一热制作工艺，以在基底300上形成一栅极介电层500(步骤S104)。其中，栅极介电层500可以是一氧化物层、氮化物层或是一高介电常数层。在本实施例中，该热制作工艺可以是一热氧化制作工艺，例如，在温度介于400-1000℃、压力介于600-760托耳(Torr)的条件下，以水蒸汽、氧气，或是含少量氯化氢或氮气的水蒸汽或氧气形成栅极介电层500，但不以此为限。在本实施例中，栅极介电层500覆盖于第一掺杂区320上的部分因受掺质影响，而形成厚度较厚的膜层。另一方面，栅极介电层500未覆盖于第一掺杂区320上的部分(即对应通道区310的部分)，因未具有掺质而形成相对厚度较薄的膜层。由此，栅极介电层500可呈现两侧较厚而中间略薄的一结构，例如一U型结构或城垛状结构。在该结构中，较厚的部位可定义为一凸部500a，其厚度T1较佳约为85至95埃(Angstroms)，更佳约为90埃。而较薄的部位则可定义为一凹陷部500b，凹陷部500b是位于凸部500a之间且在水平方向上与基底300的通道区310完全重叠，凹陷部500b的厚度T2较佳约为65至75埃，更佳约为70埃。于一实施例中，凸部500a与凹陷部500b的厚度的差值较佳大于20埃，但并不以此为限。其中，栅极介电层500的凸部500a在水平方向上是与第一掺杂区320重叠，且栅极介电层500的凸部500a与凹陷部500b之间恰形成一交接面C，交接面C与第一掺杂区320的一侧缘321切齐。 
再如图1及图5所示，在栅极介电层500上形成一栅极层600(步骤S106)。于一实施例中，栅极层600直接共型地沉积在栅极介电层500上，因而可同 样呈现两侧较厚而中间略薄的U型结构，然而在其他实施例中，也可另操作一平坦化制作工艺，使栅极层600具有平坦的顶面。于一实施例中，栅极层600可以包含各种导电材料，例如是多晶硅层、金属硅化物层或是金属。在另一实施例中，也可以在栅极介电层500与栅极层600之间，另共型地形成一高介电常数层(图未示)。 
之后再如图1及图6所示，进行光刻蚀刻制作工艺，图案化栅极层600，以形成一栅极结构340(步骤S104)。于本实施例中，此图案化步骤会同时图案化栅极层600以及栅极介电层500，使本实施例的栅极结构340包含图案化的栅极344及栅极介电层342，且栅极344的一侧缘344a在垂直方向上与栅极介电层342的一侧缘342a切齐，且栅极344的侧缘344a与栅极介电层342的侧缘342a皆会位于第一掺杂区320的上方。在一实施例中，栅极结构340还可进一步形成一间隙壁346，间隙壁346形成于栅极344的侧缘344a上，直接接触第一掺杂区320并且在水平方向上与第一掺杂区320重叠。间隙壁346可以是一单层或复合层的结构，例如可包含高温氧化硅层(high-temperature oxide；HTO)、氮化硅层、氧化硅、氮氧化硅或其组合。 
接着，如图1与图7所示，进行第二离子注入制作工艺，形成一源极与漏极区360（步骤S110）。该第二离子注入制作工艺是以栅极结构340与间隙壁346为掩模，在栅极结构340两侧的基底300中，自对准形成源极与漏极区360。源极与漏极区360邻接第一掺杂区320，较佳为一高浓度掺杂区，其掺杂浓度高于第一掺杂区320，例如是介于1×1015至5×1015ions/cm2之间。源极与漏极区360及第一掺杂区320可具有相同的导电型，即同样为该第一导电型，如N型或P型。 
请参考图8，图8所示为了本发明另一较佳实施例的高压金属氧化物半导体晶体管制造方法的步骤示意图。本实施例的步骤和前述实施例的图2至图5相同，在此不再赘述。在形成栅极层600后，接着如图8所示，图案化栅极层600。此图案化步骤，例如是一光刻蚀刻步骤，仅蚀刻栅极层600，并以栅极介电层500为蚀刻停止层而大体上不蚀刻栅极介电层500。因此，在本实施例的栅极结构340中，栅极344的侧缘344b在垂直方向上会与栅极介电层342的侧缘342b交错而非切齐，也就是说栅极344的侧缘344b与栅极介电层342的侧缘342b之间会相隔一径向间距X，而不会相互切齐。并且在后续步骤中，所形成的间隙壁346不仅形成在栅极344的侧缘344b 上，也会形成在栅极介电层342的凸部上。 
由上述的实施例可知，本发明的制作高压金属氧化物半导体晶体管的方法，是在基底形成第一导电型与其他掺质(如氟或氧)的离子注入，再进行热氧化制作工艺，以形成U型结构的栅极介电层。相较于现有技术需要至少两个掩模分别定义栅极介电层以及第一掺杂区，本发明可省去多余的掩模与蚀刻制作工艺，达到简化制作工艺及操作成本的效果。然而，本领域通常知识者也应了解，本发明的高压金属氧化物半导体晶体管也可能以其他方式形成，并不限于前述的制作步骤。 
经由前述制造方法，即可获得本发明较佳实施例的高压金属氧化物半导体晶体管30，如图7所示。高压金属氧化物半导体晶体管30包含U型结构或城垛状结构的栅极介电层342，并且在漏极端采用双扩散结构(Double-diffusion drain)。值得注意的是，栅极介电层342的两侧与中央的厚度差距至少20埃以上，其中该两侧较厚，例如是85埃至95埃，该两侧可承受较高的击穿电压。因此，相较于现有高压金属氧化物半导体晶体管，本发明的高压金属氧化物半导体晶体管可提高击穿电压，可有效改善栅极与漏极间电流渗漏的问题。另一方面，栅极介电层342的中央具有较小的厚度，例如是65埃至70埃，可降低元件的驱动电压以维持整体运作的效率。在本实施例中，第一掺杂区320在水平方向上与栅极介电层342的两侧重叠，并且第一掺杂区320的一侧缘与栅极介电层342的两侧与中央之间的一交接面切齐(如图7中虚线所示)。第一掺杂区320具有一第一导电型的掺质，以及氟与氧中的至少一种，该第一导电型可以是N型也可以是P型。 
在一实施例中，第一掺杂区320及源极与漏极区360具有相同的导电型，且第一掺杂区320的掺杂浓度小于源极与漏极区360的掺杂浓度。 
在另外一实施例中，栅极344的一侧缘344a在垂直方向上与栅极介电层342的一侧缘342a切齐，但在另一实施例中，栅极344的一侧缘在垂直方向上与栅极介电层342的一侧缘未切齐。 
在另外一实施例中，高压金属氧化物半导体晶体管30，可更包含一间隙壁346，间隙壁346设置于栅极344的侧缘344a上且直接接触第一掺杂区320。但在另一实施例中，如图8所示，间隙壁346则设置于栅极介电层342的两侧上。 
下文将针对本发明的高压金属氧化物半导体晶体管的不同实施样态进 行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。 
请参考图9，图9所示为了本发明的另一较佳实施例的高压金属氧化物半导体晶体管30a。本实施例的高压金属氧化物半导体晶体管30a的制造方法和前述实施例的图2至图6相同，在此不再赘述。而在形成栅极结构340后，直接以栅极结构340为掩模进行另一离子注入制作工艺，以在栅极结构340两侧的基底300中形成一第二掺杂区380，第二掺杂区380邻接第一掺杂区320。之后，形成间隙壁346，并利用栅极结构340与间隙壁346当为掩模，再形成源极与漏极区360。如图9所示，本实施例的高压金属氧化物半导体晶体管30a与上述实施例不同的地方在于，第二掺杂区380是设置于第一掺杂区320与源极与漏极区360之间，且栅极344的一侧缘344a在垂直方向上是与第二掺杂区380的一侧缘381切齐。间隙壁346是设置在栅极344的侧缘344a上，且直接接触第二掺杂区380。 
第二掺杂区380较佳为一轻掺杂区，其掺杂浓度例如是介于1×1014至2×1015ions/cm2之间，掺杂浓度较佳高于第一掺杂区320且低于源极与漏极区360。第二掺杂区380与第一掺杂区320具有相同的导电型，也就是说同样为该第一导电型，如N型或P型。换言之，在本实施例中，第一掺杂区320、第二掺杂区380及源极与漏极区360自栅极结构340依序向外排列设置，且第一掺杂区320具有最轻的掺杂浓度，而源极与漏极区360具有最浓的掺杂浓度，但不以此限。 
除此之外，本发明的高压金属氧化物半导体晶体管还可依集成电路需求而进一步组合其他元件，如低压金属氧化物半导体（Low-voltage metal-oxide semiconductor）晶体管或超高压金属氧化物半导体(Superior high-voltage metal-oxide semiconductor)晶体管，以构成一半导体元件，但不以此为限。本发明的高压金属氧化物半导体晶体管也可应用于其他高压金属氧化物半导体晶体管的变形，例如是垂直式双扩散金属氧化物半导体晶体管(Vertical double-diffused MOSFET；VDMOS)或横向扩散金属氧化物半导体晶体管(Lateral diffused MOSFET；LDMOS)，但并不以此为限。 
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。 

Claims (21)

1.一种高压金属氧化物半导体晶体管，其特征在于，包含：
基底；
栅极介电层，该栅极介电层设置在该基底上，该栅极介电层具有凸部及凹陷部，该凸部是设置在该凹陷部的两侧且具有大于该凹陷部的厚度；
栅极，该栅极设置在该栅极介电层上；以及
源极与漏极区，该源极与漏极区设置于该基底中，且位于该栅极的两侧。
2.根据权利要求1所述的高压金属氧化物半导体晶体管，其特征在于，该凸部的厚度实质上为85埃(Angstroms)至95埃，该凹陷部的厚度实质上为65埃至75埃。
3.根据权利要求1所述的高压金属氧化物半导体晶体管，其特征在于，该高压金属氧化物半导体晶体管还包含设置于该基底中的一第一掺杂区，该凸部与该凹陷部之间具有一交接面，该交接面在垂直方向上与该第一掺杂区的一侧缘切齐。
4.根据权利要求3所述的高压金属氧化物半导体晶体管，其特征在于，该第一掺杂区与该栅极介电层的该凸部于水平方向上重叠。
5.根据权利要求3所述的高压金属氧化物半导体晶体管，其特征在于，该第一掺杂区具有一第一导电型的掺质，以及氟与氧中的至少一种。
6.根据权利要求3所述的高压金属氧化物半导体晶体管，其特征在于，该第一掺杂区及该源极与漏极区具有相同的导电型。
7.根据权利要求6所述的高压金属氧化物半导体晶体管，其特征在于，该第一掺杂区的掺杂浓度小于该源极与漏极区的掺杂浓度。
8.根据权利要求1所述的高压金属氧化物半导体晶体管，其特征在于，该栅极的一侧缘在垂直方向上与该栅极介电层的一侧缘切齐。
9.根据权利要求1所述的高压金属氧化物半导体晶体管，其特征在于，该栅极的一侧缘在垂直方向上与该栅极介电层的一侧缘未切齐。
10.根据权利要求3所述的高压金属氧化物半导体晶体管，其特征在于，还包含一间隙壁，该间隙壁设置在该栅极的侧壁上并直接接触该第一掺杂区。
11.根据权利要求1所述的高压金属氧化物半导体晶体管，其特征在于，还包含一间隙壁，该间隙壁设置于该栅极的侧壁上且位于该栅极介电层的凸部上。
12.根据权利要求3所述的高压金属氧化物半导体晶体管，其特征在于，还包含一第二掺杂区，该第二掺杂区设置于该第一掺杂区与该源极与漏极区之间，该第二掺杂区的一侧缘与该栅极的一侧缘切齐。
13.根据权利要求12所述的高压金属氧化物半导体晶体管，其特征在于，还包含一间隙壁，该间隙壁设置于该栅极的该侧缘上，该间隙壁直接接触该第二掺杂区。
14.根据权利要求12所述的高压金属氧化物半导体晶体管，其特征在于，该第二掺杂区的掺杂浓度小于该源极与漏极区的掺杂浓度。
15.一种制作高压金属氧化物半导体晶体管的方法，其特征在于，包含：
提供一基底；
形成一图案化遮蔽层，覆盖于该基底上；
以该图案化遮蔽层为掩模进行一离子注入，形成一第一掺杂区，再移除该图案化遮蔽层；
进行一热制作工艺以在该基底上形成一栅极介电层，该栅极介电层具有一凸部及一凹陷部，该凸部是设置在该凹陷部的两侧且具有大于该凹陷部的厚度，其中该凸部与该凹陷部之间的交接面在垂直方向上与该第一掺杂区的一侧缘切齐；
在该栅极介电层上形成一栅极；以及
在该基底形成一源极与漏极区，该源极与漏极区位于该栅极的两侧。
16.根据权利要求15所述的制作高压金属氧化物半导体晶体管的方法，其特征在于，该基底还定义有一通道区，该通道区位于该源极与漏极区之间，且在垂直方向上对应该栅极介电层的该凹陷部。
17.根据权利要求15所述的制作高压金属氧化物半导体晶体管的方法，其特征在于，该离子注入步骤包含提供氟或氧，以及提供至少一种惰性气体。
18.根据权利要求15所述的制作高压金属氧化物半导体晶体管的方法，其特征在于，形成该栅极的步骤包含：
在该栅极介电层上形成一栅极层；以及
图案化该栅极层及该栅极介电层，使得该栅极层形成该栅极。
19.根据权利要求15所述的制作高压金属氧化物半导体晶体管的方法，其特征在于，形成该栅极的步骤包含：
在该栅极介电层上形成一栅极层；以及
图案化该栅极层，并以该栅极介电层为蚀刻停止层，使得该栅极层形成该栅极。
20.根据权利要求15所述的制作高压金属氧化物半导体晶体管的方法，其特征在于，该方法还包含：
在形成该栅极后，以该栅极为掩模进行一离子注入，以在该基底中形成一第二掺杂区。
21.根据权利要求15所述的制作高压金属氧化物半导体晶体管的方法，其特征在于，该方法还包含：
在该栅极的侧缘上形成一间隙壁；以及
以该间隙壁及该栅极作为掩模进行一离子注入以形成该源极与漏极区。
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