JP4326606B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、複数の絶縁ゲート素子を有する半導体装置およびその製造方法に関し、特に、高速動作、長寿命、および、製造方法の容易さを、同時に実現するための改良に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを多数備えるＬＳＩなどの半導体装置において、ＭＯＳトランジスタのゲート電圧を複数種用いるものがある。例えばある種のDRAMは、メモリセルと周辺回路とに、ゲート電圧の異なる二種類のＭＯＳトランジスタを備えている。そして、前者では、メモリセルに備わるキャパシタに対して、瞬時に電荷を充電または放電する必要から、後者に比べて、高いゲート電圧が印加される。
【０００３】
図４０は、このようなゲート電圧の異なる二種類のＭＯＳトランジスタを備える従来の半導体装置の一例を示す正面断面図である。この従来装置１５１では、高いゲート電圧が印加される高電圧素子Ｈと、それよりも低いゲート電圧が印加される低電圧素子Ｌとが、共通の半導体基板７１に作り込まれている。双方の素子は、いずれもＭＯＳトランジスタであり、各々は、半導体基板７１の上主面に形成された絶縁体の素子分離部７６によって、隣接する他の素子と電気的に分離されている。
【０００４】
半導体基板７１の上主面には、素子分離部７６に挟まれ、素子Ｈ，Ｌの各々が作り込まれた領域全体にわたって、ウエル７２，８２がそれぞれ形成され、ｐ型のウエル７２，８２の露出面には、その中央部を挟んで、ｎ型のソース・ドレイン領域７３，８３が選択的に形成されている。中央部の上には、ゲート絶縁膜７７，８７がそれぞれ形成され、それらの上には、ゲート電極７９，８９が形成されている。ソース・ドレイン領域７３の露出面には、ソース電極８０およびドレイン電極８１が接続され、同様に、ソース・ドレイン領域８３の露出面には、ソース電極９０およびドレイン電極９１が接続されている。
【０００５】
高電圧素子Ｈでは、印加されるゲート電圧が高いために、そのゲート絶縁膜７７には、低電圧素子Ｌにおけるよりも、高い電界が印加される。ゲート絶縁膜７７は、この高電界に耐え、しかも、電界と強い相関を有する経時劣化を抑制し得るほどに、十分な厚さである必要がある。一方、低電圧素子Ｌのゲート絶縁膜８７では、印加される電界は低いために、ゲート絶縁膜７７ほどに厚く形成される必要はない。
【０００６】
また、装置１５１が、例えばDRAMであり、高電圧素子Ｈがメモリセルに属し、低電圧素子Ｌが周辺回路に属する場合には、低電圧素子Ｌは、高電圧素子Ｈほどに高いゲート電圧に耐える必要はないが、高速動作を実現するために高い電流駆動能力を持つことが必要とされる。一般に、ＭＯＳトランジスタでは、ゲート絶縁膜が薄いほど、電流駆動能力は向上する。
【０００７】
しかしながら、装置１５１では、低電圧素子Ｌのゲート絶縁膜８７は、ゲート絶縁膜７７と同一の厚さに形成されているので、経時劣化を抑制し、長寿命を保証する上では、必要以上に余裕を持つ一方で、電流駆動能力については十分な能力を発揮し得えず、高速動作を妨げる要因となっていた。すなわち、装置１５１では、長寿命と高速動作とが、両立して実現されないという問題点があった。
【０００８】
この問題点は、装置１５１がDRAMとして構成される場合だけでなく、他の半導体装置である場合においても、同様に起こり得る。例えば、外部電源電圧の入力を受け、この電圧よりも低い電源電圧を内部電圧として生成する外部電源入力部を備える半導体装置では、外部電源入力部に属するＭＯＳトランジスタには、ゲート電圧として、相対的に高い電圧が印加され、内部電源の供給を受けるＭＯＳトランジスタには、相対的に低い電圧が印加される。
【０００９】
【発明が解決しようとする課題】
この問題点を解消する装置として、図４１に示す他の装置が、従来より提案されている。「デュアルオキサイド」型と称されるこの装置１５２では、低電圧素子Ｌのゲート絶縁膜９２が、高電圧素子Ｈのゲート絶縁膜７７よりも、薄く形成されている。すなわち、ゲート絶縁膜の厚さが、すべての素子を通じて一様ではなく、必要な耐圧と電流駆動能力とに応じて、個別に設定される。このため、高電圧素子Ｈでは、高耐圧および長寿命が保証され、低電圧素子Ｌでは、高い電流駆動能力が保証される。すなわち、長寿命と高い動作速度とが両立的に実現する。
【００１０】
しかしながら、この装置１５２は、図４２〜図４７の工程図が示すように、製造方法が容易でなく、実現が困難であるという、別の問題点を有している。装置１５２を製造するには、まず、図４２の工程が実行される。すなわち、半導体基板７１が準備された後、その上主面に、素子分離部７６およびウエル７２，８２が形成される。ウエル７２，８２は、素子分離部７６に挟まれた各領域の中で、高電圧素子Ｈ，Ｌが形成されるべき領域に、それぞれ形成される。
【００１１】
その後、図４３に示されるように、半導体基板７１の上主面、すなわち、ウエル７２，８２の露出面の上に、それらの全体にわたって、絶縁膜９３，９４がそれぞれ形成される。つづいて、図４４に示すように、絶縁膜９３には開口し、絶縁膜９４を選択的に覆う遮蔽体９５が、形成される。
【００１２】
その後、図４５が示すように、遮蔽体９５で遮蔽されない部分、すなわち、絶縁膜９３の上に、絶縁膜がさらに堆積される。その結果、絶縁膜９３が選択的に厚くなる一方で、絶縁膜９４は、もとの厚さにとどまる。つぎに、図４６に示すように、遮蔽体９５が除去された後、図４７に示すように、ゲート電極７９，８９が、絶縁膜９３，９４の上に、それぞれ、形成される。
【００１３】
図示を略するが、その後、ゲート電極７９，８９を遮蔽体として、ｎ型不純物を選択的に導入することにより、図４１に示したように、ソース・ドレイン領域７３，８３が、ウエル７２，８２の露出面に、それぞれ選択的に形成される。さらに、ソース電極８０およびドレイン電極８１が、ソース・ドレイン領域７３の露出面の上に、ゲート電極７９を挟むように形成される。それと同時に、ソース電極９０およびドレイン電極９１が、ソース・ドレイン領域８３の露出面の上に、ゲート電極８９を挟むように形成される。以上の工程を経ることにより、装置１５２が製造される。
【００１４】
装置１５２では、以上のように、選択的な開口部を有する遮蔽体９５を形成し、この遮蔽体９５を用いることにより、二重の工程を経て、ゲート絶縁膜７７を形成する必要があり、製造工程が複雑であるという問題点があり、歩留まりの点においても問題があるため、実用化は困難であると言われている。
【００１５】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、長寿命と高い動作速度とを、困難な製造工程を要することなく実現し得る半導体装置を得ることを目的としており、さらにこの半導体装置の製造に適した方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
第１の発明の装置は、複数の素子が半導体基板に作り込まれた半導体装置において、前記半導体基板が主面を規定し、前記複数の素子の各々は、前記主面に選択的に露出するように前記半導体基板に形成されている第１導電型式の第１半導体領域と、前記第１半導体領域を挟んで前記主面に選択的に露出するように、互いに分離して前記半導体基板に選択的に形成されている第２導電型式の一対の第２半導体領域と、前記第１半導体領域が露出する面の上に配設されたゲート絶縁膜と、前記ゲート絶縁膜の上に配設されたゲート電極と、を備える。
そして、前記複数の素子が、各群が当該複数の素子の少なくとも１個を含む複数群に分類され、前記一対の第２半導体領域の一方から他方へと向かう方向に沿った前記ゲート電極の長さであるゲート長が、前記複数群の中の第１群よりも第２群において短く、前記複数の素子の各々に備わる前記ゲート絶縁膜は、前記ゲート電極の直下の領域の中で、前記方向に沿って端部から中央部へと向かって延在する厚膜部である一対のバーズビークを有しており、前記ゲート絶縁膜は、少なくとも前記第１群においては、前記一対のバーズビークに挟まれて前記一対のバーズビークよりも薄い部分を有し、前記ゲート電極の直下の前記領域の中で、前記一対のバーズビークが占める割合が、前記第１群よりも前記第２群において高くなっている。
そして、前記第２群に形成される前記素子は、前記第１群に形成される前記素子よりも高電圧が印加される高電圧素子であり、前記第１群に形成される前記素子は低電圧素子である。
【００１７】
第２の発明の装置は、第１の発明の半導体装置において、前記複数の素子の各々が、前記一対の第２半導体領域から、前記一対のバーズビークの底部を覆うように当該底部と前記半導体基板との境界面に選択的に露出して設けられ、互いに分離した第２導電型式の一対のエクステンション領域を、さらに備え、当該一対のエクステンション領域は、前記一対の第２半導体領域に比べて、底部が浅く、しかも、低い不純物濃度で形成されている。
【００１８】
第３の発明の装置は、第１の発明の半導体装置において、前記一対の第２半導体領域が、前記一対のバーズビークの底部を、それぞれ覆っている。
【００１９】
第４の発明の装置は、第１ないし第３のいずれかの発明の半導体装置において、前記割合が、前記第２群において、100%である。
【００２０】
第５の発明の装置は、第１ないし第４のいずれかの発明の半導体装置において、前記複数の素子の各々が、前記一対の第２半導体領域が露出する面、および、前記一対のバーズビークの底部と前記半導体基板の境界面の部分に、選択的に露出するように、前記半導体基板に選択的に形成され、窒素を含有する窒素導入領域を、さらに備える。
【００２１】
第６の発明の装置は、第１ないし第５のいずれかの発明の半導体装置において、前記一対の第２半導体領域が露出する面が、前記第１および第２群の少なくとも一つの群においては、前記一対のバーズビークの直下から外れた領域で、前記一対のバーズビークの底部よりも高い位置にある。
【００２２】
第７の発明の装置は、第１ないし第６のいずれかの発明の半導体装置において、前記複数の素子の中で、前記第１および第２群の少なくとも一つの群に属する素子の各々が、前記一対の第２半導体領域が露出する面の上に形成されている半導体金属化合物層と、当該半導体化合物層を通じて前記一対の第２半導体領域に、それぞれ接続された一対の主電極と、をさらに備えている。
【００２３】
第８の発明の装置は、第１ないし第７のいずれかの発明の半導体装置において、前記ゲート電極が、前記半導体基板に比べて、熱反応に対する耐性の高い導電性材料で構成される。
【００２４】
第９の発明の製造方法は、半導体装置の製造方法において、(a)主面を規定し、第１導電型式の第１半導体領域が前記主面に露出する半導体基板を準備する工程と、(b)前記主面の上に絶縁膜を形成する工程と、(c)前記絶縁膜の上に導電性材料を堆積する工程と、(d)前記導電性材料の選択的除去を行うことにより、前記主面に沿った複数の領域の各々にゲート電極を形成し、しかもその際に、各群が前記複数の領域の少なくとも一つを含むように前記複数の領域が分類されてなる複数群の中の第１群よりも第２群において、前記ゲート電極のゲート長が短くなるように、前記導電性材料の前記選択的除去を行う工程と、(e)熱反応処理を行うことにより、前記複数の領域の各々において、前記ゲート電極に覆われない前記絶縁膜の部分を厚膜化するとともに、前記ゲート電極の直下の領域へも、厚膜化した部分を一対のバーズビークとして侵入させ、しかも、少なくとも前記第１群においては、前記ゲート電極の直下の領域の中で前記一対のバーズビークが侵入しない部分が残り、前記ゲート電極の直下の前記領域の中で前記一対のバーズビークが占める割合が、前記第１群よりも前記第２群において高くなるように、前記熱反応処理を行う工程と、(f)少なくとも前記工程(d)よりも後に、前記ゲート電極を遮蔽体の少なくとも主要部分として用いて第２導電型式の不純物を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記ゲート電極の直下における前記第１半導体領域が露出する面を挟んで、前記主面に選択的に露出するように互いに分離して、一対の第２半導体領域を前記半導体基板に選択的に形成する工程と、を備えている。そして、前記第２群に形成される前記素子は、前記第１群に形成される前記素子よりも高電圧が印加される高電圧素子であり、前記第１群に形成される前記素子は低電圧素子である。
【００２５】
第１０の発明の製造方法は、第９の発明の半導体装置の製造方法であって、(g)前記工程(d)よりも後で、前記工程(e)よりも前に、前記ゲート電極を遮蔽体として用いて第２導電型式の不純物を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出し、前記一対の第２半導体領域に比べて底部が浅くしかも不純物濃度が低くなるように、第２導電型式の一対のエクステンション領域を、前記半導体基板に選択的に形成する工程を、さらに備える。
【００２６】
第１１の発明の製造方法は、第９の発明の半導体装置の製造方法であって、前記工程(f)において、前記ゲート電極を前記遮蔽体として用いて前記不純物の導入が行われ、それによって、前記一対の第２半導体領域が、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出するように形成される。
【００２７】
第１２の発明の製造方法は、第９ないし第１１のいずれかの発明の半導体装置の製造方法であって、前記工程(e)において、前記割合が、前記第２群において、100%となるように、前記熱反応処理が行われる。
【００２８】
第１３の発明の製造方法は、第９ないし第１２のいずれかの発明の半導体装置の製造方法であって、(h)前記工程(d)よりも後で、前記工程(e)よりも前に、前記ゲート電極を遮蔽体として用いて窒素を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出し、窒素を含有する窒素導入領域を、前記半導体基板に選択的に形成する工程を、さらに備える。
【００２９】
第１４の発明の製造方法は、第９ないし第１３のいずれかの発明の半導体装置の製造方法であって、(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に除去する工程、をさらに備える。
【００３０】
第１５の発明の製造方法は、第９ないし第１３のいずれかの発明の半導体装置の製造方法であって、(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に薄膜化する工程、をさらに備える。
【００３１】
第１６の発明の製造方法は、第９ないし第１３のいずれかの発明の半導体装置の製造方法であって、(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記第１および第２群の中の一方の群に選択的に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の厚膜化した部分を選択的に除去する工程、をさらに備える。
【００３２】
第１７の発明の製造方法は、第９ないし第１３のいずれかの発明の半導体装置の製造方法であって、(i)少なくとも前記工程(e)よりも後に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に薄膜化する工程と、(j)前記工程(i)よりも後で、前記工程(f)よりも前に、前記第１および第２群の中の一方の群に選択的に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の薄膜化した部分を選択的に除去する工程と、をさらに備える。
【００３３】
第１８の発明の製造方法は、第９ないし第１７のいずれかの発明の半導体装置の製造方法であって、(i)少なくとも前記工程(e)よりも後に、前記第１および第２群の中の少なくとも一方の群において、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の厚膜化した部分を選択的に除去する工程と、(j)前記工程(i)よりも後で、前記工程(f)よりも前に、前記絶縁膜が除去された前記部分に露出する前記半導体基板の前記主面の上に、半導体層を堆積することにより、前記主面を前記部分において突出させる工程を、さらに備える。
【００３４】
第１９の発明の製造方法は、第９ないし第１８のいずれかの発明の半導体装置の製造方法であって、(k)少なくとも前記工程(e)よりも後に、前記第１および第２群の中の少なくとも一方の群において、前記一対の第２半導体領域が占めるべき前記主面の部分の上に半導体金属化合物層を形成する工程と、(l)前記工程(f)および(k)の後に、前記半導体化合物層を通じて前記一対の第２半導体領域に、それぞれ接続する一対の主電極を形成する工程と、をさらに備える。
【００３５】
第２０の発明の製造方法は、第９ないし第１９のいずれかの発明の半導体装置の製造方法であって、前記工程(c)で堆積される前記導電性材料が、熱反応に対する耐性が前記半導体基板に比べて高い材料である。
【００３６】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の半導体装置およびその製造方法について説明する。
【００３７】
＜1-1.装置の構成と動作＞
図１は、実施の形態１の半導体装置の正面断面図である。この装置１０１は、高いゲート電圧が印加される高電圧素子Ｈと、それよりも低いゲート電圧が印加される低電圧素子Ｌとが、共通の半導体基板１に作り込まれている。以下の例では、半導体基板１は、代表例として、シリコン基板である。双方の素子は、いずれもＭＯＳトランジスタであり、各々は、半導体基板１の上主面に形成されシリコン酸化物で構成される素子分離部６によって、隣接する他の素子と電気的に分離されている。
【００３８】
半導体基板１の上主面には、素子分離部６に挟まれ、素子Ｈ，Ｌの各々が作り込まれた領域全体にわたって、ｐ型のウエル２，１２がそれぞれ形成されている。ウエル２の露出面には、その中央部を挟んで、ｎ型のソース・ドレイン領域３が、選択的に形成されている。同様に、ウエル１２の露出面には、その中央部を挟んで、ｎ型のソース・ドレイン領域１３が、選択的に形成されている。ソース・ドレイン領域３，１３は、それぞれ、ウエル２，１２よりも浅く形成される。
【００３９】
高電圧素子Ｈに属するウエル２の露出面の中央部の上、言い換えると、二つのソース・ドレイン領域３に挟まれたウエル２の露出面の上には、ゲート絶縁膜７が形成され、その上には、ゲート電極９が形成されている。すなわち、ゲート電極９は、ゲート絶縁膜７を間に挟んで、二つのソース・ドレイン領域３に挟まれたウエル２の露出面に対向している。二つのソース・ドレイン領域３の露出面には、ソース電極１０およびドレイン電極１１が、それぞれ接続されている。
【００４０】
すなわち、素子Ｈ，Ｌは、いずれもｎチャネル型のＭＯＳトランジスタとして構成され、ソース電極（主電極）１０，２０とドレイン電極（主電極）１１，２１の間に電圧（ドレイン電圧）が印加された状態で、ゲート電極９，１９に印加される電圧（ゲート電圧）を調整することによって、ソース電極１０，２０とドレイン電極１１，２１との間を、それぞれ流れる主電流（ドレイン電流）の大きさが制御される。ソース・ドレイン領域３，１３に、それぞれ挟まれ、ゲート電極９，１９に、それぞれ対向するウエル２，１２の露出面の領域が、それぞれの素子Ｈ，Ｌにおけるチャネル領域として機能する。
【００４１】
ゲート電極９の直下に位置するゲート絶縁膜７の部分は、比較的薄い中央部と厚い周辺部とを有している。厚い周辺部は、後述するように、ゲート絶縁膜７の上にゲート電極９が形成された後に、熱酸化処理（一般には、熱反応処理）を実行することによって形成され、その結果、ゲート電極９の直下の領域において、その端縁から中心部へ向かって、鳥の嘴状に突出するので、「バーズビーク」と称される。
【００４２】
また、ウエル２の露出面にはさらに、その中央部を挟んで、ｎ型のエクステンション領域４およびｐ型のポケット領域５が、選択的に形成されている。エクステンション領域４は、ソース・ドレイン領域３よりも浅く、さらに、ソース・ドレイン領域３の端縁から中央部へと、はみ出るように形成される。しかも、エクステンション領域４は、望ましくは、バーズビーク８の下面の全体を覆うように形成される。
【００４３】
ポケット領域５は、エクステンション領域４よりも深く、ソース・ドレイン領域３よりも浅く、さらに、エクステンション領域４の全体を包囲するように形成される。すなわち、エクステンション領域４は、ポケット領域５の外側には、はみ出さない。エクステンション領域４およびポケット領域５における不純物濃度は、いずれも、ソース・ドレイン領域３よりは低く設定される。
【００４４】
したがって、エクステンション領域４およびポケット領域５の中で、ソース・ドレイン領域３と重複する部分の導電型式はｎ型であり、実質的にソース・ドレイン領域３の構成部分となっている。また、ポケット領域５は、ウエル２，１２よりも、不純物濃度が高いものの、エクステンション領域４よりは低く、ポケット領域５とエクステンション領域４とが重複する領域の導電型式はｎ型となっている。
【００４５】
低電圧素子Ｌにおいても、高電圧素子Ｈと同様に、ソース・ドレイン領域１３、エクステンション領域１４、ポケット領域１５、ゲート絶縁膜１７、ゲート電極１９、ソース電極２０、および、ドレイン電極２１が形成されている。また、ゲート絶縁膜１７の両端部には、バーズビーク１８が形成されている。
【００４６】
ゲート電極９，１９の端縁から直下の領域へと、バーズビーク８，１８が侵入する深さ（図１の紙面上、ゲート電極９，１９の端縁からの長さ。以下、「侵入深さ」と称する）は、素子Ｈ，Ｌの間で、互いに略同一である。また、双方の素子Ｈ，Ｌを通じて、ゲート絶縁膜７，１７は、望ましくは、シリコン酸化物で構成され、ゲート電極９，１９は不純物がドープされたポリシリコンで構成され、主電極１０，１１，２０，２１は、アルミニウムを母材とする金属または化合物で構成される。
【００４７】
双方の素子Ｈ，Ｌの間で、ソース電極からドレイン電極へ向かう方向に沿ったゲート電極９，１９の長さ（以下、「ゲート長」と称する）を互いに比較すると、ゲート電極９では大きく、ゲート電極１９では小さく設定される。したがって、バーズビーク８，１８で挟まれたゲート絶縁膜７，１７の中の薄い部分は、低電圧素子Ｌでは長く、高電圧素子Ｈでは短くなっている。望ましくは、薄い部分は、ゲート絶縁膜１７では、実質上、ゲート電極１９の直下の領域の中の大半を占めるように、ゲート絶縁膜７では、ゲート電極９の直下の領域の中で、多くても８０％を超えないように設定される。
【００４８】
望ましい数値例を示すと、ゲート絶縁膜７，１７の薄い部分の厚さは、約2〜6nmであり、ゲート電極９のゲート長は、約0.05μm〜0.25μmであり、ゲート電極１９のゲート長は、約0.1μm〜0.5μmである。バーズビーク８，１８の侵入深さは、0.02〜0.1μmである。
【００４９】
このように、高電圧素子Ｈでは、ゲート電極９の直下に位置するゲート絶縁膜７の部分は、その両端部を含む相当の領域にわたって厚くなっており、低電圧素子Ｌでは、ゲート電極１９の直下に位置するゲート絶縁膜１７の部分の大半は、薄く形成されている。このため、高電圧素子Ｈでは、ゲート電極９へ印加されるゲート電圧が高くても、ゲート絶縁膜７の経時劣化が、効果的に抑制される。
【００５０】
同時に、ゲート電極１９へ印加されるゲート電圧が低く、経時劣化が余り問題とされない低電圧素子Ｌにおいては、ゲート絶縁膜１７の大半部分が薄く形成されているので、低電圧素子Ｌは、高い電流駆動能力を発揮することができ、高速動作の要請に有効に応えることが可能である。高いゲート電圧に耐える必要のあるゲート絶縁膜７において、ゲート電極９の直下に位置する部分の中で、周辺部を除いた中央部では、ゲート絶縁膜１７の大半部と同様に薄くなっているが、中央部に比べて周辺部の方が、はるかに劣化し易いので、中央部に薄い部分が残っていても、経時劣化を抑える効果は、相当程度に発揮される。
【００５１】
さらに、以下に述べるように、装置１０１は、装置１５２とは異なり、遮蔽体９５の選択的な形成（図４４）を含む複雑な工程を要することなく、比較的簡単な工程を経ることにより製造することが可能である。すなわち、装置１０１は、長寿命と高い動作速度とを、困難な製造工程を要することなく実現できるという、従来装置１５１，１５２にない利点を備えている。
【００５２】
また、ソース・ドレイン領域３，１３の延長部としてのエクステンション領域４，１４が備わり、バーズビーク８，１８の直下を覆っているので、バーズビーク８，１８によって、ゲート閾電圧が高くなることを防止することができ、さらに、ポケット領域５，１５が備わるために、パンチスルーを抑制する効果が得られる。また、エクステンション領域４，１４も、浅く形成されたソース・ドレイン領域として機能するために、パンチスルーの抑制に寄与する。
【００５３】
＜1-2.製造方法＞
図２〜図８は、装置１０１の望ましい製造方法を示す製造工程図である。装置１０１を製造するには、まず、図４２および図４３と同様の工程が実行される。その結果、図２に示すように、半導体基板１に、素子分離部６、および、ウエル２，１２が選択的に形成され、ウエル２，１２の露出面の上に絶縁膜５１，５２が形成される。絶縁膜５１，５２は、好ましくは、シリコン酸化膜で構成される。
【００５４】
その後、図２が示すように、絶縁膜５１，５２の全面にわたって、ゲート電極の材料である導電性材料５３が層状に堆積される。導電性材料５３は、好ましくは、不純物が高濃度にドープされたポリシリコンで構成される。つづいて、図３が示すように、選択的エッチング処理を用いて導電性材料５３を選択的に除去することによって、素子Ｈ，Ｌがそれぞれ形成されるべき領域に属する絶縁膜５１，５２の上に、ゲート電極９，１９がそれぞれ形成される。ゲート電極９，１９は、それぞれ、絶縁膜５１，５２の中央部に形成され、しかも、ゲート長は、ゲート電極９では小さく、ゲート電極１９では大きく設定される。
【００５５】
つぎに、図４が示すように、絶縁膜５１，５２の露出面に対して、熱酸化処理が施される。その結果、絶縁膜５１，５２は、これらの露出面において厚くなる。このとき、酸化反応は、露出面のみにおいて進行するのではなく、ゲート電極９，１９に遮蔽された領域においても、ある程度進行する。その結果、もとの絶縁膜５１，５２よりも厚い絶縁膜５４，５５が、もとの絶縁膜５１，５２の露出面、および、ゲート電極９，１９の直下の領域に幾分侵入した部分に、選択的に形成される。絶縁膜５４，５５の中で、ゲート電極９，１９の直下の領域に侵入した部分が、上述した「バーズビーク」と称される部分である。
【００５６】
つぎに、図５に示されるように、ゲート電極９，１９を遮蔽体として用いつつ、リン、砒素などのｎ型不純物を、ウエル２，１２の上主面に選択的に注入することにより、エクステンション領域４，１４が形成される。このとき、エクステンション領域４，１４が、絶縁膜５４，５５のバーズビークに相当する部分の直下を覆うように、好ましくは、斜め照射が採用される。
【００５７】
つづいて、図６に示されるように、ゲート電極９，１９を遮蔽体として用いつつ、ボロンなどのｐ型不純物を、ウエル２，１２の上主面に選択的に注入することにより、ポケット領域５，１５が形成される。このとき、５，１５が、エクステンション領域４，１４をそれぞれ包含するように、好ましくは、斜め照射が採用される。
【００５８】
ｐ型不純物の注入は、好ましくは、ボロンを、5keV〜20keVの照射エネルギー、1×1013cm-2〜20×1013cm-2の注入量で注入することにより行われる。なお、素子Ｈ，Ｌがｐ型のＭＯＳトランジスタである場合には、ポケット領域５，１５の形成のためのｎ型不純物の注入は、好ましくは、砒素またはリンを、50keV〜100keVの照射エネルギー、1×1013cm-2〜20×1013cm-2の注入量で注入することにより行われる。
【００５９】
つぎに、図７の工程が実行される。まず、図６の工程が終了した後の中間物の上面全体にわたって、酸化物または窒化物で構成される遮蔽体材料５６が堆積される。遮蔽体材料５６の堆積には、例えばCVD法が用いられる。その後、遮蔽体材料５６の全面にわたって、異方性エッチングが施され、その結果、ゲート電極９，１９の側壁面に、サイドウォール５７，５８がそれぞれ形成される。
【００６０】
つぎに、図８に示されるように、ゲート電極９，１９とサイドウォール５７，５８とを遮蔽体として用いつつ、ｎ型不純物を高濃度に注入することによって、ウエル２，１２の上面に、ソース・ドレイン領域３，１３が選択的に形成される。その後、サイドウォール５７，５８は除去される。なお、不純物の注入が行われた後に、拡散工程が行われることは、自明であり、この明細書を通じて記載を略する。
【００６１】
その後、絶縁膜５４，５５に選択的に開口部が形成され、この開口部を通じて、ソース・ドレイン領域３，１３の上面に、ソース電極１０，２０およびドレイン電極１１，２１が接続される。その結果、図１に示した装置１０１が出来上がる。なお、エクステンション領域４，１４、ポケット領域５，１５、および、ソース・ドレイン領域３，１３を形成するための不純物の注入は、厚い絶縁膜５４，５５を形成した後に行う代わりに、その前に行うことも可能である。
【００６２】
図２の工程において、材料５３としてポリシリコンが堆積されたときには、図４の熱酸化処理が施されるた後には、ゲート電極９，１９の内部構造は、図９のようになる。すなわち、熱酸化処理にともなって、材料５３の表面、すなわち、側面および上面においても、酸化反応が進行する。その結果、ゲート電極９，１９の内部には、それぞれ、酸化されないままのポリシリコン層９６，９８が残留するが、表面においては、シリコン酸化層９７，９９が形成される。
【００６３】
すなわち、熱酸化処理にともなって、ゲート電極９，１９の中で、導電体として機能する部分であるポリシリコン層９６，９８が、やせ細ることとなる。このことは、ゲート電極９，１９の電気抵抗の増大を招くこととなる。特に、ゲート電極９では、ゲート長が相対的に小さいために、その影響が大きい。
【００６４】
したがって、図２〜図４の工程では、このポリシリコン層９６，９８のやせ細りをも考慮して、それぞれの処理が行われる。例えば、図２の工程では、材料５３としてのポリシリコン層を厚めに堆積するとよい。また、図３の工程では、ゲート電極９，１９のゲート長を長めに設定するとよい。さらに、図４の熱酸化処理では、ポリシリコン層９６，９８（特に、ポリシリコン層９６）が、過度にやせ細らないように、処理温度および処理時間を調節するとよい。
【００６５】
シリコン酸化層９７，９９の厚さが、小さく抑えられると、それに伴って、バーズビークの侵入深さも小さくなる。シリコン酸化層９７，９９の厚さと、バーズビークの侵入深さとは、略同程度であるため、ゲート長が短いゲート電極９においても、バーズビークを十分に深く設定しつつ、ポリシリコン層９６を、必要な厚さに確保することは可能である。また、シリコン酸化層９７，９９は、例えば、図８の工程後の、サイドウォール５７，５８を除去する過程で、サイドウォール５７，５８と一緒に除去することも可能である。
【００６６】
また、より好ましくは、ゲート電極９，１９を、半導体基板１よりも酸化されにくい材料、すなわち、熱酸化反応に対する耐性が半導体基板１よりも高い材料で構成するとよい。例えば、図２の工程で、材料５３として、窒素がドープされたポリシリコン層を堆積するとよい。あるいは、図２の工程で、材料５３として、ポリシリコン層が堆積された後に、図１０に示すように、材料５３の全面にわたって、窒素を注入することによって、材料５３を、窒素がドープされたポリシリコン層へと転換してもよい。
【００６７】
このとき、後続する図４の熱酸化処理において、材料５３は熱酸化され難い。このため、熱酸化処理が完了したときには、図１１に示すように、シリコン酸化層９７，９９の厚さは、バーズビークの侵入深さに比べて、小さいものとなる。すなわち、ゲート電極９，１９は、実質上、ポリシリコン層９６，９８で構成されることとなる。
【００６８】
また、図２の工程において、材料５３として、ポリシリコン層の代わりに、金属層、金属シリサイド（金属とシリコンとの化合物）層、または、金属窒化物層などを堆積してもよい。これらの材料も、半導体基板１に比べて、熱酸化反応に対する耐性が高いために、図４の熱酸化処理において、形成される酸化膜を薄く抑えることが可能となる。
【００６９】
さらに、図２の工程において、材料５３として、ポリシリコン層と、その上に形成された金属シリサイド層とを含む多層構造体を堆積してもよい。このとき、図４の熱酸化処理において、ゲート電極９，１９の側面には、図９と同様にシリコン酸化層９７，９９が形成されるが、上面では、シリコン酸化層９７，９９の形成が抑えられる。したがって、図９に比べると、ポリシリコン層９６，９８のやせ細りは、緩和されることとなる。以上のような、ゲート電極９，１９の酸化を考慮した様々な処置は、以下の各実施の形態においても、同様に採用可能である。
【００７０】
以上のように、装置１０１は、従来装置１５２とは異なり、遮蔽体９５の形成（図４４）、および、遮蔽体９５を用いた絶縁膜９３の厚膜化（図４５）という工程を経ることなく形成可能である。このように、装置１０１は、比較的簡単な工程を通じて、容易に製造することが可能である。
【００７１】
＜2.実施の形態２＞
図１２は、実施の形態２の半導体装置の正面断面図である。この装置１０２は、高電圧素子Ｈに属するゲート絶縁膜７の中央部に薄い部分がなく、ゲート電極９の直下に位置するゲート絶縁膜７の部分の全体にわたって、バーズビーク８が占めている点において、装置１０１（図１）とは特徴的に異なっている。すなわち、ゲート絶縁膜７においては、ゲート電極９の直下の領域の中で、バーズビーク８が100%を占め、薄い部分は、0%となっている。これに対して、低電圧素子Ｌに属するゲート絶縁膜１７では、薄い部分は、装置１０１と同様に、ゲート電極１９の直下の領域の中の大半を占めている。
【００７２】
この特徴的な構成は、バーズビーク８，１８の侵入深さが、ゲート電極９のゲート長の半分以上となり、ゲート電極１９のゲート長に比べて十分に小さくなるように、ゲート電極９，１９のゲート長、および、バーズビーク８，１８の侵入深さを調整することによって実現される。
【００７３】
このように、装置１０２では、高電圧素子Ｈに属するゲート電極９の直下に位置するゲート絶縁膜７の部分が、全体にわたって厚くなっているので、ゲート絶縁膜７の経時劣化が、さらに効果的に抑制される。また、低電圧素子Ｌでは、装置１０１と同様に、ゲート電極１９の直下に位置するゲート絶縁膜１７の部分の大半が薄く形成されているので、高い電流駆動能力を発揮することができ、高速動作の要請に有効に応えることが可能である。
【００７４】
さらに、以下に述べるように、装置１０２は、装置１５１と同様に、複雑な工程を要することなく、比較的簡単な工程を経ることにより製造することが可能である。すなわち、装置１０２は、装置１０１と同様に、長寿命と高い動作速度とを、困難な製造工程を要することなく実現できる上に、特に、経時劣化を抑えて長寿命を実現する点において優れている。
【００７５】
装置１０２は、実施の形態１で説明した製造方法において、図４の工程を、図１３の工程へと置き換えることによって、製造可能である。図１３の工程では、絶縁膜５１，５２の露出面に対して、熱酸化処理が施される。その結果、絶縁膜５１，５２は、これらの露出面において厚くなる。同時に、これらの厚い部分は、ゲート電極９，１９に遮蔽された領域においても、バーズビークとして侵入する。
【００７６】
ゲート電極９の直下に両側から侵入したバーズビークが互いにつながりあうとともに、ゲート電極１９の直下にバーズビークとして侵入した厚い部分がゲート電極１９の直下の領域の全体に占める割合が、無視できるほどに十分に小さくなるように、熱酸化処理の温度、時間等の条件の設定、および、図４の工程に先立つ図３の工程におけるゲート電極９，１９のゲート長の設定が行われる。この実施の形態では、ゲート電極９の直下において、バーズビークが互いにつながり合うので、実施の形態１で述べたゲート電極９の酸化を抑えるための処置が、特に有効である。
以上のように、装置１０２は、装置１０１と同様に、比較的簡単な工程を通じて、容易に製造することが可能である。
【００７７】
＜3.実施の形態３＞
図１４は、実施の形態３の半導体装置の正面断面図である。この装置１０３は、ソース・ドレイン領域３，１３が、バーズビーク８，１８の直下の領域をも覆うように、ゲート絶縁膜７，１７の中央部へ向かって延びている点において、装置１０１とは特徴的に異なっている。
【００７８】
このため、ゲート電極９，１９は、ゲート絶縁膜７，１７の薄い部分を挟んで、チャネル領域の全体に対向するので、エクステンション領域４，１４がなくても、閾電圧がバーズビーク８，１８によって、不必要に高くなることを防止することができる。加えて、実効的なチャネル長が短くなるので、ショートチャネル効果を抑えつつ、さらに高電流駆動能力を得ることができる。
【００７９】
また、図１４に示すように、ポケット領域５，１５を、ソース・ドレイン領域３よりも浅く、さらに、ゲート絶縁膜７，１７の中央部へ向かってソース・ドレイン領域３，１３の外側に、はみ出すように形成することができ、それによって、パンチスルーを効果的に抑制することができる。すなわち、装置１０３では、より簡単な構成で、装置１０１と同等の効果を得ることができる。
【００８０】
装置１０３を製造するには、実施の形態１の製造方法において、図４までの工程を実行した後に、図５の工程を略し、図６の工程を行い、さらに、図７および図８の工程に替えて、図１５の工程を実行するとよい。図１５の工程では、サイドウォール５７，５８を用いることなく、ゲート電極９，１９を遮蔽体として、ｎ型の不純物を選択的に注入することにより、ソース・ドレイン領域３，１３が形成される。このとき、望ましくは、斜め照射が用いられる。その結果、注入工程の後に当然に行われる拡散工程を経た後には、ソース・ドレイン領域３，１３は、厚い絶縁膜５４，５５の下面を覆うように、形成される。
【００８１】
ソース・ドレイン領域３，１３を形成するためのｎ型不純物の注入は、好ましくは、リンまたは砒素を、50keV〜100keVの照射エネルギー、2×1015cm-2〜8×1015cm-2の注入量で注入することにより行われる。なお、素子Ｈ，Ｌがｐ型のＭＯＳトランジスタである場合のｐ型不純物の注入は、好ましくは、ボロンまたはＢＦ2を20keV〜60keVの照射エネルギー、2×1015cm-2〜8×1015cm-2の注入量で注入することにより行われる。
【００８２】
その後、実施の形態１の製造方法と同様に、ソース電極１０，２０、および、ドレイン電極１１，２１を形成することによって、装置１０３が完成する。なお、エクステンション領域４，１４、ポケット領域５，１５、および、ソース・ドレイン領域３，１３を形成するための各不純物の注入は、厚い絶縁膜５４，５５を形成した後に行う代わりに、その前に行うことも可能である。
以上のように、装置１０３は、装置１０１よりもさらに簡単な工程を通じて、容易に製造することが可能である。
【００８３】
＜4.実施の形態４＞
図１６は、実施の形態４の半導体装置の正面断面図である。この装置１０４は、バーズビーク８，１８が、半導体基板１を下方へと浸食する深さ、すなわち、半導体基板１に沈み込む深さ（以下、「沈み込み深さ」と称する）が、小さい点で、装置１０１とは特徴的に異なっている。
【００８４】
数値例を挙げると、装置１０１では、バーズビーク８，１８の厚さは、例えば、約100nm程度であり、その約半分の50nmが沈み込み深さとなる。沈み込み深さが大きいと、パンチスルーが起こりやすくなる点で、望ましくない。装置１０４では、バーズビーク８，１８の沈み込み深さが、この数値よりも低く抑えられるので、パンチスルーに強いという利点が得られる。
【００８５】
装置１０４を製造するためには、実施の形態１の製造方法において、図４の工程に替えて図１７の工程が実行される。図１７の工程では、絶縁膜５１，５２の露出面に対して、熱酸化処理が施される。このとき、温度が、600℃〜950℃の範囲に調整される。すなわち、通常において採用される温度に比べて、低い温度の下で、熱酸化処理が行われる。
【００８６】
このとき、酸化反応を律速する酸化種（すなわち、シリコン）の拡散過程と表面反応過程との二種類の過程の中で、表面反応過程の方が、支配的となる。その結果、半導体基板１の上面の浸食によるバーズビーク８，１８の沈み込みを抑制しつつ、ゲート電極９，１９の直下の領域へバーズビーク８，１８の侵入が、相対的に促進される。
このように、装置１０４は、装置１０１に比べて、何らの複雑な工程を付加することなく、容易に製造することができ、しかも、パンチスルーに対する耐性が高いという利点を備えている。
【００８７】
＜5.実施の形態５＞
図１８は、実施の形態５の半導体装置の正面断面図である。この装置１０５は、バーズビーク８，１８の直下に位置する半導体基板１の上主面部分、および、ソース・ドレイン領域３，１３の上面に、窒素導入領域２５，２６が、選択的に形成されている点において、装置１０２とは特徴的に異なっている。すなわち、窒素導入領域２５，２６が、バーズビーク８，１８の下面全体を覆っている。
【００８８】
このため、バーズビーク８，１８の沈み込み深さが小さく抑えられ、装置１０４と同様にパンチスルーに対する耐性が高められる。また、ゲート絶縁膜７，１７の下方に窒素がパイルアップするために、ホットキャリア耐性が高まるという利点も、同時に得られる。なお、図１８には、ソース・ドレイン領域３，１３が、装置１０２と同様に、バーズビーク８，１８の下面を覆うように構成される例を示したが、装置１０１と同様であってもよい。
【００８９】
装置１０５を製造するためには、例えば、実施の形態３の製造方法において、図３の工程の後に、図１９および図２０の工程を実行し、その後、図５以下の工程を実行するとよい。図１９の工程では、ゲート電極９，１９を遮蔽体として用いつつ、ウエル２，１２の上主面に、窒素が選択的に注入される。その結果、窒素導入領域２５，２６が形成される。窒素の注入は、例えば、10keV〜30keVの照射エネルギー、1×1014cm-2〜20×1014cm-2の注入量で行われる。
【００９０】
その後に実行される図２０の工程では、図４の工程と同一要領での熱酸化処理を通じて、厚い絶縁膜５４，５５が形成される。このとき、窒素導入領域２５，２６では、母材であるシリコンが、窒素と結合しているために、酸素との結合が起こりにくくなっている。このため、絶縁膜５４，５５は、酸化処理にともなう沈み込みが抑えられる。
このように、装置１０５は、装置１０２、あるいは、装置１０１に比べて、格別に複雑な工程を付加することなく、容易に製造することができ、しかも、パンチスルーに対する耐性が高いという利点を備えている。
【００９１】
＜6.実施の形態６＞
図２１は、実施の形態６の半導体装置の正面断面図である。この装置１０６は、ソース・ドレイン領域３，１３等が、絶縁膜５４，５５を除去した上で各不純物を注入することによって形成されている点において、装置１０１とは特徴的に異なっている。図２２〜図２６は、この特徴的な製造工程を示している。装置１０７を製造するには、まず、実施の形態１の製造方法において、図４までの工程が実行される。
【００９２】
つぎに、図２２が示すように、ゲート電極９，１９を遮蔽体として用いつつ異方性エッチングを施すことにより、厚い絶縁膜５４，５５が選択的に除去される。その後、図２３に示されるように、ゲート電極９，１９を遮蔽体として用いつつ、リン、砒素などのｎ型不純物を、ウエル２，１２の上主面に選択的に注入することにより、エクステンション領域４，１４が形成される。このとき、エクステンション領域４，１４が、絶縁膜５４，５５のバーズビークに相当する部分の直下を覆うように、好ましくは、斜め照射が採用される。
【００９３】
つづいて、図２４に示されるように、ゲート電極９，１９を遮蔽体として用いつつ、ボロンなどのｐ型不純物を、ウエル２，１２の上主面に選択的に注入することにより、ポケット領域５，１５が形成される。このとき、５，１５が、エクステンション領域４，１４をそれぞれ包含するように、好ましくは、斜め照射が採用される。
【００９４】
つぎに、図２５の工程が実行される。すなわち、図７と同様の工程を経ることにより、ゲート電極９，１９の側壁面に、サイドウォール５７，５８がそれぞれ形成される。つづいて、図２６に示されるように、ゲート電極９，１９とサイドウォール５７，５８とを遮蔽体として用いつつ、ｎ型不純物を高濃度に注入することによって、ウエル２，１２の上面に、ソース・ドレイン領域３，１３が選択的に形成される。その後、ソース・ドレイン領域３，１３の上面に、ソース電極１０，２０およびドレイン電極１１，２１が接続される。その結果、図２１に示した装置１０６が出来上がる。
【００９５】
以上のように、装置１０６の製造方法では、ソース・ドレイン領域３，１３その他の半導体領域を形成するための不純物の注入が、絶縁膜５４，５５を除去した上で行われる。このため、不純物の半導体基板１への導入が、絶縁膜５４，５５に遮蔽されることなく、効率よく行われる。したがって、注入工程に必要な不純物の照射量を節減するとともに、工程の終了を早めることができ、製造方法の能率化がもたらされる。
【００９６】
さらに、不純物の注入を、低い照射エネルギーで行い得るため、ソース・ドレイン領域３，１３やエクステンション領域４，１４の拡がりを抑えて、それらを、より浅く形成することが可能となる。その結果、パンチスルーに対する耐性が向上するという利点が得られる。
【００９７】
なお、図２２の工程に替えて、図２７の工程を実行してもよい。図２７の工程では、絶縁膜５４，５５は、半導体基板１の上面が露出するまで除去されるのではなく、薄い膜として、ある程度残される。すなわち、図２７の工程では、厚い絶縁膜５４，５５が、選択的に薄膜化される。薄膜化された絶縁膜５４，５５は、主電極１０，１１，２０，２１を形成する際に選択的に除去される。
【００９８】
このため、不純物の導入の工程その他の工程の中で、主電極１０，１１，２０，２１に接続されるべきソース・ドレイン領域３，１３が、重金属や炭素などによって汚染されることを防止することができる。その結果、パンチスルー耐性の向上と、ソース・ドレイン領域３，１３における接合特性の向上とを、同時に図ることが可能となる。
【００９９】
数値例を挙げると、図４の工程で形成される絶縁膜５４，５５の厚さは、例えば100nmであり、図２２の工程では、この厚さが0になるまで絶縁膜５４，５５の選択的な除去が行われ、図２７の工程では、厚さは300nm以下にまで低減される。
【０１００】
＜7.実施の形態７＞
図２８および図２９は、実施の形態７の半導体装置の製造工程図である。この工程を通じて完成する装置１０７は、図２１と同様に表されるので、図示を略する。装置１０７の製造方法では、まず、実施の形態１の製造方法において、図４までの工程が実行される。
【０１０１】
つぎに、図２８の工程が実行される。まず、図４の工程が終了した後の中間物の上面全体にわたって、遮蔽体材料６０が堆積される。その後、この遮蔽体材料６０に選択的にエッチングが施されることにより、絶縁膜５４を覆い、絶縁膜５５において開口する遮蔽体６１が形成される。つづいて、遮蔽体６１とゲート電極１９のいずれにも覆われない絶縁膜５５の部分が、選択的に除去される。
【０１０２】
つぎに、図２９に示されるように、高電圧素子Ｈの領域では、絶縁膜５４が残されたままで、低電圧素子Ｌの領域では、絶縁膜５５が選択的に除去された状態で、ｎ型不純物の注入が行われ、その結果、エクステンション領域４，１４が形成される。以下、同様にして、各種の不純物が導入されることにより、ポケット領域５，１５およびソース・ドレイン領域３，１３が形成される。その後、ソース・ドレイン領域３，１３に、主電極１０，１１，２０，２１が接続されることによって、装置１０７が出来上がる。
【０１０３】
以上のように、装置１０７の製造方法では、厚い絶縁膜を、一部の素子については残し、他の一部の素子については除去した上で、ソース・ドレイン領域３，１３その他の半導体領域を形成するための不純物の注入が行われる。したがって、この製造方法は、接合特性の劣化の防止が、パンチスルー耐性の向上よりも優先する素子と、そうでない素子とが混在する装置の製造に適している。
【０１０４】
図２７は、高電圧素子Ｈが、良好な接合特性を特に必要とする素子であるとき、例えば、装置１０７が、DRAMであって、高電圧素子Ｈがメモリセルに属するＭＯＳトランジスタであり、低電圧素子Ｌが周辺回路に属するＭＯＳトランジスタである場合に相当する。メモリセルに属するＭＯＳトランジスタでは、ソース・ドレイン領域の汚染に起因して発生し得る接合リークを回避することが、特に求められるため、絶縁膜５４を残しておくことが望ましい。
【０１０５】
装置１０７は、つぎに示す別の方法で製造することも可能である。まず、実施の形態６の製造方法において、図２７までの工程が実行される。その後、図３０の工程が実行される。図３０の工程では、まず、図２７の工程が終了した後の中間物の上面全体にわたって、遮蔽体材料６２が堆積される。その後、この遮蔽体材料６２に選択的にエッチングが施されることにより、絶縁膜５４を覆い、絶縁膜５５において開口する遮蔽体６３が形成される。つづいて、遮蔽体６３とゲート電極１９のいずれにも覆われない絶縁膜５５の部分が、選択的に除去される。
【０１０６】
その後、図３１に示すように、ｎ型不純物の注入が行われ、その結果、エクステンション領域４，１４が形成される。以下、同様にして、各種の不純物が導入されることにより、ポケット領域５，１５およびソース・ドレイン領域３，１３が形成される。その後、ソース・ドレイン領域３，１３に、主電極１０，１１，２０，２１が接続されることによって、装置１０７が出来上がる。
【０１０７】
この製造方法では、絶縁膜を、一部の素子については薄膜化された状態で残し、他の一部の素子については除去した上で、ソース・ドレイン領域３，１３その他の半導体領域を形成するための不純物の注入が行われる。このため、接合特性の劣化の防止が最優先する素子において、接合特性を高く維持しつつ、しかも、すべての素子について、パンチスルー耐性の向上を図ることが可能となる。
【０１０８】
＜8.実施の形態８＞
図３２は、実施の形態８の半導体装置の正面断面図である。この装置１０８は、一部の素子である低電圧素子Ｌのソース・ドレイン領域１３の上面が、バーズビーク１８の底面よりも高く、その上面付近に位置している点において、装置１０１とは特徴的に異なっている。それにともなって、ソース・ドレイン領域１３の底部も、バーズビーク１８の底面に近く、装置１０１におけるよりも高い位置にある。すなわち、ゲート絶縁膜１７の底面を基準としたソース・ドレイン領域１３の深さが、浅く設定されている。このため、パンチスルーに対する耐性が、さらに高いという利点が得られる。
【０１０９】
装置１０８を製造するには、まず、実施の形態１の製造方法において、図６までの工程が実行された後に、図３３の工程が実行される。図３３の工程では、まず、図６の工程が終了した後の中間物の上面全体にわたって、遮蔽体材料６４が堆積される。その後、この遮蔽体材料６４に選択的にエッチングが施されることにより、高電圧素子Ｈの領域を覆い、低電圧素子Ｌの領域において開口する遮蔽体６５が形成される。つづいて、異方性エッチングを施すことによって、遮蔽体６５とゲート電極１９のいずれにも覆われない絶縁膜５５の部分が、選択的に除去される。
【０１１０】
その後、図３４に示すように、低電圧素子Ｌの領域における半導体基板１の露出面の上に、シリコン層２９が堆積される。シリコン層２９の堆積は、周知の選択的エピタキシャル成長法を用いて容易に遂行可能である。シリコン層２９は、その上面が、バーズビーク１８の上面と並ぶ程度にまで堆積される。なお、シリコン層２９は、完全なシリコン層であってもよいが、ゲルマニウムやその他のドーパントを含有するものであってもよい。数値例を挙げると、バーズビーク１８の厚さが約100nmであるときに、シリコン層２９の厚さは、約50nm程度である。
【０１１１】
つぎに、図３５が示すように、ゲート電極９，１９を遮蔽体として用いつつ、ｎ型不純物を高濃度に注入することによって、ウエル２，１２の上面に、ソース・ドレイン領域３，１３が選択的に形成される。このとき、図８の工程と同様に、サイドウォール５７，５８を形成しておき、これを遮蔽体として用いてもよい。なお、エクステンション領域４，１４およびポケット領域５，１５を形成するための不純物の導入を、ソース・ドレイン領域３，１３と同様に、シリコン層２９の形成後に行うことも可能である。
【０１１２】
図３５の工程が実行されると、低電圧素子Ｌの領域においては、ソース・ドレイン領域１３が、シリコン層２９の厚さに相当する分だけ、上方向にシフトして形成される。すなわち、シリコン層２９を積み上げた後にｎ型不純物の注入が行われるために、シリコン層２９が形成された低電圧素子Ｌの領域では、ソース・ドレイン領域１３は、ゲート絶縁膜１７の下面を基準として、シリコン層２９の分だけ浅く形成される。そして、シリコン層２９はソース・ドレイン領域１３の一部となる。
【０１１３】
その後、ソース・ドレイン領域３，１３へ、主電極１０，１１，２０，２１が接続されることによって、装置１０８が完成する。以上のように、実施の形態１の製造方法に、比較的簡単な工程を付加することによって、パンチスルーに対する耐性に特に優れた装置１０８を製造することが可能である。
【０１１４】
なお、ここでは、シリコン層２９が、低電圧素子Ｌに対してのみ、選択的に形成される例を示したが、すべての素子に対してシリコン層２９を形成することも可能であり、それによって、すべての素子に対してパンチスルー耐性の向上を図ることが可能となる。このとき、図３３に示した遮蔽体６５を形成する工程は不要となるので、製造方法は、より簡単なものとなる。
【０１１５】
＜9.実施の形態９＞
図３６は、実施の形態９の半導体装置の正面断面図である。この装置１０９は、一部の素子である低電圧素子Ｌのソース・ドレイン領域１３の上面に、シリサイド層３０が堆積している点において、装置１０１とは特徴的に異なっている。そして、このシリサイド層３０を通じて、ソース・ドレイン領域１３と主電極２０，２１とが結合している。
【０１１６】
このため、ソース・ドレイン領域１３と主電極２０，２１の接触抵抗を引き下げられ、その結果、電流駆動能力および動作速度が高められる。また、ゲート電極９，１９の上面の上にも、シリサイド層３３，３４が、それぞれ形成されている。このことも、ゲート電極９，１９の電気抵抗の低減を通じて、動作速度の向上に寄与する。
【０１１７】
装置１０９を製造するには、まず、実施の形態８の製造方法において、図３３までの工程が実行された後に、図３７の工程が実行される。図３７の工程の開始前には、ゲート電極９，１９として、ポリシリコン層３１，３２が、それぞれ形成されている。図３７の工程では、まず、低電圧素子Ｌの領域における半導体基板１の露出面、および、ポリシリコン層３１，３２の上面の上に、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｐｔ，などの金属、あるいは、それらを成分として含むシリサイドが堆積される。それらの厚さは、例えば、10nm程度である。
【０１１８】
つぎに、熱処理が施されることによって、これらの金属またはシリサイドと、半導体基板１およびポリシリコン層３１，３２との間で、シリサイド化反応が引き起こされる。これによって、低電圧素子Ｌの領域における半導体基板１の上面の上に、シリサイド層３０が堆積し、ポリシリコン層３１，３２の上に、別のシリサイド層３３，３４が堆積する。
【０１１９】
その後、図３５の工程と同様に、ｎ型不純物の導入を行って、ソース・ドレイン領域３，１３を形成した後に、ソース・ドレイン領域３，１３に主電極１０，１１，２０，２１を接続することによって装置１０９が完成する。ソース・ドレイン領域１３は、シリサイド層３０を通じて、主電極２０，２１に接続される。なお、エクステンション領域４，１４、ポケット領域５，１５、および、ソース・ドレイン領域３，１３を形成するために不純物を導入する工程を、シリサイド層３０が形成された後に実行することも可能である。
【０１２０】
以上のように、実施の形態１の製造方法に、比較的簡単な工程を付加することによって、動作の高速性に特に優れた装置１０９を製造することが可能である。以上の製造方法の例は、高電圧素子Ｈが、良好な接合特性を特に必要とする素子であるとき、例えば、装置１０９が、DRAMであって、高電圧素子Ｈがメモリセルに属するＭＯＳトランジスタであり、低電圧素子Ｌが周辺回路に属するＭＯＳトランジスタである場合に相当する。すでに述べたように、メモリセルに属するＭＯＳトランジスタでは、接合リークを回避することが、特に求められるため、絶縁膜５４を残しておくことが望ましい。
【０１２１】
これに対して、いずれの素子においても、接合リークを回避することが、特に厳しく求められない装置においては、すべての素子に対してシリサイド層３０を形成することも可能であり、それによって、すべての素子に対して動作速度の向上を図ることが可能となる。このとき、図３３における遮蔽体６５を形成する工程は不要となるので、製造方法は、より簡単なものとなる。
【０１２２】
＜10.実施の形態１０＞
図３８は、実施の形態１０の半導体装置の正面断面図である。この装置１１０は、一部の素子である低電圧素子Ｌのソース・ドレイン領域１３の上面に、シリコン層３５とシリサイド層３６とが堆積している点において、装置１０１とは特徴的に異なっている。そして、このシリサイド層３６を通じて、ソース・ドレイン領域１３と主電極２０，２１とが結合している。また、ゲート電極９，１９には、装置１０９と同様に、シリサイド層３７，３８が形成されている。
【０１２３】
このため、装置１０９と同様に、ソース・ドレイン領域１３と主電極２０，２１の接触抵抗を引き下げられ、その結果、電流駆動能力および動作速度が高められる。また、ゲート電極９，１９の上面の上にも、シリサイド層３３，３４が、それぞれ形成されている。このことも、ゲート電極９，１９の電気抵抗の低減を通じて、動作速度の向上に寄与する。また、シリコン層３５の厚さ分だけ、ソース・ドレイン領域１３が浅く形成されるために、装置１０８と同様に、パンチスルーに対する耐性が高められる。
【０１２４】
さらに、シリサイド層３６の形成の際に、シリサイド層３６から半導体基板１へと向かって突出するスパイクが発生することがあることが知られているが、スパイクが発生しても、その位置は、シリコン層３５の厚さに相当する分だけ、上方に後退する。したがって、ソース・ドレイン領域１３が、シリコン層３５の厚さに相当して浅く形成されない場合には、ソース・ドレイン領域１３とウエル１２との接合面をスパイクが突き破ることによって生じる接合リークを抑制し、接合特性を高めることができるという利点が得られる。
【０１２５】
装置１１０を製造するには、まず、実施の形態８の製造方法において、図３３までの工程が実行された後に、図３９の工程が実行される。図３９の工程の開始前には、ゲート電極９，１９として、ポリシリコン層３１，３２が、それぞれ形成されている。図３９の工程では、まず、低電圧素子Ｌの領域における半導体基板１の露出面の上に、シリコン層３５が堆積される。
【０１２６】
シリコン層３５の堆積には、図３４の工程と同様に、選択的エピタキシャル成長法を用いることができる。シリコン層３５は、バーズビーク１８の厚さが、約100nmであるときに、例えば、50nm程度の厚さに堆積される。その後、ポリシリコン層３１，３２を遮蔽体として用いつつ、ｎ型不純物を注入することにより、ソース・ドレイン領域３，１３が形成される。
【０１２７】
このとき、シリコン層３５は、ソース・ドレイン領域１３の一部となる。また、ゲート絶縁膜１７の下面を基準としたソース・ドレイン領域１３の深さは、シリコン層３５の厚さ分だけ、小さくなる。その後、図３８に示すように、シリコン層３５の上面の上、および、ポリシリコン層３１，３２の上面の上に、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｐｔ，などの金属、あるいは、それらを成分として含むシリサイドが堆積される。
【０１２８】
それらの厚さは、例えば、10nm程度である。つぎに、熱処理が施されることによって、これらの金属またはシリサイドと、シリコン層３５およびポリシリコン層３１，３２との間で、シリサイド化反応が引き起こされる。これによって、シリコン層３５の上面の上に、シリサイド層３６が堆積し、ポリシリコン層３１，３２の上に、別のシリサイド層３７，３８が堆積する。
【０１２９】
なお、エクステンション領域４，１４およびポケット領域５，１５を形成するために不純物を導入する工程を、ソース・ドレイン領域３，１３と同様に、シリコン層３５の形成後に行うことも可能である。あるいは、これらの工程を、シリサイド層３６が形成された後に行うことも可能である。さらに、スパイクの影響を抑制するために、ソース・ドレイン領域３，１３を形成するための不純物の導入を、シリコン層３５の形成前に行うことも可能である。
【０１３０】
その後、シリコン層３５にまで広がったソース・ドレイン領域３，１３に、主電極１０，１１，２０，２１を、接続することによって装置１１０が完成する。ソース・ドレイン領域１３は、シリサイド層３６を通じて、主電極２０，２１へ接続される。以上のように、実施の形態１の製造方法に、比較的簡単な工程を付加することによって、接合リークを抑えつつ、パンチスルー特性および動作の高速性に特に優れた装置１０９を製造することが可能である。
【０１３１】
以上の製造方法の例は、高電圧素子Ｈが、良好な接合特性を特に必要とする素子であるとき、例えば、装置１１０が、DRAMであって、高電圧素子Ｈがメモリセルに属するＭＯＳトランジスタであり、低電圧素子Ｌが周辺回路に属するＭＯＳトランジスタである場合に相当する。すでに述べたように、メモリセルに属するＭＯＳトランジスタでは、接合リークを回避することが、特に求められるため、絶縁膜５４を残しておくことが望ましい。
【０１３２】
これに対して、いずれの素子においても、接合リークを回避することが、特に厳しく求められない装置においては、すべての素子に対してシリコン層３５およびシリサイド層３６を形成することも可能であり、それによって、すべての素子に対して、動作速度の向上とパンチスルー耐性の向上とを図ることが可能となる。このとき、図３３における遮蔽体６５を形成する工程は不要となるので、製造方法は、より簡単なものとなる。
【０１３３】
＜11.変型例＞
(1)以上の説明では、半導体基板１に形成される素子が、ｎ型のＭＯＳトランジスタである例を取り上げた。しかしながら、ｐ型のＭＯＳトランジスタについても、同様に構成することが可能であり、同様の効果を奏する。
【０１３４】
(2)また、以上の説明では、半導体基板１に形成される素子が、ＭＯＳトランジスタである例を取り上げた。しかしながら、この発明は、ＭＯＳトランジスタに限らず、半導体基板の一主面にＭＯＳ構造を有する絶縁ゲート型の半導体素子を備える半導体装置一般に対して実施可能である。すなわち、この発明は、第１導電形式の一対の半導体領域と、それらに挟まれたチャネル領域としての第２導電形式の半導体領域とが、半導体基板の一主面に沿って形成されており、ゲート電極が絶縁膜を挟んでチャネル領域に対向しているＭＯＳ構造を有するIGBT、サイリスタ、その他の絶縁ゲート型の半導体素子を備える半導体装置全般に、広く適用可能である。
【０１３５】
(3)さらに、以上の説明では、主電極１０，１１，２０，２１が、ゲート電極９，１９が対向する半導体基板１の上主面に接続された例を示したが、本発明は必ずしもこのような構成に制限されるものではない。例えば、縦型のIGBTなど、主電極の一部が半導体基板１の下主面に接続された絶縁ゲート型の半導体装置に対しても、本発明は適用可能である。
【０１３６】
【発明の効果】
第１の発明の装置では、ゲート電極の直下に位置する絶縁膜であるゲート絶縁膜の中で、薄い部分が占める割合は、第２群の素子よりも第１群の素子において大きい。このため、第１群の素子を、高い電流駆動能力が要求される素子として用い、第２群の素子を、高耐圧が要求される素子として用いることにより、高速動作と長寿命とを両立的に実現することができる。しかも、第１および第２群の間でゲート長が異なっているので、熱反応処理によるバーズビークの形成という従来周知の簡単な方法を用いて、上記した割合を容易に異ならせることができる。すなわち、この装置は、複雑な工程を要することなく、容易に製造可能である。
【０１３７】
第２の発明の装置では、エクステンション領域によってバーズビークの直下が覆われているので、ゲート絶縁膜がバーズビークの部分で厚くなっていることによるゲート閾電圧の上昇が抑えられる。また、エクステンション領域は、第２半導体領域よりも底部が浅いので、パンチスルーに対する装置の耐性が高められる。
【０１３８】
第３の発明の装置では、第２半導体領域がバーズビークの底面を覆っているので、エクステンション領域を形成することなく、ゲート閾電圧の上昇が抑えられる。
【０１３９】
第４の発明の装置では、第２群においては、バースビークがゲート絶縁膜の全体を占めるので、第２群の素子の経時劣化が、さらに効果的に抑制される。
【０１４０】
第５の発明の装置では、窒素導入領域が備わるので、バーズビークを形成する工程において、半導体基板が浸食されバーズビークが沈み込むという現象を緩和することができる。その結果、第２半導体領域が浅く形成されるために、パンチスルー耐性をさらに高めることができる。
【０１４１】
第６の発明の装置では、第２半導体領域の露出面が、一対のバーズビークの直下から外れた領域で、バーズビークの底部よりも高い位置にあるので、バーズビークの底部を基準とした第２半導体領域の深さを、その分小さく抑えることが可能である。それにより、パンチスルー耐性がさらに高められる。
【０１４２】
第７の発明の装置では、一対の主電極が一対の第２半導体領域に接続されることにより、複数の素子の少なくとも一部として、ＭＯＳトランジスタが備わっている。しかも、主電極が、半導体化合物層を通じて第２半導体領域に接続されているので、それらの間の接触抵抗が引き下げられ、その結果、電流駆動能力および動作速度が高められる。特に、第６の発明の装置と組み合わせて、しかも、露出面が高くなっている分だけ第２半導体領域を浅くすることなく、露出面が高くなっている第２半導体領域に半導体金属化合物層が形成されているときには、半導体化合物層を形成する工程において発生するおそれのあるスパイクによる第１および第２半導体領域の間の接合特性の劣化を抑制することができる。
【０１４３】
第８の発明の装置では、ゲート電極が、半導体基板に比べて、熱反応に対する耐性の高い導電性材料で構成されているので、熱反応処理によるバーズビークの形成という製造方法を適用する際に、導電性材料のやせ細りを考慮する必要がない。すなわち、製造方法がさらに容易化される。
【０１４４】
第９の発明の製造方法では、二つの領域の間でゲート長を異ならせ、従来周知の熱反応処理を行うことによってゲート電極の直下にバーズビークを侵入させることによって、ゲート絶縁膜の中で厚膜化された部分が占める割合を、二つの領域の間で容易に異ならせている。すなわち、第１の発明の装置を容易に得ることができる。
【０１４５】
第１０の発明の製造方法では、ゲート電極を遮蔽体として用いて不純物の導入を行うことによって、エクステンション領域が容易に形成される。すなわち、第２の発明の装置を容易に得ることができる。
【０１４６】
第１１の発明の製造方法では、ゲート電極を遮蔽体として用いて不純物の導入を行うことによって、バーズビークの底面を覆うように第２半導体領域が形成される。すなわち、第３の発明の装置を容易に得ることができる。
【０１４７】
第１２の発明の製造方法では、第２群において、ゲート絶縁膜のすべてをバーズビークが占めるように熱反応処理が行われる。すなわち、簡単な方法で、第４の発明の装置を得ることができる。
【０１４８】
第１３の発明の製造方法では、ゲート電極を遮蔽体として用いて窒素の導入を行うことによって、窒素導入領域が形成され、絶縁膜は、この領域の露出面において厚膜化される。その結果、厚膜化された部分の沈み込みが抑制されるので、その後に形成される第２半導体領域が、その分だけ浅くなる。その結果、装置のパンチスルー耐性を向上させることができる。すなわち、第５の発明の装置が容易に実現する。
【０１４９】
第１４の発明の製造方法では、絶縁膜の厚膜化した部分が選択的に除去された後に、第２半導体領域を形成するための不純物の導入が行われる。このため、不純物の導入が、低い照射エネルギーでの注入を用いて遂行することが可能となる。その結果、第２半導体領域の拡がりを抑えることができるので、パンチスルー耐性に優れた装置が出来上がる。
【０１５０】
第１５の発明の製造方法では、絶縁膜の厚膜化した部分が選択的に薄膜化された後に、第２半導体領域を形成するための不純物の導入が行われる。このため、不純物の導入が、低い照射エネルギーでの注入を用いて遂行することが可能となる。その結果、第２半導体領域の拡がりを抑えることができるので、パンチスルー耐性に優れた装置が出来上がる。しかも、絶縁膜が除去されずに残されるので、第２半導体領域の汚染を防止し、接合特性を高めることができる。
【０１５１】
第１６の発明の製造方法では、絶縁膜の厚膜化した部分が、第１および第２群の一方において選択的に除去された後に、第２半導体領域を形成するための不純物の導入が行われる。このため、一方の群において、不純物の導入が、低い照射エネルギーでの注入を用いて遂行することが可能となる。その結果、一方の群にておいては、第２半導体領域の拡がりが抑えられるので、パンチスルー耐性の高い素子が実現し、他方の群においては、絶縁膜が除去されずに残るので、汚染が少なく接合特性の高い素子が実現する。すなわち、接合特性の劣化の防止が、パンチスルー耐性の向上よりも優先する素子と、そうでない素子とが混在する装置の製造に適している。
【０１５２】
第１７の発明の製造方法では、第１および第２群の双方において、絶縁膜の厚膜化した部分が選択的に薄膜化された後に、薄膜化された部分が、第１および第２群の一方において選択的に除去される。その後に、第２半導体領域を形成するための不純物の導入が行われる。このため、接合特性の劣化の防止が最優先する群において、接合特性を高く維持しつつ、しかも、双方の群について、パンチスルー耐性の向上を図ることが可能となる。
【０１５３】
第１８の発明の製造方法では、少なくとも一方の群において、半導体層を堆積することによって、第２半導体領域が形成されるべき半導体基板の主面を突出させた後に、第２半導体領域を形成するための不純物の導入が行われる。このため、第２半導体領域が浅く形成されるので、パンチスルー耐性に優れた素子を備える装置が実現する。すなわち、第６の発明の装置を容易に得ることができる。
【０１５４】
第１９の発明の製造方法では、少なくとも一方の群において、第２半導体領域に相当する半導体基板の主面の上に半導体金属化合物層が形成され、これを通じて主電極が第２半導体領域へと接続されるので、電流駆動能力の高いＭＯＳトランジスタを備える装置が実現する。すなわち、第７の発明の装置が容易に得られる。特に、第１７の発明と組み合わせ、しかも、半導体層を堆積する前に第２半導体領域が形成される場合には、半導体金属化合物層を形成する工程において発生するおそれのあるスパイクが、第１および第２半導体領域の間の接合特性を劣化させることを抑制することができる。
【０１５５】
第２０の発明の製造方法では、導電性材料として、熱反応に対する耐性が半導体基板に比べて高い材料が用いられるので、熱反応処理によってバーズビークの形成を行う際に、導電性材料のやせ細りを考慮する必要がない。すなわち、製造方法がさらに容易化される。
【図面の簡単な説明】
【図１】 実施の形態１の装置の正面断面図である。
【図２】 図１の装置の製造工程図である。
【図３】 図１の装置の製造工程図である。
【図４】 図１の装置の製造工程図である。
【図５】 図１の装置の製造工程図である。
【図６】 図１の装置の製造工程図である。
【図７】 図１の装置の製造工程図である。
【図８】 図１の装置の製造工程図である。
【図９】 図１の装置の製造工程図である。
【図１０】 図１の装置の製造工程図である。
【図１１】 図１の装置の製造工程図である。
【図１２】 実施の形態２の装置の正面断面図である。
【図１３】 図１２の装置の製造工程図である。
【図１４】 実施の形態３の装置の正面断面図である。
【図１５】 図１４の装置の製造工程図である。
【図１６】 実施の形態４の装置の正面断面図である。
【図１７】 図１６の装置の製造工程図である。
【図１８】 実施の形態５の装置の正面断面図である。
【図１９】 図１８の装置の製造工程図である。
【図２０】 図１８の装置の製造工程図である。
【図２１】 実施の形態６の装置の製造工程図である。
【図２２】 図２１の装置の製造工程図である。
【図２３】 図２１の装置の製造工程図である。
【図２４】 図２１の装置の製造工程図である。
【図２５】 図２１の装置の製造工程図である。
【図２６】 図２１の装置の製造工程図である。
【図２７】 実施の形態６の装置の別の製造方法を示す工程図である。
【図２８】 実施の形態７の製造方法を示す工程図である。
【図２９】 実施の形態７の製造方法を示す工程図である。
【図３０】 実施の形態７の装置の別の製造方法を示す工程図である。
【図３１】 実施の形態７の装置の別の製造方法を示す工程図である。
【図３２】 実施の形態８の装置の正面断面図である。
【図３３】 図３２の装置の製造工程図である。
【図３４】 図３２の装置の製造工程図である。
【図３５】 図３２の装置の製造工程図である。
【図３６】 実施の形態９の装置の正面断面図である。
【図３７】 図３６の装置の製造工程図である。
【図３８】 実施の形態１０の装置の正面断面図である。
【図３９】 図３８の装置の製造工程図である。
【図４０】 従来の装置の正面断面図である。
【図４１】 もう一つの従来の装置の正面断面図である。
【図４２】 図４１の装置の製造工程図である。
【図４３】 図４１の装置の製造工程図である。
【図４４】 図４１の装置の製造工程図である。
【図４５】 図４１の装置の製造工程図である。
【図４６】 図４１の装置の製造工程図である。
【図４７】 図４１の装置の製造工程図である。
【符号の説明】
１ 半導体基板、２，１２ ウエル（第１半導体領域）、３，１３ ソース・ドレイン領域（第２半導体領域）、４，１４ エクステンション領域、７，１７ゲート絶縁膜、９，１９ ゲート電極、８，１８ バーズビーク、１０，２０ソース電極（主電極）、１１，２１ ドレイン電極（主電極）、２５，２６ 窒素導入領域、３０，３６ シリサイド層（半導体金属化合物層）、５１，５２絶縁膜、５３ 導電性材料、Ｌ 低電圧素子（第１群の素子）、Ｈ 高電圧素子（第２群の素子）。
【発明の属する技術分野】
この発明は、複数の絶縁ゲート素子を有する半導体装置およびその製造方法に関し、特に、高速動作、長寿命、および、製造方法の容易さを、同時に実現するための改良に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを多数備えるＬＳＩなどの半導体装置において、ＭＯＳトランジスタのゲート電圧を複数種用いるものがある。例えばある種のDRAMは、メモリセルと周辺回路とに、ゲート電圧の異なる二種類のＭＯＳトランジスタを備えている。そして、前者では、メモリセルに備わるキャパシタに対して、瞬時に電荷を充電または放電する必要から、後者に比べて、高いゲート電圧が印加される。
【０００３】
図４０は、このようなゲート電圧の異なる二種類のＭＯＳトランジスタを備える従来の半導体装置の一例を示す正面断面図である。この従来装置１５１では、高いゲート電圧が印加される高電圧素子Ｈと、それよりも低いゲート電圧が印加される低電圧素子Ｌとが、共通の半導体基板７１に作り込まれている。双方の素子は、いずれもＭＯＳトランジスタであり、各々は、半導体基板７１の上主面に形成された絶縁体の素子分離部７６によって、隣接する他の素子と電気的に分離されている。
【０００４】
半導体基板７１の上主面には、素子分離部７６に挟まれ、素子Ｈ，Ｌの各々が作り込まれた領域全体にわたって、ウエル７２，８２がそれぞれ形成され、ｐ型のウエル７２，８２の露出面には、その中央部を挟んで、ｎ型のソース・ドレイン領域７３，８３が選択的に形成されている。中央部の上には、ゲート絶縁膜７７，８７がそれぞれ形成され、それらの上には、ゲート電極７９，８９が形成されている。ソース・ドレイン領域７３の露出面には、ソース電極８０およびドレイン電極８１が接続され、同様に、ソース・ドレイン領域８３の露出面には、ソース電極９０およびドレイン電極９１が接続されている。
【０００５】
高電圧素子Ｈでは、印加されるゲート電圧が高いために、そのゲート絶縁膜７７には、低電圧素子Ｌにおけるよりも、高い電界が印加される。ゲート絶縁膜７７は、この高電界に耐え、しかも、電界と強い相関を有する経時劣化を抑制し得るほどに、十分な厚さである必要がある。一方、低電圧素子Ｌのゲート絶縁膜８７では、印加される電界は低いために、ゲート絶縁膜７７ほどに厚く形成される必要はない。
【０００６】
また、装置１５１が、例えばDRAMであり、高電圧素子Ｈがメモリセルに属し、低電圧素子Ｌが周辺回路に属する場合には、低電圧素子Ｌは、高電圧素子Ｈほどに高いゲート電圧に耐える必要はないが、高速動作を実現するために高い電流駆動能力を持つことが必要とされる。一般に、ＭＯＳトランジスタでは、ゲート絶縁膜が薄いほど、電流駆動能力は向上する。
【０００７】
しかしながら、装置１５１では、低電圧素子Ｌのゲート絶縁膜８７は、ゲート絶縁膜７７と同一の厚さに形成されているので、経時劣化を抑制し、長寿命を保証する上では、必要以上に余裕を持つ一方で、電流駆動能力については十分な能力を発揮し得えず、高速動作を妨げる要因となっていた。すなわち、装置１５１では、長寿命と高速動作とが、両立して実現されないという問題点があった。
【０００８】
この問題点は、装置１５１がDRAMとして構成される場合だけでなく、他の半導体装置である場合においても、同様に起こり得る。例えば、外部電源電圧の入力を受け、この電圧よりも低い電源電圧を内部電圧として生成する外部電源入力部を備える半導体装置では、外部電源入力部に属するＭＯＳトランジスタには、ゲート電圧として、相対的に高い電圧が印加され、内部電源の供給を受けるＭＯＳトランジスタには、相対的に低い電圧が印加される。
【０００９】
【発明が解決しようとする課題】
この問題点を解消する装置として、図４１に示す他の装置が、従来より提案されている。「デュアルオキサイド」型と称されるこの装置１５２では、低電圧素子Ｌのゲート絶縁膜９２が、高電圧素子Ｈのゲート絶縁膜７７よりも、薄く形成されている。すなわち、ゲート絶縁膜の厚さが、すべての素子を通じて一様ではなく、必要な耐圧と電流駆動能力とに応じて、個別に設定される。このため、高電圧素子Ｈでは、高耐圧および長寿命が保証され、低電圧素子Ｌでは、高い電流駆動能力が保証される。すなわち、長寿命と高い動作速度とが両立的に実現する。
【００１０】
しかしながら、この装置１５２は、図４２〜図４７の工程図が示すように、製造方法が容易でなく、実現が困難であるという、別の問題点を有している。装置１５２を製造するには、まず、図４２の工程が実行される。すなわち、半導体基板７１が準備された後、その上主面に、素子分離部７６およびウエル７２，８２が形成される。ウエル７２，８２は、素子分離部７６に挟まれた各領域の中で、高電圧素子Ｈ，Ｌが形成されるべき領域に、それぞれ形成される。
【００１１】
その後、図４３に示されるように、半導体基板７１の上主面、すなわち、ウエル７２，８２の露出面の上に、それらの全体にわたって、絶縁膜９３，９４がそれぞれ形成される。つづいて、図４４に示すように、絶縁膜９３には開口し、絶縁膜９４を選択的に覆う遮蔽体９５が、形成される。
【００１２】
その後、図４５が示すように、遮蔽体９５で遮蔽されない部分、すなわち、絶縁膜９３の上に、絶縁膜がさらに堆積される。その結果、絶縁膜９３が選択的に厚くなる一方で、絶縁膜９４は、もとの厚さにとどまる。つぎに、図４６に示すように、遮蔽体９５が除去された後、図４７に示すように、ゲート電極７９，８９が、絶縁膜９３，９４の上に、それぞれ、形成される。
【００１３】
図示を略するが、その後、ゲート電極７９，８９を遮蔽体として、ｎ型不純物を選択的に導入することにより、図４１に示したように、ソース・ドレイン領域７３，８３が、ウエル７２，８２の露出面に、それぞれ選択的に形成される。さらに、ソース電極８０およびドレイン電極８１が、ソース・ドレイン領域７３の露出面の上に、ゲート電極７９を挟むように形成される。それと同時に、ソース電極９０およびドレイン電極９１が、ソース・ドレイン領域８３の露出面の上に、ゲート電極８９を挟むように形成される。以上の工程を経ることにより、装置１５２が製造される。
【００１４】
装置１５２では、以上のように、選択的な開口部を有する遮蔽体９５を形成し、この遮蔽体９５を用いることにより、二重の工程を経て、ゲート絶縁膜７７を形成する必要があり、製造工程が複雑であるという問題点があり、歩留まりの点においても問題があるため、実用化は困難であると言われている。
【００１５】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、長寿命と高い動作速度とを、困難な製造工程を要することなく実現し得る半導体装置を得ることを目的としており、さらにこの半導体装置の製造に適した方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
第１の発明の装置は、複数の素子が半導体基板に作り込まれた半導体装置において、前記半導体基板が主面を規定し、前記複数の素子の各々は、前記主面に選択的に露出するように前記半導体基板に形成されている第１導電型式の第１半導体領域と、前記第１半導体領域を挟んで前記主面に選択的に露出するように、互いに分離して前記半導体基板に選択的に形成されている第２導電型式の一対の第２半導体領域と、前記第１半導体領域が露出する面の上に配設されたゲート絶縁膜と、前記ゲート絶縁膜の上に配設されたゲート電極と、を備える。
そして、前記複数の素子が、各群が当該複数の素子の少なくとも１個を含む複数群に分類され、前記一対の第２半導体領域の一方から他方へと向かう方向に沿った前記ゲート電極の長さであるゲート長が、前記複数群の中の第１群よりも第２群において短く、前記複数の素子の各々に備わる前記ゲート絶縁膜は、前記ゲート電極の直下の領域の中で、前記方向に沿って端部から中央部へと向かって延在する厚膜部である一対のバーズビークを有しており、前記ゲート絶縁膜は、少なくとも前記第１群においては、前記一対のバーズビークに挟まれて前記一対のバーズビークよりも薄い部分を有し、前記ゲート電極の直下の前記領域の中で、前記一対のバーズビークが占める割合が、前記第１群よりも前記第２群において高くなっている。
そして、前記第２群に形成される前記素子は、前記第１群に形成される前記素子よりも高電圧が印加される高電圧素子であり、前記第１群に形成される前記素子は低電圧素子である。
【００１７】
第２の発明の装置は、第１の発明の半導体装置において、前記複数の素子の各々が、前記一対の第２半導体領域から、前記一対のバーズビークの底部を覆うように当該底部と前記半導体基板との境界面に選択的に露出して設けられ、互いに分離した第２導電型式の一対のエクステンション領域を、さらに備え、当該一対のエクステンション領域は、前記一対の第２半導体領域に比べて、底部が浅く、しかも、低い不純物濃度で形成されている。
【００１８】
第３の発明の装置は、第１の発明の半導体装置において、前記一対の第２半導体領域が、前記一対のバーズビークの底部を、それぞれ覆っている。
【００１９】
第４の発明の装置は、第１ないし第３のいずれかの発明の半導体装置において、前記割合が、前記第２群において、100%である。
【００２０】
第５の発明の装置は、第１ないし第４のいずれかの発明の半導体装置において、前記複数の素子の各々が、前記一対の第２半導体領域が露出する面、および、前記一対のバーズビークの底部と前記半導体基板の境界面の部分に、選択的に露出するように、前記半導体基板に選択的に形成され、窒素を含有する窒素導入領域を、さらに備える。
【００２１】
第６の発明の装置は、第１ないし第５のいずれかの発明の半導体装置において、前記一対の第２半導体領域が露出する面が、前記第１および第２群の少なくとも一つの群においては、前記一対のバーズビークの直下から外れた領域で、前記一対のバーズビークの底部よりも高い位置にある。
【００２２】
第７の発明の装置は、第１ないし第６のいずれかの発明の半導体装置において、前記複数の素子の中で、前記第１および第２群の少なくとも一つの群に属する素子の各々が、前記一対の第２半導体領域が露出する面の上に形成されている半導体金属化合物層と、当該半導体化合物層を通じて前記一対の第２半導体領域に、それぞれ接続された一対の主電極と、をさらに備えている。
【００２３】
第８の発明の装置は、第１ないし第７のいずれかの発明の半導体装置において、前記ゲート電極が、前記半導体基板に比べて、熱反応に対する耐性の高い導電性材料で構成される。
【００２４】
第９の発明の製造方法は、半導体装置の製造方法において、(a)主面を規定し、第１導電型式の第１半導体領域が前記主面に露出する半導体基板を準備する工程と、(b)前記主面の上に絶縁膜を形成する工程と、(c)前記絶縁膜の上に導電性材料を堆積する工程と、(d)前記導電性材料の選択的除去を行うことにより、前記主面に沿った複数の領域の各々にゲート電極を形成し、しかもその際に、各群が前記複数の領域の少なくとも一つを含むように前記複数の領域が分類されてなる複数群の中の第１群よりも第２群において、前記ゲート電極のゲート長が短くなるように、前記導電性材料の前記選択的除去を行う工程と、(e)熱反応処理を行うことにより、前記複数の領域の各々において、前記ゲート電極に覆われない前記絶縁膜の部分を厚膜化するとともに、前記ゲート電極の直下の領域へも、厚膜化した部分を一対のバーズビークとして侵入させ、しかも、少なくとも前記第１群においては、前記ゲート電極の直下の領域の中で前記一対のバーズビークが侵入しない部分が残り、前記ゲート電極の直下の前記領域の中で前記一対のバーズビークが占める割合が、前記第１群よりも前記第２群において高くなるように、前記熱反応処理を行う工程と、(f)少なくとも前記工程(d)よりも後に、前記ゲート電極を遮蔽体の少なくとも主要部分として用いて第２導電型式の不純物を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記ゲート電極の直下における前記第１半導体領域が露出する面を挟んで、前記主面に選択的に露出するように互いに分離して、一対の第２半導体領域を前記半導体基板に選択的に形成する工程と、を備えている。そして、前記第２群に形成される前記素子は、前記第１群に形成される前記素子よりも高電圧が印加される高電圧素子であり、前記第１群に形成される前記素子は低電圧素子である。
【００２５】
第１０の発明の製造方法は、第９の発明の半導体装置の製造方法であって、(g)前記工程(d)よりも後で、前記工程(e)よりも前に、前記ゲート電極を遮蔽体として用いて第２導電型式の不純物を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出し、前記一対の第２半導体領域に比べて底部が浅くしかも不純物濃度が低くなるように、第２導電型式の一対のエクステンション領域を、前記半導体基板に選択的に形成する工程を、さらに備える。
【００２６】
第１１の発明の製造方法は、第９の発明の半導体装置の製造方法であって、前記工程(f)において、前記ゲート電極を前記遮蔽体として用いて前記不純物の導入が行われ、それによって、前記一対の第２半導体領域が、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出するように形成される。
【００２７】
第１２の発明の製造方法は、第９ないし第１１のいずれかの発明の半導体装置の製造方法であって、前記工程(e)において、前記割合が、前記第２群において、100%となるように、前記熱反応処理が行われる。
【００２８】
第１３の発明の製造方法は、第９ないし第１２のいずれかの発明の半導体装置の製造方法であって、(h)前記工程(d)よりも後で、前記工程(e)よりも前に、前記ゲート電極を遮蔽体として用いて窒素を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出し、窒素を含有する窒素導入領域を、前記半導体基板に選択的に形成する工程を、さらに備える。
【００２９】
第１４の発明の製造方法は、第９ないし第１３のいずれかの発明の半導体装置の製造方法であって、(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に除去する工程、をさらに備える。
【００３０】
第１５の発明の製造方法は、第９ないし第１３のいずれかの発明の半導体装置の製造方法であって、(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に薄膜化する工程、をさらに備える。
【００３１】
第１６の発明の製造方法は、第９ないし第１３のいずれかの発明の半導体装置の製造方法であって、(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記第１および第２群の中の一方の群に選択的に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の厚膜化した部分を選択的に除去する工程、をさらに備える。
【００３２】
第１７の発明の製造方法は、第９ないし第１３のいずれかの発明の半導体装置の製造方法であって、(i)少なくとも前記工程(e)よりも後に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に薄膜化する工程と、(j)前記工程(i)よりも後で、前記工程(f)よりも前に、前記第１および第２群の中の一方の群に選択的に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の薄膜化した部分を選択的に除去する工程と、をさらに備える。
【００３３】
第１８の発明の製造方法は、第９ないし第１７のいずれかの発明の半導体装置の製造方法であって、(i)少なくとも前記工程(e)よりも後に、前記第１および第２群の中の少なくとも一方の群において、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の厚膜化した部分を選択的に除去する工程と、(j)前記工程(i)よりも後で、前記工程(f)よりも前に、前記絶縁膜が除去された前記部分に露出する前記半導体基板の前記主面の上に、半導体層を堆積することにより、前記主面を前記部分において突出させる工程を、さらに備える。
【００３４】
第１９の発明の製造方法は、第９ないし第１８のいずれかの発明の半導体装置の製造方法であって、(k)少なくとも前記工程(e)よりも後に、前記第１および第２群の中の少なくとも一方の群において、前記一対の第２半導体領域が占めるべき前記主面の部分の上に半導体金属化合物層を形成する工程と、(l)前記工程(f)および(k)の後に、前記半導体化合物層を通じて前記一対の第２半導体領域に、それぞれ接続する一対の主電極を形成する工程と、をさらに備える。
【００３５】
第２０の発明の製造方法は、第９ないし第１９のいずれかの発明の半導体装置の製造方法であって、前記工程(c)で堆積される前記導電性材料が、熱反応に対する耐性が前記半導体基板に比べて高い材料である。
【００３６】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の半導体装置およびその製造方法について説明する。
【００３７】
＜1-1.装置の構成と動作＞
図１は、実施の形態１の半導体装置の正面断面図である。この装置１０１は、高いゲート電圧が印加される高電圧素子Ｈと、それよりも低いゲート電圧が印加される低電圧素子Ｌとが、共通の半導体基板１に作り込まれている。以下の例では、半導体基板１は、代表例として、シリコン基板である。双方の素子は、いずれもＭＯＳトランジスタであり、各々は、半導体基板１の上主面に形成されシリコン酸化物で構成される素子分離部６によって、隣接する他の素子と電気的に分離されている。
【００３８】
半導体基板１の上主面には、素子分離部６に挟まれ、素子Ｈ，Ｌの各々が作り込まれた領域全体にわたって、ｐ型のウエル２，１２がそれぞれ形成されている。ウエル２の露出面には、その中央部を挟んで、ｎ型のソース・ドレイン領域３が、選択的に形成されている。同様に、ウエル１２の露出面には、その中央部を挟んで、ｎ型のソース・ドレイン領域１３が、選択的に形成されている。ソース・ドレイン領域３，１３は、それぞれ、ウエル２，１２よりも浅く形成される。
【００３９】
高電圧素子Ｈに属するウエル２の露出面の中央部の上、言い換えると、二つのソース・ドレイン領域３に挟まれたウエル２の露出面の上には、ゲート絶縁膜７が形成され、その上には、ゲート電極９が形成されている。すなわち、ゲート電極９は、ゲート絶縁膜７を間に挟んで、二つのソース・ドレイン領域３に挟まれたウエル２の露出面に対向している。二つのソース・ドレイン領域３の露出面には、ソース電極１０およびドレイン電極１１が、それぞれ接続されている。
【００４０】
すなわち、素子Ｈ，Ｌは、いずれもｎチャネル型のＭＯＳトランジスタとして構成され、ソース電極（主電極）１０，２０とドレイン電極（主電極）１１，２１の間に電圧（ドレイン電圧）が印加された状態で、ゲート電極９，１９に印加される電圧（ゲート電圧）を調整することによって、ソース電極１０，２０とドレイン電極１１，２１との間を、それぞれ流れる主電流（ドレイン電流）の大きさが制御される。ソース・ドレイン領域３，１３に、それぞれ挟まれ、ゲート電極９，１９に、それぞれ対向するウエル２，１２の露出面の領域が、それぞれの素子Ｈ，Ｌにおけるチャネル領域として機能する。
【００４１】
ゲート電極９の直下に位置するゲート絶縁膜７の部分は、比較的薄い中央部と厚い周辺部とを有している。厚い周辺部は、後述するように、ゲート絶縁膜７の上にゲート電極９が形成された後に、熱酸化処理（一般には、熱反応処理）を実行することによって形成され、その結果、ゲート電極９の直下の領域において、その端縁から中心部へ向かって、鳥の嘴状に突出するので、「バーズビーク」と称される。
【００４２】
また、ウエル２の露出面にはさらに、その中央部を挟んで、ｎ型のエクステンション領域４およびｐ型のポケット領域５が、選択的に形成されている。エクステンション領域４は、ソース・ドレイン領域３よりも浅く、さらに、ソース・ドレイン領域３の端縁から中央部へと、はみ出るように形成される。しかも、エクステンション領域４は、望ましくは、バーズビーク８の下面の全体を覆うように形成される。
【００４３】
ポケット領域５は、エクステンション領域４よりも深く、ソース・ドレイン領域３よりも浅く、さらに、エクステンション領域４の全体を包囲するように形成される。すなわち、エクステンション領域４は、ポケット領域５の外側には、はみ出さない。エクステンション領域４およびポケット領域５における不純物濃度は、いずれも、ソース・ドレイン領域３よりは低く設定される。
【００４４】
したがって、エクステンション領域４およびポケット領域５の中で、ソース・ドレイン領域３と重複する部分の導電型式はｎ型であり、実質的にソース・ドレイン領域３の構成部分となっている。また、ポケット領域５は、ウエル２，１２よりも、不純物濃度が高いものの、エクステンション領域４よりは低く、ポケット領域５とエクステンション領域４とが重複する領域の導電型式はｎ型となっている。
【００４５】
低電圧素子Ｌにおいても、高電圧素子Ｈと同様に、ソース・ドレイン領域１３、エクステンション領域１４、ポケット領域１５、ゲート絶縁膜１７、ゲート電極１９、ソース電極２０、および、ドレイン電極２１が形成されている。また、ゲート絶縁膜１７の両端部には、バーズビーク１８が形成されている。
【００４６】
ゲート電極９，１９の端縁から直下の領域へと、バーズビーク８，１８が侵入する深さ（図１の紙面上、ゲート電極９，１９の端縁からの長さ。以下、「侵入深さ」と称する）は、素子Ｈ，Ｌの間で、互いに略同一である。また、双方の素子Ｈ，Ｌを通じて、ゲート絶縁膜７，１７は、望ましくは、シリコン酸化物で構成され、ゲート電極９，１９は不純物がドープされたポリシリコンで構成され、主電極１０，１１，２０，２１は、アルミニウムを母材とする金属または化合物で構成される。
【００４７】
双方の素子Ｈ，Ｌの間で、ソース電極からドレイン電極へ向かう方向に沿ったゲート電極９，１９の長さ（以下、「ゲート長」と称する）を互いに比較すると、ゲート電極９では大きく、ゲート電極１９では小さく設定される。したがって、バーズビーク８，１８で挟まれたゲート絶縁膜７，１７の中の薄い部分は、低電圧素子Ｌでは長く、高電圧素子Ｈでは短くなっている。望ましくは、薄い部分は、ゲート絶縁膜１７では、実質上、ゲート電極１９の直下の領域の中の大半を占めるように、ゲート絶縁膜７では、ゲート電極９の直下の領域の中で、多くても８０％を超えないように設定される。
【００４８】
望ましい数値例を示すと、ゲート絶縁膜７，１７の薄い部分の厚さは、約2〜6nmであり、ゲート電極９のゲート長は、約0.05μm〜0.25μmであり、ゲート電極１９のゲート長は、約0.1μm〜0.5μmである。バーズビーク８，１８の侵入深さは、0.02〜0.1μmである。
【００４９】
このように、高電圧素子Ｈでは、ゲート電極９の直下に位置するゲート絶縁膜７の部分は、その両端部を含む相当の領域にわたって厚くなっており、低電圧素子Ｌでは、ゲート電極１９の直下に位置するゲート絶縁膜１７の部分の大半は、薄く形成されている。このため、高電圧素子Ｈでは、ゲート電極９へ印加されるゲート電圧が高くても、ゲート絶縁膜７の経時劣化が、効果的に抑制される。
【００５０】
同時に、ゲート電極１９へ印加されるゲート電圧が低く、経時劣化が余り問題とされない低電圧素子Ｌにおいては、ゲート絶縁膜１７の大半部分が薄く形成されているので、低電圧素子Ｌは、高い電流駆動能力を発揮することができ、高速動作の要請に有効に応えることが可能である。高いゲート電圧に耐える必要のあるゲート絶縁膜７において、ゲート電極９の直下に位置する部分の中で、周辺部を除いた中央部では、ゲート絶縁膜１７の大半部と同様に薄くなっているが、中央部に比べて周辺部の方が、はるかに劣化し易いので、中央部に薄い部分が残っていても、経時劣化を抑える効果は、相当程度に発揮される。
【００５１】
さらに、以下に述べるように、装置１０１は、装置１５２とは異なり、遮蔽体９５の選択的な形成（図４４）を含む複雑な工程を要することなく、比較的簡単な工程を経ることにより製造することが可能である。すなわち、装置１０１は、長寿命と高い動作速度とを、困難な製造工程を要することなく実現できるという、従来装置１５１，１５２にない利点を備えている。
【００５２】
また、ソース・ドレイン領域３，１３の延長部としてのエクステンション領域４，１４が備わり、バーズビーク８，１８の直下を覆っているので、バーズビーク８，１８によって、ゲート閾電圧が高くなることを防止することができ、さらに、ポケット領域５，１５が備わるために、パンチスルーを抑制する効果が得られる。また、エクステンション領域４，１４も、浅く形成されたソース・ドレイン領域として機能するために、パンチスルーの抑制に寄与する。
【００５３】
＜1-2.製造方法＞
図２〜図８は、装置１０１の望ましい製造方法を示す製造工程図である。装置１０１を製造するには、まず、図４２および図４３と同様の工程が実行される。その結果、図２に示すように、半導体基板１に、素子分離部６、および、ウエル２，１２が選択的に形成され、ウエル２，１２の露出面の上に絶縁膜５１，５２が形成される。絶縁膜５１，５２は、好ましくは、シリコン酸化膜で構成される。
【００５４】
その後、図２が示すように、絶縁膜５１，５２の全面にわたって、ゲート電極の材料である導電性材料５３が層状に堆積される。導電性材料５３は、好ましくは、不純物が高濃度にドープされたポリシリコンで構成される。つづいて、図３が示すように、選択的エッチング処理を用いて導電性材料５３を選択的に除去することによって、素子Ｈ，Ｌがそれぞれ形成されるべき領域に属する絶縁膜５１，５２の上に、ゲート電極９，１９がそれぞれ形成される。ゲート電極９，１９は、それぞれ、絶縁膜５１，５２の中央部に形成され、しかも、ゲート長は、ゲート電極９では小さく、ゲート電極１９では大きく設定される。
【００５５】
つぎに、図４が示すように、絶縁膜５１，５２の露出面に対して、熱酸化処理が施される。その結果、絶縁膜５１，５２は、これらの露出面において厚くなる。このとき、酸化反応は、露出面のみにおいて進行するのではなく、ゲート電極９，１９に遮蔽された領域においても、ある程度進行する。その結果、もとの絶縁膜５１，５２よりも厚い絶縁膜５４，５５が、もとの絶縁膜５１，５２の露出面、および、ゲート電極９，１９の直下の領域に幾分侵入した部分に、選択的に形成される。絶縁膜５４，５５の中で、ゲート電極９，１９の直下の領域に侵入した部分が、上述した「バーズビーク」と称される部分である。
【００５６】
つぎに、図５に示されるように、ゲート電極９，１９を遮蔽体として用いつつ、リン、砒素などのｎ型不純物を、ウエル２，１２の上主面に選択的に注入することにより、エクステンション領域４，１４が形成される。このとき、エクステンション領域４，１４が、絶縁膜５４，５５のバーズビークに相当する部分の直下を覆うように、好ましくは、斜め照射が採用される。
【００５７】
つづいて、図６に示されるように、ゲート電極９，１９を遮蔽体として用いつつ、ボロンなどのｐ型不純物を、ウエル２，１２の上主面に選択的に注入することにより、ポケット領域５，１５が形成される。このとき、５，１５が、エクステンション領域４，１４をそれぞれ包含するように、好ましくは、斜め照射が採用される。
【００５８】
ｐ型不純物の注入は、好ましくは、ボロンを、5keV〜20keVの照射エネルギー、1×1013cm-2〜20×1013cm-2の注入量で注入することにより行われる。なお、素子Ｈ，Ｌがｐ型のＭＯＳトランジスタである場合には、ポケット領域５，１５の形成のためのｎ型不純物の注入は、好ましくは、砒素またはリンを、50keV〜100keVの照射エネルギー、1×1013cm-2〜20×1013cm-2の注入量で注入することにより行われる。
【００５９】
つぎに、図７の工程が実行される。まず、図６の工程が終了した後の中間物の上面全体にわたって、酸化物または窒化物で構成される遮蔽体材料５６が堆積される。遮蔽体材料５６の堆積には、例えばCVD法が用いられる。その後、遮蔽体材料５６の全面にわたって、異方性エッチングが施され、その結果、ゲート電極９，１９の側壁面に、サイドウォール５７，５８がそれぞれ形成される。
【００６０】
つぎに、図８に示されるように、ゲート電極９，１９とサイドウォール５７，５８とを遮蔽体として用いつつ、ｎ型不純物を高濃度に注入することによって、ウエル２，１２の上面に、ソース・ドレイン領域３，１３が選択的に形成される。その後、サイドウォール５７，５８は除去される。なお、不純物の注入が行われた後に、拡散工程が行われることは、自明であり、この明細書を通じて記載を略する。
【００６１】
その後、絶縁膜５４，５５に選択的に開口部が形成され、この開口部を通じて、ソース・ドレイン領域３，１３の上面に、ソース電極１０，２０およびドレイン電極１１，２１が接続される。その結果、図１に示した装置１０１が出来上がる。なお、エクステンション領域４，１４、ポケット領域５，１５、および、ソース・ドレイン領域３，１３を形成するための不純物の注入は、厚い絶縁膜５４，５５を形成した後に行う代わりに、その前に行うことも可能である。
【００６２】
図２の工程において、材料５３としてポリシリコンが堆積されたときには、図４の熱酸化処理が施されるた後には、ゲート電極９，１９の内部構造は、図９のようになる。すなわち、熱酸化処理にともなって、材料５３の表面、すなわち、側面および上面においても、酸化反応が進行する。その結果、ゲート電極９，１９の内部には、それぞれ、酸化されないままのポリシリコン層９６，９８が残留するが、表面においては、シリコン酸化層９７，９９が形成される。
【００６３】
すなわち、熱酸化処理にともなって、ゲート電極９，１９の中で、導電体として機能する部分であるポリシリコン層９６，９８が、やせ細ることとなる。このことは、ゲート電極９，１９の電気抵抗の増大を招くこととなる。特に、ゲート電極９では、ゲート長が相対的に小さいために、その影響が大きい。
【００６４】
したがって、図２〜図４の工程では、このポリシリコン層９６，９８のやせ細りをも考慮して、それぞれの処理が行われる。例えば、図２の工程では、材料５３としてのポリシリコン層を厚めに堆積するとよい。また、図３の工程では、ゲート電極９，１９のゲート長を長めに設定するとよい。さらに、図４の熱酸化処理では、ポリシリコン層９６，９８（特に、ポリシリコン層９６）が、過度にやせ細らないように、処理温度および処理時間を調節するとよい。
【００６５】
シリコン酸化層９７，９９の厚さが、小さく抑えられると、それに伴って、バーズビークの侵入深さも小さくなる。シリコン酸化層９７，９９の厚さと、バーズビークの侵入深さとは、略同程度であるため、ゲート長が短いゲート電極９においても、バーズビークを十分に深く設定しつつ、ポリシリコン層９６を、必要な厚さに確保することは可能である。また、シリコン酸化層９７，９９は、例えば、図８の工程後の、サイドウォール５７，５８を除去する過程で、サイドウォール５７，５８と一緒に除去することも可能である。
【００６６】
また、より好ましくは、ゲート電極９，１９を、半導体基板１よりも酸化されにくい材料、すなわち、熱酸化反応に対する耐性が半導体基板１よりも高い材料で構成するとよい。例えば、図２の工程で、材料５３として、窒素がドープされたポリシリコン層を堆積するとよい。あるいは、図２の工程で、材料５３として、ポリシリコン層が堆積された後に、図１０に示すように、材料５３の全面にわたって、窒素を注入することによって、材料５３を、窒素がドープされたポリシリコン層へと転換してもよい。
【００６７】
このとき、後続する図４の熱酸化処理において、材料５３は熱酸化され難い。このため、熱酸化処理が完了したときには、図１１に示すように、シリコン酸化層９７，９９の厚さは、バーズビークの侵入深さに比べて、小さいものとなる。すなわち、ゲート電極９，１９は、実質上、ポリシリコン層９６，９８で構成されることとなる。
【００６８】
また、図２の工程において、材料５３として、ポリシリコン層の代わりに、金属層、金属シリサイド（金属とシリコンとの化合物）層、または、金属窒化物層などを堆積してもよい。これらの材料も、半導体基板１に比べて、熱酸化反応に対する耐性が高いために、図４の熱酸化処理において、形成される酸化膜を薄く抑えることが可能となる。
【００６９】
さらに、図２の工程において、材料５３として、ポリシリコン層と、その上に形成された金属シリサイド層とを含む多層構造体を堆積してもよい。このとき、図４の熱酸化処理において、ゲート電極９，１９の側面には、図９と同様にシリコン酸化層９７，９９が形成されるが、上面では、シリコン酸化層９７，９９の形成が抑えられる。したがって、図９に比べると、ポリシリコン層９６，９８のやせ細りは、緩和されることとなる。以上のような、ゲート電極９，１９の酸化を考慮した様々な処置は、以下の各実施の形態においても、同様に採用可能である。
【００７０】
以上のように、装置１０１は、従来装置１５２とは異なり、遮蔽体９５の形成（図４４）、および、遮蔽体９５を用いた絶縁膜９３の厚膜化（図４５）という工程を経ることなく形成可能である。このように、装置１０１は、比較的簡単な工程を通じて、容易に製造することが可能である。
【００７１】
＜2.実施の形態２＞
図１２は、実施の形態２の半導体装置の正面断面図である。この装置１０２は、高電圧素子Ｈに属するゲート絶縁膜７の中央部に薄い部分がなく、ゲート電極９の直下に位置するゲート絶縁膜７の部分の全体にわたって、バーズビーク８が占めている点において、装置１０１（図１）とは特徴的に異なっている。すなわち、ゲート絶縁膜７においては、ゲート電極９の直下の領域の中で、バーズビーク８が100%を占め、薄い部分は、0%となっている。これに対して、低電圧素子Ｌに属するゲート絶縁膜１７では、薄い部分は、装置１０１と同様に、ゲート電極１９の直下の領域の中の大半を占めている。
【００７２】
この特徴的な構成は、バーズビーク８，１８の侵入深さが、ゲート電極９のゲート長の半分以上となり、ゲート電極１９のゲート長に比べて十分に小さくなるように、ゲート電極９，１９のゲート長、および、バーズビーク８，１８の侵入深さを調整することによって実現される。
【００７３】
このように、装置１０２では、高電圧素子Ｈに属するゲート電極９の直下に位置するゲート絶縁膜７の部分が、全体にわたって厚くなっているので、ゲート絶縁膜７の経時劣化が、さらに効果的に抑制される。また、低電圧素子Ｌでは、装置１０１と同様に、ゲート電極１９の直下に位置するゲート絶縁膜１７の部分の大半が薄く形成されているので、高い電流駆動能力を発揮することができ、高速動作の要請に有効に応えることが可能である。
【００７４】
さらに、以下に述べるように、装置１０２は、装置１５１と同様に、複雑な工程を要することなく、比較的簡単な工程を経ることにより製造することが可能である。すなわち、装置１０２は、装置１０１と同様に、長寿命と高い動作速度とを、困難な製造工程を要することなく実現できる上に、特に、経時劣化を抑えて長寿命を実現する点において優れている。
【００７５】
装置１０２は、実施の形態１で説明した製造方法において、図４の工程を、図１３の工程へと置き換えることによって、製造可能である。図１３の工程では、絶縁膜５１，５２の露出面に対して、熱酸化処理が施される。その結果、絶縁膜５１，５２は、これらの露出面において厚くなる。同時に、これらの厚い部分は、ゲート電極９，１９に遮蔽された領域においても、バーズビークとして侵入する。
【００７６】
ゲート電極９の直下に両側から侵入したバーズビークが互いにつながりあうとともに、ゲート電極１９の直下にバーズビークとして侵入した厚い部分がゲート電極１９の直下の領域の全体に占める割合が、無視できるほどに十分に小さくなるように、熱酸化処理の温度、時間等の条件の設定、および、図４の工程に先立つ図３の工程におけるゲート電極９，１９のゲート長の設定が行われる。この実施の形態では、ゲート電極９の直下において、バーズビークが互いにつながり合うので、実施の形態１で述べたゲート電極９の酸化を抑えるための処置が、特に有効である。
以上のように、装置１０２は、装置１０１と同様に、比較的簡単な工程を通じて、容易に製造することが可能である。
【００７７】
＜3.実施の形態３＞
図１４は、実施の形態３の半導体装置の正面断面図である。この装置１０３は、ソース・ドレイン領域３，１３が、バーズビーク８，１８の直下の領域をも覆うように、ゲート絶縁膜７，１７の中央部へ向かって延びている点において、装置１０１とは特徴的に異なっている。
【００７８】
このため、ゲート電極９，１９は、ゲート絶縁膜７，１７の薄い部分を挟んで、チャネル領域の全体に対向するので、エクステンション領域４，１４がなくても、閾電圧がバーズビーク８，１８によって、不必要に高くなることを防止することができる。加えて、実効的なチャネル長が短くなるので、ショートチャネル効果を抑えつつ、さらに高電流駆動能力を得ることができる。
【００７９】
また、図１４に示すように、ポケット領域５，１５を、ソース・ドレイン領域３よりも浅く、さらに、ゲート絶縁膜７，１７の中央部へ向かってソース・ドレイン領域３，１３の外側に、はみ出すように形成することができ、それによって、パンチスルーを効果的に抑制することができる。すなわち、装置１０３では、より簡単な構成で、装置１０１と同等の効果を得ることができる。
【００８０】
装置１０３を製造するには、実施の形態１の製造方法において、図４までの工程を実行した後に、図５の工程を略し、図６の工程を行い、さらに、図７および図８の工程に替えて、図１５の工程を実行するとよい。図１５の工程では、サイドウォール５７，５８を用いることなく、ゲート電極９，１９を遮蔽体として、ｎ型の不純物を選択的に注入することにより、ソース・ドレイン領域３，１３が形成される。このとき、望ましくは、斜め照射が用いられる。その結果、注入工程の後に当然に行われる拡散工程を経た後には、ソース・ドレイン領域３，１３は、厚い絶縁膜５４，５５の下面を覆うように、形成される。
【００８１】
ソース・ドレイン領域３，１３を形成するためのｎ型不純物の注入は、好ましくは、リンまたは砒素を、50keV〜100keVの照射エネルギー、2×1015cm-2〜8×1015cm-2の注入量で注入することにより行われる。なお、素子Ｈ，Ｌがｐ型のＭＯＳトランジスタである場合のｐ型不純物の注入は、好ましくは、ボロンまたはＢＦ2を20keV〜60keVの照射エネルギー、2×1015cm-2〜8×1015cm-2の注入量で注入することにより行われる。
【００８２】
その後、実施の形態１の製造方法と同様に、ソース電極１０，２０、および、ドレイン電極１１，２１を形成することによって、装置１０３が完成する。なお、エクステンション領域４，１４、ポケット領域５，１５、および、ソース・ドレイン領域３，１３を形成するための各不純物の注入は、厚い絶縁膜５４，５５を形成した後に行う代わりに、その前に行うことも可能である。
以上のように、装置１０３は、装置１０１よりもさらに簡単な工程を通じて、容易に製造することが可能である。
【００８３】
＜4.実施の形態４＞
図１６は、実施の形態４の半導体装置の正面断面図である。この装置１０４は、バーズビーク８，１８が、半導体基板１を下方へと浸食する深さ、すなわち、半導体基板１に沈み込む深さ（以下、「沈み込み深さ」と称する）が、小さい点で、装置１０１とは特徴的に異なっている。
【００８４】
数値例を挙げると、装置１０１では、バーズビーク８，１８の厚さは、例えば、約100nm程度であり、その約半分の50nmが沈み込み深さとなる。沈み込み深さが大きいと、パンチスルーが起こりやすくなる点で、望ましくない。装置１０４では、バーズビーク８，１８の沈み込み深さが、この数値よりも低く抑えられるので、パンチスルーに強いという利点が得られる。
【００８５】
装置１０４を製造するためには、実施の形態１の製造方法において、図４の工程に替えて図１７の工程が実行される。図１７の工程では、絶縁膜５１，５２の露出面に対して、熱酸化処理が施される。このとき、温度が、600℃〜950℃の範囲に調整される。すなわち、通常において採用される温度に比べて、低い温度の下で、熱酸化処理が行われる。
【００８６】
このとき、酸化反応を律速する酸化種（すなわち、シリコン）の拡散過程と表面反応過程との二種類の過程の中で、表面反応過程の方が、支配的となる。その結果、半導体基板１の上面の浸食によるバーズビーク８，１８の沈み込みを抑制しつつ、ゲート電極９，１９の直下の領域へバーズビーク８，１８の侵入が、相対的に促進される。
このように、装置１０４は、装置１０１に比べて、何らの複雑な工程を付加することなく、容易に製造することができ、しかも、パンチスルーに対する耐性が高いという利点を備えている。
【００８７】
＜5.実施の形態５＞
図１８は、実施の形態５の半導体装置の正面断面図である。この装置１０５は、バーズビーク８，１８の直下に位置する半導体基板１の上主面部分、および、ソース・ドレイン領域３，１３の上面に、窒素導入領域２５，２６が、選択的に形成されている点において、装置１０２とは特徴的に異なっている。すなわち、窒素導入領域２５，２６が、バーズビーク８，１８の下面全体を覆っている。
【００８８】
このため、バーズビーク８，１８の沈み込み深さが小さく抑えられ、装置１０４と同様にパンチスルーに対する耐性が高められる。また、ゲート絶縁膜７，１７の下方に窒素がパイルアップするために、ホットキャリア耐性が高まるという利点も、同時に得られる。なお、図１８には、ソース・ドレイン領域３，１３が、装置１０２と同様に、バーズビーク８，１８の下面を覆うように構成される例を示したが、装置１０１と同様であってもよい。
【００８９】
装置１０５を製造するためには、例えば、実施の形態３の製造方法において、図３の工程の後に、図１９および図２０の工程を実行し、その後、図５以下の工程を実行するとよい。図１９の工程では、ゲート電極９，１９を遮蔽体として用いつつ、ウエル２，１２の上主面に、窒素が選択的に注入される。その結果、窒素導入領域２５，２６が形成される。窒素の注入は、例えば、10keV〜30keVの照射エネルギー、1×1014cm-2〜20×1014cm-2の注入量で行われる。
【００９０】
その後に実行される図２０の工程では、図４の工程と同一要領での熱酸化処理を通じて、厚い絶縁膜５４，５５が形成される。このとき、窒素導入領域２５，２６では、母材であるシリコンが、窒素と結合しているために、酸素との結合が起こりにくくなっている。このため、絶縁膜５４，５５は、酸化処理にともなう沈み込みが抑えられる。
このように、装置１０５は、装置１０２、あるいは、装置１０１に比べて、格別に複雑な工程を付加することなく、容易に製造することができ、しかも、パンチスルーに対する耐性が高いという利点を備えている。
【００９１】
＜6.実施の形態６＞
図２１は、実施の形態６の半導体装置の正面断面図である。この装置１０６は、ソース・ドレイン領域３，１３等が、絶縁膜５４，５５を除去した上で各不純物を注入することによって形成されている点において、装置１０１とは特徴的に異なっている。図２２〜図２６は、この特徴的な製造工程を示している。装置１０７を製造するには、まず、実施の形態１の製造方法において、図４までの工程が実行される。
【００９２】
つぎに、図２２が示すように、ゲート電極９，１９を遮蔽体として用いつつ異方性エッチングを施すことにより、厚い絶縁膜５４，５５が選択的に除去される。その後、図２３に示されるように、ゲート電極９，１９を遮蔽体として用いつつ、リン、砒素などのｎ型不純物を、ウエル２，１２の上主面に選択的に注入することにより、エクステンション領域４，１４が形成される。このとき、エクステンション領域４，１４が、絶縁膜５４，５５のバーズビークに相当する部分の直下を覆うように、好ましくは、斜め照射が採用される。
【００９３】
つづいて、図２４に示されるように、ゲート電極９，１９を遮蔽体として用いつつ、ボロンなどのｐ型不純物を、ウエル２，１２の上主面に選択的に注入することにより、ポケット領域５，１５が形成される。このとき、５，１５が、エクステンション領域４，１４をそれぞれ包含するように、好ましくは、斜め照射が採用される。
【００９４】
つぎに、図２５の工程が実行される。すなわち、図７と同様の工程を経ることにより、ゲート電極９，１９の側壁面に、サイドウォール５７，５８がそれぞれ形成される。つづいて、図２６に示されるように、ゲート電極９，１９とサイドウォール５７，５８とを遮蔽体として用いつつ、ｎ型不純物を高濃度に注入することによって、ウエル２，１２の上面に、ソース・ドレイン領域３，１３が選択的に形成される。その後、ソース・ドレイン領域３，１３の上面に、ソース電極１０，２０およびドレイン電極１１，２１が接続される。その結果、図２１に示した装置１０６が出来上がる。
【００９５】
以上のように、装置１０６の製造方法では、ソース・ドレイン領域３，１３その他の半導体領域を形成するための不純物の注入が、絶縁膜５４，５５を除去した上で行われる。このため、不純物の半導体基板１への導入が、絶縁膜５４，５５に遮蔽されることなく、効率よく行われる。したがって、注入工程に必要な不純物の照射量を節減するとともに、工程の終了を早めることができ、製造方法の能率化がもたらされる。
【００９６】
さらに、不純物の注入を、低い照射エネルギーで行い得るため、ソース・ドレイン領域３，１３やエクステンション領域４，１４の拡がりを抑えて、それらを、より浅く形成することが可能となる。その結果、パンチスルーに対する耐性が向上するという利点が得られる。
【００９７】
なお、図２２の工程に替えて、図２７の工程を実行してもよい。図２７の工程では、絶縁膜５４，５５は、半導体基板１の上面が露出するまで除去されるのではなく、薄い膜として、ある程度残される。すなわち、図２７の工程では、厚い絶縁膜５４，５５が、選択的に薄膜化される。薄膜化された絶縁膜５４，５５は、主電極１０，１１，２０，２１を形成する際に選択的に除去される。
【００９８】
このため、不純物の導入の工程その他の工程の中で、主電極１０，１１，２０，２１に接続されるべきソース・ドレイン領域３，１３が、重金属や炭素などによって汚染されることを防止することができる。その結果、パンチスルー耐性の向上と、ソース・ドレイン領域３，１３における接合特性の向上とを、同時に図ることが可能となる。
【００９９】
数値例を挙げると、図４の工程で形成される絶縁膜５４，５５の厚さは、例えば100nmであり、図２２の工程では、この厚さが0になるまで絶縁膜５４，５５の選択的な除去が行われ、図２７の工程では、厚さは300nm以下にまで低減される。
【０１００】
＜7.実施の形態７＞
図２８および図２９は、実施の形態７の半導体装置の製造工程図である。この工程を通じて完成する装置１０７は、図２１と同様に表されるので、図示を略する。装置１０７の製造方法では、まず、実施の形態１の製造方法において、図４までの工程が実行される。
【０１０１】
つぎに、図２８の工程が実行される。まず、図４の工程が終了した後の中間物の上面全体にわたって、遮蔽体材料６０が堆積される。その後、この遮蔽体材料６０に選択的にエッチングが施されることにより、絶縁膜５４を覆い、絶縁膜５５において開口する遮蔽体６１が形成される。つづいて、遮蔽体６１とゲート電極１９のいずれにも覆われない絶縁膜５５の部分が、選択的に除去される。
【０１０２】
つぎに、図２９に示されるように、高電圧素子Ｈの領域では、絶縁膜５４が残されたままで、低電圧素子Ｌの領域では、絶縁膜５５が選択的に除去された状態で、ｎ型不純物の注入が行われ、その結果、エクステンション領域４，１４が形成される。以下、同様にして、各種の不純物が導入されることにより、ポケット領域５，１５およびソース・ドレイン領域３，１３が形成される。その後、ソース・ドレイン領域３，１３に、主電極１０，１１，２０，２１が接続されることによって、装置１０７が出来上がる。
【０１０３】
以上のように、装置１０７の製造方法では、厚い絶縁膜を、一部の素子については残し、他の一部の素子については除去した上で、ソース・ドレイン領域３，１３その他の半導体領域を形成するための不純物の注入が行われる。したがって、この製造方法は、接合特性の劣化の防止が、パンチスルー耐性の向上よりも優先する素子と、そうでない素子とが混在する装置の製造に適している。
【０１０４】
図２７は、高電圧素子Ｈが、良好な接合特性を特に必要とする素子であるとき、例えば、装置１０７が、DRAMであって、高電圧素子Ｈがメモリセルに属するＭＯＳトランジスタであり、低電圧素子Ｌが周辺回路に属するＭＯＳトランジスタである場合に相当する。メモリセルに属するＭＯＳトランジスタでは、ソース・ドレイン領域の汚染に起因して発生し得る接合リークを回避することが、特に求められるため、絶縁膜５４を残しておくことが望ましい。
【０１０５】
装置１０７は、つぎに示す別の方法で製造することも可能である。まず、実施の形態６の製造方法において、図２７までの工程が実行される。その後、図３０の工程が実行される。図３０の工程では、まず、図２７の工程が終了した後の中間物の上面全体にわたって、遮蔽体材料６２が堆積される。その後、この遮蔽体材料６２に選択的にエッチングが施されることにより、絶縁膜５４を覆い、絶縁膜５５において開口する遮蔽体６３が形成される。つづいて、遮蔽体６３とゲート電極１９のいずれにも覆われない絶縁膜５５の部分が、選択的に除去される。
【０１０６】
その後、図３１に示すように、ｎ型不純物の注入が行われ、その結果、エクステンション領域４，１４が形成される。以下、同様にして、各種の不純物が導入されることにより、ポケット領域５，１５およびソース・ドレイン領域３，１３が形成される。その後、ソース・ドレイン領域３，１３に、主電極１０，１１，２０，２１が接続されることによって、装置１０７が出来上がる。
【０１０７】
この製造方法では、絶縁膜を、一部の素子については薄膜化された状態で残し、他の一部の素子については除去した上で、ソース・ドレイン領域３，１３その他の半導体領域を形成するための不純物の注入が行われる。このため、接合特性の劣化の防止が最優先する素子において、接合特性を高く維持しつつ、しかも、すべての素子について、パンチスルー耐性の向上を図ることが可能となる。
【０１０８】
＜8.実施の形態８＞
図３２は、実施の形態８の半導体装置の正面断面図である。この装置１０８は、一部の素子である低電圧素子Ｌのソース・ドレイン領域１３の上面が、バーズビーク１８の底面よりも高く、その上面付近に位置している点において、装置１０１とは特徴的に異なっている。それにともなって、ソース・ドレイン領域１３の底部も、バーズビーク１８の底面に近く、装置１０１におけるよりも高い位置にある。すなわち、ゲート絶縁膜１７の底面を基準としたソース・ドレイン領域１３の深さが、浅く設定されている。このため、パンチスルーに対する耐性が、さらに高いという利点が得られる。
【０１０９】
装置１０８を製造するには、まず、実施の形態１の製造方法において、図６までの工程が実行された後に、図３３の工程が実行される。図３３の工程では、まず、図６の工程が終了した後の中間物の上面全体にわたって、遮蔽体材料６４が堆積される。その後、この遮蔽体材料６４に選択的にエッチングが施されることにより、高電圧素子Ｈの領域を覆い、低電圧素子Ｌの領域において開口する遮蔽体６５が形成される。つづいて、異方性エッチングを施すことによって、遮蔽体６５とゲート電極１９のいずれにも覆われない絶縁膜５５の部分が、選択的に除去される。
【０１１０】
その後、図３４に示すように、低電圧素子Ｌの領域における半導体基板１の露出面の上に、シリコン層２９が堆積される。シリコン層２９の堆積は、周知の選択的エピタキシャル成長法を用いて容易に遂行可能である。シリコン層２９は、その上面が、バーズビーク１８の上面と並ぶ程度にまで堆積される。なお、シリコン層２９は、完全なシリコン層であってもよいが、ゲルマニウムやその他のドーパントを含有するものであってもよい。数値例を挙げると、バーズビーク１８の厚さが約100nmであるときに、シリコン層２９の厚さは、約50nm程度である。
【０１１１】
つぎに、図３５が示すように、ゲート電極９，１９を遮蔽体として用いつつ、ｎ型不純物を高濃度に注入することによって、ウエル２，１２の上面に、ソース・ドレイン領域３，１３が選択的に形成される。このとき、図８の工程と同様に、サイドウォール５７，５８を形成しておき、これを遮蔽体として用いてもよい。なお、エクステンション領域４，１４およびポケット領域５，１５を形成するための不純物の導入を、ソース・ドレイン領域３，１３と同様に、シリコン層２９の形成後に行うことも可能である。
【０１１２】
図３５の工程が実行されると、低電圧素子Ｌの領域においては、ソース・ドレイン領域１３が、シリコン層２９の厚さに相当する分だけ、上方向にシフトして形成される。すなわち、シリコン層２９を積み上げた後にｎ型不純物の注入が行われるために、シリコン層２９が形成された低電圧素子Ｌの領域では、ソース・ドレイン領域１３は、ゲート絶縁膜１７の下面を基準として、シリコン層２９の分だけ浅く形成される。そして、シリコン層２９はソース・ドレイン領域１３の一部となる。
【０１１３】
その後、ソース・ドレイン領域３，１３へ、主電極１０，１１，２０，２１が接続されることによって、装置１０８が完成する。以上のように、実施の形態１の製造方法に、比較的簡単な工程を付加することによって、パンチスルーに対する耐性に特に優れた装置１０８を製造することが可能である。
【０１１４】
なお、ここでは、シリコン層２９が、低電圧素子Ｌに対してのみ、選択的に形成される例を示したが、すべての素子に対してシリコン層２９を形成することも可能であり、それによって、すべての素子に対してパンチスルー耐性の向上を図ることが可能となる。このとき、図３３に示した遮蔽体６５を形成する工程は不要となるので、製造方法は、より簡単なものとなる。
【０１１５】
＜9.実施の形態９＞
図３６は、実施の形態９の半導体装置の正面断面図である。この装置１０９は、一部の素子である低電圧素子Ｌのソース・ドレイン領域１３の上面に、シリサイド層３０が堆積している点において、装置１０１とは特徴的に異なっている。そして、このシリサイド層３０を通じて、ソース・ドレイン領域１３と主電極２０，２１とが結合している。
【０１１６】
このため、ソース・ドレイン領域１３と主電極２０，２１の接触抵抗を引き下げられ、その結果、電流駆動能力および動作速度が高められる。また、ゲート電極９，１９の上面の上にも、シリサイド層３３，３４が、それぞれ形成されている。このことも、ゲート電極９，１９の電気抵抗の低減を通じて、動作速度の向上に寄与する。
【０１１７】
装置１０９を製造するには、まず、実施の形態８の製造方法において、図３３までの工程が実行された後に、図３７の工程が実行される。図３７の工程の開始前には、ゲート電極９，１９として、ポリシリコン層３１，３２が、それぞれ形成されている。図３７の工程では、まず、低電圧素子Ｌの領域における半導体基板１の露出面、および、ポリシリコン層３１，３２の上面の上に、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｐｔ，などの金属、あるいは、それらを成分として含むシリサイドが堆積される。それらの厚さは、例えば、10nm程度である。
【０１１８】
つぎに、熱処理が施されることによって、これらの金属またはシリサイドと、半導体基板１およびポリシリコン層３１，３２との間で、シリサイド化反応が引き起こされる。これによって、低電圧素子Ｌの領域における半導体基板１の上面の上に、シリサイド層３０が堆積し、ポリシリコン層３１，３２の上に、別のシリサイド層３３，３４が堆積する。
【０１１９】
その後、図３５の工程と同様に、ｎ型不純物の導入を行って、ソース・ドレイン領域３，１３を形成した後に、ソース・ドレイン領域３，１３に主電極１０，１１，２０，２１を接続することによって装置１０９が完成する。ソース・ドレイン領域１３は、シリサイド層３０を通じて、主電極２０，２１に接続される。なお、エクステンション領域４，１４、ポケット領域５，１５、および、ソース・ドレイン領域３，１３を形成するために不純物を導入する工程を、シリサイド層３０が形成された後に実行することも可能である。
【０１２０】
以上のように、実施の形態１の製造方法に、比較的簡単な工程を付加することによって、動作の高速性に特に優れた装置１０９を製造することが可能である。以上の製造方法の例は、高電圧素子Ｈが、良好な接合特性を特に必要とする素子であるとき、例えば、装置１０９が、DRAMであって、高電圧素子Ｈがメモリセルに属するＭＯＳトランジスタであり、低電圧素子Ｌが周辺回路に属するＭＯＳトランジスタである場合に相当する。すでに述べたように、メモリセルに属するＭＯＳトランジスタでは、接合リークを回避することが、特に求められるため、絶縁膜５４を残しておくことが望ましい。
【０１２１】
これに対して、いずれの素子においても、接合リークを回避することが、特に厳しく求められない装置においては、すべての素子に対してシリサイド層３０を形成することも可能であり、それによって、すべての素子に対して動作速度の向上を図ることが可能となる。このとき、図３３における遮蔽体６５を形成する工程は不要となるので、製造方法は、より簡単なものとなる。
【０１２２】
＜10.実施の形態１０＞
図３８は、実施の形態１０の半導体装置の正面断面図である。この装置１１０は、一部の素子である低電圧素子Ｌのソース・ドレイン領域１３の上面に、シリコン層３５とシリサイド層３６とが堆積している点において、装置１０１とは特徴的に異なっている。そして、このシリサイド層３６を通じて、ソース・ドレイン領域１３と主電極２０，２１とが結合している。また、ゲート電極９，１９には、装置１０９と同様に、シリサイド層３７，３８が形成されている。
【０１２３】
このため、装置１０９と同様に、ソース・ドレイン領域１３と主電極２０，２１の接触抵抗を引き下げられ、その結果、電流駆動能力および動作速度が高められる。また、ゲート電極９，１９の上面の上にも、シリサイド層３３，３４が、それぞれ形成されている。このことも、ゲート電極９，１９の電気抵抗の低減を通じて、動作速度の向上に寄与する。また、シリコン層３５の厚さ分だけ、ソース・ドレイン領域１３が浅く形成されるために、装置１０８と同様に、パンチスルーに対する耐性が高められる。
【０１２４】
さらに、シリサイド層３６の形成の際に、シリサイド層３６から半導体基板１へと向かって突出するスパイクが発生することがあることが知られているが、スパイクが発生しても、その位置は、シリコン層３５の厚さに相当する分だけ、上方に後退する。したがって、ソース・ドレイン領域１３が、シリコン層３５の厚さに相当して浅く形成されない場合には、ソース・ドレイン領域１３とウエル１２との接合面をスパイクが突き破ることによって生じる接合リークを抑制し、接合特性を高めることができるという利点が得られる。
【０１２５】
装置１１０を製造するには、まず、実施の形態８の製造方法において、図３３までの工程が実行された後に、図３９の工程が実行される。図３９の工程の開始前には、ゲート電極９，１９として、ポリシリコン層３１，３２が、それぞれ形成されている。図３９の工程では、まず、低電圧素子Ｌの領域における半導体基板１の露出面の上に、シリコン層３５が堆積される。
【０１２６】
シリコン層３５の堆積には、図３４の工程と同様に、選択的エピタキシャル成長法を用いることができる。シリコン層３５は、バーズビーク１８の厚さが、約100nmであるときに、例えば、50nm程度の厚さに堆積される。その後、ポリシリコン層３１，３２を遮蔽体として用いつつ、ｎ型不純物を注入することにより、ソース・ドレイン領域３，１３が形成される。
【０１２７】
このとき、シリコン層３５は、ソース・ドレイン領域１３の一部となる。また、ゲート絶縁膜１７の下面を基準としたソース・ドレイン領域１３の深さは、シリコン層３５の厚さ分だけ、小さくなる。その後、図３８に示すように、シリコン層３５の上面の上、および、ポリシリコン層３１，３２の上面の上に、Ｗ，Ｔｉ，Ｃｏ，Ｎｉ，Ｐｔ，などの金属、あるいは、それらを成分として含むシリサイドが堆積される。
【０１２８】
それらの厚さは、例えば、10nm程度である。つぎに、熱処理が施されることによって、これらの金属またはシリサイドと、シリコン層３５およびポリシリコン層３１，３２との間で、シリサイド化反応が引き起こされる。これによって、シリコン層３５の上面の上に、シリサイド層３６が堆積し、ポリシリコン層３１，３２の上に、別のシリサイド層３７，３８が堆積する。
【０１２９】
なお、エクステンション領域４，１４およびポケット領域５，１５を形成するために不純物を導入する工程を、ソース・ドレイン領域３，１３と同様に、シリコン層３５の形成後に行うことも可能である。あるいは、これらの工程を、シリサイド層３６が形成された後に行うことも可能である。さらに、スパイクの影響を抑制するために、ソース・ドレイン領域３，１３を形成するための不純物の導入を、シリコン層３５の形成前に行うことも可能である。
【０１３０】
その後、シリコン層３５にまで広がったソース・ドレイン領域３，１３に、主電極１０，１１，２０，２１を、接続することによって装置１１０が完成する。ソース・ドレイン領域１３は、シリサイド層３６を通じて、主電極２０，２１へ接続される。以上のように、実施の形態１の製造方法に、比較的簡単な工程を付加することによって、接合リークを抑えつつ、パンチスルー特性および動作の高速性に特に優れた装置１０９を製造することが可能である。
【０１３１】
以上の製造方法の例は、高電圧素子Ｈが、良好な接合特性を特に必要とする素子であるとき、例えば、装置１１０が、DRAMであって、高電圧素子Ｈがメモリセルに属するＭＯＳトランジスタであり、低電圧素子Ｌが周辺回路に属するＭＯＳトランジスタである場合に相当する。すでに述べたように、メモリセルに属するＭＯＳトランジスタでは、接合リークを回避することが、特に求められるため、絶縁膜５４を残しておくことが望ましい。
【０１３２】
これに対して、いずれの素子においても、接合リークを回避することが、特に厳しく求められない装置においては、すべての素子に対してシリコン層３５およびシリサイド層３６を形成することも可能であり、それによって、すべての素子に対して、動作速度の向上とパンチスルー耐性の向上とを図ることが可能となる。このとき、図３３における遮蔽体６５を形成する工程は不要となるので、製造方法は、より簡単なものとなる。
【０１３３】
＜11.変型例＞
(1)以上の説明では、半導体基板１に形成される素子が、ｎ型のＭＯＳトランジスタである例を取り上げた。しかしながら、ｐ型のＭＯＳトランジスタについても、同様に構成することが可能であり、同様の効果を奏する。
【０１３４】
(2)また、以上の説明では、半導体基板１に形成される素子が、ＭＯＳトランジスタである例を取り上げた。しかしながら、この発明は、ＭＯＳトランジスタに限らず、半導体基板の一主面にＭＯＳ構造を有する絶縁ゲート型の半導体素子を備える半導体装置一般に対して実施可能である。すなわち、この発明は、第１導電形式の一対の半導体領域と、それらに挟まれたチャネル領域としての第２導電形式の半導体領域とが、半導体基板の一主面に沿って形成されており、ゲート電極が絶縁膜を挟んでチャネル領域に対向しているＭＯＳ構造を有するIGBT、サイリスタ、その他の絶縁ゲート型の半導体素子を備える半導体装置全般に、広く適用可能である。
【０１３５】
(3)さらに、以上の説明では、主電極１０，１１，２０，２１が、ゲート電極９，１９が対向する半導体基板１の上主面に接続された例を示したが、本発明は必ずしもこのような構成に制限されるものではない。例えば、縦型のIGBTなど、主電極の一部が半導体基板１の下主面に接続された絶縁ゲート型の半導体装置に対しても、本発明は適用可能である。
【０１３６】
【発明の効果】
第１の発明の装置では、ゲート電極の直下に位置する絶縁膜であるゲート絶縁膜の中で、薄い部分が占める割合は、第２群の素子よりも第１群の素子において大きい。このため、第１群の素子を、高い電流駆動能力が要求される素子として用い、第２群の素子を、高耐圧が要求される素子として用いることにより、高速動作と長寿命とを両立的に実現することができる。しかも、第１および第２群の間でゲート長が異なっているので、熱反応処理によるバーズビークの形成という従来周知の簡単な方法を用いて、上記した割合を容易に異ならせることができる。すなわち、この装置は、複雑な工程を要することなく、容易に製造可能である。
【０１３７】
第２の発明の装置では、エクステンション領域によってバーズビークの直下が覆われているので、ゲート絶縁膜がバーズビークの部分で厚くなっていることによるゲート閾電圧の上昇が抑えられる。また、エクステンション領域は、第２半導体領域よりも底部が浅いので、パンチスルーに対する装置の耐性が高められる。
【０１３８】
第３の発明の装置では、第２半導体領域がバーズビークの底面を覆っているので、エクステンション領域を形成することなく、ゲート閾電圧の上昇が抑えられる。
【０１３９】
第４の発明の装置では、第２群においては、バースビークがゲート絶縁膜の全体を占めるので、第２群の素子の経時劣化が、さらに効果的に抑制される。
【０１４０】
第５の発明の装置では、窒素導入領域が備わるので、バーズビークを形成する工程において、半導体基板が浸食されバーズビークが沈み込むという現象を緩和することができる。その結果、第２半導体領域が浅く形成されるために、パンチスルー耐性をさらに高めることができる。
【０１４１】
第６の発明の装置では、第２半導体領域の露出面が、一対のバーズビークの直下から外れた領域で、バーズビークの底部よりも高い位置にあるので、バーズビークの底部を基準とした第２半導体領域の深さを、その分小さく抑えることが可能である。それにより、パンチスルー耐性がさらに高められる。
【０１４２】
第７の発明の装置では、一対の主電極が一対の第２半導体領域に接続されることにより、複数の素子の少なくとも一部として、ＭＯＳトランジスタが備わっている。しかも、主電極が、半導体化合物層を通じて第２半導体領域に接続されているので、それらの間の接触抵抗が引き下げられ、その結果、電流駆動能力および動作速度が高められる。特に、第６の発明の装置と組み合わせて、しかも、露出面が高くなっている分だけ第２半導体領域を浅くすることなく、露出面が高くなっている第２半導体領域に半導体金属化合物層が形成されているときには、半導体化合物層を形成する工程において発生するおそれのあるスパイクによる第１および第２半導体領域の間の接合特性の劣化を抑制することができる。
【０１４３】
第８の発明の装置では、ゲート電極が、半導体基板に比べて、熱反応に対する耐性の高い導電性材料で構成されているので、熱反応処理によるバーズビークの形成という製造方法を適用する際に、導電性材料のやせ細りを考慮する必要がない。すなわち、製造方法がさらに容易化される。
【０１４４】
第９の発明の製造方法では、二つの領域の間でゲート長を異ならせ、従来周知の熱反応処理を行うことによってゲート電極の直下にバーズビークを侵入させることによって、ゲート絶縁膜の中で厚膜化された部分が占める割合を、二つの領域の間で容易に異ならせている。すなわち、第１の発明の装置を容易に得ることができる。
【０１４５】
第１０の発明の製造方法では、ゲート電極を遮蔽体として用いて不純物の導入を行うことによって、エクステンション領域が容易に形成される。すなわち、第２の発明の装置を容易に得ることができる。
【０１４６】
第１１の発明の製造方法では、ゲート電極を遮蔽体として用いて不純物の導入を行うことによって、バーズビークの底面を覆うように第２半導体領域が形成される。すなわち、第３の発明の装置を容易に得ることができる。
【０１４７】
第１２の発明の製造方法では、第２群において、ゲート絶縁膜のすべてをバーズビークが占めるように熱反応処理が行われる。すなわち、簡単な方法で、第４の発明の装置を得ることができる。
【０１４８】
第１３の発明の製造方法では、ゲート電極を遮蔽体として用いて窒素の導入を行うことによって、窒素導入領域が形成され、絶縁膜は、この領域の露出面において厚膜化される。その結果、厚膜化された部分の沈み込みが抑制されるので、その後に形成される第２半導体領域が、その分だけ浅くなる。その結果、装置のパンチスルー耐性を向上させることができる。すなわち、第５の発明の装置が容易に実現する。
【０１４９】
第１４の発明の製造方法では、絶縁膜の厚膜化した部分が選択的に除去された後に、第２半導体領域を形成するための不純物の導入が行われる。このため、不純物の導入が、低い照射エネルギーでの注入を用いて遂行することが可能となる。その結果、第２半導体領域の拡がりを抑えることができるので、パンチスルー耐性に優れた装置が出来上がる。
【０１５０】
第１５の発明の製造方法では、絶縁膜の厚膜化した部分が選択的に薄膜化された後に、第２半導体領域を形成するための不純物の導入が行われる。このため、不純物の導入が、低い照射エネルギーでの注入を用いて遂行することが可能となる。その結果、第２半導体領域の拡がりを抑えることができるので、パンチスルー耐性に優れた装置が出来上がる。しかも、絶縁膜が除去されずに残されるので、第２半導体領域の汚染を防止し、接合特性を高めることができる。
【０１５１】
第１６の発明の製造方法では、絶縁膜の厚膜化した部分が、第１および第２群の一方において選択的に除去された後に、第２半導体領域を形成するための不純物の導入が行われる。このため、一方の群において、不純物の導入が、低い照射エネルギーでの注入を用いて遂行することが可能となる。その結果、一方の群にておいては、第２半導体領域の拡がりが抑えられるので、パンチスルー耐性の高い素子が実現し、他方の群においては、絶縁膜が除去されずに残るので、汚染が少なく接合特性の高い素子が実現する。すなわち、接合特性の劣化の防止が、パンチスルー耐性の向上よりも優先する素子と、そうでない素子とが混在する装置の製造に適している。
【０１５２】
第１７の発明の製造方法では、第１および第２群の双方において、絶縁膜の厚膜化した部分が選択的に薄膜化された後に、薄膜化された部分が、第１および第２群の一方において選択的に除去される。その後に、第２半導体領域を形成するための不純物の導入が行われる。このため、接合特性の劣化の防止が最優先する群において、接合特性を高く維持しつつ、しかも、双方の群について、パンチスルー耐性の向上を図ることが可能となる。
【０１５３】
第１８の発明の製造方法では、少なくとも一方の群において、半導体層を堆積することによって、第２半導体領域が形成されるべき半導体基板の主面を突出させた後に、第２半導体領域を形成するための不純物の導入が行われる。このため、第２半導体領域が浅く形成されるので、パンチスルー耐性に優れた素子を備える装置が実現する。すなわち、第６の発明の装置を容易に得ることができる。
【０１５４】
第１９の発明の製造方法では、少なくとも一方の群において、第２半導体領域に相当する半導体基板の主面の上に半導体金属化合物層が形成され、これを通じて主電極が第２半導体領域へと接続されるので、電流駆動能力の高いＭＯＳトランジスタを備える装置が実現する。すなわち、第７の発明の装置が容易に得られる。特に、第１７の発明と組み合わせ、しかも、半導体層を堆積する前に第２半導体領域が形成される場合には、半導体金属化合物層を形成する工程において発生するおそれのあるスパイクが、第１および第２半導体領域の間の接合特性を劣化させることを抑制することができる。
【０１５５】
第２０の発明の製造方法では、導電性材料として、熱反応に対する耐性が半導体基板に比べて高い材料が用いられるので、熱反応処理によってバーズビークの形成を行う際に、導電性材料のやせ細りを考慮する必要がない。すなわち、製造方法がさらに容易化される。
【図面の簡単な説明】
【図１】 実施の形態１の装置の正面断面図である。
【図２】 図１の装置の製造工程図である。
【図３】 図１の装置の製造工程図である。
【図４】 図１の装置の製造工程図である。
【図５】 図１の装置の製造工程図である。
【図６】 図１の装置の製造工程図である。
【図７】 図１の装置の製造工程図である。
【図８】 図１の装置の製造工程図である。
【図９】 図１の装置の製造工程図である。
【図１０】 図１の装置の製造工程図である。
【図１１】 図１の装置の製造工程図である。
【図１２】 実施の形態２の装置の正面断面図である。
【図１３】 図１２の装置の製造工程図である。
【図１４】 実施の形態３の装置の正面断面図である。
【図１５】 図１４の装置の製造工程図である。
【図１６】 実施の形態４の装置の正面断面図である。
【図１７】 図１６の装置の製造工程図である。
【図１８】 実施の形態５の装置の正面断面図である。
【図１９】 図１８の装置の製造工程図である。
【図２０】 図１８の装置の製造工程図である。
【図２１】 実施の形態６の装置の製造工程図である。
【図２２】 図２１の装置の製造工程図である。
【図２３】 図２１の装置の製造工程図である。
【図２４】 図２１の装置の製造工程図である。
【図２５】 図２１の装置の製造工程図である。
【図２６】 図２１の装置の製造工程図である。
【図２７】 実施の形態６の装置の別の製造方法を示す工程図である。
【図２８】 実施の形態７の製造方法を示す工程図である。
【図２９】 実施の形態７の製造方法を示す工程図である。
【図３０】 実施の形態７の装置の別の製造方法を示す工程図である。
【図３１】 実施の形態７の装置の別の製造方法を示す工程図である。
【図３２】 実施の形態８の装置の正面断面図である。
【図３３】 図３２の装置の製造工程図である。
【図３４】 図３２の装置の製造工程図である。
【図３５】 図３２の装置の製造工程図である。
【図３６】 実施の形態９の装置の正面断面図である。
【図３７】 図３６の装置の製造工程図である。
【図３８】 実施の形態１０の装置の正面断面図である。
【図３９】 図３８の装置の製造工程図である。
【図４０】 従来の装置の正面断面図である。
【図４１】 もう一つの従来の装置の正面断面図である。
【図４２】 図４１の装置の製造工程図である。
【図４３】 図４１の装置の製造工程図である。
【図４４】 図４１の装置の製造工程図である。
【図４５】 図４１の装置の製造工程図である。
【図４６】 図４１の装置の製造工程図である。
【図４７】 図４１の装置の製造工程図である。
【符号の説明】
１ 半導体基板、２，１２ ウエル（第１半導体領域）、３，１３ ソース・ドレイン領域（第２半導体領域）、４，１４ エクステンション領域、７，１７ゲート絶縁膜、９，１９ ゲート電極、８，１８ バーズビーク、１０，２０ソース電極（主電極）、１１，２１ ドレイン電極（主電極）、２５，２６ 窒素導入領域、３０，３６ シリサイド層（半導体金属化合物層）、５１，５２絶縁膜、５３ 導電性材料、Ｌ 低電圧素子（第１群の素子）、Ｈ 高電圧素子（第２群の素子）。
Claims (20)
- 複数の素子が半導体基板に作り込まれた半導体装置において、
前記半導体基板が主面を規定し、
前記複数の素子の各々は、
前記主面に選択的に露出するように前記半導体基板に形成されている第１導電型式の第１半導体領域と、
前記第１半導体領域を挟んで前記主面に選択的に露出するように、互いに分離して前記半導体基板に選択的に形成されている第２導電型式の一対の第２半導体領域と、
前記第１半導体領域が露出する面の上に配設されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配設されたゲート電極と、を備え、
前記複数の素子が、各群が当該複数の素子の少なくとも１個を含む複数群に分類され、
前記一対の第２半導体領域の一方から他方へと向かう方向に沿った前記ゲート電極の長さであるゲート長が、前記複数群の中の第１群よりも第２群において短く、
前記複数の素子の各々に備わる前記ゲート絶縁膜は、前記ゲート電極の直下の領域の中で、前記方向に沿って端部から中央部へと向かって延在する厚膜部である一対のバーズビークを有しており、
前記ゲート絶縁膜は、少なくとも前記第１群においては、前記一対のバーズビークに挟まれて前記一対のバーズビークよりも薄い部分を有し、
前記ゲート電極の直下の前記領域の中で、前記一対のバーズビークが占める割合が、前記第１群よりも前記第２群において高く、
前記第２群に形成される前記素子は、前記第１群に形成される前記素子よりも高電圧が印加される高電圧素子であり、前記第１群に形成される前記素子は低電圧素子である半導体装置。 - 請求項１に記載の半導体装置において、
前記複数の素子の各々が、
前記一対の第２半導体領域から、前記一対のバーズビークの底部を覆うように当該底部と前記半導体基板との境界面に選択的に露出して設けられ、互いに分離した第２導電型式の一対のエクステンション領域を、さらに備え、
当該一対のエクステンション領域は、前記一対の第２半導体領域に比べて、底部が浅く、しかも、低い不純物濃度で形成されている半導体装置。 - 請求項１に記載の半導体装置において、
前記一対の第２半導体領域が、前記一対のバーズビークの底部を、それぞれ覆っている半導体装置。 - 請求項１ないし請求項３のいずれかに記載の半導体装置において、
前記割合が、前記第２群において、100%である半導体装置。 - 請求項１ないし請求項４のいずれかに記載の半導体装置において、
前記複数の素子の各々が、
前記一対の第２半導体領域が露出する面、および、前記一対のバーズビークの底部と前記半導体基板の境界面の部分に、選択的に露出するように、前記半導体基板に選択的に形成され、窒素を含有する窒素導入領域を、さらに備える半導体装置。 - 請求項１ないし請求項５のいずれかに記載の半導体装置において、
前記一対の第２半導体領域が露出する面が、前記第１および第２群の少なくとも一つの群においては、前記一対のバーズビークの直下から外れた領域で、前記一対のバーズビークの底部よりも高い位置にある半導体装置。 - 請求項１ないし請求項６のいずれかに記載の半導体装置において、
前記複数の素子の中で、前記第１および第２群の少なくとも一つの群に属する素子の各々が、
前記一対の第２半導体領域が露出する面の上に形成されている半導体金属化合物層と、
当該半導体化合物層を通じて前記一対の第２半導体領域に、それぞれ接続された一対の主電極と、をさらに備えている半導体装置。 - 請求項１ないし請求項７のいずれかに記載の半導体装置において、
前記ゲート電極が、前記半導体基板に比べて、熱反応に対する耐性の高い導電性材料で構成される半導体装置。 - 半導体装置の製造方法において、
(a)主面を規定し、第１導電型式の第１半導体領域が前記主面に露出する半導体基板を準備する工程と、
(b)前記主面の上に絶縁膜を形成する工程と、
(c)前記絶縁膜の上に導電性材料を堆積する工程と、
(d)前記導電性材料の選択的除去を行うことにより、前記主面に沿った複数の領域の各々にゲート電極を形成し、しかもその際に、各群が前記複数の領域の少なくとも一つを含むように前記複数の領域が分類されてなる複数群の中の第１群よりも第２群において、前記ゲート電極のゲート長が短くなるように、前記導電性材料の前記選択的除去を行う工程と、
(e) 熱反応処理を行うことにより、前記複数の領域の各々において、前記ゲート電極に覆われない前記絶縁膜の部分を厚膜化するとともに、前記ゲート電極の直下の領域へも、厚膜化した部分を一対のバーズビークとして侵入させ、しかも、少なくとも前記第１群においては、前記ゲート電極の直下の領域の中で前記一対のバーズビークが侵入しない部分が残り、前記ゲート電極の直下の前記領域の中で前記一対のバーズビークが占める割合が、前記第１群よりも前記第２群において高くなるように、前記熱反応処理を行う工程と、
(f)少なくとも前記工程(d)よりも後に、前記ゲート電極を遮蔽体の少なくとも主要部分として用いて第２導電型式の不純物を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記ゲート電極の直下における前記第１半導体領域が露出する面を挟んで、前記主面に選択的に露出するように互いに分離して、一対の第２半導体領域を前記半導体基板に選択的に形成する工程と、
を備え、
前記第２群に形成される前記素子は、前記第１群に形成される前記素子よりも高電圧が印加される高電圧素子であり、前記第１群に形成される前記素子は低電圧素子である半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法であって、
(g)前記工程(d)よりも後で、前記工程(e)よりも前に、前記ゲート電極を遮蔽体として用いて第２導電型式の不純物を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出し、前記一対の第２半導体領域に比べて底部が浅くしかも不純物濃度が低くなるように、第２導電型式の一対のエクステンション領域を、前記半導体基板に選択的に形成する工程を、さらに備える半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法であって、
前記工程(f)において、前記ゲート電極を前記遮蔽体として用いて前記不純物の導入が行われ、それによって、前記一対の第２半導体領域が、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出するように形成される半導体装置の製造方法。 - 請求項９ないし請求項１１のいずれかに記載の半導体装置の製造方法であって、
前記工程(e)において、前記割合が、前記第２群において、100%となるように、前記熱反応処理が行われる半導体装置の製造方法。 - 請求項９ないし請求項１２のいずれかに記載の半導体装置の製造方法であって、
(h)前記工程(d)よりも後で、前記工程(e)よりも前に、前記ゲート電極を遮蔽体として用いて窒素を前記主面に選択的に導入することにより、前記複数の領域の各々において、前記絶縁膜が厚膜化される前記主面内の領域の全体に、選択的に露出し、窒素を含有する窒素導入領域を、前記半導体基板に選択的に形成する工程を、さらに備える半導体装置の製造方法。 - 請求項９ないし請求項１３のいずれかに記載の半導体装置の製造方法であって、
(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に除去する工程、をさらに備える半導体装置の製造方法。 - 請求項９ないし請求項１３のいずれかに記載の半導体装置の製造方法であって、
(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に薄膜化する工程、をさらに備える半導体装置の製造方法。 - 請求項９ないし請求項１３のいずれかに記載の半導体装置の製造方法であって、
(i)前記工程(e)よりも後で、前記工程(f)よりも前に、前記第１および第２群の中の一方の群に選択的に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の厚膜化した部分を選択的に除去する工程、をさらに備える半導体装置の製造方法。 - 請求項９ないし請求項１３のいずれかに記載の半導体装置の製造方法であって、
(i)少なくとも前記工程(e)よりも後に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記複数の領域の各々において、前記絶縁膜の厚膜化した部分を選択的に薄膜化する工程と、
(j)前記工程(i)よりも後で、前記工程(f)よりも前に、前記第１および第２群の中の一方の群に選択的に、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の薄膜化した部分を選択的に除去する工程と、をさらに備える半導体装置の製造方法。 - 請求項９ないし請求項１７のいずれかに記載の半導体装置の製造方法であって、
(i)少なくとも前記工程(e)よりも後に、前記第１および第２群の中の少なくとも一方の群において、前記ゲート電極を遮蔽体として用いて選択的エッチングを行うことにより、前記絶縁膜の厚膜化した部分を選択的に除去する工程と、
(j)前記工程(i)よりも後で、前記工程(f)よりも前に、前記絶縁膜が除去された前記部分に露出する前記半導体基板の前記主面の上に、半導体層を堆積することにより、前記主面を前記部分において突出させる工程を、さらに備える半導体装置の製造方法。 - 請求項９ないし請求項１８のいずれかに記載の半導体装置の製造方法であって、
(k)少なくとも前記工程(e)よりも後に、前記第１および第２群の中の少なくとも一方の群において、前記一対の第２半導体領域が占めるべき前記主面の部分の上に半導体金属化合物層を形成する工程と、
(l)前記工程(f)および(k)の後に、前記半導体化合物層を通じて前記一対の第２半導体領域に、それぞれ接続する一対の主電極を形成する工程と、をさらに備える半導体装置の製造方法。 - 請求項９ないし請求項１９のいずれかに記載の半導体装置の製造方法であって、
前記工程(c)で堆積される前記導電性材料が、熱反応に対する耐性が前記半導体基板に比べて高い材料である半導体装置の製造方法。
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