JP4171286B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000012535 impurity Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 35
- 238000000926 separation method Methods 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 104
- 108091006146 Channels Proteins 0.000 description 64
- 230000005684 electric field Effects 0.000 description 23
- 230000015556 catabolic process Effects 0.000 description 19
- 238000005530 etching Methods 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000005368 silicate glass Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 208000012468 Ewing sarcoma/peripheral primitive neuroectodermal tumor Diseases 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に実動作領域最外周のトレンチ底部での電界集中を緩和し、耐圧劣化を抑制する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図１２に従来の半導体装置を、トレンチ構造のＮチャネル型のパワーＭＯＳＦＥＴを例に示す。
【０００３】
Ｎ＋型のシリコン半導体基板２１の上にＮ−型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４は、実動作領域全面にわたり同じ形成深さであり、実動作領域外のチャネル層２４周端部には、耐圧を確保するためのＰ＋型領域２４ａが設けられる。
【０００４】
チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ＋型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【０００５】
図１３から図１８を参照して、従来の半導体装置の製造方法を、トレンチ構造のＮチャネル型パワーＭＯＳＦＥＴを例に示す。
【０００６】
図１３では、Ｎ＋型シリコン半導体基板２１にＮ−型のエピタキシャル層を積層してドレイン領域２２を形成する。実動作領域外の予定のチャネル層２４周端部に高濃度のＰ型不純物を注入・拡散して、Ｐ＋型領域２４ａを形成する。更に、全面にドーズ量１０１３オーダーでボロン等の不純物を注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００７】
図１４から図１５にトレンチを形成する工程を示す。
【０００８】
図１４では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を厚さ数千Åに生成し、レジスト膜によるマスクをトレンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライエッチングして部分的に除去し、チャネル領域２４が露出したトレンチ開口部２６を形成する。
【０００９】
図１５では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達する深さのトレンチ２７を形成する。
【００１０】
図１６ではダミー酸化をしてトレンチ２７内壁とチャネル層２４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。その後、ゲート酸化膜３１を形成する。すなわち、全面を熱酸化してゲート酸化膜３１を例えば厚み約数百Åに形成する。
【００１１】
図１７では、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層３２を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極３３を形成する。その後全面に付着したポリシリコン層３２をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１２】
図１８ではレジスト膜によるマスクにより選択的にボロンをドーズ量１０１５オーダーでイオン注入し、Ｐ＋型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１３】
その後、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をドーズ量１０１５オーダーでイオン注入し、Ｎ＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜を除去する。
【００１４】
更に、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成する。これにより、実動作領域には、ＭＯＳＦＥＴ２８が多数配置される。
【００１５】
このように、従来のトレンチ構造のＭＯＳＦＥＴでは、実動作領域に設けられるトレンチ２７およびＭＯＳＦＥＴ２８の深さは全てほぼ均一である（例えば、特許文献１参照。）。
【００１６】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴにおいて、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に閾値電圧以上の駆動電圧を印加すると、トレンチに沿ったチャネル層にチャネル領域が形成され、チャネル領域を通じて電流が流れ、ＭＯＳＦＥＴはオン状態となる。
【００１７】
一方、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に印加する駆動電圧が、閾値電圧以下の場合、ＭＯＳＦＥＴはオフ状態となる。
【００１８】
【特許文献１】
特開平９−２７０５１２号公報 （第１０頁、第２３図）
【００１９】
【発明が解決しようとする課題】
かかる従来のトレンチ構造の高耐圧ＭＯＳＦＥＴでは、オフ状態において、逆バイアスとなるチャネル層２４とドレイン領域２２界面のＰＮ接合から、図１２の破線の如く空乏層が広がる。これを駆動電圧Ｖ０印加時の空乏層とする。ドレイン領域２２であるＮ−エピタキシャル層はＰ型のチャネル層２４に比較して不純物濃度が低いため、空乏層の多くはドレイン領域２２方向に延び、ドレイン電圧を保持する。
【００２０】
この状態において、最外周トレンチの２７ａのボトムエッジは、実動作領域内のトレンチ２７のボトムエッジと比較して最も大きな電界強度を有しているため、ここに電界集中が発生する。
【００２１】
以下にその理由を説明する。
【００２２】
まず、各トレンチのボトムエッジの電界強度Ｅは次式によって示される。
【００２３】
Ｅ＝ Ｖ０／ｄ
上式において、ｄは、各トレンチのボトムエッジから、最も近接するドレイン領域側の空乏層端までの距離であり、図１２の如く、最外周トレンチ２７ａではｄ１１であり、実動作領域のトレンチ２７ではｄ１２である。
【００２４】
また、ドレイン領域２２に広がる空乏層は、隣接する空乏層が一体化して連続しているが、チャネル層２４に広がる空乏層は絶縁膜が設けられたトレンチ２７内部へ広がらないため、トレンチ２７により分離されている。実動作領域においては、各トレンチ２７で分離され且つチャネル層２４の不純物濃度がドレイン領域２２の不純物濃度よりも高濃度であるため、チャネル層２４側への空乏層の広がりは少なく、ドレイン領域２２側へ大きく広がる。一方最外周トレンチ２７ａの外側では、Ｐ＋型領域２４ａまで、例えば２０μｍ程度と充分離間されており、トレンチ２７による制限が無いため、チャネル層２４側では実動作領域よりも空乏層が広がりやすい。更に、固定された印加電圧Ｖ０の場合、最も広がった部分の空乏層の幅ｄ０は実動作領域内およびその外周でほぼ均一である。
【００２５】
つまり、最外周トレンチ２７ａの外側では、チャネル層２４側への空乏層が広がりやすい分、ドレイン領域３３側への空乏層の広がりが実動作領域内よりも少なくなる。従って、トレンチ２７よりもボトムエッジから空乏層端までの距離が狭く（ｄ１２＞ｄ１１）なる。尚、実動作領域内では、等間隔でトレンチ２７が配置されており、空乏層は均等に広がるため、最外周トレンチ２７ａのみ、空乏層端までの距離ｄ１１が短くなる。
【００２６】
すなわち、各トレンチのボトムエッジの電界強度Ｅは最外周トレンチ２７ａが最も強くなり、ここに電界集中が発生するのである。このため、ドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧が劣化し、高温時では定格値割れする問題があった。
【００２７】
具体的には図１９に、コレクタ−エミッタ間耐圧（ＶＣＥＳ）と温度（Ｔａ）の特性図を示す。この図によれば、電界集中のため周囲温度が７５℃以上ではＶＣＥＳ値が下がり、負の温度特性となってしまう。このため特性の向上が図れず、電界集中によるコレクタ−エミッタ間の耐圧劣化が大きな問題であった。
【００２８】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、基板表面に設けた不純物領域と、該不純物領域の周端部に設けた高濃度不純物領域と、前記不純物領域を貫通する多数のトレンチ構造の第１のトランジスタと、前記第１のトランジスタの外周で前記高濃度不純物領域と近接し、前記第１のトランジスタより深く設けられた第２のトランジスタとを具備することにより解決するものである。
【００２９】
第２に、半導体基板表面に設けた第１の不純物領域と、前記第１の不純物領域周端部に設けた高濃度不純物領域と、前記第１の不純物領域を貫通するトレンチと、少なくとも前記トレンチ内を覆う絶縁膜と、前記トレンチ内に埋設された半導体材料と、前記トレンチに隣接して設けられた第２の不純物領域とからなる第１のトランジスタのセルを多数個配列した実動作領域と、前記実動作領域の最外周で前記高濃度不純物領域と近接し、前記第１のトランジスタより深く設けられた第２のトランジスタとを具備することにより解決するものである。
【００３０】
第３に、ドレイン領域となる一導電型半導体基板表面に設けられた逆導電型不純物領域であるチャネル層と、前記チャネル層周端部に設けた高濃度不純物領域と、前記チャネル層を貫通するトレンチと、少なくとも前記トレンチ内を覆う絶縁膜と、前記トレンチ内に埋設された半導体材料よりなる電極と、前記チャネル層表面で前記トレンチに隣接して設けられた一導電型のソース領域とからなる第１のトランジスタのセルを多数個配列した実動作領域と、前記実動作領域の最外周で前記高濃度不純物領域と近接し、前記第１のトランジスタより深く設けられた第２のトランジスタとを具備することにより解決するものである。
【００３１】
また、前記第２のトランジスタと前記高濃度不純物領域との離間距離は、前記第１のトランジスタ同士の離間距離よりも小さいことを特徴とするものである。
【００３２】
また、前記第２のトランジスタは、前記高濃度不純物領域よりも浅く設けることを特徴とするものである。
【００３３】
また、前記第２のトランジスタを構成する前記トレンチの開口幅は前記第１のトランジスタを構成する前記トレンチの開口幅よりも広いことを特徴とするものである。
【００３４】
また、前記第１のトランジスタの外周で且つ前記第２のトランジスタの内周に、該第２のトランジスタより浅く、前記第１のトランジスタより深い第３のトランジスタを設けることを特徴とするものである。
【００３５】
また、前記第３のトランジスタを構成する前記トレンチの開口幅は、前記第１のトランジスタを構成する前記トレンチの開口幅より広く、前記第２のトランジスタを構成する前記トレンチの開口幅よりも狭いことを特徴とするものである。
【００３６】
第４に、開口幅の異なるマスクを用いて、第１のトレンチと該第１のトレンチの外周で該第１のトレンチよりも深い第２のトレンチを同一工程で形成することにより解決するものである。
【００３７】
第５に、半導体基板表面に第１の不純物領域を形成する工程と、前記第１の不純物領域を貫通する多数の第１のトレンチを形成し、同時に該第１のトレンチの最外周に該第１のトレンチよりも深い第２のトレンチを形成する工程と、前記第１および第２のトレンチの内壁に絶縁膜を形成する工程と、前記第１および第２のトレンチに半導体材料を埋設する工程と、前記第１および第２のトレンチに隣接して第２の不純物領域を形成する工程とを具備することにより解決するものである。
【００３８】
第６に、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通する多数の第１のトレンチを形成し、同時に該第１トレンチの最外周に該第１のトレンチよりも深い第２のトレンチを形成する工程と、前記第１および第２のトレンチの内壁にゲート絶縁膜を形成する工程と、前記第１および第２のトレンチに埋設される半導体材料からなる電極を形成する工程と、前記チャネル層で前記第１および第２のトレンチに隣接して一導電型のソース領域を形成する工程とを具備することを特徴とするものである。
【００３９】
また、前記第１および第２のトレンチ形成工程において、前記第２のトレンチは前記第１のトレンチよりもマスクの開口幅を広く形成することを特徴とするものである。
【００４０】
また、前記第１および第２のトレンチ形成工程において、前記第１のトレンチの外周で前記第２のトレンチより内周に前記第１のトレンチよりも深く前記第２のトレンチよりも浅い第３のトレンチを同時に形成することを特徴とするものである。
【００４１】
また、前記第３のトレンチのマスクの開口幅は、前記第１のトレンチのマスク開口幅よりも広く、前記第２のトレンチのマスク開口幅よりも狭く形成することを特徴とするものである。
【００４２】
【発明の実施の形態】
以下に本発明の実施の形態をトレンチ構造のＮチャネル型のパワーＭＯＳＦＥＴを例に詳細に説明する。
【００４３】
まず、本発明の第１の実施の形態の半導体装置を、図１から図８を参照して説明する。
【００４４】
図１は、本実施形態の半導体装置を示す断面図である。第１のトランジスタ８および第２のトランジスタ８ａを有する半導体装置は、半導体基板１、２と、チャネル層４と、高濃度不純物領域４ａと、トレンチ７、７ａと、ゲート酸化膜１１と、ゲート電極１３と、ソース領域１５と金属電極１７とから構成される。
【００４５】
半導体基板は、Ｎ＋型のシリコン半導体基板１の上にＮ−型のエピタキシャル層を積層してドレイン領域２とする。
【００４６】
チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロン等を注入した拡散領域である。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域（図示せず）が形成される。チャネル層４は、ＭＯＳＦＥＴ８、８ａが配置される実動作領域全面にわたり同じ形成深さであり、実動作領域外のチャネル層４周端部には、耐圧を確保するためのＰ＋型領域４ａが設けられる。
【００４７】
トレンチ７、７ａは、実動作領域のチャネル層４を貫通してドレイン領域２まで到達させ、一般的には半導体基板上に格子状またはストライプ状にパターニングする。トレンチ７は実動作領域内に多数設けられ、その外周にトレンチ７より深いトレンチ７ａが設けられる。また、トレンチ７ａの開口幅は、トレンチ７より広く設ける。これにより、後述するが、深さの異なるトレンチ７、７ａを同時に形成することができる。しかし、ここでは、トレンチ７よりトレンチ７ａが深く設けられればよく、別工程でエッチング条件を変えるなどして形成しても良い。
【００４８】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ７、７ａ内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１は絶縁膜であるので、トレンチ７、７ａ内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００４９】
ゲート電極１３は、トレンチ７、７ａに埋設されたポリシリコンよりなり、そのポリシリコンには、低抵抗化を図るためにＰ型不純物が導入されている。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００５０】
ソース領域１５は、トレンチ７、７ａに隣接したチャネル層４表面にＮ＋型不純物を注入した拡散領域であり、実動作領域を覆う金属のソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層４表面には、Ｐ＋型不純物の拡散領域であるボディコンタクト領域１４を設け、基板の電位を安定化させる。
【００５１】
層間絶縁膜１６は、ソース電極１７とゲート電極１３との絶縁のため、少なくともゲート電極１３を覆って設けられ、トレンチ開口部にその一部を残している。
【００５２】
ソース電極１７は、アルミニウム等をスパッタして所望の形状にパターニングされる。実動作領域上を覆い、ソース領域１５およびボディコンタクト領域１４とコンタクトする。
【００５３】
これにより、実動作領域内にはトレンチ７により多数の第１のＭＯＳＦＥＴ８が配置され、第２のＭＯＳＦＥＴ８ａはトレンチ７ａにより第１のＭＯＳＦＥＴ８の外周に配置される。第２のＭＯＳＦＥＴ８ａは、第１のトランジスタ８より深く、且つＰ＋型領域４ａより浅く設ける。
【００５４】
また、後に詳述するが第２のＭＯＳＦＥＴ８ａは、Ｐ＋型領域４ａに近接して配置する。具体的には、第２のＭＯＳＦＥＴ８ａとＰ＋型領域４ａとの離間距離Ｗ２は、第１のＭＯＳＦＥＴ８同士、または第１のＭＯＳＦＥＴ８と第２のＭＯＳＦＥＴ８ａの離間距離Ｗ１以下の離間距離とする。また、Ｐ＋型領域４ａと第２のＭＯＳＦＥＴ８ａが接していても良い。
【００５５】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴにおいて、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に閾値電圧以上の駆動電圧を印加すると、トレンチに沿ったチャネル層にチャネル領域が形成され、チャネル領域を通じて電流が流れ、ＭＯＳＦＥＴはオン状態となる。
【００５６】
一方、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に印加する駆動電圧が、閾値電圧以下の場合、ＭＯＳＦＥＴはオフ状態となる。
【００５７】
本発明の特徴は、第１のＭＯＳＦＥＴ８の外周に、第１のＭＯＳＦＥＴ８よりも深く且つＰ＋型領域４ａよりも浅い第２のＭＯＳＦＥＴ８ａを設け、更にＰ＋型領域４ａと近接して配置することにある。
【００５８】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴでは、オフ状態において、逆バイアスとなるチャネル層４とドレイン領域２界面のＰＮ接合から、図１の破線の如く空乏層が広がる。これを駆動電圧Ｖ０印加時の空乏層とする。ドレイン領域２であるＮ−エピタキシャル層は、Ｐ型のチャネル層４に比較して不純物濃度が低いため、空乏層の多くはドレイン領域２方向に延び、ドレイン電圧を保持する。
【００５９】
本実施形態において、第２のＭＯＳＦＥＴ８ａを設け、Ｐ＋型領域４ａと近接して配置することを除けば他の構成要素は従来と同一である。このとき同じ駆動電圧Ｖ０を印加すると、空乏層は従来の図１２と同様に広がり、空乏層全体の厚みも従来と同等のｄ０となる。
【００６０】
しかし、本実施形態では、第２のＭＯＳＦＥＴ８ａが第１のＭＯＳＦＥＴ８より深く、Ｐ＋型領域４ａより浅く設けられており、且つＰ＋型領域４ａと近接して配置されている。チャネル層４とＰ＋型領域４ａは連続しており、Ｐ＋型領域４ａは深いため、空乏層は深いＰ＋型領域４ａとドレイン領域２の界面に沿って図の如く拡がる。ここで、第２のＭＯＳＦＥＴ８ａとＰ＋型領域４ａの離間距離Ｗ２を他のＭＯＳＦＥＴ間の離間距離Ｗ１以下にすることで、第２のＭＯＳＦＥＴ８ａを構成するトレンチ７ａのボトムエッジから、ドレイン領域２に広がる空乏層はＰ＋型領域４ａに押し下げられるように広がる。これにより、従来と同程度の空乏層の厚みｄ０を保持する実動作領域周端部では、第２のＭＯＳＦＥＴ８ａを構成するトレンチ７ａのボトムエッジから、ドレイン領域２に広がる空乏層端までの距離ｄ２が、従来のｄ１１（図１２参照）よりも大きくなる。つまり、図１に示す最外周トレンチ７ａのボトムエッジの電界強度Ｅ２（＝Ｖ０／ｄ２）は従来の最外周トレンチ２７ａのボトムエッジの電界強度Ｅ１（＝Ｖ０／ｄ１１）より小さくなり、電界集中を緩和することができる。これにより、ドレイン−ソース間の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【００６１】
具体的なコレクタ−エミッタ間耐圧と周囲温度の特性（ＶＣＥＳ−Ｔａ特性）を図２に示す。実線が本実施形態の半導体素子による特性であり、点線が従来の特性である。この図によれば本発明の構造を採用することにより、周囲温度（Ｔａ）が絶対最大定格である１５０℃の範囲においてＶＣＥＳが正の温度特性となった。従来は７５℃以上の周囲温度にて負の温度特性となっていたことと比較すると、大幅に特性が改善されたことになる。
【００６２】
尚、本発明の実施の形態においてはＭＯＳＦＥＴを例に説明したが、ＩＧＢＴにおいても、本発明の構造が適用でき、同様の効果が得られる。
【００６３】
次に本発明の半導体装置の製造方法を図３から図８を用いて説明する。
【００６４】
本発明の半導体装置の製造方法は、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層を貫通する多数の第１のトレンチを形成し、同時に第１トレンチの外周に第１のトレンチよりも深い第２のトレンチを形成する工程と、第１及び第２のトレンチの内壁にゲート絶縁膜を形成する工程と、第１および第２のトレンチに埋設される半導体材料からなる電極を形成する工程と、チャネル層で第１，第２トレンチに隣接して一導電型のソース領域を形成する工程とから構成される。
【００６５】
本発明の第１の工程は図３に示す如く、ドレイン領域２となる一導電型の半導体基板表面に逆導電型のチャネル層４を形成することにある。
【００６６】
Ｎ＋型シリコン半導体基板１にＮ−型のエピタキシャル層を積層してドレイン領域２を形成する。実動作領域外の予定のチャネル層４周端部には、高濃度のＰ型不純物を注入、拡散してＰ＋型領域４ａを形成する。更に、全面にドーズ量１０１３オーダーでボロン等の不純物を注入した後、拡散してＰ型のチャネル層４を形成する。
【００６７】
尚、ＩＧＢＴの場合は、Ｐ型半導体領域にＮ型エピタキシャル層を設け、その上にＮ−型エピタキシャル層を積層してコレクタ領域を形成すれば、後の工程は同一工程で実施ができる。
【００６８】
本発明の第２の工程は図４から図５に示す如く、チャネル層を貫通する多数の第１のトレンチを形成し、同時に第１トレンチの最外周に第１のトレンチよりも深い第２のトレンチを形成することにある。
【００６９】
本工程は本発明の特徴となる工程であり、トレンチ開口部の開口幅が異なるマスクを用いて深さの異なる第１のトレンチ７と第２のトレンチ７ａを同一工程にて形成するものである。
【００７０】
図４では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を厚さ数千Åに生成する。その後、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部６、６ａを形成する。このとき、同一エッチング条件であれば開口部の幅が大きいほうがトレンチ深さが深くなる特性を利用して、実動作領域最外周の第２のトレンチ開口部６ａが実動作領域内の第１のトレンチ開口部６より開口幅が大きくなるようなパターンのマスクを用いて露光する。具体的には第１のトレンチ開口部６が例えば０．５μｍ程度の開口幅であれば第２のトレンチ開口部６ａは１．０μｍ程度に形成する。また、第２のトレンチが、Ｐ＋型領域４ａと充分近接するように第２のトレンチ開口部６ａを形成する。つまり、第２のトレンチ開口部６ａとＰ＋型領域４ａの離間距離Ｗ２を、実動作領域のＭＯＳＦＥＴの第１のトレンチ開口部６同士または第１のトレンチ開口部６と第２のトレンチ開口部６ａの離間距離Ｗ１以下になるように近接して形成する。
【００７１】
図５では、ＣＶＤ酸化膜５をマスクとして第１、第２のトレンチ開口部６、６ａのシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ７、７ａを形成する。このとき、前述のごとく最外周では開口幅が広いため、第１のトレンチ７よりも深い第２のトレンチ７ａが形成される。つまり、１度のエッチングで深さの異なる２種類のトレンチ７、７ａが形成される。これにより、後の工程でトレンチにゲート電極１３を埋設すると、実動作領域最外周のゲート電極（トレンチ７ａ）ボトムエッジの電界集中を緩和することができる。
【００７２】
通常、深さの異なるトレンチを形成するには、エッチング条件を変えるなど、工程を増やすことになるが、本発明においては開口幅を変えたマスクを用いることにより同一工程で深さの異なるトレンチを同時に形成できる。つまり、トレンチエッチングのマスクパターンを変更するだけで、従来の製造プロセスを用いてトレンチ７ａボトムエッジの電界集中を緩和することができる。
【００７３】
本発明の第３の工程は図６に示す如く、第１、第２トレンチ７、７ａの内壁にゲート絶縁膜を形成することにある。
【００７４】
ダミー酸化をして第１トレンチ７、第２トレンチ７ａ内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
【００７５】
更に、全面を熱酸化してゲート酸化膜１１を駆動電圧に応じて例えば厚み約７００Åに形成する。
【００７６】
本発明の第４の工程は図７に示す如く、第１、および第２トレンチに埋設される半導体材料からなる電極を形成することにある。
【００７７】
全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極１３を形成する。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、第１のトレンチ７、第２のトレンチ７ａに埋設したゲート電極１３を残す。
【００７８】
本発明の第５の工程は図８に示す如く、チャネル層４で第１，第２トレンチ７、７ａに隣接して一導電型のソース領域１５を形成することにある。
【００７９】
まず、基板の電位を安定化させるために、レジスト膜によるマスクにより選択的にボロン等の不純物をドーズ量１０１５オーダーでイオン注入し、Ｐ＋型のボディコンタクト領域１４を形成した後、レジスト膜を除去する。
【００８０】
その後、新たなレジスト膜で予定のソース領域１５およびゲート電極１３を露出する様にマスクして、砒素をドーズ量１０１５オーダーでイオン注入し、Ｎ＋型のソース領域１５を第１、第２トレンチ７、７ａに隣接するチャネル層４表面に形成した後、レジスト膜を除去する。
【００８１】
更に、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜１６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極１３上に層間絶縁膜１６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成する。
【００８２】
次に、本発明の第２の実施の形態を図９から図１１を参照して説明する。第２の実施の形態は、第１のＭＯＳＦＥＴ８の外周で第２のＭＯＳＦＥＴ８ａの内周に位置する第３のＭＯＳＦＥＴ８ｂを設けるものである。第３のＭＯＳＦＥＴ８ｂは、第１のＭＯＳＦＥＴ８より深く、第２のＭＯＳＦＥＴ８ａよりも浅く設ける。
【００８３】
図９には、第２の実施の形態の構造を示す。
【００８４】
第２の実施の形態のトレンチ型パワーＭＯＳＦＥＴは、半導体基板１、２と、チャネル層４と、トレンチ７、７ａ、７ｂと、ゲート酸化膜１１と、ゲート電極１３と、ソース領域１５と金属電極１７とから構成される。
【００８５】
尚、トレンチ７、７ａ、７ｂ以外の構成要素は第１の実施形態と同様であるので詳細な説明は省略する。
【００８６】
半導体基板１上のドレイン領域２表面にはチャネル層４を設け、チャネル層４の周端部にはＰ＋型領域４ａを設ける。
【００８７】
トレンチ７は、チャネル層４を貫通してドレイン領域２まで到達させ、一般的には半導体基板上に格子状またはストライプ状にパターニングする。
【００８８】
本実施形態においては、実動作領域の最外周付近に位置する複数周のトレンチは、最外周に向ってトレンチ深さが徐々に深くなるように設ける。例えば実動作領域内の第１のトレンチ７と比較して、実動作領域最外周の第２のトレンチ７ａは深く設けられる。更に、第２のトレンチ７ａよりも浅く、第１のトレンチ７よりも深い第３のトレンチ７ｂを、第１のトレンチ７の外周で、第２のトレンチ７ａの内周に設ける。すなわちトレンチは実動作領域最外周付近、本実施形態では最外周とその内側の２周に於いて、徐々に、その深さが深くなる構造となる。これらの深さの一例としては、第１のトレンチ７＝約２．５μｍ、第３のトレンチ７ｂ＝約２．５μｍ〜３μｍ、第２のトレンチ７ａ＝約３μｍ程度である。第２のトレンチ７ａについては、第１の実施形態と同様、Ｐ＋型領域４ａより浅く、Ｐ＋型領域４ａに近接して設ける。
【００８９】
また、第３のトレンチ７ｂの開口幅は、第１のトレンチ７より広く、第２のトレンチ７ａより狭く設ける。これにより、後述するが、深さの異なるトレンチ７、７ｂ、７ａを同時に形成することができる。しかし、ここでは、トレンチ７よりトレンチ７ｂが深く、トレンチ７ｂよりトレンチ７ａが深く設けられればよく、別工程においてエッチング条件を変える等して形成しても良い。
【００９０】
全てのトレンチ７、７ｂ、７ａ内壁にはゲート酸化膜１１を設け、ポリシリコンを埋設してゲート電極１３を形成する。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００９１】
トレンチ７、７ｂ、７ａに隣接したチャネル層４表面にＮ＋型不純物を注入し、実動作領域を覆う金属のソース電極１７とコンタクトするソース領域１５を設ける。また、隣接するソース領域１５間のチャネル層４表面には、Ｐ＋型不純物の拡散領域であるボディコンタクト領域１４を設け、基板の電位を安定化させる。
【００９２】
層間絶縁膜１６は、ソース電極１７とゲート電極１３との絶縁のため、少なくともゲート電極１３を覆って設けられ、トレンチ開口部にその一部を残している。
【００９３】
ソース電極１７は、アルミニウム等をスパッタして所望の形状にパターニングされる。実動作領域上を覆い、ソース領域１５およびボディコンタクト領域１４とコンタクトする。
【００９４】
これにより、実動作領域内にはトレンチ７により多数の第１のＭＯＳＦＥＴ８が配置され、第２のＭＯＳＦＥＴ８ａはトレンチ７ａにより第１のＭＯＳＦＥＴ８の外周に配置される。また、第１のＭＯＳＦＥＴ８の外周で第２のＭＯＳＦＥＴ８ａの内周には、第１のＭＯＳＦＥＴ８より深く第２のＭＯＳＦＥＴ８ａより浅い第３のＭＯＳＦＥＴ８ｂが配置される。第２のＭＯＳＦＥＴ８ａは、第１のトランジスタ８より深く、且つＰ＋型領域４ａより浅く設ける。
【００９５】
また、第２のＭＯＳＦＥＴ８ａは、Ｐ＋型領域４ａに近接して配置する。具体的には、第２のＭＯＳＦＥＴ８ａとＰ＋型領域４ａとの離間距離Ｗ２は、他のＭＯＳＦＥＴ８同士（または第１と第３のＭＯＳＦＥＴ）の離間距離Ｗ１以下の離間距離とする。第２のＭＯＳＦＥＴ８ａとＰ＋型領域４ａは接していても良い。
【００９６】
本実施形態の場合、オフ状態において、駆動電圧Ｖ０印加時の逆バイアスとなるチャネル層とドレイン領域界面のＰＮ接合から広がる空乏層を破線で示す。空乏層の広がりおよび空乏層の幅ｄ０は、従来と同様であるので、第３のトランジスタ８ｂのボトムエッジから空乏層までの距離ｄ３は、ｄ１＜ｄ３＜ｄ２となる。すなわち電界強度Ｅ３もＥ２＜Ｅ３＜Ｅ１となり、電界強度の変化をゆるやかに遷移させることができる。
【００９７】
これにより、ドレイン−ソース間の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【００９８】
尚、本発明の実施の形態においてはＭＯＳＦＥＴを例に説明したが、ＩＧＢＴにおいても、本発明の構造が適用でき、同様の効果が得られる。
【００９９】
次に図１０、図１１および図９を用いて第２の実施形態の半導体装置の製造方法を説明する。尚、第２工程であるトレンチ形成工程以外は第１の実施の形態と同様であるので詳細な説明は省略する。
【０１００】
第１工程：ドレイン領域２となる一導電型の半導体基板表面に逆導電型のチャネル層４を形成し、チャネル層４の周端部にＰ＋型領域４ａを形成する。
【０１０１】
尚、ＩＧＢＴの場合は、Ｐ型半導体領域にＮ型エピタキシャル層を設け、その上にＮ−型エピタキシャル層を積層してコレクタ領域を形成すれば、後の工程は同一工程で実施ができる。
【０１０２】
第２工程：実動作領域最外周に向かって徐々に深くなる第１、第３、第２のトレンチを同時に形成する工程（図１０、図１１）。
【０１０３】
本工程は本発明の特徴となる工程であり、トレンチ開口部の開口幅が異なるマスクを用いて深さの異なる第１のトレンチ７、第２のトレンチ７ａ、第３のトレンチ７ｂを同一工程にて形成するものである。
【０１０４】
図１０では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を厚さ数千Åに生成する。その後、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部を形成する。このとき、同一エッチング条件であればトレンチ深さは開口部の幅が大きいほうが深くなる特性を利用して、実動作領域最外周の第２のトレンチ開口部６ａがその内周に配置される第３のトレンチ開口部６ｂより大きく、第３のトレンチ開口部６ｂが更に内周に配置される第１のトレンチ開口部６より開口幅が大きくなるようなパターンのマスクを用いて露光する（６＜６ｂ＜６ａ）。
【０１０５】
具体的には第１トレンチ開口部６を例えば０．３８μｍ程度の開口幅とし、第３トレンチ開口幅６ｂを０．５μｍ、第２トレンチ開口部６ａは０．８６μｍ程度に形成する。また、第２のトレンチが、Ｐ＋型領域４ａと充分近接するように第２のトレンチ開口部６ａを形成する。すなわち、第２のトレンチ開口部６ａとＰ＋型領域４ａの離間距離Ｗ２が、他のトレンチ開口部同士の離間距離Ｗ１以下となるように近接して形成する。
【０１０６】
図１１では、ＣＶＤ酸化膜５をマスクとして第１、第２、第３のトレンチ開口部６、６ａ、６ｂのシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、深さの異なるトレンチ７、７ａ、７ｂを同時に形成する。このとき、前述のごとく徐々に開口幅が広くなっているため、第１のトレンチ７よりも深い第３のトレンチ７ｂが形成され、第３のトレンチ７ｂよりも深い第２のトレンチ７ａが形成される。つまり、１度のエッチングで深さの異なる３種類のトレンチ７、７ｂ、７ａが形成される。その後、トレンチにゲート電極１３を埋設すると、実動作領域最外周のゲート電極（トレンチ７ａ）ボトムエッジの電界集中を緩やかな変化で緩和することができる。
【０１０７】
通常、深さの異なるトレンチを形成するには、エッチング条件を変えるなど、工程を増やすことになるが、本発明においては開口幅を段階的に小さくすることにより同一工程で深さの異なるトレンチを同時に形成できる。つまり、トレンチエッチングのマスクパターンを変更するだけで、従来の製造プロセスを用いてトレンチ７ａボトムエッジの電界集中を緩和する半導体装置の製造方法を提供することができる。
【０１０８】
第３工程：全面を熱酸化してゲート酸化膜１１を駆動電圧に応じて例えば厚み約７００Åに形成する（図６参照）。
【０１０９】
第４の工程：トレンチに埋設されるポリシリコン層からなるゲート電極１３電極を形成する（図７参照）。
【０１１０】
第５の工程：チャネル層４でトレンチ７に隣接して一導電型のソース領域１５を形成し、基板の電位を安定化させるために、Ｐ＋型のボディコンタクト領域１４を形成する（図８参照）。
【０１１１】
更に、層間絶縁膜１６を形成する。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成し、図９に示す最終構造を得る。
【０１１２】
このように、ＭＯＳＦＥＴの深さを段階的に深くするとより電界集中の緩和に効果的である。この場合、トレンチを段階的に深く設ける第３、第２のＭＯＳＦＥＴ８部分の遷移領域は、前述の如く、開口部を徐々に広くすることで同一工程に置いて深さの異なるトレンチを形成できる。つまり、従来どおりの一度のトレンチ形成プロセスで実施できるので、プロセス上フォトリソグラフィの限界まで段階的に形成することが可能である。しかし、電界集中の緩和を目的とするのであれば、第２の実施形態に示した２段階程度で十分である。
【０１１３】
また、本実施形態は、第３のＭＯＳＦＥＴ８ｂを第１および第２ＭＯＳＦＥＴ８、８ａの間に１周配置した図を示したが、これに限らず複数周設けてもよい。また、複数周設ける場合には、第３のＭＯＳＦＥＴ８ｂは全て同一深さでなくてもよく、第１のＭＯＳＦＥＴ８より深く第２のＭＯＳＦＥＴ８ａより浅い深さであれば、その中で段階的に深くなるように設けてもよい。
【０１１４】
【発明の効果】
本発明に依れば、第２のＭＯＳＦＥＴ８ａは第１のＭＯＳＦＥＴ８よりトレンチ深さが深く、Ｐ＋型領域４ａに近接して配置するため、実動作領域の周端部のトレンチボトムエッジの電界集中を緩和できる。電界集中を抑えることによりドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧の劣化を抑制する半導体装置を実現できる。
【０１１５】
つまり、ドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【０１１６】
また、本発明の製造方法によれば、同一エッチング工程において深さの異なるトレンチを同時に形成できる。つまり、製造工程を増やすことなく、従来と同一プロセスでボトムエッジの電界集中を緩和できる。つまりドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧劣化を抑制し、高温時の定格値割れを抑える半導体装置の製造方法を容易に提供できる利点を有する。
【０１１７】
また、第１のＭＯＳＦＥＴ８と第２のＭＯＳＦＥＴ８ａの間に、両ＥＦＴの間の深さを有する第３のＭＯＳＦＥＴ８ｂを設けて実動作領域最外周付近の複数周のトレンチについて段階的に深くすることにより、最外周のみを深くした場合と比較して電界集中を緩やかに緩和できる。この製造プロセスも最外周と外周のトレンチ開口幅を段階的に拡大することにより、同一のトレンチ形成工程で徐々に深さが深くなるトレンチを形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置を説明する特性図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】従来の半導体装置を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【図１６】従来の半導体装置の製造方法を説明する断面図である。
【図１７】従来の半導体装置の製造方法を説明する断面図である。
【図１８】従来の半導体装置の製造方法を説明する断面図である。
【図１９】従来の半導体装置を説明する特性図である。
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に実動作領域最外周のトレンチ底部での電界集中を緩和し、耐圧劣化を抑制する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図１２に従来の半導体装置を、トレンチ構造のＮチャネル型のパワーＭＯＳＦＥＴを例に示す。
【０００３】
Ｎ＋型のシリコン半導体基板２１の上にＮ−型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４は、実動作領域全面にわたり同じ形成深さであり、実動作領域外のチャネル層２４周端部には、耐圧を確保するためのＰ＋型領域２４ａが設けられる。
【０００４】
チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ＋型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【０００５】
図１３から図１８を参照して、従来の半導体装置の製造方法を、トレンチ構造のＮチャネル型パワーＭＯＳＦＥＴを例に示す。
【０００６】
図１３では、Ｎ＋型シリコン半導体基板２１にＮ−型のエピタキシャル層を積層してドレイン領域２２を形成する。実動作領域外の予定のチャネル層２４周端部に高濃度のＰ型不純物を注入・拡散して、Ｐ＋型領域２４ａを形成する。更に、全面にドーズ量１０１３オーダーでボロン等の不純物を注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００７】
図１４から図１５にトレンチを形成する工程を示す。
【０００８】
図１４では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を厚さ数千Åに生成し、レジスト膜によるマスクをトレンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライエッチングして部分的に除去し、チャネル領域２４が露出したトレンチ開口部２６を形成する。
【０００９】
図１５では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達する深さのトレンチ２７を形成する。
【００１０】
図１６ではダミー酸化をしてトレンチ２７内壁とチャネル層２４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。その後、ゲート酸化膜３１を形成する。すなわち、全面を熱酸化してゲート酸化膜３１を例えば厚み約数百Åに形成する。
【００１１】
図１７では、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層３２を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極３３を形成する。その後全面に付着したポリシリコン層３２をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１２】
図１８ではレジスト膜によるマスクにより選択的にボロンをドーズ量１０１５オーダーでイオン注入し、Ｐ＋型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１３】
その後、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をドーズ量１０１５オーダーでイオン注入し、Ｎ＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜を除去する。
【００１４】
更に、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成する。これにより、実動作領域には、ＭＯＳＦＥＴ２８が多数配置される。
【００１５】
このように、従来のトレンチ構造のＭＯＳＦＥＴでは、実動作領域に設けられるトレンチ２７およびＭＯＳＦＥＴ２８の深さは全てほぼ均一である（例えば、特許文献１参照。）。
【００１６】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴにおいて、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に閾値電圧以上の駆動電圧を印加すると、トレンチに沿ったチャネル層にチャネル領域が形成され、チャネル領域を通じて電流が流れ、ＭＯＳＦＥＴはオン状態となる。
【００１７】
一方、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に印加する駆動電圧が、閾値電圧以下の場合、ＭＯＳＦＥＴはオフ状態となる。
【００１８】
【特許文献１】
特開平９−２７０５１２号公報 （第１０頁、第２３図）
【００１９】
【発明が解決しようとする課題】
かかる従来のトレンチ構造の高耐圧ＭＯＳＦＥＴでは、オフ状態において、逆バイアスとなるチャネル層２４とドレイン領域２２界面のＰＮ接合から、図１２の破線の如く空乏層が広がる。これを駆動電圧Ｖ０印加時の空乏層とする。ドレイン領域２２であるＮ−エピタキシャル層はＰ型のチャネル層２４に比較して不純物濃度が低いため、空乏層の多くはドレイン領域２２方向に延び、ドレイン電圧を保持する。
【００２０】
この状態において、最外周トレンチの２７ａのボトムエッジは、実動作領域内のトレンチ２７のボトムエッジと比較して最も大きな電界強度を有しているため、ここに電界集中が発生する。
【００２１】
以下にその理由を説明する。
【００２２】
まず、各トレンチのボトムエッジの電界強度Ｅは次式によって示される。
【００２３】
Ｅ＝ Ｖ０／ｄ
上式において、ｄは、各トレンチのボトムエッジから、最も近接するドレイン領域側の空乏層端までの距離であり、図１２の如く、最外周トレンチ２７ａではｄ１１であり、実動作領域のトレンチ２７ではｄ１２である。
【００２４】
また、ドレイン領域２２に広がる空乏層は、隣接する空乏層が一体化して連続しているが、チャネル層２４に広がる空乏層は絶縁膜が設けられたトレンチ２７内部へ広がらないため、トレンチ２７により分離されている。実動作領域においては、各トレンチ２７で分離され且つチャネル層２４の不純物濃度がドレイン領域２２の不純物濃度よりも高濃度であるため、チャネル層２４側への空乏層の広がりは少なく、ドレイン領域２２側へ大きく広がる。一方最外周トレンチ２７ａの外側では、Ｐ＋型領域２４ａまで、例えば２０μｍ程度と充分離間されており、トレンチ２７による制限が無いため、チャネル層２４側では実動作領域よりも空乏層が広がりやすい。更に、固定された印加電圧Ｖ０の場合、最も広がった部分の空乏層の幅ｄ０は実動作領域内およびその外周でほぼ均一である。
【００２５】
つまり、最外周トレンチ２７ａの外側では、チャネル層２４側への空乏層が広がりやすい分、ドレイン領域３３側への空乏層の広がりが実動作領域内よりも少なくなる。従って、トレンチ２７よりもボトムエッジから空乏層端までの距離が狭く（ｄ１２＞ｄ１１）なる。尚、実動作領域内では、等間隔でトレンチ２７が配置されており、空乏層は均等に広がるため、最外周トレンチ２７ａのみ、空乏層端までの距離ｄ１１が短くなる。
【００２６】
すなわち、各トレンチのボトムエッジの電界強度Ｅは最外周トレンチ２７ａが最も強くなり、ここに電界集中が発生するのである。このため、ドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧が劣化し、高温時では定格値割れする問題があった。
【００２７】
具体的には図１９に、コレクタ−エミッタ間耐圧（ＶＣＥＳ）と温度（Ｔａ）の特性図を示す。この図によれば、電界集中のため周囲温度が７５℃以上ではＶＣＥＳ値が下がり、負の温度特性となってしまう。このため特性の向上が図れず、電界集中によるコレクタ−エミッタ間の耐圧劣化が大きな問題であった。
【００２８】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、基板表面に設けた不純物領域と、該不純物領域の周端部に設けた高濃度不純物領域と、前記不純物領域を貫通する多数のトレンチ構造の第１のトランジスタと、前記第１のトランジスタの外周で前記高濃度不純物領域と近接し、前記第１のトランジスタより深く設けられた第２のトランジスタとを具備することにより解決するものである。
【００２９】
第２に、半導体基板表面に設けた第１の不純物領域と、前記第１の不純物領域周端部に設けた高濃度不純物領域と、前記第１の不純物領域を貫通するトレンチと、少なくとも前記トレンチ内を覆う絶縁膜と、前記トレンチ内に埋設された半導体材料と、前記トレンチに隣接して設けられた第２の不純物領域とからなる第１のトランジスタのセルを多数個配列した実動作領域と、前記実動作領域の最外周で前記高濃度不純物領域と近接し、前記第１のトランジスタより深く設けられた第２のトランジスタとを具備することにより解決するものである。
【００３０】
第３に、ドレイン領域となる一導電型半導体基板表面に設けられた逆導電型不純物領域であるチャネル層と、前記チャネル層周端部に設けた高濃度不純物領域と、前記チャネル層を貫通するトレンチと、少なくとも前記トレンチ内を覆う絶縁膜と、前記トレンチ内に埋設された半導体材料よりなる電極と、前記チャネル層表面で前記トレンチに隣接して設けられた一導電型のソース領域とからなる第１のトランジスタのセルを多数個配列した実動作領域と、前記実動作領域の最外周で前記高濃度不純物領域と近接し、前記第１のトランジスタより深く設けられた第２のトランジスタとを具備することにより解決するものである。
【００３１】
また、前記第２のトランジスタと前記高濃度不純物領域との離間距離は、前記第１のトランジスタ同士の離間距離よりも小さいことを特徴とするものである。
【００３２】
また、前記第２のトランジスタは、前記高濃度不純物領域よりも浅く設けることを特徴とするものである。
【００３３】
また、前記第２のトランジスタを構成する前記トレンチの開口幅は前記第１のトランジスタを構成する前記トレンチの開口幅よりも広いことを特徴とするものである。
【００３４】
また、前記第１のトランジスタの外周で且つ前記第２のトランジスタの内周に、該第２のトランジスタより浅く、前記第１のトランジスタより深い第３のトランジスタを設けることを特徴とするものである。
【００３５】
また、前記第３のトランジスタを構成する前記トレンチの開口幅は、前記第１のトランジスタを構成する前記トレンチの開口幅より広く、前記第２のトランジスタを構成する前記トレンチの開口幅よりも狭いことを特徴とするものである。
【００３６】
第４に、開口幅の異なるマスクを用いて、第１のトレンチと該第１のトレンチの外周で該第１のトレンチよりも深い第２のトレンチを同一工程で形成することにより解決するものである。
【００３７】
第５に、半導体基板表面に第１の不純物領域を形成する工程と、前記第１の不純物領域を貫通する多数の第１のトレンチを形成し、同時に該第１のトレンチの最外周に該第１のトレンチよりも深い第２のトレンチを形成する工程と、前記第１および第２のトレンチの内壁に絶縁膜を形成する工程と、前記第１および第２のトレンチに半導体材料を埋設する工程と、前記第１および第２のトレンチに隣接して第２の不純物領域を形成する工程とを具備することにより解決するものである。
【００３８】
第６に、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通する多数の第１のトレンチを形成し、同時に該第１トレンチの最外周に該第１のトレンチよりも深い第２のトレンチを形成する工程と、前記第１および第２のトレンチの内壁にゲート絶縁膜を形成する工程と、前記第１および第２のトレンチに埋設される半導体材料からなる電極を形成する工程と、前記チャネル層で前記第１および第２のトレンチに隣接して一導電型のソース領域を形成する工程とを具備することを特徴とするものである。
【００３９】
また、前記第１および第２のトレンチ形成工程において、前記第２のトレンチは前記第１のトレンチよりもマスクの開口幅を広く形成することを特徴とするものである。
【００４０】
また、前記第１および第２のトレンチ形成工程において、前記第１のトレンチの外周で前記第２のトレンチより内周に前記第１のトレンチよりも深く前記第２のトレンチよりも浅い第３のトレンチを同時に形成することを特徴とするものである。
【００４１】
また、前記第３のトレンチのマスクの開口幅は、前記第１のトレンチのマスク開口幅よりも広く、前記第２のトレンチのマスク開口幅よりも狭く形成することを特徴とするものである。
【００４２】
【発明の実施の形態】
以下に本発明の実施の形態をトレンチ構造のＮチャネル型のパワーＭＯＳＦＥＴを例に詳細に説明する。
【００４３】
まず、本発明の第１の実施の形態の半導体装置を、図１から図８を参照して説明する。
【００４４】
図１は、本実施形態の半導体装置を示す断面図である。第１のトランジスタ８および第２のトランジスタ８ａを有する半導体装置は、半導体基板１、２と、チャネル層４と、高濃度不純物領域４ａと、トレンチ７、７ａと、ゲート酸化膜１１と、ゲート電極１３と、ソース領域１５と金属電極１７とから構成される。
【００４５】
半導体基板は、Ｎ＋型のシリコン半導体基板１の上にＮ−型のエピタキシャル層を積層してドレイン領域２とする。
【００４６】
チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロン等を注入した拡散領域である。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域（図示せず）が形成される。チャネル層４は、ＭＯＳＦＥＴ８、８ａが配置される実動作領域全面にわたり同じ形成深さであり、実動作領域外のチャネル層４周端部には、耐圧を確保するためのＰ＋型領域４ａが設けられる。
【００４７】
トレンチ７、７ａは、実動作領域のチャネル層４を貫通してドレイン領域２まで到達させ、一般的には半導体基板上に格子状またはストライプ状にパターニングする。トレンチ７は実動作領域内に多数設けられ、その外周にトレンチ７より深いトレンチ７ａが設けられる。また、トレンチ７ａの開口幅は、トレンチ７より広く設ける。これにより、後述するが、深さの異なるトレンチ７、７ａを同時に形成することができる。しかし、ここでは、トレンチ７よりトレンチ７ａが深く設けられればよく、別工程でエッチング条件を変えるなどして形成しても良い。
【００４８】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ７、７ａ内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１は絶縁膜であるので、トレンチ７、７ａ内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００４９】
ゲート電極１３は、トレンチ７、７ａに埋設されたポリシリコンよりなり、そのポリシリコンには、低抵抗化を図るためにＰ型不純物が導入されている。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００５０】
ソース領域１５は、トレンチ７、７ａに隣接したチャネル層４表面にＮ＋型不純物を注入した拡散領域であり、実動作領域を覆う金属のソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層４表面には、Ｐ＋型不純物の拡散領域であるボディコンタクト領域１４を設け、基板の電位を安定化させる。
【００５１】
層間絶縁膜１６は、ソース電極１７とゲート電極１３との絶縁のため、少なくともゲート電極１３を覆って設けられ、トレンチ開口部にその一部を残している。
【００５２】
ソース電極１７は、アルミニウム等をスパッタして所望の形状にパターニングされる。実動作領域上を覆い、ソース領域１５およびボディコンタクト領域１４とコンタクトする。
【００５３】
これにより、実動作領域内にはトレンチ７により多数の第１のＭＯＳＦＥＴ８が配置され、第２のＭＯＳＦＥＴ８ａはトレンチ７ａにより第１のＭＯＳＦＥＴ８の外周に配置される。第２のＭＯＳＦＥＴ８ａは、第１のトランジスタ８より深く、且つＰ＋型領域４ａより浅く設ける。
【００５４】
また、後に詳述するが第２のＭＯＳＦＥＴ８ａは、Ｐ＋型領域４ａに近接して配置する。具体的には、第２のＭＯＳＦＥＴ８ａとＰ＋型領域４ａとの離間距離Ｗ２は、第１のＭＯＳＦＥＴ８同士、または第１のＭＯＳＦＥＴ８と第２のＭＯＳＦＥＴ８ａの離間距離Ｗ１以下の離間距離とする。また、Ｐ＋型領域４ａと第２のＭＯＳＦＥＴ８ａが接していても良い。
【００５５】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴにおいて、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に閾値電圧以上の駆動電圧を印加すると、トレンチに沿ったチャネル層にチャネル領域が形成され、チャネル領域を通じて電流が流れ、ＭＯＳＦＥＴはオン状態となる。
【００５６】
一方、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に印加する駆動電圧が、閾値電圧以下の場合、ＭＯＳＦＥＴはオフ状態となる。
【００５７】
本発明の特徴は、第１のＭＯＳＦＥＴ８の外周に、第１のＭＯＳＦＥＴ８よりも深く且つＰ＋型領域４ａよりも浅い第２のＭＯＳＦＥＴ８ａを設け、更にＰ＋型領域４ａと近接して配置することにある。
【００５８】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴでは、オフ状態において、逆バイアスとなるチャネル層４とドレイン領域２界面のＰＮ接合から、図１の破線の如く空乏層が広がる。これを駆動電圧Ｖ０印加時の空乏層とする。ドレイン領域２であるＮ−エピタキシャル層は、Ｐ型のチャネル層４に比較して不純物濃度が低いため、空乏層の多くはドレイン領域２方向に延び、ドレイン電圧を保持する。
【００５９】
本実施形態において、第２のＭＯＳＦＥＴ８ａを設け、Ｐ＋型領域４ａと近接して配置することを除けば他の構成要素は従来と同一である。このとき同じ駆動電圧Ｖ０を印加すると、空乏層は従来の図１２と同様に広がり、空乏層全体の厚みも従来と同等のｄ０となる。
【００６０】
しかし、本実施形態では、第２のＭＯＳＦＥＴ８ａが第１のＭＯＳＦＥＴ８より深く、Ｐ＋型領域４ａより浅く設けられており、且つＰ＋型領域４ａと近接して配置されている。チャネル層４とＰ＋型領域４ａは連続しており、Ｐ＋型領域４ａは深いため、空乏層は深いＰ＋型領域４ａとドレイン領域２の界面に沿って図の如く拡がる。ここで、第２のＭＯＳＦＥＴ８ａとＰ＋型領域４ａの離間距離Ｗ２を他のＭＯＳＦＥＴ間の離間距離Ｗ１以下にすることで、第２のＭＯＳＦＥＴ８ａを構成するトレンチ７ａのボトムエッジから、ドレイン領域２に広がる空乏層はＰ＋型領域４ａに押し下げられるように広がる。これにより、従来と同程度の空乏層の厚みｄ０を保持する実動作領域周端部では、第２のＭＯＳＦＥＴ８ａを構成するトレンチ７ａのボトムエッジから、ドレイン領域２に広がる空乏層端までの距離ｄ２が、従来のｄ１１（図１２参照）よりも大きくなる。つまり、図１に示す最外周トレンチ７ａのボトムエッジの電界強度Ｅ２（＝Ｖ０／ｄ２）は従来の最外周トレンチ２７ａのボトムエッジの電界強度Ｅ１（＝Ｖ０／ｄ１１）より小さくなり、電界集中を緩和することができる。これにより、ドレイン−ソース間の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【００６１】
具体的なコレクタ−エミッタ間耐圧と周囲温度の特性（ＶＣＥＳ−Ｔａ特性）を図２に示す。実線が本実施形態の半導体素子による特性であり、点線が従来の特性である。この図によれば本発明の構造を採用することにより、周囲温度（Ｔａ）が絶対最大定格である１５０℃の範囲においてＶＣＥＳが正の温度特性となった。従来は７５℃以上の周囲温度にて負の温度特性となっていたことと比較すると、大幅に特性が改善されたことになる。
【００６２】
尚、本発明の実施の形態においてはＭＯＳＦＥＴを例に説明したが、ＩＧＢＴにおいても、本発明の構造が適用でき、同様の効果が得られる。
【００６３】
次に本発明の半導体装置の製造方法を図３から図８を用いて説明する。
【００６４】
本発明の半導体装置の製造方法は、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層を貫通する多数の第１のトレンチを形成し、同時に第１トレンチの外周に第１のトレンチよりも深い第２のトレンチを形成する工程と、第１及び第２のトレンチの内壁にゲート絶縁膜を形成する工程と、第１および第２のトレンチに埋設される半導体材料からなる電極を形成する工程と、チャネル層で第１，第２トレンチに隣接して一導電型のソース領域を形成する工程とから構成される。
【００６５】
本発明の第１の工程は図３に示す如く、ドレイン領域２となる一導電型の半導体基板表面に逆導電型のチャネル層４を形成することにある。
【００６６】
Ｎ＋型シリコン半導体基板１にＮ−型のエピタキシャル層を積層してドレイン領域２を形成する。実動作領域外の予定のチャネル層４周端部には、高濃度のＰ型不純物を注入、拡散してＰ＋型領域４ａを形成する。更に、全面にドーズ量１０１３オーダーでボロン等の不純物を注入した後、拡散してＰ型のチャネル層４を形成する。
【００６７】
尚、ＩＧＢＴの場合は、Ｐ型半導体領域にＮ型エピタキシャル層を設け、その上にＮ−型エピタキシャル層を積層してコレクタ領域を形成すれば、後の工程は同一工程で実施ができる。
【００６８】
本発明の第２の工程は図４から図５に示す如く、チャネル層を貫通する多数の第１のトレンチを形成し、同時に第１トレンチの最外周に第１のトレンチよりも深い第２のトレンチを形成することにある。
【００６９】
本工程は本発明の特徴となる工程であり、トレンチ開口部の開口幅が異なるマスクを用いて深さの異なる第１のトレンチ７と第２のトレンチ７ａを同一工程にて形成するものである。
【００７０】
図４では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を厚さ数千Åに生成する。その後、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部６、６ａを形成する。このとき、同一エッチング条件であれば開口部の幅が大きいほうがトレンチ深さが深くなる特性を利用して、実動作領域最外周の第２のトレンチ開口部６ａが実動作領域内の第１のトレンチ開口部６より開口幅が大きくなるようなパターンのマスクを用いて露光する。具体的には第１のトレンチ開口部６が例えば０．５μｍ程度の開口幅であれば第２のトレンチ開口部６ａは１．０μｍ程度に形成する。また、第２のトレンチが、Ｐ＋型領域４ａと充分近接するように第２のトレンチ開口部６ａを形成する。つまり、第２のトレンチ開口部６ａとＰ＋型領域４ａの離間距離Ｗ２を、実動作領域のＭＯＳＦＥＴの第１のトレンチ開口部６同士または第１のトレンチ開口部６と第２のトレンチ開口部６ａの離間距離Ｗ１以下になるように近接して形成する。
【００７１】
図５では、ＣＶＤ酸化膜５をマスクとして第１、第２のトレンチ開口部６、６ａのシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ７、７ａを形成する。このとき、前述のごとく最外周では開口幅が広いため、第１のトレンチ７よりも深い第２のトレンチ７ａが形成される。つまり、１度のエッチングで深さの異なる２種類のトレンチ７、７ａが形成される。これにより、後の工程でトレンチにゲート電極１３を埋設すると、実動作領域最外周のゲート電極（トレンチ７ａ）ボトムエッジの電界集中を緩和することができる。
【００７２】
通常、深さの異なるトレンチを形成するには、エッチング条件を変えるなど、工程を増やすことになるが、本発明においては開口幅を変えたマスクを用いることにより同一工程で深さの異なるトレンチを同時に形成できる。つまり、トレンチエッチングのマスクパターンを変更するだけで、従来の製造プロセスを用いてトレンチ７ａボトムエッジの電界集中を緩和することができる。
【００７３】
本発明の第３の工程は図６に示す如く、第１、第２トレンチ７、７ａの内壁にゲート絶縁膜を形成することにある。
【００７４】
ダミー酸化をして第１トレンチ７、第２トレンチ７ａ内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
【００７５】
更に、全面を熱酸化してゲート酸化膜１１を駆動電圧に応じて例えば厚み約７００Åに形成する。
【００７６】
本発明の第４の工程は図７に示す如く、第１、および第２トレンチに埋設される半導体材料からなる電極を形成することにある。
【００７７】
全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極１３を形成する。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、第１のトレンチ７、第２のトレンチ７ａに埋設したゲート電極１３を残す。
【００７８】
本発明の第５の工程は図８に示す如く、チャネル層４で第１，第２トレンチ７、７ａに隣接して一導電型のソース領域１５を形成することにある。
【００７９】
まず、基板の電位を安定化させるために、レジスト膜によるマスクにより選択的にボロン等の不純物をドーズ量１０１５オーダーでイオン注入し、Ｐ＋型のボディコンタクト領域１４を形成した後、レジスト膜を除去する。
【００８０】
その後、新たなレジスト膜で予定のソース領域１５およびゲート電極１３を露出する様にマスクして、砒素をドーズ量１０１５オーダーでイオン注入し、Ｎ＋型のソース領域１５を第１、第２トレンチ７、７ａに隣接するチャネル層４表面に形成した後、レジスト膜を除去する。
【００８１】
更に、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜１６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極１３上に層間絶縁膜１６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成する。
【００８２】
次に、本発明の第２の実施の形態を図９から図１１を参照して説明する。第２の実施の形態は、第１のＭＯＳＦＥＴ８の外周で第２のＭＯＳＦＥＴ８ａの内周に位置する第３のＭＯＳＦＥＴ８ｂを設けるものである。第３のＭＯＳＦＥＴ８ｂは、第１のＭＯＳＦＥＴ８より深く、第２のＭＯＳＦＥＴ８ａよりも浅く設ける。
【００８３】
図９には、第２の実施の形態の構造を示す。
【００８４】
第２の実施の形態のトレンチ型パワーＭＯＳＦＥＴは、半導体基板１、２と、チャネル層４と、トレンチ７、７ａ、７ｂと、ゲート酸化膜１１と、ゲート電極１３と、ソース領域１５と金属電極１７とから構成される。
【００８５】
尚、トレンチ７、７ａ、７ｂ以外の構成要素は第１の実施形態と同様であるので詳細な説明は省略する。
【００８６】
半導体基板１上のドレイン領域２表面にはチャネル層４を設け、チャネル層４の周端部にはＰ＋型領域４ａを設ける。
【００８７】
トレンチ７は、チャネル層４を貫通してドレイン領域２まで到達させ、一般的には半導体基板上に格子状またはストライプ状にパターニングする。
【００８８】
本実施形態においては、実動作領域の最外周付近に位置する複数周のトレンチは、最外周に向ってトレンチ深さが徐々に深くなるように設ける。例えば実動作領域内の第１のトレンチ７と比較して、実動作領域最外周の第２のトレンチ７ａは深く設けられる。更に、第２のトレンチ７ａよりも浅く、第１のトレンチ７よりも深い第３のトレンチ７ｂを、第１のトレンチ７の外周で、第２のトレンチ７ａの内周に設ける。すなわちトレンチは実動作領域最外周付近、本実施形態では最外周とその内側の２周に於いて、徐々に、その深さが深くなる構造となる。これらの深さの一例としては、第１のトレンチ７＝約２．５μｍ、第３のトレンチ７ｂ＝約２．５μｍ〜３μｍ、第２のトレンチ７ａ＝約３μｍ程度である。第２のトレンチ７ａについては、第１の実施形態と同様、Ｐ＋型領域４ａより浅く、Ｐ＋型領域４ａに近接して設ける。
【００８９】
また、第３のトレンチ７ｂの開口幅は、第１のトレンチ７より広く、第２のトレンチ７ａより狭く設ける。これにより、後述するが、深さの異なるトレンチ７、７ｂ、７ａを同時に形成することができる。しかし、ここでは、トレンチ７よりトレンチ７ｂが深く、トレンチ７ｂよりトレンチ７ａが深く設けられればよく、別工程においてエッチング条件を変える等して形成しても良い。
【００９０】
全てのトレンチ７、７ｂ、７ａ内壁にはゲート酸化膜１１を設け、ポリシリコンを埋設してゲート電極１３を形成する。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００９１】
トレンチ７、７ｂ、７ａに隣接したチャネル層４表面にＮ＋型不純物を注入し、実動作領域を覆う金属のソース電極１７とコンタクトするソース領域１５を設ける。また、隣接するソース領域１５間のチャネル層４表面には、Ｐ＋型不純物の拡散領域であるボディコンタクト領域１４を設け、基板の電位を安定化させる。
【００９２】
層間絶縁膜１６は、ソース電極１７とゲート電極１３との絶縁のため、少なくともゲート電極１３を覆って設けられ、トレンチ開口部にその一部を残している。
【００９３】
ソース電極１７は、アルミニウム等をスパッタして所望の形状にパターニングされる。実動作領域上を覆い、ソース領域１５およびボディコンタクト領域１４とコンタクトする。
【００９４】
これにより、実動作領域内にはトレンチ７により多数の第１のＭＯＳＦＥＴ８が配置され、第２のＭＯＳＦＥＴ８ａはトレンチ７ａにより第１のＭＯＳＦＥＴ８の外周に配置される。また、第１のＭＯＳＦＥＴ８の外周で第２のＭＯＳＦＥＴ８ａの内周には、第１のＭＯＳＦＥＴ８より深く第２のＭＯＳＦＥＴ８ａより浅い第３のＭＯＳＦＥＴ８ｂが配置される。第２のＭＯＳＦＥＴ８ａは、第１のトランジスタ８より深く、且つＰ＋型領域４ａより浅く設ける。
【００９５】
また、第２のＭＯＳＦＥＴ８ａは、Ｐ＋型領域４ａに近接して配置する。具体的には、第２のＭＯＳＦＥＴ８ａとＰ＋型領域４ａとの離間距離Ｗ２は、他のＭＯＳＦＥＴ８同士（または第１と第３のＭＯＳＦＥＴ）の離間距離Ｗ１以下の離間距離とする。第２のＭＯＳＦＥＴ８ａとＰ＋型領域４ａは接していても良い。
【００９６】
本実施形態の場合、オフ状態において、駆動電圧Ｖ０印加時の逆バイアスとなるチャネル層とドレイン領域界面のＰＮ接合から広がる空乏層を破線で示す。空乏層の広がりおよび空乏層の幅ｄ０は、従来と同様であるので、第３のトランジスタ８ｂのボトムエッジから空乏層までの距離ｄ３は、ｄ１＜ｄ３＜ｄ２となる。すなわち電界強度Ｅ３もＥ２＜Ｅ３＜Ｅ１となり、電界強度の変化をゆるやかに遷移させることができる。
【００９７】
これにより、ドレイン−ソース間の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【００９８】
尚、本発明の実施の形態においてはＭＯＳＦＥＴを例に説明したが、ＩＧＢＴにおいても、本発明の構造が適用でき、同様の効果が得られる。
【００９９】
次に図１０、図１１および図９を用いて第２の実施形態の半導体装置の製造方法を説明する。尚、第２工程であるトレンチ形成工程以外は第１の実施の形態と同様であるので詳細な説明は省略する。
【０１００】
第１工程：ドレイン領域２となる一導電型の半導体基板表面に逆導電型のチャネル層４を形成し、チャネル層４の周端部にＰ＋型領域４ａを形成する。
【０１０１】
尚、ＩＧＢＴの場合は、Ｐ型半導体領域にＮ型エピタキシャル層を設け、その上にＮ−型エピタキシャル層を積層してコレクタ領域を形成すれば、後の工程は同一工程で実施ができる。
【０１０２】
第２工程：実動作領域最外周に向かって徐々に深くなる第１、第３、第２のトレンチを同時に形成する工程（図１０、図１１）。
【０１０３】
本工程は本発明の特徴となる工程であり、トレンチ開口部の開口幅が異なるマスクを用いて深さの異なる第１のトレンチ７、第２のトレンチ７ａ、第３のトレンチ７ｂを同一工程にて形成するものである。
【０１０４】
図１０では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を厚さ数千Åに生成する。その後、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部を形成する。このとき、同一エッチング条件であればトレンチ深さは開口部の幅が大きいほうが深くなる特性を利用して、実動作領域最外周の第２のトレンチ開口部６ａがその内周に配置される第３のトレンチ開口部６ｂより大きく、第３のトレンチ開口部６ｂが更に内周に配置される第１のトレンチ開口部６より開口幅が大きくなるようなパターンのマスクを用いて露光する（６＜６ｂ＜６ａ）。
【０１０５】
具体的には第１トレンチ開口部６を例えば０．３８μｍ程度の開口幅とし、第３トレンチ開口幅６ｂを０．５μｍ、第２トレンチ開口部６ａは０．８６μｍ程度に形成する。また、第２のトレンチが、Ｐ＋型領域４ａと充分近接するように第２のトレンチ開口部６ａを形成する。すなわち、第２のトレンチ開口部６ａとＰ＋型領域４ａの離間距離Ｗ２が、他のトレンチ開口部同士の離間距離Ｗ１以下となるように近接して形成する。
【０１０６】
図１１では、ＣＶＤ酸化膜５をマスクとして第１、第２、第３のトレンチ開口部６、６ａ、６ｂのシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、深さの異なるトレンチ７、７ａ、７ｂを同時に形成する。このとき、前述のごとく徐々に開口幅が広くなっているため、第１のトレンチ７よりも深い第３のトレンチ７ｂが形成され、第３のトレンチ７ｂよりも深い第２のトレンチ７ａが形成される。つまり、１度のエッチングで深さの異なる３種類のトレンチ７、７ｂ、７ａが形成される。その後、トレンチにゲート電極１３を埋設すると、実動作領域最外周のゲート電極（トレンチ７ａ）ボトムエッジの電界集中を緩やかな変化で緩和することができる。
【０１０７】
通常、深さの異なるトレンチを形成するには、エッチング条件を変えるなど、工程を増やすことになるが、本発明においては開口幅を段階的に小さくすることにより同一工程で深さの異なるトレンチを同時に形成できる。つまり、トレンチエッチングのマスクパターンを変更するだけで、従来の製造プロセスを用いてトレンチ７ａボトムエッジの電界集中を緩和する半導体装置の製造方法を提供することができる。
【０１０８】
第３工程：全面を熱酸化してゲート酸化膜１１を駆動電圧に応じて例えば厚み約７００Åに形成する（図６参照）。
【０１０９】
第４の工程：トレンチに埋設されるポリシリコン層からなるゲート電極１３電極を形成する（図７参照）。
【０１１０】
第５の工程：チャネル層４でトレンチ７に隣接して一導電型のソース領域１５を形成し、基板の電位を安定化させるために、Ｐ＋型のボディコンタクト領域１４を形成する（図８参照）。
【０１１１】
更に、層間絶縁膜１６を形成する。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成し、図９に示す最終構造を得る。
【０１１２】
このように、ＭＯＳＦＥＴの深さを段階的に深くするとより電界集中の緩和に効果的である。この場合、トレンチを段階的に深く設ける第３、第２のＭＯＳＦＥＴ８部分の遷移領域は、前述の如く、開口部を徐々に広くすることで同一工程に置いて深さの異なるトレンチを形成できる。つまり、従来どおりの一度のトレンチ形成プロセスで実施できるので、プロセス上フォトリソグラフィの限界まで段階的に形成することが可能である。しかし、電界集中の緩和を目的とするのであれば、第２の実施形態に示した２段階程度で十分である。
【０１１３】
また、本実施形態は、第３のＭＯＳＦＥＴ８ｂを第１および第２ＭＯＳＦＥＴ８、８ａの間に１周配置した図を示したが、これに限らず複数周設けてもよい。また、複数周設ける場合には、第３のＭＯＳＦＥＴ８ｂは全て同一深さでなくてもよく、第１のＭＯＳＦＥＴ８より深く第２のＭＯＳＦＥＴ８ａより浅い深さであれば、その中で段階的に深くなるように設けてもよい。
【０１１４】
【発明の効果】
本発明に依れば、第２のＭＯＳＦＥＴ８ａは第１のＭＯＳＦＥＴ８よりトレンチ深さが深く、Ｐ＋型領域４ａに近接して配置するため、実動作領域の周端部のトレンチボトムエッジの電界集中を緩和できる。電界集中を抑えることによりドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧の劣化を抑制する半導体装置を実現できる。
【０１１５】
つまり、ドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【０１１６】
また、本発明の製造方法によれば、同一エッチング工程において深さの異なるトレンチを同時に形成できる。つまり、製造工程を増やすことなく、従来と同一プロセスでボトムエッジの電界集中を緩和できる。つまりドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧劣化を抑制し、高温時の定格値割れを抑える半導体装置の製造方法を容易に提供できる利点を有する。
【０１１７】
また、第１のＭＯＳＦＥＴ８と第２のＭＯＳＦＥＴ８ａの間に、両ＥＦＴの間の深さを有する第３のＭＯＳＦＥＴ８ｂを設けて実動作領域最外周付近の複数周のトレンチについて段階的に深くすることにより、最外周のみを深くした場合と比較して電界集中を緩やかに緩和できる。この製造プロセスも最外周と外周のトレンチ開口幅を段階的に拡大することにより、同一のトレンチ形成工程で徐々に深さが深くなるトレンチを形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置を説明する特性図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】従来の半導体装置を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【図１６】従来の半導体装置の製造方法を説明する断面図である。
【図１７】従来の半導体装置の製造方法を説明する断面図である。
【図１８】従来の半導体装置の製造方法を説明する断面図である。
【図１９】従来の半導体装置を説明する特性図である。
Claims (12)
- コレクタ領域となる一導電型半導体層と、
該一導電型半導体層の裏面に設けられコレクタ領域となる逆導電型半導体領域と、
前記一導電型半導体層表面に設けた逆導電型の第１の不純物領域と、
該第１の不純物領域周端部に設けた逆導電型高濃度不純物領域と、
第１のトランジスタおよび第２のトランジスタが配置される実動作領域と、
を具備し、
前記第１のトランジスタは、前記第１の不純物領域を貫通する第１のトレンチと、少なくとも該第１のトレンチ内を覆う絶縁膜と、前記第１のトレンチ内に埋設された半導体材料と、前記第１のトレンチに隣接して設けられた一導電型の第２の不純物領域とを有し、
前記第２のトランジスタは、前記第１の不純物領域を貫通する第２のトレンチと、少なくとも該第２のトレンチ内を覆う絶縁膜と、前記第２のトレンチ内に埋設された半導体材料と、前記第２のトレンチに隣接して設けられた一導電型の第２の不純物領域とを有し、
前記第２のトランジスタは、複数の前記第１のトランジスタを囲む最外周に配置され、前記第２のトレンチの深さは、前記第１のトレンチより深く前記逆導電型高濃度不純物領域より浅く設けられ、
前記第２のトランジスタと前記逆導電型高濃度不純物領域との離間距離は、前記第１のトランジスタ同士の離間距離以下であることを特徴とする半導体装置。 - ドレイン領域となり一導電型の高濃度半導体基板と低濃度半導体層を積層した半導体基板と、
該半導体基板表面に設けられた逆導電型不純物領域であるチャネル層と、
該チャネル層周端部に設けた逆導電型高濃度不純物領域と、
第１のトランジスタおよび第２のトランジスタが配置される実動作領域と、
を具備し、
前記第１のトランジスタは、前記チャネル層を貫通する第１のトレンチと、少なくとも該第１のトレンチ内を覆う絶縁膜と、前記第１のトレンチ内に埋設された半導体材料よりなる電極と、前記第１のトレンチに隣接して設けられた一導電型のソース領域とを有し、
前記第２のトランジスタは、前記チャネル層を貫通する第２のトレンチと、少なくとも該第２のトレンチ内を覆う絶縁膜と、前記第２のトレンチ内に埋設された半導体材料よりなる電極と、前記第２のトレンチに隣接して設けられた一導電型のソース領域とを有し、
前記第２のトランジスタは、複数の前記第１のトランジスタを囲む最外周に配置され、前記第２のトレンチの深さは、前記第１のトレンチより深く前記逆導電型高濃度不純物領域より浅く設けられ、
前記第２のトランジスタと前記高濃度不純物領域との離間距離は、前記第１のトランジスタ同士の離間距離以下であることを特徴とする半導体装置。 - 前記第２のトレンチの開口幅は前記第１のトレンチの開口幅よりも広いことを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記第１のトランジスタの外側で且つ前記第２のトランジスタの内側に、第３のトランジスタを設け、該第３のトランジスタは、前記第１の不純物領域を貫通する第３のトレンチと、少なくとも該第３のトレンチ内を覆う絶縁膜と、前記第３のトレンチ内に埋設された半導体材料よりなる電極と、前記第１の不純物領域表面で前記第３のトレンチに隣接して設けられた一導電型の第２の不純物領域とを有し、前記第３のトレンチの深さは、前記第１のトレンチより深く、前記第２のトレンチより浅いことを特徴とする請求項１に記載の半導体装置。
- 前記第１のトランジスタの外側で且つ前記第２のトランジスタの内側に、第３のトラン ジスタを設け、該第３のトランジスタは、前記チャネル層を貫通する第３のトレンチと、少なくとも該第３のトレンチ内を覆う絶縁膜と、前記第３のトレンチ内に埋設された半導体材料よりなる電極と、前記チャネル層表面で前記第３のトレンチに隣接して設けられた一導電型のソース領域とを有し、前記第３のトレンチの深さは、前記第１のトレンチより深く、前記第２のトレンチより浅いことを特徴とすることを特徴とする請求項２に記載の半導体装置。
- 前記第３のトレンチ開口幅は、前記第１のトレンチの開口幅より広く、前記第２のトレンチの開口幅よりも狭いことを特徴とする請求項４または請求項５に記載の半導体装置。
- 一導電型半導体層の裏面に逆導電型半導体領域を配置したコレクタ領域となる半導体基板を準備し、前記一導電型半導体層の表面に逆導電型の第１の不純物領域を形成する工程と、
該第１の不純物領域の周端部に逆導電型高濃度不純物領域を形成する工程と、
前記第１の不純物領域を貫通する多数の第１のトレンチを形成し、同時に該第１のトレンチの最外周に該第１のトレンチよりも深く前記逆導電型高濃度不純物領域より浅く、且つ前記第１のトレンチ同士の離間距離以下で前記逆導電型高濃度不純物領域と離間した第２のトレンチを形成する工程と、
前記第１および第２のトレンチの内壁にそれぞれ絶縁膜を形成する工程と、
前記第１および第２のトレンチにそれぞれ半導体材料を埋設する工程と、
前記第１および第２のトレンチにそれぞれ隣接して一導電型の第２の不純物領域を形成して第１のトランジスタ及び該第１のトランジスタを囲む最外周に配置される第２のトランジスタとを形成する工程とを具備することを特徴とする半導体装置の製造方法。 - ドレイン領域となり一導電型の高濃度半導体基板に低濃度半導体層を積層した半導体基板表面に逆導電型のチャネル層を形成する工程と、
該チャネル層の周端部に逆導電型高濃度不純物領域を形成する工程と、
前記チャネル層を貫通する多数の第１のトレンチを形成し、同時に該第１のトレンチの最外周に該第１のトレンチよりも深く前記逆導電型高濃度不純物領域より浅く、且つ前記第１のトレンチ同士の離間距離以下で前記逆導電型高濃度不純物領域と離間した第２のトレンチを形成する工程と、
前記第１および第２のトレンチの内壁にそれぞれゲート絶縁膜を形成する工程と、
前記第１および第２のトレンチにそれぞれ埋設される半導体材料からなる電極を形成する工程と、
前記チャネル層で前記第１および第２のトレンチにそれぞれ隣接して一導電型のソース領域を形成して第１のトランジスタ及び該第１のトランジスタを囲む最外周に配置される第２のトランジスタとを形成する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記第１および第２のトレンチ形成工程において、前記第２のトレンチは前記第１のトレンチよりもマスクの開口幅を広く形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
- 前記第１および第２のトレンチ形成工程において、前記第１のトレンチの外周で前記第２のトレンチより内周に前記第１のトレンチよりも深く前記第２のトレンチよりも浅い第３のトレンチを前記第１のトレンチおよび前記第２のトレンチと同時に形成し、該第３のトレンチの内壁に絶縁膜を形成し、該第３のトレンチに半導体材料を埋設し、該第３のトレンチに隣接して一導電型の第２の不純物領域を形成して第３のトランジスタを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第１および第２のトレンチ形成工程において、前記第１のトレンチの外周で前記第２のトレンチより内周に前記第１のトレンチよりも深く前記第２のトレンチよりも浅い第３のトレンチを前記第１のトレンチおよび前記第２のトレンチと同時に形成し、該第３のトレンチの内壁に絶縁膜を形成し、該第３のトレンチに半導体材料を埋設し、該第３のトレンチに隣接して一導電型のソース領域を形成して第３のトランジスタを形成することを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記第３のトレンチのマスクの開口幅は、前記第１のトレンチのマスク開口幅よりも広く、前記第２のトレンチのマスク開口幅よりも狭く形成することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323788A JP4171286B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体装置およびその製造方法 |
| TW092128987A TWI236152B (en) | 2002-11-07 | 2003-10-20 | Semiconductor device and method for producing the same |
| CNB2003101149034A CN100490174C (zh) | 2002-11-07 | 2003-11-07 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323788A JP4171286B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004158680A JP2004158680A (ja) | 2004-06-03 |
| JP4171286B2 true JP4171286B2 (ja) | 2008-10-22 |
Family
ID=32803570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002323788A Expired - Fee Related JP4171286B2 (ja) | 2002-11-07 | 2002-11-07 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4171286B2 (ja) |
| CN (1) | CN100490174C (ja) |
| TW (1) | TWI236152B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4398185B2 (ja) * | 2003-06-24 | 2010-01-13 | セイコーインスツル株式会社 | 縦形ｍｏｓトランジスタ |
| JP4913336B2 (ja) * | 2004-09-28 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5044950B2 (ja) * | 2006-03-14 | 2012-10-10 | 株式会社デンソー | 半導体装置 |
| JP5228282B2 (ja) * | 2006-03-28 | 2013-07-03 | トヨタ自動車株式会社 | 電力用半導体装置及びその製造方法 |
| DE102006036347B4 (de) * | 2006-08-03 | 2012-01-12 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einer platzsparenden Randstruktur |
| JP4859753B2 (ja) * | 2007-05-25 | 2012-01-25 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP5092548B2 (ja) * | 2007-05-30 | 2012-12-05 | 株式会社デンソー | 半導体装置 |
| WO2012124056A1 (ja) | 2011-03-15 | 2012-09-20 | トヨタ自動車株式会社 | 半導体装置 |
| JP2016143786A (ja) * | 2015-02-03 | 2016-08-08 | 株式会社東芝 | 半導体装置 |
| US10056370B2 (en) | 2015-07-16 | 2018-08-21 | Fuji Electric Co., Ltd. | Semiconductor device |
| US10505028B2 (en) | 2015-09-16 | 2019-12-10 | Fuji Electric Co., Ltd. | Semiconductor device including a shoulder portion and manufacturing method |
| CN116779650B (zh) * | 2023-08-22 | 2024-06-18 | 深圳芯能半导体技术有限公司 | 一种具大面积有源区的igbt芯片及其制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW381325B (en) * | 1997-04-15 | 2000-02-01 | United Microelectronics Corp | Three dimensional high density deep trench ROM and the manufacturing method thereof |
| TW469601B (en) * | 2000-12-08 | 2001-12-21 | Ememory Technology Inc | Dual bit trench type gate non-volatile flash memory cell structure and the operating method thereof |
-
2002
- 2002-11-07 JP JP2002323788A patent/JP4171286B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-20 TW TW092128987A patent/TWI236152B/zh not_active IP Right Cessation
- 2003-11-07 CN CNB2003101149034A patent/CN100490174C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN100490174C (zh) | 2009-05-20 |
| TW200418184A (en) | 2004-09-16 |
| JP2004158680A (ja) | 2004-06-03 |
| CN1501511A (zh) | 2004-06-02 |
| TWI236152B (en) | 2005-07-11 |
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| RD01 | Notification of change of attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
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| R250 | Receipt of annual fees |
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