TWI236152B - Semiconductor device and method for producing the same - Google Patents

Description

1236152 狹、發明說明 【發明所屬之技術領域】 本發明係關於一種半導體裝置以及其製造方法，特別 是關於一種可緩和發生於實際動作領域最外周之溝渠底部 的電場集中，並抑制耐壓惡化之半導體裝置及其製造方 法。 【先前技術】 第12圖顯示以溝渠構造之N通道型功率MOSFET(金 屬氧化半導體場效電晶體）為例之習知半導體裝置。 在N+型石夕半導體基板21上設置由N_型外延層所構成 之汲極領域22，在其表面設置p型通道層24。通道層24 係在I個貝際動作領域均以相同深度形成，在實際動作領 域外的通道層24周端部，則設有確保耐壓用之p +型領域 24a ° 舌又罝貝牙通道層丨、本 ' 田24且到達至汲極領域22之溝渠2: 以閘極氧化膜3 1覆芸、、#、、巨。， /、 现溝朱27之内壁，並設置由充填至 渠27之多晶石夕所構成 再成的閘極電極33。在鄰接溝渠27的 道層24表面形成有Ν i源極領域3 5，在彼此相鄰的兩 元之源極領域35間的 ^

]通道層24表面上形成p +型主俨 領域。另外在通道層24 且I 、 則由源極領域3 5沿著溝渠27泌 通道領域（無圖示）。以 / ’ Λ層間絕緣膜36覆蓋閘極電極 設置接觸源極領域35 ,、； u 士 电柽33, 。 以及主體接觸領域34之源極電 參照第13圖至楚

圖’係顯示以漢渠構造之N 315154 5 37 1236152 型功率MOSFET為例之習知半導體裝置製造方法。 在第13圖中，係在型半導體基板21上積層N_型 外延層並形成汲極領域22。在實際動作領域外之預定通道 層24周端部植入擴散高濃度之p型雜質，以形成型領 域24a。此外，又於整面以摻雜量1〇IS注入硼等雜質後y 擴散形成P型的通道層24。 第1 4圖至第1 5圖係顯示形成溝渠之步驟。 、在第。14圖中，藉由CVD(化學氣相成長）法全面形成厚 度為數千A之NSG(N，doped SiHcate⑴㈣)的cvd氧化 膜25,並以光阻膜所形成之料覆蓋除了作為溝渠開口部 ^以外的B，猎由乾钱刻切部分之c Μ氧化膜^， 形成通道領域24外露之溝渠開口部26。 在第15圖中，以cvd 1[外腺oc a &

乳化膜25作為遮罩並藉由CF 系或HBr系氣體對溝渠開 ^ 卞開邛26的矽半導體基板進行乾 餘刻，以形成貫穿通道層24 泪0 1 且，木度達到汲極領域22的溝 木2 7。 仃假氧化而於溝渠27内壁與通 層24表面形成氧化膜仏 飿刻…m)，並去除乾餘刻時所造成 、劳之後藉由|虫刻去除 之诒 π λ、日日 亥虱化膜與CVD氧化膜25 之後，形成閘極氧化膜3丨。 # ^ ^ ^ ^ A _ 王面進行熱氧化以形 子度約數百Α之閘極氧化膜3 1。 第丨7圖係形成埋設於溝竿 在整面上附著無推雜的多晶：層”之極電極33。亦即 以實現高電導率化，並形成閑直入擴散高濃度的 ^極33。之後在無遮罩 315154 6 1236152 情況下對附著於整面之多晶 ^ ^ ^ 07 曰進仃乾Μ刻，並殘留埋設 於溝木27内之閘極電極33 〇 弟18圖係藉由光阻藤 旦1〇,5雜工扯 尤戶膜所構成的遮罩選擇性地以摻雜 里 離子植入哪，並於形成Ρ 4荆—山 ,^ r 於开/成P +型之主體接觸領域34後， 去除光阻膜PR。 預定的源極領域 離子植入砷，並 N+型源極領域 之後，以新的光阻膜pR作為遮罩使 35以及閘極電極33露出，以摻雜量1〇】5 在與溝渠27鄰接的通道層表面24上形成 3 5後，去除光阻膜。 μ 後，藉* CVD 法使 BPSG(B〇r〇n phospho·仙灿 GUSS)層附著於整面，以形成層間絕緣膜36。之後，以光 阻膜作為遮罩至少在閘極電極33上殘留層間絕緣膜36。 之後以濺鐘裝置使銘全面附著，以形成與源極領域Μ以及 主體接觸領域34接觸之源極電極37。藉此，可在實際動 作領域中配置多數個MOSFET28。 、如此，在習知溝渠構造之MOSFET中，設於實際動作 領域之溝渠27以及M〇SFET28的深度幾乎全部均一。（例 如’筝照專利文獻1)。 在6亥溝渠構造的高耐壓M0SFET中，於源極電極與汲 極電極之間’施加以汲極電極為正電壓之電源電壓的狀態 下，對閘極電極施加閾值電壓以上之驅動電壓時，會在沿 著溝渠的通道層形成通道領域，電流即透過通道領域產生 流動，而使MOSFET呈現導通狀態。 另一方面’於源極電極與汲極電極之間，施加以汲極 7 315154 1236152 電極為正電壓之電源電壓的 4 0狀L下，當施加於閘極電極的 驅動電壓在閾值電壓以下時， μ t 子M0SFET會呈現關斷狀態。 (專利文獻1) 曰本特開平9-2705 12號公報（第1〇頁，第23 【發明内容】 (發明所欲解決之課題） 在習知溝渠構造的高耐壓m〇sfet中，在關斷狀態 ί血層曰如第12圖虛線所示從反向偏壓的通道層μ 與沒極領域22界面之⑼接合處開始擴展。將此耗盡層設 定為施加驅動電壓V。時的耗盡層。因為㈣領域22之Ν_ 外延層的雜質濃度& ρ型通道層24之雜質濃度低，因此 大多數的耗盡層會向沒極領域22方向延伸並保持沒極電 壓。 在此狀心下，因為最外周溝渠2 7 &之底部邊緣，與實 際動作領域内之溝退？ 7 + t μ叙> 再木27之底部邊緣相比較具有最大的電 場強度， 故在此會發生電場集中。 以下說明其原因。 首先，各溝渠底部邊緣的電場強度Ε可以下列公式表 E = VO/d 在上述公式中，d為從各溝渠的底部邊緣到最接近的 及極領域側的耗盡層端之距離，如帛12圖所示，在最外周 溝渠27a中距離& dn，在實際動作領域的溝渠27中則為 8 315154 1236152 dl2。 卜在/及極7員域22擴展的耗盡層’雖與鄰接之耗 :層連成-體，但擴展於通道層24的耗盡層 有絕緣膜的溝渠27内部，故可藉由溝渠27分離：在實； =領域中，由於係藉由各溝渠27分離且通道層μ㈣ 貝浪度比及極領域22 <雜質濃度高，故耗盡層往通道声 24方向擴展的情況較少’而是往極極領域22方向大幅擴 展。另-方面在最外周溝渠27a的外側，直至p+型領域 為止，係以20/zm程度的距離充分隔離，由於沒有溝 、的限制因此耗盡層在通道層24側會比實際動作領 域更奋易擴展。此外，在固定之施加電壓v〇 #情況下， 擴展取大之部分的耗盡層的寬度d〇係在實際動作領域内 以及其外圍皆為大致均一的寬度。 亦即，在最外周溝渠27a的外側，耗盡層容易往通道 層24側擴展的部分，耗盡層往汲極領域33側的擴展係比 貝際動作領域内少。因此，底部邊緣至耗盡層的距離會比 $渠27窄（dl2>dll)。另外，在實際動作領域内，由於溝 呆2 7係以等間隔配置，且耗盡層呈均等擴展，所以只有最 外周的溝渠2 7 a到耗盡層的距離d 11較短。 亦即’各溝渠的底部邊緣之電場強度E係以最外周溝 渠27a最強，而在此產生電場集中。因此，會使汲極源極 間（在IGBT中則為集極射極間）的耐壓惡化，且高溫時會發 生額定值下滑的問題。 具體來說’第19圖為表示集極射極間耐壓（Vces)與 9 315154 1236152 溫度（Ta)的特性圖。根據本圖，因為電場隼 勿木甲，周圍溫度 在75度以上時VCES值會下降，而成為負的溫度特性。因 此無法改善特性，I因電場集中而產生之集極射極間的耐 壓惡化情形也會造成相當大的問題。 (解決課題之手段） 本發明係鑑於上述課題而創作者，第1樣態係具備 有：設於基板表面之雜質領域；設於該雜質領域周端部之 南濃度雜質領域；貫穿前述雜質領域之多數個溝渠構造的 第1電晶體；以及在前述第i電晶體外周與前述高濃度雜 質領域接近，且設置在比前述第丨電晶體更深之位置的第 2電晶體。 第2樣態係具備有配列多數個第1電晶體單元的實際 動作領域’該第1電晶體單元係由：設於半導體基板表面 之第1雜質領域；設於前述第1雜質領域周端部之高濃度 雜質領域；貫穿前述第1雜質領域之溝渠；至少覆蓋前述 溝渠内之絕緣膜；由埋設於前述溝渠内之半導體材料、及 鄰接設置於前述溝渠之第2雜質領域所構成； 具備有在前述實際動作領域最外周與前述高濃度雜 質領域接近’且設置於比前述第1電晶體更深之位置的第 2電晶體。 第3樣態係具備有配列多數個第1電晶體單元的實際 動作領域’单元係由·设於作為沒極領域之一導電型半導 體基板表面之逆導電型雜質領域的通道層；設於前述通道 層周端部之高濃度雜質領域；貫穿前述通道層之溝渠；至 315154 10 1236152 少覆蓋前述溝渠内之絕緣膜；由埋設於前述溝渠内之半導 體材料所構成之電極；及由在前述通道層表面與前述溝渠 鄰接設置之一導電型源極領域所構成， 且具備有在前述實際動作領域最外周與前述高濃度 雜質領域接近，且設置於比前述第1電晶體更深之位置的 第2電晶體。 另外，本發明之特徵為前述第2電晶體與前述高濃度 雜質領域的間隔距離，係比前述第1電晶體彼此間的間隔 距離短。 另外，本發明之特徵為：前述第2電晶體係設置於比 前述高濃度雜質領域更淺之位置。 另外，本發明之特徵為構成前述第2電晶體之前述溝 渠開口寬度係比構成前述第1電晶體之前述溝渠的開口寬 度寬。 另外，本發明之特徵為在前述第1電晶體的外周以及 為前述第2電晶體的内周，設有比前述第2電晶體淺但比 前述第1電晶體深之第3電晶體。 另外，本發明之特徵為：構成前述第3電晶體之前述 溝渠開口寬度，係比構成前述第1電晶體之前述溝渠開口 寬度寬，而比構成前述第2電晶體之前述溝渠開口寬度 窄。 第4樣態係使用開口寬度不同的遮罩，並藉由於同一 步驟中在第1溝渠與該第1溝渠外周形成比該第1溝渠更 深之第2溝渠。 11 315154 1236152 第5樣態係具備有：在半導體基板表面形成第1雜質 領域之步驟；形成貫穿前述第1雜質領域之多數個第1溝 渠的步驟；同時在該第1溝渠最外周形成比該第1溝渠更 深之第2溝渠的步驟；在前述第1以及第2溝渠内壁形成 、、、巴緣膜之步驟；在前述第1以及第2溝渠埋設半導體材料 之步驟；及與前述第1以及第2溝渠相鄰接而形成第2雜 質領域的步驟。 第6樣態本發明為具備有 型半導體基板表面形成逆導電 前述通道層之多數個第1溝渠 最外周形成比該第1溝渠更深 第1以及第2溝渠内壁形成閘 設於前述第1以及第2溝渠之 步驟；及在前述通道層與前述 成一導電型源極領域的步驟。 另外’本發明之特徵為在 步驟中，前述第2溝渠係形成 開口0 型通道層之步驟；形成貫穿 的步驟；同時在該第1溝渠 之第2溝渠的步驟；在前述 極絕緣膜之步驟；形成由埋 半導體材料所構成之電極的 第1與第2溝渠相鄰接而形 刖述第1以及第2溝渠形成 比别述第1溝渠更寬之遮罩 另外，本發明之特徵為在前 步驟中’纟前述第i溝渠外周以及第2編 形成比前述第i溝渠深但比前述第二溝渠… 另外，本發明之特徵為前述第3溝=之第3溝葬 度，係比前述第i溝渠之遮罩開 f的遮罩開口 渠之遮罩開口寬度窄。 見没見’比前述第2 315154 12 1236152 【實施方式】 以下以溝渠構造之N通道型功率M〇SFet為例詳細說 明本發明之實施例。 首先，參照第1圖至第8圖，說明本發明第丨實施例 之半導體裝置。 第1圖為本實施形態之半導體裝置之剖視圖。具有第 1電晶體8以及第2電晶體8a之半導體裝置，係由：半導 體基板1、2、通道層4、高濃度雜質領域4a、溝渠7、7a、 閘極氧化膜11、閘極電極1 3、源極領域1 5與金屬電極][7 所構成。 千导體基板係在 外延層以形成汲極領域2。 、通道層4為選擇性地在汲極領域2表面植入p型硼 的擴散領域。在與該通道層4之溝渠7鄰接的領域上， 道領域（無圖示）。通道層4係在配置有m〇sfet8、 :只際動作領域全面形成相同的深度，且在實際動作領 之通道層4周端部，設有用以確保耐壓之p +型領域4习 溝渠7、乃係貫穿實際動作領域的通道層4且^ 極領域9 A j運. a 2，一般而言係在半導體基板上圖案化為格子狀； :條狀。實際動作領域内設有多數個溝渠7， · 二木7更深之溝渠7a。另外，溝渠7a的開口寬

木7寬。藉此，如後述一般，可同時形成 X 溝渠7、7 丁小风木度不同έ a。但是，該溝渠7a只須比溝渠7深即可， 其他步驟中藉由改變蝕刻條件等來形成。 /、 315154 13 1236152 閘極氧化膜n至少係設於與通 7a内壁，卄啦人庄广去； 相接的溝渠7、 並配a驅動電壓設定為數百A的 氧化膜11 Λ绍鎊摇 ^ y 又0因為閘極 為絶緣膜，而形成由設置於溝渠7、7 電極1 3與丰導#其π + a内之閘極 一干V脰基板所夾持之M〇s構造。 閘極電極13係由埋設於溝渠7、7a 在該多晶矽中導a古田— < 夕日日石夕所構成， 中V入有用以貫現低電阻化之p 極電極i 3孫&細s ^ m 主亦隹貝。該閘 (無圖示），並盘設於半導，其国之閘極連結電極 处。 …^+¥體基板上^極料電極相連 源極領域15為在鄰接溝渠7、〜之通道層4表面植 N+型雜質後之擴散領域，與覆蓋實際動作 電極，妾觸。另外，在鄰接之源極領域15間的= 表面。又置P +型雜質擴散領域之主體接觸領域丨4，以實 現基板電位之穩定化。 貝 層間絕緣膜1 6為使源極電極1 7與閘極電極1 3絕緣， 置寸至 >、品覆盖閘極電極1 3，而將其中一部分留於溝 渠開口部。 / 源極電極1 7係對鋁等進行濺鍍而圖案化為所希望的 形狀，並覆蓋於實際動作領域上，而與源極領域15以及主 體接觸領域1 4相接觸。 藉此’可在實際動作領域内藉由溝渠7配置多數個第 1M0SFET8，第2M〇SFET8a係藉由溝渠7a配置於第 1M0SFET8的外周。第2M〇SFET8a係設置成比第1電晶 體8深且比p +型領域乜淺。 14 315154 1236152 此外，如後所詳述一般，第2MOSFET8a係與P +型領 域4a接近配置。具體來說，第2MOSFET8a與P +型領域 4a間的間隔距離W2，係比第1M0SFET8彼此間的間隔距 離，或是第1M0SFET8與第2MOSFET8a的間隔距離（也就 是單元節距）W1短。另外，P +型領域4a與第2MOSFET8a 亦可相接。 在該溝渠構造的高耐壓MOSFET中，係於源極電極與 汲極電極之間，在施加以汲極電極為正電壓之電源電壓的 狀態下，對閘極電極施加閾值電壓以上的驅動電壓時，在 沿著溝渠形成的通道層上會形成通道領域，電流係透過通 道領域進行流動，而MOSFET則形成導通狀態。 另一方面，在源極電極與汲極電極之間，在施加以汲 極電極為正電壓之電源電壓的狀態下，當施加於閘極電極 的驅動電壓在閾值電壓以下時，MOSFET會呈現關斷狀 態。 本發明之特徵，係在第1M0SFET8的外周設置比第 1M0SFET8深且比P +型領域4a淺之第2MOSFET8a，並與 P +型領域4a形成接近配置。 在上述溝渠構造的高耐壓MOSFET中，耗盡層係在關 斷狀態下，如第1圖虛線所示從反向偏壓之通道層4與汲 極領域2界面之PN接合處進行擴展。以此耦盡層作為施 加驅動電壓Vo時之耗盡層。汲極領域2之N-型外延層， 相較於P型通道層4其雜質濃度較低，故大多數之耗盡層 會往汲極領域2方向延伸，並保持汲極電壓。 15 315154 1236152 在本κ施形中’除了設置第2M〇SFET8a並與p +型 領域4a接近配置之外其他構成要素皆與先前相同。此時如 施加相同的驅動電壓Vo _，耗盡層會如第12圖所示—般 擴展，耗盡層整體的厚度也會形成與先前相同之如。 但是，在本實施形態中，第2M〇SFET8a係比第 1MOSFET8 深，比 P +形作 p j ^ 、 木 1領域4a淺，且與P +型領域4a接 近配置。由於通道層4係與p +型領域化相連接，且料型 領域4 a較深之故，耗盡芦合一 層曰如圖所不一般沿著P +型領域 4 a與〉及極領域2的界面擴展。力 — ，、展在此，精由將第2MOSFET8a 與P +型領域4a的間隔距離貿2今宏Λ甘从Λ 一 ζ °又疋成其他MOSFET間的 間隔距離W1以下，從；)：盖#铱0 λ, a 划“ 構成4 2M〇SFET8a之溝渠7a的底 部邊緣擴展到汲極領域2的鉍 一 耗盡層會以往P +型領域4a下 推之形悲擴展。藉此，在保接乂 “等有/、先則相同之耗盡層厚声 d〇的實際動作領域周端部 又 |攸構成第2M〇SFET8a之溝渠 7a的底部邊緣到擴張到汲極領域2之耗盡声 - d2，會比先前的d j j (參 孤曰、、，、距離 b…、弟12圖）更大。亦即， 不之最外周溝渠7a之底邻、套絡从+ 图所 小於弈乂夕” 邊緣的電場強度E2(，/d2)會 小於先別之最外周溝渠27a P 1 1 1 Ν Α ^邊、緣的電場強产

El(—Vo/dll)，而得以緩和 — 又 間的耐壓惡化，並大 卩f i汲極源極 第2圖顯示具體之隹托自“ ^月的問碭。 (VCES-Ta #^±) 〇 ^ A _ 〃門圍 k 度的特性 性，虛線為先前技術之特性.^ 件的特 议何之特性。根據此圖係藉 之構造，使周圍溫度（丁 ) 用本％明 )保持在^額定溫度《150度的 315154 16 1236152 範圍内而V C E S為正的溫度特性。相較於先前周圍溫度在 7 5度以上就會成為負的溫度特性，其特性已有大幅的改 善。 另外’在本發明實施形態中係以MOSFET為例進行說 明，但在IGBT中，本發明之構造也適用並可獲得同樣的 效果。 接者利用第3圖至弟8圖說明本發明之半導體裝置势 造方法。 本發明之半導體裝置製造方法，係包括：在形成汲極 項域之‘電型半導體基板表面形成逆導電型通道層之步 驟；形成貫穿通道層之多數個第丨溝渠，同時在第丨溝渠 外周形成比第1溝渠更深之第2溝渠的步驟；纟第i以及 第2溝渠内壁形成閘極絕緣膜之步驟；形成由埋設於第^ 以及第2溝渠之半導體材料所構成之電極的步驟；在通道 層與第卜第2溝渠相鄰接而形成導電型源極領域之步驟。 :月第1步驟如第3圖所#，係在作為汲極領域 之‘電型半導體基板表面形成逆導電型的通道層4。 在型碎晶半導體基板】積層沐型外延層^形成这 極=2。在貫際動作領域外之預定通道層4周端部，相 ° ’辰度P型雜質’以擴散形成P+型領域4a。接著，全 面以摻雜量〗0”植入卿等雜質後，擴散形成p型通道層4 , 為1GBT柃，右在P +型矽半導體基板設置Ν空 以二層，再於其上積層N，外延層而形成集極領域，㈣ 以同一步驟實施後序步驟。 315154 17 1236152 如弟4圖至第— ^这& ^ ^ 圖所示，本發明之第2步驟係形成貫 穿通道層之多數個第1、、#、、巨 ^ 1 ,.E 4乐，並於第1溝渠最外周同時形 成比第1溝糸深之第2溝渠。 本步驟為本發明之牲 、政’係使用溝渠開口部之開口寬 度不同的遮罩而在同一+’ 與第2溝渠7a。-驟中形成深度不同的第 第4圖中，係全面藉由CVD法形成厚度為數千人的 NSG(Non-doped Silicatp η 、， iicateGlassw CVD氧化膜5。然後，於 形成溝渠開口冑26以外的部分覆蓋由光阻膜所形成之遮 罩，並藉由乾蚀刻去除部分之CVD氧化膜5，以形成通道 領域4露出之溝渠開口部 ' 6a此時，若為同一蝕刻條 件，則利用開口部寬度越大溝準 再木冰度越冰的特性，並使用 具有貫際動作領域最外周之第2、、盖、;巨 弟2溝朱開口部6a的開口寬度 大於Μ際動作領域内之第1溝準間 再木開口部6之開口寬度之圖 案的遮罩進行曝光。具體而言，假 攸&弟1溝渠開口部6為 〇·5 // m左右，則第2溝渠開口部 1 oa則為1.0# m左右。另 外，弟2溝渠形成第2溝渠開口部6a，值亡 、 1 ，俾充分接近P+型 領域4a近。亦即，使第2溝渠開 木開口 4 6a與P +型領域4a 的間隔距離W2，比實際動作領域m〇sfet的單元節距， 亦即第1溝渠開口部6彼此間或是第】、、备 '&牙i屏渠開口部6與第 2溝渠開口部6a間的間隔距離wi短。 ^ 在第5圖中，係以CVD氧化腺$盔、命贸 兀胰5為遮罩並藉由CF系 或HBr系氣體蝕刻第i、第2溝渠 什木同口邵6、6a之矽半導 體基板，以形成溝渠7、7a。此時，如前述一般因最外周 315154 18 1236152 之開口寬度較寬，故會形成比第！溝渠7更深之第2溝渠 7 a。亦即 人的姓刻會形成兩種深度不同的溝渠7、7 a。 藉此，在之後的步驟中於溝渠内埋設閘極電極Η時，可緩 和實際動作領域最外周之間搞婆 ’ ^閘極電極（溝渠7a)底部邊緣的 場集中現象。 一般而言，如欲形成深度不同的溝渠必須增加用以 變更勉刻條件等之步驟，本發明中係藉由使用變更開口寬 度的遮罩而在同一步驟φ n 士 〆哪T冋日守形成珠度不同的溝渠。亦 即，只要變更溝渠蝕刻 庶7立丨m 4、， J W &卓圖案，便可利用先前的製程 來緩和溝渠7a底部邊緣的電場集中現象。 本發明之第3步驟如第6圖所示，係在第！、第2溝 渠7、7a内壁形成閘極絕緣膜。 進行假氧化以在第彳、、箠$ 卜卜、必 罘1溝木7、弟2溝渠7a内壁與通道 層4表面形成氧化膜丨盔 腰U，、圖不），並去除乾蝕刻時所造成的 養虫刻彳貝傷，之後，再葬山 丹精由钱刻去除該氧化膜與CVD氧化膜 5 〇 、 接著王面進行熱氧化，並對應驅動電壓而形成例如 厚度為700A之閘極氧化膜u。 如第7圖辦； 丄心 、 ’、’本备明之第4步驟係形成由埋設於第 乂及第2溝渠之半導體材料所組成之電極。 .ψ…、t雜之多晶矽層附著於全面，植入鼓擴散高濃度 的破以達到g it + + w %率化，並形成閘極電極13。之後在無遮 罩之十月況下蝕刻附英 ,、胃 附者灰王面之多晶矽層，而留下埋設於第 1溝渠7、箆9、、装^ 溝7 a之閘極電極1 3。 315154 19 1236152 如第8圖所示，本發明之第5步驟係在通道層4與第 卜第,2漢渠7'7a相鄰接而形成一導電型源極領域15。 首先’為使基板電位糝定介 钇疋化稭由光阻膜所構成的遮 罩選擇性地以摻雜量丨〇 1 5離子植 丁 m入朋荨雜質，並於形成P + 型主體接觸領域1 4後，去除光阻膜。 之後，使用新的光阻膜，並以可露出預定之源極領域 15與閘極電極13的方式加以覆蓋，並以摻雜量f離子 植入神，而在與第i、第2溝渠7、7a鄰接之通道層4表 面形成N+型源極領域15後，去除光阻膜。 接著藉由CVD法於全面附著BPSG(Boron Phosphorus SiHcate Glass)層，以形成層間絕緣膜μ。之 後’以光阻膜為遮|並至少在閘極電極13上留下層間絕緣 膜16。之後藉由濺鍍裝置使鋁附著於全面，形成與源極領 域1 5以及主體接觸領域丨4接觸之源極電極1 7。 接著，芩照第9圖至第11圖說明本發明之第2實施 例。第2實施例係設置位於第1M0SFET8之外周且第 2M〇SFET8a 之内周的第 3M〇SFET8b。第 3MOSFET8b 係 比第1M0SFET8深，而比第2M〇SFET8a淺。 第9圖係第2實施例之構造。 第2實施例之溝渠型功率MOSFET係由半導體基板 1、2、通道層4、溝渠7、7a、7b、閘極氧化膜丨丨、閘極 電極1 3、源極領域1 5與金屬電極1 7所構成。 另外’由於溝渠7、7a、7b以外的構成要素係與第i 實施例相同，故省略詳細說明。 20 315154 1236152 在半導體基板1上的没極領域2表面設置通道層4， 並在通道層4的周端部設置P +型領域4a。 溝渠7係貫穿通道層4到達汲極領域2，一般而言係 在半導體基板上以格子狀或是條紋狀圖案化。 在本實施形態中，位於實際動作領域最外周附近 數周的溝渠，係設置成越向最外周溝渠深度越深的形態 例如，相較於實際動作領域内的第丨溝渠7，實際動作領 域最外周的第2溝渠7a較深。此外’比第2溝渠乃淺， 而比第1溝渠7深之第3溝渠7b係設在第i溝渠7的外周 且第2溝渠7a的内周.亦即，溝渠係在實際動作領域最外 周附近’即在本實施形態之最外周與其内側之2周中，形 成深度逐漸變深的構造。該等深度之例子可列舉，第丨溝 渠7 =約2.5"m ’第3溝渠7b=約2 5至3#m，第2溝渠 約3# m左右。關於第2溝渠〜，係與第i實施形態相 同，比P +型領域4a淺且與P +型領域钧形成接近配置。 另外’第3溝渠7b的開口寬度係比第丄溝竿7寬， 比第2溝渠〜窄。藉此如後述一般，可同時形成深度不同 =7、”。但是，在此只要溝渠7,比溝渠7深， 且溝渠7a比溝渠7b深即可，亦可在其他步驟中 更 蝕刻條件而形成。 亚在所有的溝渠 化膜11， 1 3係延伸 )，而與設 、， U '土丁汉置閘 並埋設多曰曰曰石夕以形成閘極電⑮13。該閘極 到包圍半導體基板周圍<閘極連結電極阼 於半導體基板上之閘極焊墊電極(無圖示)相 315154 21 1236152 在鄰接溝渠7、7b、7a的通道層4表面植入N+型雜質， 並設置與覆蓋實際動作領域之金屬源極電極1 7相接觸之 源極領域1 5。此外，在鄰接之源極領域1 5間的通道層4 表面，設置p +型雜質擴散領域之主體接觸領域14，以使 基板電位穩定化。 層間絕緣膜1 6為使源極電極1 7與閘極電極丨3間絕 緣，至少必需覆蓋閘極電極1 3，而於溝渠開口部留下其中 一部分。 源極電極17係藉由進行鋁等之濺射而圖案化為所希 望的形狀。並覆蓋實際動作領域上，與源極領域15以及主 體接觸領域1 4相接觸。 藉此，在實際動作領域内可藉由溝渠7配置多數個第 1M0SFET8,第2MOSFET8a則是藉由溝渠7a配置於第 1M0SFET8的外周。另外，在第1M〇SFET8外周且為第 2MOSFET8a内周的部分，配置有比第1M〇SFET8深但是 比苐 2MOSFET8a8 淺的弟 3M〇SFET8b。第 2MOSFET8a 係 比第1電晶體8深，而比P +型領域4a淺。 另外’第2MOSFET8a係與P +型領域4a形成接近配 置。具體而言’第2MOSFET8a與p +型領域4a的間隔距離 W2 ’係設定成比其他M0SFET8之間（或是第ι與第 3M0SFET)的間隔距離W1短。第2M〇SFET8a亦可與p + 型領域4a相接。 在本實施例中，係以虛線表示在關斷狀態下，從施加 驅動電壓Vo時形成反向偏壓的通道層與汲極領域界面的 315154 22 1236152 PN接合處開始擴展的耗盡層。耗盡層的擴展以及耗盡層的 寬度do與先前相π 从 j相同，故從第3電晶體8b之底部邊緣 盡層的距離d3备疳占」 、 θ形成dl>d3>d2。亦即電場強度E3也會形 成E2<E3<E1 ’而得以使電場強度的變化緩和。 藉此可抑制汲極源極間的耐邀惡化，並大幅降低高溫 時所發生之額定值下滑的問題。 另外，本發明之實施例係以MOSFET為例進行說明， 但亦適詩IGBT，並可獲得相同的效果。 ，接著以第1 〇圖、第11圖以及第9圖說明第2實施例 之半導體裝置的势造方、、土 ^ . 、 、 I&方法。另外，除了第2步驟之溝渠形 成步驟以外均血H〗每 弟 員轭例相同，故省略其詳細說明。 第乂驟·係在作為汲極領域2之一導電型半導體美 板表面形成逆導電型通道層4，而在通道層4的周端= 成Ρ +型領域4a。 另外纟IGBT的情況下，若在p +型料導體基板設 N型外延層’再於其上積層N•型外延層以形成集極領域 的話，即可在同一步驟中實施後序步驟。 ★第2步驟：同時形成逐漸往實際動作領域最外周變深 之第1、第3、第2溝渠的步驟（第1〇、JM)。 本步驟係本發明之特徵，係使用溝渠開口部之開口寬 度不同的遮罩在同-步驟内形成第1溝渠7、第2溝準7a、 第3溝渠7b。 /' 在第1〇圖中’係全面藉由CVD法形成膜厚為數千a 之NSG(Non_doped s】】lcate GIass)的cvd氧化膜。之後在 315154 23 1236152 形成溝渠開口部以外 並藉由乾㈣去除，“分覆蓋由光阻膜所形成之遮罩， 露出之溝渠開口部。：=C:、氧化膜’以形成通道領域4 開口部寬度越大則溝.日二右為同一姓刻條件，則可利用 J屏木珠度越深的特性，使用 作領域最外周之第2、、盖$ 使用具有貫際動 圍之第3溝渠開口寬 ：度比配置於其内 口宽产比阶罢认* 大而弟3溝呆開口部6b之開 見又比配置於更内周 之圖案的遮罩進行眠光。“之開口寬度大 早适仃曝先。（6<6b<6a) 具體而言，將笛，、 0 38 〃如 溝渠開口部6的開口寬度例如形成 、 溝渠開口寬度6b开^成ο 5 // m，π 將第2溝準關口卹A y /风，而 、σ a形成0·%// m左右的寬度。另外，形 成弟2溝渠開口部6a侫 卫… 接近。亦即，第m溝"付與Ρ+型領域4a充分 近， 第2溝-開口部6…，領域4a會彼此接 離W1小^距離W21比其他溝渠開口部彼此的間隔距

/、在第11圖中’係以CVD氧化膜作為遮罩，並利用CF 6手b 乂 t ΗΒΓ系氣體對第1、第2、第3溝渠開口部6、6a、 7 7夕半導體基板進行乾蝕刻，同時形成深度不同的溝渠 合/ 7b。此時，如前述—般，因開口寬度會逐漸變寬， ;巨-成比第1 /冓* 7更深的第3溝渠7b，以及比第3溝 :?更深的第2溝渠7a。亦即，可以一次的蝕刻形成3

又不同的溝渠7、7a、7b。之後，如在溝渠埋設閘極 冤極 1 3 B ^ P可使貫際動作領域最外周的閘極電極（溝渠7a) 底部邊緣的電場集中變化緩和。 315154 24 1236152 ^ 般而言’如欲形成深度不同的溝渠，必須增加用以 :更蝕刻條件等之步驟，但是在本發明中係藉由階段性地 矣侣小開Q官玲： 1 + 見度 而在同一步驟中同時形成深度不同的溝 ^亦即，可提供一種只要變更溝渠蝕刻的遮罩圖案，即 σ運用先别之製程緩和溝渠7 &底部邊緣之電 導體裝置之製造方法。 的丰 v驟：係全面進行熱氧 ;睹广 ......i N他·實切电縻形成合 、，約700 A之閘極氧化膜11。（參照第ό圖） :4步驟：係形成由埋設於溝渠之多矽晶層所構成戈 甲1極電極13。（參照第7圖） 第5步驟·係在通道層4鄰接溝渠7形成一導 極領域1 5，並形成ρ +型轉 “ 定化。（參照第8圖）⑯接觸《4,以使基板電位穩 全面IT又形成層間絕緣膜16。之後藉由減鍍裝置使紹 觸之j二以形成與源極領幻5以及主體接觸領域Η接 原極電極17,而獲得如第9圖所示之最後構造。 可有:二：=藉由使Μ〇贿的深度形成階段性變化， '·友和電场集中。此日夺，階段性地加深 =M〇SFET8部分的遷移領域係如前述-般，二 使開口部變寬而在同一步驟中形成m p 曰 渠。亦即，可盘务义"形成冰度不同的溝 程來形成，因此在:同，藉由一次的溝渠形成製 此在製程上可階段性地形成到j m 限。但是，立目的芒” r ①成到先娀影的界 的右疋在緩和電場集中，則只需達到第2 貝知例所示之2階段程度即可。 這到弟2 315154 25 1236152 另外，本實施型態係顯示於第1以及第2MOSFET8、 8a之間進行第3MOSFET8b之一周配置的情形，但亦可配 置成複數周。另外，設置成複數周時，第3MOSFET8b之 深度無須全部相同，只要是具有比第1M0SFET8深且比第 2MOSFET8a淺的深度，亦可設置成於其中階段性加深的形 式。 (發明之功效） 根據本發明，第2MOSFET8a之溝渠深度係比第 1M0SFET8深，且與P +型領域4a接近配置，因此可緩和 實際動作領域之周端部之溝渠底部邊緣的電場集中。藉由 抑制電場集中可實現抑制汲極源極間（JGBT則為集極射極 間）之耐壓惡化的半導體裝置。 亦即，可抑制汲極源極間（IGBT則為集極-射極間）的 耐壓惡化，並大幅減少高溫時所產生之額定值下滑的問 題。 另外，根據本製造方法，可在同一蝕刻步驟中同時形 成深度不同的溝渠。亦即，不需增加製造步驟，即可利用 與先前相同的製程緩和底部邊緣的電場集中。亦即，具有 可輕易地提供一種可抑制汲極源極間（IGBT則為集極射極 間）的耐壓惡化，並抑制高溫時所產生之額定值下滑之導體 裝置之製造方法的優點。 另外，係在第1M0SFET8與第2MOSFET8a之間，設 置具有兩FET之間之深度的第3M〇SFET8b，並針對實際 動作領域最外周附近之複數周溝渠進行階段性加深，如此 26 315154 1236152 -來’相較於只將最外周加深的情形，更能夠緩和電場集 :。此製程亦可藉由階段性地將最外周與外周的溝渠開口 見度擴大，@形成在同—溝渠形成步驟中逐漸加深的溝 渠。 【圖式簡單說明】 第1圖係本發明之半導體裝置之剖視圖。 第2圖係本發明之半導體裝置之特性圖。 第3圖係本發明之半導體裝置製造方法之剖視圖。 第4圖係本發明之半導體裝置製造方法之剖視圖。 第5圖係本發明之半導體裝置製造方法之剖視圖。 第6圖係本發明之半導體裝置製造方法之剖視圖。 第7圖係本發明之半導體裝置製造方法之剖視圖。 第8圖係本發明之半導體裝置製造方法之剖視圖。 第9圖係本發明之半導體裝置之刳視圖。 第1 〇圖係本發明之半導體裝置製造方法之剖視圖。 第11圖係本發明之半導體裝置製造方法之剖視圖。 第1 2圖係習知半導體裝置之剎視圖。 第13圖係習知半導體裝置製造方法之剖視圖。 第1 4圖係習知半導體裝置製造方法之剖視圖。 第1 5圖係習知半導體裝置製造方法之剖視圖。 第1 6圖係習知半導體裝置製造方法之剖視圖。 第1 7圖係習知半導體裝置製造方法之剖視圖。 第1 8圖係習知半導體裝置製造方法之剖視圖。 第1 9圖係習知半導體裝置之特性圖。 27 315154 1236152 1、 21 N+型矽晶半導體基板 2、 2 2 沒極領域 4、2 4 通道層 4a、24a P +型領域 5、25 CVD氧化膜 6、6a、6b、26 溝渠開口部 主體接觸領域1 5、 層間絕緣膜 17 27a 7 第1溝渠 7b 第3溝渠 8a 第 2M0SFET 11、3 1 閘極氧化膜 14、34 16 ' 36 27 溝渠 28 MOSFET 3 7 源極電極 7a 第2溝渠 8 第 1M0SFET 8b 第 3M0SFET 13、33 閘極電極 35 源極領域 金屬電極（源極電極） 最外周溝渠 3 2 多晶矽層 315154 28

Claims (1)

1236152 拾、申清專利範圍： 丄· 禋午等體裝置，具備 體 入取卸之雜質領域 設於該雜質領域之周端部之高濃度雜質領域； 貫穿前述雜質領域之多數個溝渠構造的第^電晶 以及在前述第1電晶體外周與前 /、引述巧濃度雜質領 或接且其設置位置比前述第1電曰 不 免日日體更深之第2電 晶體。 2.-種半導體裝置，具備有配列有多數個帛ι電晶體單元 之實際動作領域，該第1電晶體單元係由： 設於半導體基板表面之第1雜質領域； 設於前述第丨雜質領域周端部之高濃度雜質領 域； ' 貫穿前述第1雜質領域之溝渠； 至少覆蓋前述溝渠内之絕緣膜； 埋設於前述溝渠内之半導體材料；及 由鄰接設置於前述溝渠之第2雜質領域所組成， 且具備在前述實際動作領域最外周與前述高濃度 雜質領域接近，且設置於比前述第丨電晶體更深之位X置 的第2電晶體。 3· ~種半導體裝置，具備有配列有多數個第丨電晶體單元 之實際動作領域，該第丨電晶體單元係由： 設於形成汲極領域之一導電型半導體基板表面之 逆導電型雜質領域的通道層； 315154 29 1236152 設於前述通道層周端部之高濃度雜質領域； 貫穿前述通道層之溝渠； 至少覆蓋前述溝渠内之絕緣膜； 由埋設於前述溝準内之半導體材料所構成的電 極；及 由在前述通道層表面與前述溝渠鄰接設置之一導 電型源極領域所構成， 且具備有在前述實際動作領域最外周與前述高濃 度雜質領域接近，且其設置在比前述第1電晶體更深之 位置的第2電晶體。 4.如申請專利範圍第1項至第3項中任一項之半導體裝 置’其中’前述第2電晶體與前述高濃度雜質領域的間 隔距離’係在前述第1電晶體彼此之間隔距離以下。 •如申w專利範圍第丨項至第3項中任一項之半導體裝 置/、中七述第2電晶體係設置在比前述高濃度雜質 領域淺的位置。 6’如申請專利範圍第丨項至第3項中任一項之半導體 置，其中，構成前述第2電晶體之前述溝渠的開口 7度，係比構成前述第1電晶體之前述溝渠該口宽度 7·:”專利範w第3項中任一項之半導體 ’、中，於刖述第1電晶體的外周及前述第2電』 内周，設有設置位置比該第2雷曰麟气 曰 Λ弟2兒日日體淺、比前述第 日日體/木之苐3電晶體。 8·如申請專利範圍第7項半 卞命月且衣置，其中，構成^ 315154 30 1236152 第3電晶體之前述溝渠的開σ寬度，係比構成前述第i 電晶體之前述溝渠開口寬度寬，比構成前述第2電晶體 之前述溝渠開口寬度窄。 體 9. 10. -種半導體裝置之製造方法，其係在同—步驟中，利用 開口寬度不同的遮罩，形成第U渠以及在該第 外周形成比該第i溝渠更深之第2溝渠。 水 -種半導體裝置之製造方法，具備有： 於半導體基板表面形成第i雜質領域之步驟； 形成貫穿前述第1雜質領域之多數個第丨溝渠，並 同時於該第1溝渠最外周形成比該第i溝渠更深之第2 溝渠的步驟； 在钔述第1以及第2溝渠内壁形成絕緣膜之步驟 於前述第1以及第2溝渠埋設半導體材料之步驟 以及 鄰接前述第1以及第2溝渠而形成第2雜質領域之 步驟。 11. 一種半導體裝置之製造方法，具備有··在汲極領域之一 導電型半導體基板表面形成逆導電型通道層之步驟； 形成多數個貫穿前述通道層之第i溝渠，同時在該 弟1 /冓渠最外周形成比該第1溝渠更深之第2溝渠的步 驟； 在前述第1以及第2溝渠内壁形成閘極絕緣膜之步 驟； 形成由埋設在前述第1以及第2溝渠之半導體材料 315154 31 1236152 所構成之電極之步驟；及 在前述通道層與前述第1以及第2溝渠相鄰接而形 成一導電型源極領域之步驟。 12. 如申請專利範圍第10項或第11項之半導體裝置之製造 方法，其中，在前述第1以及第2溝渠形成步驟中，前 述第2溝渠係形成比前述第1溝渠更寬的遮罩開口。 13. 如申請專利範圍第10項或第11項之半導體裝置之製造 方法，其中，係在前述第1以及第2溝渠形成步驟中， 在前述第1溝渠外周且比第2溝渠更靠近内周的位置， 同時形成比第1溝渠深但比第2溝渠淺之第3溝渠。 14. 如申請專利範圍第13項之半導體裝置之製造方法，其 中，前述第3溝渠之遮罩的開口寬度，係比前述第1溝 渠之遮罩開口寬度寬，而比前述第2溝渠之遮罩開口寬 度窄。 32 315154