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JP4913336B2 - 半導体装置 - Google Patents

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JP4913336B2
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Description

本発明は、電界効果型トランジスタを有する半導体装置に関する。
トレンチ型ＭＯＳＦＥＴのセルシュリンクを行う上で、トレンチ側面端とコンタクト部との寸法がセルシュリンクの際のネックとなっており、これに対して層間膜をトレンチ内に埋め込む構造が存在する（特許文献１）。
特許文献１の図１（ａ）に記載された層間膜をトレンチ内に埋め込んだ従来技術の構成を図４に示す。トレンチ型ＭＯＳＦＥＴは、半導体基板１ａ上の半導体層１に形成された溝１１内にゲート酸化膜４を介してゲート電極５が設けられたトレンチ構造のセル領域を有している。ゲート電極５の上には絶縁膜６が設けられており、絶縁膜６上にソース電極７が設けられている。溝１１の脇にはソース領域３とチャネル拡散領域２が形成されている。また、ゲートパッド部５ａは、セル領域に設けられた溝１１と同時に形成される溝１２内のゲート酸化膜４ａ上に形成されており、ゲートパッド部５ａを含む外周部がセル領域を取り囲む構成となっている。
特開２００２−３７３９８８号公報
ところが、特許文献１記載の技術においては、図５に示すように、空乏層１６が、ゲートパッド部の溝１２の下を通り、外周部を越えてチップの端部にまで伸びている。そのため、空乏層を介してセル領域のトランジスタからチップ端部方向へのリーク電流が発生することがあった。
本発明は上記事情に鑑みてなされたものであり、空乏層がチップ端部にまで延びることによって発生するリーク電流を低減するものである。
本発明によれば、電界効果型トランジスタを有する半導体装置であって、前記電界効果型トランジスタは、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体層内に形成されたトレンチと、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記トレンチ内部において、前記ゲート電極の上部に設けられた絶縁膜と、前記半導体層上面において前記トレンチの脇に設けられたソース領域と、前記絶縁膜および前記ソース領域の上部に設けられたソース電極と、前記トレンチ下部に設けられたドレイン領域と、前記半導体基板裏面に設けられたドレイン電極と、を備え、前記絶縁膜は、前記ゲート電極と前記ソース電極とを絶縁し、前記半導体装置は、セル部と、該セル部の周囲に設けられた終端部とを備え、前記セル部に前記電界効果型トランジスタを有するとともに、前記終端部にトレンチを有し、前記終端部に設けられたトレンチの底面が、前記セル部に設けられた前記電界効果型トランジスタのトレンチの底面よりも下方に位置することを特徴とする半導体装置が提供される。
この発明によれば、終端部に設けられたトレンチの底面が、セル部に設けられた電界効果型トランジスタのトレンチの底面よりも下方に位置する構成を採用している。このため、空乏層の広がりが終端部のトレンチによって遮断される。そのため、セル部の電界効果型トランジスタから端部方向へのリーク電流を効果的に低減できる。
以上説明したように、本発明によれば、終端部に設けられたトレンチの深さは、セル部に設けられたトレンチの深さよりも大きい。そのため、空乏層の広がりが終端部のトレンチによって遮断され、セル部から端部方向へのリーク電流を低減することができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
第１の実施の形態
本実施の形態に係るＭＯＳＦＥＴ１００を図１（ａ）および図１（ｂ）に示す。
ＭＯＳＦＥＴ１００は、シリコン基板１０１ａと、シリコン基板１０１ａ上に形成された半導体層１０１と、半導体層１０１内に形成された溝（トレンチ）により構成される。
シリコン基板１０１ａにはＮ型不純物が導入されており、その上には、エピタキシャル成長により形成されたＮ型不純物が導入された半導体層１０１が形成されている。また、半導体層１０１の上面にはＰ型不純物が導入されたチャネル拡散領域１０２が形成されている。ここで、半導体層１０１は、ドレイン領域としての機能を有する。
溝は、終端部であるゲートパッド部５０および外周部７０、セル領域６０（セル部）にそれぞれ設けられ、本実施形態においては、ゲートパッド部５０および外周部７０の溝１１２は、セル領域６０の溝１１１とは異なる工程で形成され、溝１１２の底面は、溝１１１の底面よりも下方に位置する。図１（ａ）の平面図である図１（ｂ）に示すように、ゲートパッド部５０および外周部７０は、セル領域６０を取り囲むように形成されている。ここで、空乏層はセル領域６０において溝１１１の下部に存在するが、溝１１２の底面が溝１１１の底面よりも下方に位置するため、溝１１２によって遮断され、ゲートパッド部５０および外周部７０の領域にまでは至らない。
溝１１２の内壁には酸化膜１１８を介してゲート電極１０５ａが埋設されている。また、溝１１２内部において、ゲート電極１０５ａの上部に、ゲート電極１０５ａの上面と接するように絶縁膜１３０（層間膜）が設けられている。溝１１１の内壁には、ゲート絶縁膜としての酸化膜１０４を介してゲート電極１０５が埋設されている。また、溝１１１内部において、ゲート電極１０５の上部に、ゲート電極１０５の上面と接するように絶縁膜１３０が設けられている。本実施形態においては、ゲートパッド部５０、セル領域６０、および外周部７０の領域において絶縁膜１３０の上面全面のレベルは、半導体層１０１の上面のレベルと同じであるように形成されているが、絶縁膜１３０の上面全面のレベルが、半導体層１０１の上面のレベルよりも低く形成されていてもよい。また、酸化膜１１８の厚さは、酸化膜１０４の厚さよりも大きい。
溝１１１の脇には、半導体層１０１の上面において、Ｎ型不純物が導入されたソース領域１０３が形成されている。また、溝１１１および溝１１２の両側には、半導体層１０１の上面において、Ｐ型不純物が導入されたチャネル拡散領域１０２が形成されている。
セル領域６０の絶縁膜１３０およびソース領域１０３の上部には、絶縁膜１３０およびソース領域１０３と接するようにソース電極１５０が設けられている。また、シリコン基板１０１ａの裏面にはドレイン電極１６０が設けられている。
以下、図２を用いて、ＭＯＳＦＥＴ１００の製造プロセスについて説明する。
まず、シリコン基板１０１ａ上に、エピタキシャル成長させることによって半導体層１０１を形成する。そして、半導体層１０１内に、後述するセル領域６０に形成する溝１１１よりも深い溝１１２をポリシリコン埋込用溝（ゲートパッド部の溝および外周部の溝）として形成する（図２（ａ））。
次に、溝１１２内に、相対的に厚い酸化膜１１８を堆積する。酸化膜１１８の厚さは、数千〜１万数千オングストローム程度である（図２（ｂ））。
ついで、パターニング工程を経て、エッチングを行い、ゲートパッド部５０および外周部７０となる部分を形成する。次に１〜３μm程度の溝１１１をセル領域６０に形成し、溝１１１の内壁に接するように酸化膜１０４を形成する（図２（ｃ））。
続いて、ポリシリコン１３２を堆積させ（図２（ｄ））、ゲートパッド部５０と外周部７０のポリシリコン１３２を残すようにしてパターニング工程を行った後、エッチングして、ゲートポリシリコン１０５およびゲートポリシリコン１０５ａを形成する。また、チャネル拡散領域１０２とソース領域１０３とを形成する。次に、パターニング工程を経た後、拡散層を形成し、絶縁膜１３０を堆積させる（図２（ｅ））。
次に、全面エッチングまたはＣＭＰ工程等の方法により、半導体層１０１の上面と、絶縁膜１３０の上面のレベルとが、同じレベルになるように形成する（図２（ｆ））。ここで、エッチングを過剰に行い、絶縁膜１３０の上面のレベルを、半導体層１０１上面（トレンチ上面）のレベルよりも低くなるように後退させてもよい。なお、ゲート電極１０５のコンタクトは別途設ける。また、ゲート電極のコンタクト形成は、拡散層の一部の形成を後の工程で行うことによって、パターニング工程と兼ねて形成することも可能である。次に、ソース電極１５０を絶縁膜１３０上面に接し、チャネル拡散領域１０２とソース領域１０３とに接するように設け、シリコン基板１０１ａ裏面にドレイン電極１６０を既知の方法で設ける。
以上のプロセスにより、ＭＯＳＦＥＴ１００が完成する。
以下、本実施形態の効果について説明する。
ＭＯＳＦＥＴ１００においては、ゲートパッド部５０および外周部７０の溝１１２の深さは、セル領域６０の溝１１１の深さよりも大きい。そのため、溝１１２の存在によって、セル領域６０からゲートパッド部５０および外周部７０の方向へと延びる空乏層が遮断される。すなわち、溝１１２によって、空乏層が半導体チップの端部に至らないように終端させることができる。したがって、セル領域６０から半導体チップの端部方向へのリーク電流の発生を低減することができる。
また、ゲートパッド部５０および外周部７０の溝１１２の深さがセル領域６０の溝１１１の深さよりも大きいため、溝１１２に形成された酸化膜１１８の厚さを、溝１１１に形成された酸化膜１０４の厚さよりも大きくすることが可能となる。そのため、酸化膜１１８の存在によって、空乏層の広がりを、より効率的に低減できる。
ＭＯＳＦＥＴ１００は、封止樹脂で封止されたパッケージとして使用されるが、半導体チップと封止樹脂との間には温度低下による収縮係数の相違が存在し、封止樹脂の収縮係数の方が半導体チップの収縮係数よりも大きい。ここで、特許文献１に記載された技術においては、ゲートパッド部５０、セル領域６０、外周部７０において、絶縁膜の上面のレベルが半導体層の上面のレベルより高い。ここで、パッケージは使用される際に温度履歴を受けるので、降温過程において絶縁膜の周囲の封止樹脂が収縮することによって、半導体層の上面のレベルより上方に位置する絶縁膜の部分が圧縮応力を受けることがあった。一方、本実施形態においては、ゲートパッド部５０、セル領域６０、および外周部７０のすべてにおいて、絶縁膜１３０の上面のレベルは、半導体層１０１の上面のレベルよりも低いか、もしくは同じである。すなわち、絶縁膜１３０のレベルは半導体層１０１のレベルとフラットか、もしくは絶縁膜１３０が凹部となっている。そのため、降温過程において絶縁膜が受ける圧縮応力が低減される。したがって、従来の技術と比較して、半導体チップ全体が受ける応力を低減することができる。
第２の実施の形態
本実施形態に係るＭＯＳＦＥＴ２００は、ゲートパッド部に双方向保護ダイオードが形成された点で第１の実施の形態と異なる。
図３に、ゲートパッド部５０に双方向保護ダイオード１４０が形成され、ゲート電極１５２が設けられたＭＯＳＦＥＴ２００を示す。
双方向保護ダイオード１４０は、電源電圧以上の電圧がゲート電極１０５およびゲート電極１０５ａにかかったときに回路を保護する機能を有する。
以下、本実施形態の効果について説明する。
本実施形態におけるＭＯＳＦＥＴ２００においては、ゲートパッド部５０のトレンチ内に双方向保護ダイオード１４０が形成されている。そのため、第１の実施の形態における効果に加え、電源電圧以上の電圧がゲート電極１０５およびゲート電極１０５ａにかかったときの回路保護機能を向上させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記実施形態においては、ＭＯＳＦＥＴを用いた形態について説明したが、ＭＩＳＦＥＴを用いてもよい。
また、第２の実施形態においては、双方向保護ダイオード１４０が形成される形態について説明したが、半導体素子として、他の保護ダイオードなどのダイオードが形成されてもよいし、電界効果型トランジスタが形成されてもよい。
また、上記実施形態においては、絶縁膜１３０およびソース領域１０３と接するように、絶縁膜１３０およびソース領域１０３の上部にソース電極１５０が形成される形態について説明したが、ソース電極１５０とソース領域１０３との間に介在する膜などが存在したとしても、ソース電極１５０とソース領域１０３とが電気的に接続されていればよい。また、ソース電極１５０と絶縁膜１３０との間に介在する膜などが存在していてもよい。
実施の形態に係るＭＯＳＦＥＴを模式的に示した図である。 実施の形態に係るＭＯＳＦＥＴの製造工程を模式的に示した断面図である。 実施の形態に係るＭＯＳＦＥＴを模式的に示した断面図である。 従来の技術に係るＭＯＳＦＥＴを模式的に示した断面図である。 従来の技術に係るＭＯＳＦＥＴを模式的に示した断面図である。
符号の説明
５０ ゲートパッド部
６０ セル領域
７０ 外周部
１００ ＭＯＳＦＥＴ
１０１ 半導体層
１０１ａ シリコン基板
１０２ チャネル拡散領域
１０３ ソース領域
１０４ 酸化膜
１０５ ゲート電極
１０５ａ ゲート電極
１０６ ゲートポリシリコン
１０６ａ ゲートポリシリコン
１１１ 溝
１１２ 溝
１１８ 酸化膜
１３０ 絶縁膜
１３２ ポリシリコン
１４０ 双方向保護ダイオード
１５０ ソース電極
１５２ ゲート電極
１６０ ドレイン電極
２００ ＭＯＳＦＥＴ

Claims (6)

  1. 電界効果型トランジスタを有する半導体装置であって、
    前記電界効果型トランジスタは、
    半導体基板と、
    前記半導体基板上に形成された半導体層と、
    前記半導体層内に形成されたトレンチと、
    前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
    前記トレンチ内部において、前記ゲート電極の上部に設けられた絶縁膜と、
    前記半導体層上面において前記トレンチの脇に設けられたベース領域と、
    前記ベース領域上面において前記トレンチの脇に設けられたソース領域と、
    前記絶縁膜および前記ソース領域の上部に設けられたソース電極と、
    前記トレンチ下部に設けられたドレイン領域と、
    前記半導体基板裏面に設けられたドレイン電極と、
    を備え、
    前記絶縁膜は、前記ゲート電極と前記ソース電極とを絶縁し、
    前記半導体装置は、セル部と、該セル部の周囲に設けられた終端部とを備え、
    前記セル部に前記電界効果型トランジスタを有するとともに、前記終端部にトレンチを有し、
    前記終端部に設けられたトレンチの底面が、前記セル部に設けられた前記電界効果型トランジスタのトレンチの底面よりも下方に位置し、且つ、前記ベース領域と前記半導体層間のＰＮ接合よりも下方に位置しており、
    前記終端部に設けられたトレンチの底面には、前記ゲート絶縁膜の厚さよりも厚い酸化膜が形成されており、
    前記終端部に設けられたトレンチの底面が、前記セル部に設けられたトレンチの底面よりも下方に位置し、且つ、前記ベース領域と前記半導体層間のＰＮ接合よりも下方に位置しており、前記終端部に前記酸化膜が形成されていることによって、前記セル部の空乏層を遮断することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記セル部に設けられた絶縁膜および前記終端部に設けられた絶縁膜の上面のすべてのレベルが、前記半導体層の上面のレベルと同じ、もしくは下方に位置することを特徴とする半導体装置。
  3. 電界効果型トランジスタを有する半導体装置であって、
    前記電界効果型トランジスタは、
    半導体基板と、
    前記半導体基板上に形成された半導体層と、
    前記半導体層内に形成されたトレンチと、
    前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
    前記トレンチ内部において、前記ゲート電極の上部に設けられた絶縁膜と、
    前記半導体層上面において前記トレンチの脇に設けられたベース領域と、
    前記ベース領域上面において前記トレンチの脇に設けられたソース領域と、
    前記絶縁膜および前記ソース領域の上部に設けられたソース電極と、
    前記トレンチ下部に設けられたドレイン領域と、
    前記半導体基板裏面に設けられたドレイン電極と、
    を備え、
    前記絶縁膜は、前記ゲート電極と前記ソース電極とを絶縁し、
    前記半導体装置は、セル部と、該セル部の周囲に設けられた終端部とを備え、
    前記セル部に前記電界効果型トランジスタを有するとともに、前記終端部にトレンチを有し、
    前記終端部に設けられたトレンチの底面が、前記セル部に設けられた前記電界効果型トランジスタのトレンチの底面よりも下方に位置し、且つ、前記ベース領域と前記半導体層間のＰＮ接合よりも下方に位置しており、
    前記終端部に設けられたトレンチの底面には、前記ゲート絶縁膜の厚さよりも厚い酸化膜が形成されており、
    前記セル部に設けられた絶縁膜および前記終端部に設けられた絶縁膜の上面のすべてのレベルが、前記半導体層の上面のレベルと同じ、もしくは下方に位置することを特徴とする半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記終端部に設けられたトレンチに半導体素子が設けられたことを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記半導体素子が、ダイオードであることを特徴とする半導体装置。
  6. 請求項４に記載の半導体装置において、
    前記半導体素子が、電界効果型トランジスタであることを特徴とする半導体装置。
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