JP2014518017A - 半導体デバイス - Google Patents

Abstract

半導体デバイスは第１群のトレンチ状構造および第２群のトレンチ状構造を含む。第１群内の各トレンチ状構造は、ゲート金属に接触するゲート電極とソース金属に接触するソース電極とを含む。第２群内のトレンチ状構造はそれぞれ不能にされる。第２群の不能にされるトレンチ状構造は第１群のトレンチ状構造と交互に配置される。

Description

関連米国出願

本出願は、参照によりその全体が本明細書に組み込まれる、２０１１年５月１８日に提出された「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｈａｖｉｎｇ Ｒｅｄｕｃｅｄ Ｇａｔｅ Ｃｈａｒｇｅｓ ａｎｄ Ｓｕｐｅｒｉｏｒ Ｆｉｇｕｒｅ ｏｆ Ｍｅｒｉｔ」という名称の米国特許仮出願第６１／４８７，６２７号明細書の優先権を主張するものである。

エネルギー効率の良い電力変換システムを実現するために、コアスイッチとして使用されるパワーＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）は低ゲート電荷（ｌｏｗ ｇａｔｅ ｃｈａｒｇｅｓ）ならびに低オン状態抵抗（ｌｏｗ ｏｎ−ｓｔａｔｅ ｒｅｓｉｓｔａｎｃｅｓ）に依存している。例えば、同期バックコンバータ（ｓｙｎｃｈｒｏｎｏｕｓ ｂｕｃｋ ｃｏｎｖｅｒｔｅｒ）などのＤＣ−ＤＣ（直流−直流）コンバータでは、２つのＭＯＳＦＥＴが、一方は「ハイサイド」ＭＯＳＦＥＴとして、他方は「ローサイド」ＭＯＳＦＥＴとして使用される。ハイサイドＭＯＳＦＥＴは外部イネーブル信号（ｅｎａｂｌｅ ｓｉｇｎａｌ）によって制御され、負荷へ電流をソースし、ローサイドＭＯＳＦＥＴは負荷と接地との接続を入り切りし、したがって負荷から電流をシンクする。

ハイサイドＭＯＳＦＥＴおよびローサイドＭＯＳＦＥＴにはそれぞれいくつかの特有の特徴および要件がある。例えば、ローサイドＭＯＳＦＥＴにはより低いオン状態抵抗が所望されるが、ハイサイドＭＯＳＦＥＴにはより低いゲート電荷を有する高速スイッチング特性が所望される。

ＭＯＳＦＥＴ性能として広く使用されている測定基準の１つが、ゲート電荷に規定のゲート電圧でのドレインソース間抵抗を乗じて得た値と定義されるＦＯＭ（性能指数）である。この性能指数の値が小さいほどハイサイドＭＯＳＦＥＴの性能は高くなる。

より低いゲート電荷、したがってより低い性能指数値を達成することができるＭＯＳＦＥＴは、例えば、ＤＣ−ＤＣコンバータ内のハイサイドＭＯＳＦＥＴとして有用でもあり有益でもある。

本発明による諸実施形態は、より低いゲート電荷およびより低いＦＯＭ値を有する効率的で新規な金属／絶縁体／半導体（ＭＩＳ）デバイス（例えばＭＯＳＦＥＴ）を提供する。

一実施形態では、半導体デバイス（例えばＭＯＳＦＥＴ）が第１群のトレンチ状構造および第２群のトレンチ状構造（簡単にするために、トレンチ状構造はトレンチと称することがある）を含む。第１群内のトレンチはそれぞれ、ゲート金属に接触するゲート電極を含み、ソース金属に接触しかつゲート電極から絶縁されるソース電極も含む。第２群内のトレンチ状構造はそれぞれ不能にされる。

一実施形態では、ソース金属層は、第１群の利用されるトレンチ（ｕｔｉｌｉｚｅｄ ｔｒｅｎｃｈｅｓ）および第２群の不能にされるトレンチ（ｄｉｓａｂｌｅｄ ｔｒｅｎｃｈｅｓ）を横断する。このような実施形態では、不能にされるトレンチはそれぞれ単一ポリシリコン領域を含む。不能にされるトレンチのそれぞれの中のポリシリコン領域は、利用されるトレンチ内のソース電極およびゲート電極と実質的に同じ平面内にある。不能にされるトレンチのそれぞれの中のポリシリコン領域は、半導体デバイスの活性コア領域の内側でソース金属層に接触し、ゲート金属にも接触する。対照的に、利用されるトレンチ内では、ゲート電極はソース電極とソース金属層との間に位置し、ソース金属層から絶縁されるが、ゲート金属には接触する。また、利用されるトレンチ内では、ソース電極は、活性コア領域の外側でソース金属に接触するが、活性コア領域の内側ではソース金属層から絶縁される。

第２群の不能にされるトレンチは１群の利用されるトレンチと交互に配置される。一実施形態では、第１群の利用されるトレンチおよび第２群の不能にされるトレンチは一つおきとなる態様で交互に配置される。すなわち、一実施形態では、他のすべてのトレンチが不能にされる。他の実施形態では、トレンチが２つおきに不能にされる、またはトレンチが３つおきに不能にされる、などである。

予想外の利点として、トレンチの半分が不能にされた場合、例えば、ドレインソース間抵抗は、予想通り２倍に増加するのではなく２倍未満に増加するのに対して、ゲート電荷は約２分の１に減少する。その結果、ＦＯＭの値は、上述したように選定されたトレンチを不能にすることによって有利に低減される。

一実施形態では、上述した半導体デバイスのフィーチャはＭＯＳＦＥＴに実装される。このような一実施形態では、上記のフィーチャは、ＤＣ−ＤＣコンバータ内のローサイドＭＯＳＦＥＴに結合されるハイサイドＭＯＳＦＥＴに実装される。

種々の作図に示されている本発明のこれらおよびその他の目的および利点は、当業者なら下記の詳細な説明を読んだ後で認識するであろう。

本明細書に組み込まれ本明細書の一部を形成する添付図面は、本発明の諸実施形態を例示しており、この説明とともに本発明の原理を説明するのに役立つ。図面および明細書を通じて同様の番号は同様の要素を意味する。

本発明による一実施形態の半導体デバイスの一部の上から見た図である。 本発明による諸実施形態の半導体デバイスの要素を示す断面図である。 本発明による一実施形態の半導体デバイスの一部の上から見た図である。 本発明による一実施形態の半導体デバイスを作製するプロセスに使用されるマスクを列挙した流れ図である。

本発明の以下の詳細な説明では、本発明を十分に理解できるようにするために多くの特定の詳細が記載されている。しかしながら、本発明はこれらの特定の詳細を用いずにまたはこれらの特定の詳細の同等物を用いて実施されうることが当業者によって認識されるであろう。他の例では、本発明の態様を不必要に不明瞭にしないように、周知の方法、手順、構成要素、および回路は詳細には記述されていない。

以下の詳細な説明のいくつかの部分は、半導体デバイスを作製または運転するための手順、論理ブロック、処理、および他の動作の記号表現に関して提示される。これらの説明および表現は、当業者の研究の内容を他の当業者に最も効果的に伝えるために、半導体デバイス作製の当業者によって使用される手段である。本出願では、手順、論理ブロック、プロセスなどは、所望の結果をもたらす首尾一貫した一連のステップまたは命令と考えられる。上記ステップは、物理量の物理的操作を必要とするステップである。しかしながら、これらの用語および類似の用語はすべて、適切な物理量に関連するべきであり、単にこれらの物理量に適用される便利なラベルであることに留意されたい。以下の議論から明らかなように特に明記されていない限り、本出願全体を通じて、「形成する（ｆｏｒｍｉｎｇ）」、「実行する（ｐｅｒｆｏｒｍｉｎｇ）」、「生成する（ｐｒｏｄｕｃｉｎｇ）」、「堆積させる（ｄｅｐｏｓｉｔｉｎｇ）」、「エッチングする（ｅｔｃｈｉｎｇ）」などの用語を利用する議論は、半導体デバイスの作製または運転の動作およびプロセスを指すことが理解されるであろう。

図は原寸に比例して描かれておらず、構造の一部分だけ、かつそれらの構造を形成する種々の層が図に示されていることがある。さらに、作製のプロセスおよびステップは、本明細書内で論じられるプロセスおよびステップとともに実行されることがある、すなわち、本明細書に示されかつ説明されているステップの前に、間におよび／または後に、いくつかのプロセスステップが存在することができる。重要なことに、本発明による諸実施形態は、これらの他の（おそらくは従来の）構造、プロセスおよびステップと共に、これらの他の構造、プロセスおよびステップをあまりかき乱さずに実施することができる。概して言えば、本発明による諸実施形態は、周辺の構造、プロセスおよびステップに大きな影響を及ぼさずに従来のデバイスまたはプロセスの一部を交換することができる。

「トレンチ」という用語は、半導体デバイスの作製の状況で論じられる場合、一般に材料内に形成される空容積を指す。このようなトレンチは、後に他の１つの材料または複数の材料で満たすことができる。「トレンチ」という用語は、作製された半導体デバイスの状況で論じられる場合、一般に、以前空のトレンチ内に形成される構造を指す。トレンチは、本明細書ではストライプと称されることもある。以下の議論における「トレンチ」という用語の意味は議論の文脈の中で明らかになる。

本開示による諸実施形態は、例えば同期バックコンバータなどのＤＣ−ＤＣコンバータにハイサイドＭＯＳＦＥＴとして使用されうるＭＯＳＦＥＴデバイスなどの半導体デバイスで、より低いゲート電荷およびより低いＦＯＭ値を達成する新規な構造に関する。

図１は、本発明による一実施形態の半導体デバイス１００のいくつかの要素を示す上から見た図である。半導体デバイスに含まれうるすべての要素が図１に示されているわけではない。複数のレベルが図１に示されている、すなわち、例えば、ソース金属層１２５は実際にはストライプ１１１〜１１６の上方（上部）にある。

図１の実施例では、デバイス１００は、活性コア領域１０５内に、互いに本質的に平行であるいくつかのストライプ（またはセル）１１１〜１１６を含む。活性コア領域１０５は、図１内に破線で境界が画されている領域である。

図２に関連してさらに説明するように、ストライプ１１１〜１１６はそれぞれトレンチ状の構造である。また、図２に関連してさらに説明するように、ストライプのうちのいくつかは不能にされるが、その他のストライプは不能にされない。不能にされるストライプは、活性コア領域１０５の内側でソース金属層１２５に電気的かつ物理的に接続され、ゲートコンタクト１３７を経てゲート金属層１３５にも電気的かつ物理的に接続される。利用されるストライプ（不能にされないストライプ）は、活性コア領域１０５の内側で経てソース金属層１２５から絶縁されるが、活性コア領域の外側でソースコンタクト１２７を経てソース金属層１２５に電気的かつ物理的に接続されているソース電極（図２参照）を含み、ゲートコンタクト１３７を経てゲート金属層１３５に電気的かつ物理的に接続されているゲート電極（図２参照）も含む。

図２は、本発明による一実施形態のデバイス１００の（図１のＡ−Ａ線に沿った）断面図である。半導体デバイスに含まれうるすべての要素が図２に示されているわけではない。

４つのトレンチ状構造１１１〜１１４が示されている。議論を簡単にするために、トレンチ状構造は、以下の議論では単にトレンチと称されることがある。図２の向きでは、図１の向きと同様に、トレンチ１１１〜１１４は互いに平行である。

図２の実施例では、デバイス１００は、第１の（または緩衝）エピタキシャル層２０２および第２のエピタキシャル層２０４を含む。第１のエピタキシャル層２０２の下方にドレイン領域（図示せず）が存在することができる。トレンチ１１１〜１１４は第２のエピタキシャル層２０４の中に延びる。

図示のように、隣接するトレンチの間にボディ領域２０６（例えば、ｐ−ドープ領域）が形成される。また、図示のように、隣接するトレンチの間にソース領域２０８（例えば、ｎ＋ドープ領域）が形成される。ソース金属層１２５は、トレンチ１１１〜１１４を横切って延びる（横断する）。後述するように、ソース金属層１２５は、デバイス１００の活性領域１０５（図１）内で選択されたトレンチ（例えば、トレンチ１１２および１１４）内の電極から分離されるが、活性コア領域内では他の選択されたトレンチ（例えば、トレンチ１１１および１１３）内の電極と接触する。したがって、図２の実施例では、トレンチ１１１および１１３は不能にされるが、トレンチ１１２および１１４は利用される（不能にされない）。

トレンチ１１２および１１４はスプリットゲートと称されることがある。トレンチ１１２および１１４はそれぞれ、ソース電極またはシールド電極とも称される第１のポリシリコン（ポリ−１）領域２１４を含む。トレンチ１１２および１１４はそれぞれ、ゲート電極とも称される第２のポリシリコン（ポリ−２）領域２１６も含む。ソース電極２１４は隣接するエピタキシャル層２０４からシールド酸化物２１８によって分離され、ゲート電極２１６は隣接するエピタキシャル層２０４からゲート酸化物２２０によって分離される。トレンチ１１２および１１４内のソース電極２１４は、トレンチ１１２および１１４内のゲート電極２１６から介在酸化物層２２２によって絶縁される。トレンチ１１２および１１４では、ゲート電極２１６はソース電極２１４とソース金属層１２５との間に位置する。ゲート電極２１６は、ソース金属層１２５から介在アイソレーション酸化物層（ｉｎｔｅｒｖｅｎｉｎｇ ｉｓｏｌａｔｉｏｎ ｏｘｉｄｅ ｌａｙｅｒ）２２４によって絶縁される。図１を併せて参照すると、トレンチ１１２および１１４内のソース電極２１４は、ソースコンタクト１２７を経てソース金属層１２５に電気的かつ物理的に接触し、トレンチ１１２および１１４内のゲート電極２１６は、ゲートコンタクト１３７を経てゲート金属層１３５に電気的かつ物理的に接触する（図１）。

図２の実施形態では、不能にされるトレンチ１１１および１１３はそれぞれ、ソース金属層１２５およびゲート金属層１３５に接触する単一ポリシリコン（ポリ−１）領域２３５を含む（図１）。不能にされるトレンチ１１１および１１３のポリ−１領域２３５は、利用されるトレンチ内のソース電極２１４およびゲート電極２１６と実質的に同じ平面内にある。すなわち、図２の配向では、ポリ−１領域２３５の上部はゲート電極２１６の上部と実質的に一致し、ポリ−１領域２３５の下部はソース電極２１４の下部と実質的に一致する。ポリ−１領域２３５は、隣接するエピタキシャル層２０４から酸化物層２３８によって分離される。

意義深いことに、ポリ−１領域２３５はソース金属層１２５から絶縁されない、すなわち、ソース金属層１２５はポリ−１領域２３５と電気的かつ物理的に接触する。さらに、図１を併せて参照すると、トレンチ１１１および１１３内のポリ−１領域２３５はまた、ソースコンタクト１２７を経てソース金属層１２５に接触し、ゲートコンタクト１３７を経てゲート金属層１３５に電気的かつ物理的に接触する。

したがって、図２の実施例では、セル／ストライプ／トレンチの半分（例えば、トレンチ１１２および１１４）が利用され、セル／ストライプ／トレンチの半分（例えば、トレンチ１１１および１１３）が不能にされる。言い換えると、利用されるセル／ストライプ／トレンチは不能にされるセル／ストライプ／トレンチと一つおきとなる態様で交互に配置されて、セル／ストライプ／トレンチが１つおきに不能にされるようにする。これは、デバイス１００の上から見た図を表す図３に示されている。他の実施形態では、コアセル／ストライプは、３分の１（セル／ストライプ／トレンチが２つおきに不能にされる）、４分の１、５分の１、などを不能にすることができる。

上述したように、ＭＯＳＦＥＴ性能として広く使用されている測定基準は、規定のゲート電圧におけるゲート電荷にドレインソース間抵抗を乗じて得た値と定義されるＦＯＭである。このＦＯＭの値が小さいほどハイサイドＭＯＳＦＥＴの性能は高くなる。

以前と同じ大きさのコア領域を利用すると、コアセル／ストライプ／トレンチの半分が利用され、コアセル／ストライプ／トレンチの残り半分が不能にされた場合に、ゲート電荷は半分に減少し、抵抗は２倍に増大することが予想されうる。しかしながら、本明細書に記述されているような高密度セルデバイスではドリフト領域に電流が集中するため、ドリフト領域からのいくつかの直列抵抗となる。コアセル／ストライプ／トレンチのうちのいくつか（例えば半分）を不能にすることにより、コアセル／ストライプの片面チャネルを流れるキャリアは全ドリフト領域を使用するので、キャリアの流れの電流集中は減少し、全ドリフト領域からの直列抵抗も減少する。したがって、実際には、総合ドレインソース間抵抗は、コアセル／ストライプ／トレンチの半分が不能にされた場合に２倍未満に増大する。

他方、ゲート電荷は活性コアセルの面積に応じて比例的に減少する。ドレインソース間抵抗への効果とゲート電荷への効果とが組み合わされた結果、本開示に記述されている手法を用いてより良いＦＯＭが達成されうる。

このことは、表１に含まれている結果で説明される。「Ｒｓｐ４．５Ｖ（コア）」は、シングルコアセル／ストライプのゲート電圧４．５Ｖでのドレインとソースとの間の固有抵抗を表す。「Ｒｄｓ（オン）＠４．５Ｖ典型」は、ＰｏｗｅｒＰＡＫ（登録商標）１２１２パッケージにおけるゲート電圧４．５Ｖでのドレインとソースとの間の最終製品抵抗を実証している。「Ｑｇｓｐ４．５Ｖ」は、ゲート電圧４．５Ｖでの単位活性面積当たりの固有ゲート電荷を表す。「Ｑｇ４．５Ｖ」は、ゲート電圧４．５Ｖでの全ゲート電荷の値を示す。ＦＯＭは、Ｑｇ４．５ＶとＲｄｓ（オン）＠４．５典型の積である。本開示による諸実施形態は、コアセル／ストライプ／トレンチの半分が不能にされた場合にＦＯＭ値を約３２パーセント改善する。

図４は、本発明による一実施形態での不能にされるストライプ／トレンチおよび利用されるストライプ／トレンチを形成するために使用されるマスクの順序を示す流れ図４００である。他のマスクおよび作製プロセスステップは、以下の議論に含まれるマスクを用いて利用することができる。以下の議論は、上記の不能にされるトレンチを形成するために導入される作製プロセスの変化を強調するためのものである。図４は図２を併せて参照して論じられる。

ブロック４０１では、空のトレンチ１１１〜１１４を形成するためにトレンチマスクが利用される。ブロック４０２では、ポリ−１がトレンチ内に堆積された後、不能にされるトレンチ１１１および１１３内のポリ−１はエッチングに曝されないが、利用されるトレンチ１１２および１１４内のポリ−１はエッチングに曝されるようにシールド（ソース）ポリエッチブロックマスク（ｓｈｉｅｌｄ（ｓｏｕｒｃｅ）ｐｏｌｙ ｅｔｃｈ ｂｌｏｃｋ ｍａｓｋ）が構成される。したがって、不能にされるトレンチ１１１および１１３内のポリ−１はエッチバックされず、利用されるトレンチ１１２および１１４内のポリ−１はソース電極２１４を形成するようにエッチバックされる。

ブロック４０３では、不能にされるトレンチ１１１および１１３にライニングを施す厚い酸化物層２３８が薄くならないようにするとともに、ポリ−２が不能にされるトレンチ内に堆積されないようにするために、活性マスクが利用される。トレンチ１１２および１１４は活性マスクによって保護され、したがってゲート酸化物２２０はトレンチ１１２および１１４内にポリ−２が堆積する前に薄層化されてゲート電極２１６を形成する。

ブロック４０４では、ポリ−２領域のエッチバック中にゲートポリエッチブロックマスク（ｇａｔｅ ｐｏｌｙ ｅｔｃｈ ｂｌｏｃｋ ｍａｓｋ）が使用される。ブロック４０５では、ソース注入マスクがソース領域２０８の適切な堆積に利用される。ブロック４０６では、ボディ注入マスクがボディ領域２０６の適切な堆積に利用される。ブロック４０７、４０８、４０９、および４１０では、それぞれポリコンタクトマスク、コアコンタクトマスク、メタルエッチマスク、およびパッドマスクが、コンタクト１３５および１３７を形成するためにかつ電極２１４、２１６、および２３５をソース金属およびゲート金属と接触させるために利用される。

したがって、不能にされるトレンチ１１１および１１３を形成するために、シールドポリエッチブロックマスク（ブロック４０２）および活性マスク（ブロック４０３）が導入または変更される。それに応じて、不能にされるトレンチは、作製プロセスをあまりかき乱さずに形成することができる。

要約すると、半導体デバイスの実施形態、および半導体デバイスを作製する方法の実施形態が記載されている。本発明による諸実施形態は、高密度トレンチパワーＭＯＳトランジスタ、およびスプリットゲート構造を有する電荷平衡ＭＯＳＦＥＴファミリに使用することができる。本発明による諸実施形態は、ハイサイドＤＣ−ＤＣコンバータ用途に適用することができる。

本発明の特定の実施形態に関する先の記述は例示および説明のために提示されている。本発明の特定の実施形態に関する先の記述は、網羅的なものではなく、または本発明を開示されている正確な形に限定するものではなく、上記の教示に照らして多くの修正および変形が可能である。これらの実施形態は、本発明および本発明の実際の適用の原理を最もよく説明するために選択され記述されており、それにより、当業者は、本発明と検討される特定の使用に適している種々の修正を有する種々の実施形態とを最適に活用することが可能になる。本発明の範囲は、本明細書に添付されている特許請求の範囲およびその同等物によって定義されることが意図されている。

概して、本明細書は半導体デバイスを開示する。本明細書はさらに、第１群のトレンチ状構造および第２群のトレンチ状構造を含む半導体デバイスを開示する。第１群内の各トレンチ状構造は、ゲート金属に接触するゲート電極とソース金属に接触するソース電極とを含む。第２群内のトレンチ状構造はそれぞれ不能にされる。第２群の不能にされるトレンチ状構造は第１群のトレンチ状構造と交互に配置される。

本明細書に記述されているすべての要素、部分およびステップが含まれることが好ましい。当業者には明らかなように、これらの要素、部分およびステップのいずれも、他の要素、部分およびステップで置き換えられうる、あるいは完全に削除されうることを理解すべきである。

（概念）
本明細書は、少なくとも以下の概念を提示する。

（概念１）
第１の複数のトレンチ状構造であって、それぞれのトレンチ状構造が、ゲート金属に接触するゲート電極およびソース金属に接触するソース電極を含む、第１の複数のトレンチ状構造と、
前記第１の複数のトレンチ状構造と交互に配置された第２の複数の不能にされるトレンチ状構造と、
を備える半導体デバイス。

（概念２）
前記不能にされるトレンチ状構造のそれぞれが、前記ソース金属に接触しかつゲート金属に接触する単一ポリシリコン領域を含む、概念１の半導体デバイス。

（概念３）
前記単一ポリシリコン領域が、前記ソース電極および前記ゲート電極と実質的に同じ平面内にある、概念２の半導体デバイス。

（概念４）
前記第１の複数のトレンチ状構造および前記第２の複数のトレンチ状構造が一つおきとなる態様で交互に配置される、概念１の半導体デバイス。

（概念５）
前記第１の複数のトレンチ状構造のうちの少なくとも２つの連続するトレンチ状構造が、前記第１の複数のトレンチ状構造のうちの別のトレンチ状構造から、不能にされるトレンチ状構造によって分離される、概念１の半導体デバイス。

（概念６）
前記第１の複数のトレンチ状構造および前記第２の複数のトレンチ状構造を横断する前記ソース金属の層を備え、前記ソース電極が前記半導体デバイスの活性コア領域の外側で前記ソース金属に接触しかつ前記ソース電極が前記活性コア領域の内側で前記ソース金属層から絶縁され、前記不能にされるトレンチ状要素が前記活性コア領域の内側で前記ソース金属層に接触する、概念１の半導体デバイス。

（概念７）
前記第１の複数のトレンチ状構造および前記第２の複数のトレンチ状構造を横断する前記ソース金属の層を備え、前記ゲート電極が前記ソース電極と前記ソース金属層との間に位置し、前記ゲート電極が前記ソース金属層から絶縁される、概念１の半導体デバイス。

（概念８）
前記第１の複数のトレンチ状構造および前記第２の複数のトレンチ状構造が、２つのうち１つのトレンチ状構造が不能にされるパターンと、３つのうち１つのトレンチ状構造が不能にされるパターンと、４つのうち１つのトレンチ状構造が不能にされるパターンと、からなる群から選択されたパターンで配置される、概念１の半導体デバイス。

（概念９）
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える、概念１の半導体デバイス。

（概念１０）
前記ＭＯＳＦＥＴが、ＤＣ−ＤＣコンバータ内のローサイドＭＯＳＦＥＴに結合されるハイサイドＭＯＳＦＥＴを備える、概念９の半導体デバイス。

（概念１１）
第１の電極領域および第２の電極領域を含む第１のスプリットゲート構造と、
前記第１のスプリットゲート構造と平行でありかつゲート金属と接触するポリシリコン領域を含む第２の構造と、
前記半導体デバイスの活性領域内で前記第１のスプリットゲート構造から絶縁されかつ前記活性領域内で前記ポリシリコン領域と接触するソース金属層と、
を備える半導体デバイス。

（概念１２）
前記第１の電極領域が前記活性領域の外側でソース金属に接触するソース電極を含み、前記第２の電極が前記活性領域の外側でゲート金属に接触するゲート電極を含む、概念１１の半導体デバイス。

（概念１３）
前記ゲート電極が前記ソース電極と前記ソース金属層との間に位置し、前記ゲート電極が前記ソース金属層から絶縁され前記ソース電極からも絶縁される、概念１２の半導体デバイス。

（概念１４）
前記ポリシリコン領域が、前記第１の電極領域および前記第２の電極領域と実質的に同じ平面内にある、概念１１の半導体デバイス。

（概念１５）
２つの電極領域を含む第２のスプリットゲート構造をさらに備え、前記第２の構造が前記第１のスプリットゲート構造と前記第２のスプリットゲート構造との間に位置する、概念１１の半導体デバイス。

（概念１６）
少なくとも２つの連続するスプリットゲート構造であって、それぞれが２つの電極領域を備えるスプリットゲート構造をさらに備え、前記第２の構造が前記第１のスプリットゲート構造と前記２つの連続するスプリットゲート構造との間に位置する、概念１１の半導体デバイス。

（概念１７）
酸化物領域によって互いに絶縁された第１のポリシリコン領域および第２のポリシリコン領域を含む第１のトレンチ状構造と、
前記第１のトレンチ状構造と平行でありかつ第３のポリシリコン領域を含む第２のトレンチ状構造と、
前記第１のトレンチ状構造および前記第２のトレンチ状構造の両方を横断するソース金属層であって、前記第２のポリシリコン領域が前記第１のポリシリコン領域と前記ソース金属層との間に位置し、前記ソース金属層が前記第２のポリシリコン領域から絶縁されかつ前記第３のポリシリコン領域と接触する、ソース金属層と、
を備える半導体デバイス。

（概念１８）
前記第１のポリシリコン領域が前記ソース金属層に接触するソース電極を含み、前記第２のポリシリコン領域がゲート金属に接触するゲート電極を含み、さらに前記第３のポリシリコン領域が前記ソース金属層および前記ゲート金属に接触する、概念１７の半導体デバイス。

（概念１９）
前記第３のポリシリコン領域が、前記第１のポリシリコン領域および前記第２のポリシリコン領域と実質的に同じ平面内にある、概念１７の半導体デバイス。

（概念２０）
２つのポリシリコン領域を含む第３のトレンチ状構造をさらに備え、前記第２のトレンチ状構造が前記第１のトレンチ状構造と前記第３のトレンチ状構造との間に位置する、概念１７の半導体デバイス。

（概念２１）
前記第１のトレンチ状構造および前記第２のトレンチ状構造と平行な少なくとも２つの連続するトレンチ状構造をさらに備え、前記連続するトレンチ状構造のそれぞれが２つの電極領域を備え、前記第２のトレンチ状構造が前記第１のトレンチ状構造と前記２つの連続するトレンチ状構造との間に位置する、概念１７の半導体デバイス。

Claims (21)

1. 第１の複数のトレンチ状構造であって、それぞれのトレンチ状構造が、ゲート金属に接触するゲート電極およびソース金属に接触するソース電極を含む、第１の複数のトレンチ状構造と、
   前記第１の複数のトレンチ状構造と交互に配置された第２の複数の不能にされるトレンチ状構造と、
   を備える半導体デバイス。
2. 前記不能にされるトレンチ状構造のそれぞれが、前記ソース金属に接触しかつ前記ゲート金属に接触する単一ポリシリコン領域を含む、請求項１に記載の半導体デバイス。
3. 前記単一ポリシリコン領域が、前記ソース電極および前記ゲート電極と実質的に同じ平面内にある、請求項２に記載の半導体デバイス。
4. 前記第１の複数のトレンチ状構造および前記第２の複数のトレンチ状構造が一つおきとなる態様で交互に配置される、請求項１に記載の半導体デバイス。
5. 前記第１の複数のトレンチ状構造のうちの少なくとも２つの連続するトレンチ状構造が、前記第１の複数のトレンチ状構造のうちの別のトレンチ状構造から、不能にされるトレンチ状構造によって分離される、請求項１に記載の半導体デバイス。
6. 前記第１の複数のトレンチ状構造および前記第２の複数のトレンチ状構造を横断する前記ソース金属の層を備え、
   前記ソース電極が前記半導体デバイスの活性コア領域の外側で前記ソース金属に接触しかつ前記ソース電極が前記活性コア領域の内側で前記ソース金属層から絶縁され、
   前記不能にされるトレンチ状要素が前記活性コア領域の内側で前記ソース金属層に接触する、請求項１に記載の半導体デバイス。
7. 前記第１の複数のトレンチ状構造および前記第２の複数のトレンチ状構造を横断する前記ソース金属の層を備え、
   前記ゲート電極が前記ソース電極と前記ソース金属層との間に位置し、
   前記ゲート電極が前記ソース金属層から絶縁される、請求項１に記載の半導体デバイス。
8. 前記第１の複数のトレンチ状構造および前記第２の複数のトレンチ状構造が、２つのうち１つのトレンチ状構造が不能にされるパターンと、３つのうち１つのトレンチ状構造が不能にされるパターンと、４つのうち１つのトレンチ状構造が不能にされるパターンと、からなる群から選択されたパターンで配置される、請求項１に記載の半導体デバイス。
9. 金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を備える、請求項１に記載の半導体デバイス。
10. 前記ＭＯＳＦＥＴが、ＤＣ−ＤＣコンバータ内のローサイドＭＯＳＦＥＴに結合されるハイサイドＭＯＳＦＥＴを備える、請求項９に記載の半導体デバイス。
11. 第１の電極領域および第２の電極領域を含む第１のスプリットゲート構造と、
    前記第１のスプリットゲート構造と平行でありかつゲート金属と接触するポリシリコン領域を含む第２の構造と、
    前記半導体デバイスの活性領域内で前記第１のスプリットゲート構造から絶縁されかつ前記活性領域内で前記ポリシリコン領域と接触するソース金属層と、
    を備える半導体デバイス。
12. 前記第１の電極領域が前記活性領域の外側でソース金属に接触するソース電極を含み、
    前記第２の電極が前記活性領域の外側でゲート金属に接触するゲート電極を含む、請求項１１に記載の半導体デバイス。
13. 前記ゲート電極が前記ソース電極と前記ソース金属層との間に位置し、
    前記ゲート電極が前記ソース金属層から絶縁され前記ソース電極からも絶縁される、請求項１２に記載の半導体デバイス。
14. 前記ポリシリコン領域が、前記第１の電極領域および前記第２の電極領域と実質的に同じ平面内にある、請求項１１に記載の半導体デバイス。
15. ２つの電極領域を含む第２のスプリットゲート構造をさらに備え、
    前記第２の構造が前記第１のスプリットゲート構造と前記第２のスプリットゲート構造との間に位置する、請求項１１に記載の半導体デバイス。
16. 少なくとも２つの連続するスプリットゲート構造であって、それぞれが２つの電極領域を備えるスプリットゲート構造をさらに備え、
    前記第２の構造が前記第１のスプリットゲート構造と前記２つの連続するスプリットゲート構造との間に位置する、請求項１１に記載の半導体デバイス。
17. 酸化物領域によって互いに絶縁された第１のポリシリコン領域および第２のポリシリコン領域を含む第１のトレンチ状構造と、
    前記第１のトレンチ状構造と平行でありかつ第３のポリシリコン領域を含む第２のトレンチ状構造と、
    前記第１のトレンチ状構造および前記第２のトレンチ状構造の両方を横断するソース金属層であって、前記第２のポリシリコン領域が前記第１のポリシリコン領域と前記ソース金属層との間に位置し、前記ソース金属層が前記第２のポリシリコン領域から絶縁されかつ前記第３のポリシリコン領域と接触する、ソース金属層と、
    を備える半導体デバイス。
18. 前記第１のポリシリコン領域が前記ソース金属層に接触するソース電極を含み、
    前記第２のポリシリコン領域がゲート金属に接触するゲート電極を含み、
    さらに前記第３のポリシリコン領域が前記ソース金属層および前記ゲート金属に接触する、請求項１７に記載の半導体デバイス。
19. 前記第３のポリシリコン領域が、前記第１のポリシリコン領域および前記第２のポリシリコン領域と実質的に同じ平面内にある、請求項１７に記載の半導体デバイス。
20. ２つのポリシリコン領域を含む第３のトレンチ状構造をさらに備え、
    前記第２のトレンチ状構造が前記第１のトレンチ状構造と前記第３のトレンチ状構造との間に位置する、請求項１７に記載の半導体デバイス。
21. 前記第１のトレンチ状構造および前記第２のトレンチ状構造と平行な少なくとも２つの連続するトレンチ状構造をさらに備え、
    前記連続するトレンチ状構造のそれぞれが２つの電極領域を備え、
    前記第２のトレンチ状構造が前記第１のトレンチ状構造と前記２つの連続するトレンチ状構造との間に位置する、請求項１７に記載の半導体デバイス。

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