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CN110176488B - 具有击穿电压钳位的ldmos晶体管 - Google Patents

具有击穿电压钳位的ldmos晶体管 Download PDF

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CN110176488B CN201910123704.0A CN201910123704A CN110176488B CN 110176488 B CN110176488 B CN 110176488B CN 201910123704 A CN201910123704 A CN 201910123704A CN 110176488 B CN110176488 B CN 110176488B
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Abstract

一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管包括：漏极n+区；源极n+区；栅极；以及p型减小表面场(PRSF)层，该PRSF层包括一个或多个桥接部分。该一个或多个桥接部分中的每一个在厚度方向上在该漏极n+区下方延伸。另一LDMOS晶体管包括：漏极n+区；源极n+区；栅极；n型减小表面场(NRSF)层，在横向方向上布置在该源极n+区与该漏极n+区之间；PRSF层，在与该横向方向正交的厚度方向上布置在该NRSF层下方；以及p型埋层(PBL)，在该厚度方向上布置在该PRSF层下方。该漏极n+区在该厚度方向上布置在该PBL之上。

Description

具有击穿电压钳位的LDMOS晶体管
相关申请的交叉引用
本申请要求于2018年2月20日提交的美国临时专利申请序列号62/632,726的优先权的权益，该美国临时专利申请通过引用结合在此。
背景技术
金属氧化物半导体场效应晶体管，通常被称为MOSFETS，广泛应用于电子器件中，诸如用于切换或放大。MOSFETS能够实现快速切换速度，这使得它们非常适合用于高频应用。另外，MOSFETS的控制相对简单，因为它们是电压控制的器件，而不是电流控制的器件。
横向双扩散金属氧化物半导体场效应晶体管，通常被称为LDMOS晶体管，是其中在晶体管的半导体材料内主要在横向方向上支持漏极到源极电压的一类MOSFETS。LDMOS晶体管通常与集成电路中的其他电路系统相结合，尤其是在电源应用或射频应用中。
图1是现有技术n沟道LDMOS晶体管100的横截面视图，该LDMOS晶体管包括硅半导体结构102、源极电极104、栅极结构106和漏极电极108。源极电极104堆叠在硅半导体结构102的处于LDMOS晶体管100的源极区112中的顶部表面110上，并且漏极电极108堆叠在LDMOS晶体管100的漏极区114中的顶部表面110上。栅极结构106包括堆叠在LDMOS晶体管100的栅极区120中的栅极电极116、栅极导电层117和栅极电介质层118。硅半导体结构102包括p型衬底122、n阱124、p本体126、源极p+区128、源极n+区130和漏极n+区132。N阱124形成在p型衬底122上，并且p本体126形成在n阱124中在源极电极104下方。漏极n+区132形成在n阱124中并且接触漏极电极108。源极p+区128和源极n+区130中的每一个形成在p本体126中并且接触源极电极104。源极n+区130和漏极n+区132中的每一个比n阱124更重掺杂，并且源极p+区128比p本体126更重掺杂。
当跨漏极电极108和源极电极104施加正电压VDS时，n阱124和p本体126的界面处的p-n结被反向偏置。因此，默认情况下，基本上没有电流从漏极电极108流到源极电极104。漏极n+区132和n阱124的相对掺杂剂浓度引起n阱124中被称为漂移区134的一部分承载大部分电压VDS，从而使得LDMOS晶体管100能够支持相对较大的VDS值而不会击穿。
施加在栅极电极116与源极电极104之间的正电压VGS在栅极电介质层118下方的硅半导体结构102中产生负电荷，从而引起在p本体126的区136中形成少数载流子沟道。此沟道具有过量电子，并且因此将传导电流。因此，当VGS超过阈值并且VDS为正值时，电流将在横向138方向上从漏极n+区132流过硅半导体结构102到达源极n+区130。
发明内容
在第一方面中，一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管包括：(a)漏极n+区；(b)源极n+区；(c)栅极；以及(d)p型减小表面场(PRSF)层，包括一个或多个桥接部分，该一个或多个桥接部分中的每一个在厚度方向上在该漏极n+区下方延伸。
在第一方面的一些实施例中，如当在该厚度方向上从横截面观察该LDMOS晶体管时所看到的，该漏极n+区的一部分不与该PRSF层重叠。
在第一方面的一些实施例中，该一个或多个桥接部分包括多个桥接部分，该多个桥接部分中的每一个在与该厚度方向正交的深度方向上彼此分离。
在第一方面的一些实施例中，该漏极n+区与该PRSF层之间的击穿电压低于该漏极n+区与该源极n+区之间的击穿电压。
第一方面的一些实施例进一步包括：高压n型阱(HVNWELL)，并且该PRSF层嵌入在该HVNWELL中。
第一方面的一些实施例进一步包括：布置在该HVNWELL中的n型减小表面场(NRSF)层，其中，(a)该漏极n+区布置在该NRSF层中，并且(b)该HVNWELL的一部分延伸穿过该PRSF层中的开口以在该厚度方向上接触该NRSF层。
第一方面的一些实施例进一步包括：p本体区；以及p+源极区，布置在该p本体区中，其中，该源极n+区也布置在该p本体区中。
第一方面的一些实施例进一步包括：隔离区，该隔离区在与该厚度方向正交的横向方向上布置在该p本体区与该漏极n+区之间。
在第二方面中，一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管包括硅半导体结构，该硅半导体结构包括：(a)基极层；(b)高压n型阱(HVNWELL)，在厚度方向上布置在该基极层之上；(c)p型减小表面场(PRSF)层，嵌入在该HVNWELL中，该PRSF层包括一个或多个桥接部分，(d)p本体区，布置在该HVNWELL中，(e)源极p+区和源极n+区，各自布置在该p本体区中，以及(f)漏极n+区，布置在该HVNWELL中。该一个或多个桥接部分在该厚度方向上在该漏极n+区下方延伸，并且该漏极n+区在与该厚度方向正交的横向方向上与该p本体区分离。该LDMOS晶体管进一步包括：(a)栅极，包括在该厚度方向上堆叠在该硅半导体结构之上的栅极电介质层和栅极导电层，以及(b)隔离区，至少部分地凹陷在该硅半导体结构中。
在第二方面的一些实施例中，该硅半导体结构进一步包括：布置在该HVNWELL中的n型减小表面场(NRSF)层，其中，该漏极n+区布置在该NRSF层中，并且该HVNWELL的一部分延伸穿过该PRSF层中的开口以在该厚度方向上接触该NRSF层。
在第二方面的一些实施例中，该NRSF层在该厚度方向上布置在该PRSF层之上。
在第二方面的一些实施例中，该NRSF层通过该HVNWELL的一部分在该横向方向上与该p本体区分离。
在第二方面的一些实施例中，如当在该厚度方向上从横截面观察该LDMOS晶体管时所看到的，该漏极n+区的一部分不与该PRSF层重叠。
在第二方面的一些实施例中，该一个或多个桥接部分包括多个桥接部分，其中，该多个桥接部分中的每一个在深度方向上彼此分离，该深度方向与该厚度方向和该横向方向中的每一个正交。
在第二方面的一些实施例中，该漏极n+区与该PRSF层之间的击穿电压低于该漏极n+区与该源极n+区之间的击穿电压。
在第二方面的一些实施例中，该基极层选自由p型硅衬底和p型外延层组成的组。
在第二方面的一些实施例中，该源极p+区具有比该p本体区更大的p型掺杂剂浓度，并且该源极n+区和该漏极n+区中的每一个具有比该HVNWELL更大的n型掺杂剂浓度。
在第二方面的一些实施例中，该栅极电介质层由二氧化硅形成。
在第二方面的一些实施例中，该栅极电介质层由一种或多种高K电介质材料形成。
在第二方面的一些实施例中，该一种或多种高K电介质材料包括HfO2、TiO2、ZrO2和HfAlOx中的至少一种。
在第二方面的一些实施例中，该栅极导电层由多晶硅形成。
在第二方面的一些实施例中，该隔离区选自由浅沟槽隔离区和局部氧化的硅隔离区组成的组。
在第三方面中，一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管包括：(a)漏极n+区；(b)源极n+区；(c)栅极；(d)n型减小表面场(NRSF)层，在横向方向上布置在该源极n+区与该漏极n+区之间；(e)p型减小表面场(PRSF)层，在与该横向方向正交的厚度方向上布置在该NRSF层下方；以及(f)p型埋层(PBL)，在该厚度方向上布置在该PRSF层下方，该漏极n+区在该厚度方向上布置在该PBL之上。
在第三方面的一些实施例中，该漏极n+区与该PBL之间的击穿电压低于该漏极n+区与该源极n+区之间的击穿电压。
第三方面的一些实施例进一步包括：n型漂移(NDRFT)区，布置在该PRSF层之上，其中，该漏极n+区布置在该NDRFT区中。
第三方面的一些实施例进一步包括：p本体区；以及p+源极区，布置在该p本体区中，其中，该源极n+区也布置在该p本体区中。
在第四方面中，一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管包括硅半导体结构，该硅半导体结构包括：(a)基极层；(b)n型阱(NWELL)层，在厚度方向上布置在该基极层之上；(c)p型埋层(PBL)，在该厚度方向上布置在该NWELL层之上；(d)p型减小表面场(PRSF)层，在该厚度方向上布置在该PBL之上；(e)p本体区，布置在该PRSF层之上；(f)源极n+区和源极p+区，各自布置在该p本体区中；(g)漏极n+区，在该厚度方向上布置在该PBL之上，以及(h)n型减小表面场(NRSF)层，在与该厚度方向正交的横向方向上布置在该p本体区与该漏极n+区之间。该LDMOS晶体管进一步包括：栅极，该栅极包括在该厚度方向上堆叠在该硅半导体结构之上的栅极电介质层和栅极导电层。
在第四方面的一些实施例中，该漏极n+区与该PBL之间的击穿电压低于该漏极n+区与该源极n+区之间的击穿电压。
第四方面的一些实施例进一步包括：n型漂移(NDRFT)区，布置在PRSF层之上，其中，该漏极n+区布置在该NDRFT区中。
在第四方面的一些实施例中，该基极层选自由p型硅衬底和p型外延层组成的组。
在第四方面的一些实施例中，该源极p+区具有比该p本体区更大的p型掺杂剂浓度，并且该源极n+区和该漏极n+区中的每一个具有比该NWELL层更大的n型掺杂剂浓度。
在第四方面的一些实施例中，该栅极电介质层由二氧化硅形成。
在第四方面的一些实施例中，该栅极电介质层由一种或多种高K电介质材料形成。
在第四方面的一些实施例中，该一种或多种高K电介质材料包括HfO2、TiO2、ZrO2和HfAlOx中的至少一种。
在第四方面的一些实施例中，该栅极导电层由多晶硅形成。
在第五方面中，一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管包括硅半导体结构，该硅半导体结构包括：(a)基极层；(b)p型减小表面场(PRSF)层，在厚度方向上布置在该基极层之上；(c)高压n型横向扩散漏极(HVNLDD)，在该厚度方向上布置在该PRSF层之上；以及(d)第一p本体区和第二p本体区，各自在该厚度方向上布置在该PRSF层之上，使得该HVNLDD在与该厚度方向正交的横向方向上将该第一p本体区与该第二p本体区分离。该LDMOS晶体管进一步包括：(a)第一栅极，包括在该厚度方向上堆叠在该硅半导体结构之上的第一栅极电介质层和第一栅极导电层，该第一栅极在该厚度方向上至少部分地在该第一p本体区和该HVNLDD之上延伸，以及(b)第二栅极，包括在该厚度方向上堆叠在该硅半导体结构之上的第二栅极电介质层和第二栅极导电层，该第二栅极在该厚度方向上至少部分地在该第二p本体区和该HVNLDD之上延伸。
在第五方面的一些实施例中，该硅半导体结构进一步包括：(a)源极n+区，布置在该第一p本体区中；(b)漏极n+区，布置在该HVNLDD中；以及(c)二极管p+区，布置在该第二p本体区中并且电耦合到该第二栅极导电层。
在第五方面的一些实施例中，该漏极n+区与该第二p本体区之间的击穿电压低于该漏极n+区与该源极n+区之间的击穿电压。
在第五方面的一些实施例中，该基极包括高压n型阱(HVNWELL)和p型衬底之一。
在第五方面的一些实施例中，该硅半导体结构进一步包括布置在该第一p本体区中的源极p+区，该源极p+区具有比该第一p本体区更大的p型掺杂剂浓度，并且该源极n+区和该漏极n+区中的每一个具有比该HVNLDD更大的n型掺杂剂浓度。
在第五方面的一些实施例中，该第一栅极电介质层和该第二栅极电介质层中的每一个由二氧化硅形成。
在第五方面的一些实施例中，该第一栅极电介质层和该第二栅极电介质层中的每一个由一种或多种高K电介质材料形成。
在第五方面的一些实施例中，一种或多种高K电介质材料包括HfO2、TiO2、ZrO2和HfAlOx中的至少一种。
在第五方面的一些实施例中，该第一栅极导电层和该第二栅极导电层中的每一个由多晶硅形成。
附图说明
图1是现有技术LDMOS晶体管的横截面视图。
图2是图1的LDMOS晶体管的横截面视图，展示了雪崩感应空穴电流的流动。
图3是根据实施例的包括击穿电压钳位的LDMOS晶体管的俯视平面图。
图4是图3的LDMOS晶体管的沿图3的线4A-4A’截取的横截面视图。
图5是图3的LDMOS晶体管的沿图3的线5A-5A’截取的横截面视图。
图6是图3的LDMOS晶体管的沿图4和图5的线6A-6A’截取的横截面视图。
图7是图3的LDMOS晶体管的横截面视图，展示了雪崩感应空穴电流的流动。
图8是根据实施例的LDMOS晶体管的横截面视图，该LDMOS晶体管类似于图3的LDMOS晶体管，但是其中隔离区在横向方向上与栅极导电层分离。
图9是根据实施例的包括击穿电压钳位的另一LDMOS晶体管的俯视平面图。
图10是图9的LDMOS晶体管的沿图9的线10A-10A’截取的横截面视图。
图11是图9的LDMOS晶体管的横截面视图，展示了雪崩感应空穴电流的流动。
图12是根据实施例的LDMOS晶体管的横截面视图，该LDMOS晶体管类似于图9的LDMOS晶体管，但是进一步包括导电场板和内层电介质。
图13是根据实施例的包括击穿电压钳位的另一LDMOS晶体管的俯视平面图。
图14是图13的LDMOS晶体管的沿图13的线14A-14A’截取的横截面视图。
图15是图13的LDMOS晶体管的横截面视图，展示了雪崩感应空穴电流的流动。
图16是根据实施例的图13的LDMOS晶体管的共享公共第二p本体区的两个实例的横截面视图。
图17示意性地示出了根据实施例的包括图3的LDMOS晶体管的两个实例的降压转换器。
具体实施方式
LDMOS晶体管通常用于开关功率转换器中，诸如降压转换器、升压转换器和降压-升压转换器。在切换过程中，即，在LDMOS晶体管导通或关断的同时，能量损失。因此，希望最小化LDMOS晶体管的切换时间，以最小化开关功率转换器中的能量损失。
通过降低LDMOS晶体管阈值电压，可以减少LDMOS晶体管的切换时间。因此，LDMOS晶体管现在被设计成具有减小厚度的栅极电介质层以减小晶体管阈值电压。例如，一些现代LDMOS晶体管具有足够薄的栅极电介质层，以使得晶体管能够以两伏栅极驱动工作。然而，这种晶体管容易因暴露于瞬时高压尖峰而失效。由于高转换速率电流与寄生电感和电容之间的相互作用，这种高压尖峰在开关功率转换器中很常见，尤其是在高压、高电流应用中。
例如，LDMOS晶体管的漏极处的瞬时高压尖峰在晶体管中产生高电场，该高电场通过碰撞电离生成电子-空穴对，并且这些电子-空穴对可能通过雪崩倍增而倍增。因此，雪崩感应空穴电流可以流过栅极电介质层附近的晶体管。例如，图2是图1的LDMOS晶体管100的横截面视图，其中，雪崩感应空穴电流由箭头202示出。来自雪崩感应空穴电流的空穴可能流到栅极电介质层118中并且改变电介质层的性质，从而降低晶体管性能。例如，雪崩感应空穴电流可能改变LDMOS晶体管100的阈值电压和/或增加其导通电阻。另外，长期暴露于雪崩感应空穴电流可能导致栅极电介质层118失效。栅极电介质层118的这种失效可以被称为时间相关的电介质击穿(TDDB)。
申请人已经开发了具有击穿电压钳位的LDMOS晶体管，该击穿电压钳位使雪崩感应空穴电流远离栅极电介质层。因此，与常规LDMOS晶体管相比，这些晶体管的某些实施例明显不易于受到TDDB的影响。
图3是LDMOS晶体管300的俯视平面图，该LDMOS晶体管是包括击穿电压钳位的新LDMOS晶体管中的一个LDMOS晶体管。图4是LDMOS晶体管300的沿图3的线4A-4A’截取的横截面视图，并且图5是LDMOS晶体管300的沿图3的线5A-5A’截取的横截面视图。LDMOS晶体管300包括硅半导体结构302、栅极304、隔离区306、源极电极308和漏极电极310。
硅半导体结构302包括基极层312、高压n型阱(HVNWELL)314、p型减小表面场(PRSF)层316、n型减小表面场(NRSF)层318、p本体区320、源极p+区322、源极n+区324、以及漏极n+区326。基极层312是例如p型硅衬底或p型外延层。HVNWELL314在厚度方向328上布置在基极层312之上，并且PRSF层316和p本体区320各自布置在HVNWELL314中。NRSF层318在厚度328方向上布置在PRSF层316与隔离区306之间，并且NRSF层318通过HVNWELL 314的一部分在横向330方向上与p本体区320分离，其中，横向330方向与厚度328方向正交。p本体区320与硅半导体结构302的外表面332相邻，并且源极p+区322和源极n+区324各自布置在p本体区320中。漏极n+区326邻近外表面332布置在NRSF 318中，并且漏极n+区326在横向330方向上与p本体区320分离。源极p+区322具有比p本体区320和PRSF层316中的每一个更大的p型掺杂剂浓度，并且p本体区320具有比PRSF层316更大的p型掺杂剂浓度。源极n+区324和漏极n+区326中的每一个具有比NRSF层318和HVNWELL314中的每一个更大的n型掺杂剂浓度。NRSF层318具有比HVNWELL 314更大的n型掺杂剂浓度。在不脱离本发明的范围的情况下，可以改变硅半导体结构302的各个区的形状和大小。例如，尽管为了说明简单，硅半导体结构302的各个区被示出为具有矩形形状，但是在许多实施例中，这些区将具有圆形或不规则形状。
图6是LDMOS晶体管300的沿图4和图5的线6A-6A’截取的横截面视图。如图6中可见的，PRSF层316包括在深度336方向上彼此分离的多个桥接部分334以在PRSF层316中形成开口338，其中，深度336方向与厚度方向328和横向330方向中的每一个正交。每个桥接部分334在厚度328方向上在漏极n+区326下方延伸。HVNWELL314的一部分延伸穿过PRSF层316中的开口338以接触NRSF层318，如图4中横截面所示。因此，如当在厚度328方向上从横截面观察LDMOS晶体管300时所看到的，漏极n+区326的布置在开口338上方的一部分不与PRSF层316重叠。如下文讨论的，PRSF层316的这种配置形成击穿电压钳位的一部分，同时提供NRSF318与HVNWELL314之间的连接。另外，p型PRSF层316帮助确保耗尽区在LDMOS晶体管300工作期间在横向330方向上延伸穿过p本体区320与漏极n+区326之间的整个漂移区。耗尽区延伸穿过漂移区促进了漂移区内的均匀电场，从而使得漂移区能够被相对高度掺杂，而不会牺牲LDMOS晶体管300的击穿电压。在不脱离本发明的范围的情况下，只要PRSF层316包括至少一个桥接部分334，PRSF层316就可以被修改为具有更少或附加的桥接部分334。
隔离区306至少部分地凹陷在硅半导体结构302中。在一些实施例中，隔离区306是通过在硅半导体结构302的沟槽340中沉积电介质材料而形成的浅沟槽隔离(STI)区。在一些其他实施例中，隔离区306是LOCOS区。隔离区306在横向330方向上布置在p本体区320与漏极n+区326之间。隔离区306至少部分地限定漏极n+区326的横向边缘342。
在不脱离本发明的范围的情况下，硅半导体结构302可以包括附加的杂质区。另外，源极p+区322和源极n+区324在p本体区320内的位置可以改变。例如，在替代实施例(未示出)中，源极p+区322在p本体区320内在深度方向336上布置在源极n+区324后面。此外，硅半导体结构302中的一个或多个区可选地具有分级掺杂剂浓度。
源极电极308接触源极p+区322和源极n+区324中的每一个，并且漏极电极310接触漏极n+区326。在不脱离本发明的范围的情况下，可以改变源极电极308和漏极电极310的大小、形状和/或数量。在一些替代实施例中，源极电极308被分别接触源极p+区322和源极n+区324的两个单独的电极代替。
栅极304包括在厚度328方向上堆叠在硅半导体衬底302之上的栅极电介质层344和栅极导电层346。在一些实施例中，栅极电介质层344是阶梯状的，使得栅极电介质层344的靠近p本体区320的部分比栅极电介质344的远离p本体区320的部分薄。栅极电介质层344由例如二氧化硅或诸如HfO2、TiO2、ZrO2和HfAlOx中的一种或多种等高K电介质材料形成。栅极导电层346例如由多晶硅或金属形成。
当跨漏极电极310和源极电极308施加正电压VDS时，在HVNWELL314和p本体区320的界面处形成的p-n结被反向偏置，使得默认情况下，漏极电极310与源极电极308之间流动的电流非常小。然而，施加在栅极导电层346与源极电极308之间的正电压VGS在栅极电介质层344下方的硅半导体结构302中产生负电荷，从而引起在p本体区320的区348中形成少数载流子沟道。此沟道具有过量电子，并且因此将电流从HVNWELL314传导通过p本体区320到达源极n+区324。因此，当VGS超过阈值并且VDS为正值时，电流将主要在横向330方向上从漏极n+区326流过硅半导体结构302到达源极n+区324。部分地由p本体区320中的掺杂剂浓度和栅极电介质层344的p本体区320之上的厚度来确立阈值。例如，可以通过减小邻近栅极304的p本体区320中的p型掺杂剂浓度和/或通过减小栅极电介质层344的厚度来降低阈值电压。源极p+区322在p本体区320与源极电极322之间形成欧姆接触，以帮助防止硅半导体衬底302中的寄生双极结型晶体管(未示出)激活。
PRSF的桥接部分334和漏极n+区326共同形成击穿电压钳位，该击穿电压钳位使雪崩感应空穴电流远离栅极电介质层344。具体地，硅半导体结构302被掺杂成使得漏极n+区326与PRSF层316的桥接部分334之间的击穿电压低于漏极n+区326与源极n+区324之间的击穿电压。因此，雪崩感应空穴电流主要从漏极n+区326流过PRSF层316并且远离栅极电介质层344，从而帮助防止栅极电介质层344的TDDB，这提高了LDMOS晶体管300的寿命。图7是类似于图5的LDMOS晶体管300的横截面视图，但是包括展示雪崩感应空穴电流的近似流动的箭头702。开口338将漏极n+区326电耦合到HVNWELL314，以帮助确保漏极n+区326和HVNWELL314处于公共电势，从而帮助实现LDMOS晶体管300的高击穿电压。
在不脱离本发明的范围的情况下，可以改变LDMOS晶体管300的配置。例如，LDMOS晶体管300可以进一步包括栅极304周围的间隔区(未示出)。作为另一示例，图8是LDMOS晶体管800的横截面视图，该LDMOS晶体管类似于LDMOS晶体管300，但是其中隔离区306在横向330方向上与栅极导电层346分离。LDMOS晶体管800进一步包括第一导电场板802、第二导电场板804和内层电介质(ILD)806。第一导电场板802和第二导电场板804通过ILD 806在厚度328方向上与硅半导体结构302分离。第一导电场板802电耦合到源极电极308，并且第二导电场板804电耦合到漏极电极310。隔离区306与栅极导电层346的横向分离提高了LDMOS晶体管800对隔离区306中可能存在的任何锥体缺陷的容限。
图9是LDMOS晶体管900的俯视平面图，该LDMOS晶体管是包括击穿电压钳位的新LDMOS晶体管中的一个LDMOS晶体管。图10是LDMOS晶体管900的沿图9的线10A-10A’截取的横截面视图。LDMOS晶体管900包括硅半导体结构902、栅极904、源极电极906和漏极电极908。
硅半导体结构902包括基极层910、n型阱(NWELL)层912、p型埋层(PBL)914、p型减小表面场(PRSF)层916、p本体区918、源极p+区920、源极n+区922、漏极n+区924、n型漂移(NDRFT)区926和n型减小表面场(NRSF)层928。基极层910是例如p型硅衬底或p型外延层。NWELL层912在厚度930方向上布置在基极层910之上，并且PBL 914在厚度930方向上布置在NWELL层912之上。PRSF层916在厚度930方向上布置在PBL 914之上，并且p本体区918邻近硅半导体结构902的外表面932在厚度930方向上布置在PRSF 916之上。源极p+区920和源极n+区922各自布置在p本体区918中，并且NDRFT区926在厚度930方向上布置在PRSF层916之上。漏极n+区924邻近外表面932布置在NDRFT区中，并且漏极n+区924在厚度930方向上布置在PBL 914之上。NRSF层928在与厚度930方向正交的横向934方向上布置在p本体区918与漏极n+区924之间。
源极p+区920具有比p本体区918和PRSF层916中的每一个更大的p型掺杂剂浓度，并且p本体区918具有比PRSF 916更大的p型掺杂剂浓度。PBL 914具有比PRSF层916更大的p型掺杂剂浓度。源极n+区922和漏极n+区924中的每一个具有比NRSF层928和NWELL 912中的每一个更大的n型掺杂剂浓度。NDRFT区926具有比NRSF层928更大的n型掺杂剂浓度。在不脱离本发明的范围的情况下，可以改变硅半导体结构902的各个区的形状和大小。例如，尽管为了说明简单，硅半导体结构902的各个区被示出为具有矩形形状，但是在许多实施例中，这些区将具有圆形或不规则形状。
在不脱离本发明的范围的情况下，硅半导体结构902可以包括附加的杂质区。另外，源极p+区920和源极n+区922在p本体区918内的位置可以改变。例如，在替代实施例(未示出)中，源极p+区920在p本体区918内在深度935方向上布置在源极n+区922后面，其中，深度935方向与厚度930方向和横向934方向中的每一个正交。此外，硅半导体结构902中的一个或多个区可选地具有分级掺杂剂浓度。
源极电极906接触源极p+区920和源极n+区922中的每一个，并且漏极电极908接触漏极n+区924。在不脱离本发明的范围的情况下，可以改变源极电极906和漏极电极908的大小、形状和/或数量。在一些替代实施例中，源极电极906被分别接触源极p+区920和源极n+区922的两个单独的电极代替。
栅极904包括在厚度930方向上堆叠在硅半导体衬底902之上的栅极电介质层936和栅极导电层938。在一些实施例中，栅极电介质层936是阶梯状的，使得栅极电介质层936靠近p本体区918的部分比栅极电介质层936远离p本体区918的部分薄。栅极电介质层936由例如二氧化硅或诸如HfO2、TiO2、ZrO2和HfAlOx中的一种或多种等高K电介质材料形成。栅极导电层938例如由多晶硅或金属形成。
当跨漏极电极908和源极电极906施加正电压VDS时，在NRSF层928和p本体区918的界面处形成的p-n结被反向偏置，使得默认情况下，漏极电极908与源极电极906之间流动的电流非常小。然而，施加在栅极导电层938与源极电极906之间的正电压VGS在栅极电介质层936下方的硅半导体结构902中产生负电荷，从而引起在p本体区918的区940中形成少数载流子沟道。此沟道具有过量电子，并且因此将电流从NRSF层928传导通过p本体区918到源极n+区922。因此，当VGS超过阈值并且VDS为正值时，电流将主要在横向934方向上从漏极n+区924流过硅半导体结构902到达源极n+区922。部分地由p本体区918中的掺杂剂浓度和栅极电介质层936的在p本体区918之上的厚度来确立阈值。例如，可以通过减小邻近栅极904的p本体区918中的p型掺杂剂浓度和/或通过减小栅极电介质层936的厚度来降低阈值电压。源极p+区920在p本体区918与源极电极906之间形成欧姆接触，以帮助防止硅半导体衬底902中的寄生双极结型晶体管(未示出)激活。
PBL 914和漏极n+区924共同形成击穿电压钳位，该击穿电压钳位使雪崩感应空穴电流远离栅极电介质层936。具体地，硅半导体结构902被掺杂成使得漏极n+区924与PBL914之间的击穿电压低于漏极n+区924与源极n+区922之间的击穿电压。因此，雪崩感应空穴电流主要从漏极n+区924流到PBL 914并且远离栅极电介质层936，从而帮助防止栅极电介质层936的TDDB，这提高了LDMOS晶体管900的寿命。图11是LDMOS晶体管900的横截面视图，其中，雪崩感应空穴电流的流动大致由箭头1102示出。
在不脱离本发明的范围的情况下，可以改变LDMOS晶体管900的配置。例如，LDMOS晶体管900可以进一步包括栅极904周围的间隔区(未示出)。作为另一示例，图12是LDMOS晶体管1200的横截面视图，该LDMOS晶体管类似于LDMOS晶体管900，但是进一步包括第一导电场板1202、第二导电场板1204和ILD 1206。第一导电场板1202和第二导电场板1204通过ILD1206在厚度930方向上与硅半导体结构1202分离。第一导电场板1202电耦合到源极电极906，并且第二导电场板1204电耦合到漏极电极908。
图13是LDMOS晶体管1300的俯视平面图，该LDMOS晶体管是包括击穿电压钳位的新LDMOS晶体管中的另一个LDMOS晶体管。图14是LDMOS晶体管1300的沿图13的线14A-14A’截取的横截面视图。LDMOS晶体管1300包括硅半导体结构1302、第一栅极1304、第二栅极1306、源极电极1308、漏极电极1310和二极管电极1311。
硅半导体结构1302包括基极层1312、p型减小表面场(PRSF)层1314、高压n型横向扩散漏极(HVNLDD)1316、第一p本体区1318、第二p本体区1320、源极p+区1322、源极n+区1324、漏极n+区1326和二极管p+区1328。基极层1312是例如高压n型阱(HVNWELL)或p型衬底。PRSF层1314在厚度1330方向上布置在基极层1312之上，并且HVNLDD 1316在厚度1330方向上布置在PRSF层1314之上。第一p本体区1318和第二p本体区1320中的每一个在厚度1330方向上布置在PRSF层1314之上，使得HVNLDD 1316在横向方向1332上将第一p本体区1318与第二p本体区1320分离，其中，横向1332方向与厚度1330方向正交。源极p+区1322和源极n+区1324各自布置在第一p本体区1318中，并且漏极n+区1326布置在HVNLDD 1316中。二极管p+区1328布置在第二p本体区1320中。
源极p+区1322具有比第一p本体区1318、第二p本体区1320和PRSF层1314中的每一个更大的p型掺杂剂浓度。第一p本体区1318和第二p本体区1320中的每一个具有比PRSF层1314更大的p型掺杂剂浓度。源极n+区1324和漏极n+区1326中的每一个具有比HVNLDD 1316更大的n型掺杂剂浓度。在不脱离本发明的范围的情况下，可以改变硅半导体结构1302的各个区的形状和大小。例如，尽管为了说明简单，硅半导体结构1302的各个区被示出为具有矩形形状，但是在许多实施例中，这些区将具有圆形或不规则形状。
在不脱离本发明的范围的情况下，硅半导体结构1302可以包括附加的杂质区。另外，可以改变源极p+区1322和源极n+区1324在第一p本体区1318内的位置。例如，在替代实施例(未示出)中，源极p+区1322在第一p本体区1318内在深度1334方向上布置在源极n+区1324后面，其中，深度1334方向与厚度1330方向和横向1332方向中的每一个正交。此外，硅半导体结构1302中的一个或多个区可选地具有分级掺杂剂浓度。
源极电极1308接触源极p+区1322和源极n+区1324中的每一个。漏极电极1310接触漏极n+区1326，并且二极管电极1311接触二极管p+区1328。在不脱离本发明的范围的情况下，可以改变源极电极1308、漏极电极1310和二极管电极1311的大小、形状和/或数量。在一些替代实施例中，源极电极1308被分别接触源极p+区1322和源极n+区1324的两个单独的电极代替。
第一栅极1304包括在厚度1330方向上堆叠在硅半导体衬底1302之上的第一栅极电介质层1336和第一栅极导电层1338。第一栅极1304在厚度1330方向上至少部分地在第一p本体区1318和HVNLDD 1316之上延伸。在一些实施例中，第一栅极电介质层1336是阶梯状的，使得第一栅极电介质层1336靠近第一p本体区1318的部分比第一栅极电介质层1336远离p本体区1318的部分薄。第二栅极1306包括在厚度1330方向上堆叠在硅半导体衬底1302之上的第二栅极电介质层1340和第二栅极导电层1342。第二栅极1306在厚度1330方向上至少部分地在第二p本体区1320和HVNLDD 1316之上延伸。在一些实施例中，二极管p+区1328比如通过电导体1344和二极管电极1311电耦合到第二栅极导电层1342，如图14中所示。
第一栅极电介质层1336和第二栅极电介质层1340中的每一个由例如二氧化硅或诸如HfO2、TiO2、ZrO2和HfAlOx中的一种或多种等高K电介质材料形成。第一栅极导电层1338和第二栅极导电层1342中的每一个由例如多晶硅或金属形成。在某些实施例中，第一栅极电介质层1336的高压部分1348具有与第二栅极电介质层1340相同的厚度，以提高LDMOS晶体管1300的制造的容易性。例如，将第一栅极电介质层1336的高压部分1348配置为具有与第二栅极电介质层1340相同的厚度可以使得高压部分1348和第二栅极电介质层1340能够由公共氧化物模块形成。
当跨漏极电极1310和源极电极1308施加正电压VDS时，在HVNLDD 1316和第一p本体区1318的界面处形成的p-n结被反向偏置，使得默认情况下，漏极电极1310与源极电极1308之间流动的电流非常小。然而，施加在第一栅极导电层1338与源极电极1308之间的正电压VGS在第一栅极电介质层1336下方的硅半导体结构1302中产生负电荷，从而引起在第一p本体区1318的区1346中形成少数载流子沟道。此沟道具有过量电子，并且因此将电流从HVNLDD 1316传导通过第一p本体区1318到达源极n+区1324。因此，当VGS超过阈值并且VDS为正值时，电流将主要在横向1332方向上从漏极n+区1326流过硅半导体结构1302到达源极n+区1324。部分地由第一p本体区1318中的掺杂剂浓度和栅极电介质层1336的在第一p本体区1318之上的厚度来确立阈值。例如，可以通过减小邻近第一栅极1304的第一p本体区1318中的p型掺杂剂浓度和/或通过减小栅极电介质层1336的厚度来降低阈值电压。源极p+区1322在第一p本体区1322与源极电极1308之间形成欧姆接触，以帮助防止硅半导体衬底1302中的寄生双极结型晶体管(未示出)激活。
第二p本体区1320、HVNLDD 1316、二极管p+区1328和第二栅极1306共同形成击穿电压钳位，该击穿电压钳位使雪崩感应空穴电流远离第一栅极电介质层1336。具体地，LDMOS晶体管1300被配置成使得漏极n+区1326与第二p本体区1320之间的击穿电压低于漏极n+区1326与源极n+区1324之间的击穿电压。因此，雪崩感应空穴电流主要从漏极n+区1326流到二极管p+区1328，并且远离第一栅极电介质层1336，从而帮助防止第一栅极电介质层1336的TDDB，这提高了LDMOS晶体管1300的寿命。图15是LDMOS晶体管1300的横截面视图，其中，雪崩感应空穴电流的流动大致由箭头1502示出。击穿电压钳位的击穿电压通常随着第二栅极1306的宽度W(图15)的增大而增大。因此，可以通过改变第二栅极1306的宽度W来调谐击穿电压钳位的击穿电压。
在不脱离本发明的范围的情况下，可以改变LDMOS晶体管1300的配置。例如，LDMOS晶体管1300可以进一步包括第一栅极1304和/或第二栅极1306周围的间隔区(未示出)。作为另一示例，LDMOS晶体管1300可以进一步包括导电场板和ILD(未示出)，诸如类似于图8或图12中示出的那些。
LDMOS晶体管1300的多个实例可以被配置成共享第二p本体区1320。例如，图16是LDMOS晶体管1300的两个实例的横截面视图，这两个实例被称为LDMOS晶体管1300(1)和1300(2)，共享公共的第二p本体区1320。在本文档中，可以通过使用括号中的数字来指代项目的具体实例(例如，LDMOS晶体管1300(1))，而没有括号的数字指代任何这样的项目(例如，LDMOS晶体管1300)。LDMOS晶体管1300(2)相对于中心轴1602对LDMOS晶体管1300(1)进行镜像。未标记出图16的一些特征，以便使说明更加清晰。
上文讨论的LDMOS晶体管的一种可能应用是用于开关功率转换器中。例如，图17示意性地示出了降压转换器1700，该降压转换器包括LDMOS晶体管300的两个实例，下文称为LDMOS晶体管300(a)和LDMOS晶体管300(b)。图17中示意性地示出LDMOS晶体管300(a)和300(b)，以便使说明更加清晰。在不脱离本发明的范围的情况下，LDMOS晶体管300(a)和300(b)可以用LDMOS晶体管800、900、1200或1300的实例代替。降压转换器1700进一步包括电耦合到输入电源(未示出)的输入端口1702、输入电容器1704、电感器1706、输出电容器1708、电耦合到负载(未示出)的输出端口1710、第一驱动器电路系统1712、第二驱动器电路系统1716和控制器1720。
输入端口1702跨正输入节点1722和参考节点1724电耦合。输入电容器1704跨正输入节点1722和参考节点1724电耦合，并且输入电容器1704为由降压转换器1700汲取的输入纹波电流提供路径。LDMOS晶体管300(a)的漏极电极310电耦合到正输入节点1722，并且LDMOS晶体管300(a)的源极电极308电耦合到开关节点Vx。栅极导电层346电耦合到第一驱动器电路系统1712。LDMOS晶体管300(b)的漏极电极310电耦合到开关节点Vx，并且LDMOS晶体管300(b)的源极电极308电耦合到参考节点1724。LDMOS晶体管300(b)的栅极导电层346电耦合到第二驱动器电路系统1716。LDMOS晶体管300(a)和300(b)、第一驱动电路系统1712和第二驱动电路系统1716共同形成开关电路1728。电感器1706电耦合在开关节点Vx与正输出节点1730之间，并且输出端口1710跨正输出节点1730和参考节点1724电耦合。输出电容器1708跨正输出节点1730和参考节点1724电耦合，并且输出电容器1708为由降压转换器1700生成的输出纹波电流提供路径。
控制器1720控制开关电路1728的切换，以将功率从电源(电耦合到输入端口1702)传递到负载(电耦合到输出端口1710)。具体地，控制器1720控制第一驱动器电路系统1712以在两个不同的电压幅值之间重复切换LDMOS晶体管300(a)的栅极导电层346，从而重复产生和破坏LDMOS晶体管300(a)的p本体区320中的少数载流子沟道。因此，LDMOS晶体管300(a)在控制器1720的控制下在其导电与非导电状态之间重复切换。控制器1720还控制第二驱动器电路系统1716以在两个不同电压幅值之间重复切换LDMOS晶体管300(b)的栅极导电层346，使得LDMOS晶体管300(b)在其导电与非导电状态之间重复切换。控制器1720控制LDMOS晶体管300(b)的切换，使得其执行续流功能，或者换言之，使得当LDMOS晶体管300(a)处于其非导电状态时，LDMOS晶体管300(b)为流过电感器1706的电流提供路径。在一些实施例中，控制器1720控制开关电路1728的切换以调节降压转换器1300的一个或多个参数，诸如输入电压V输入、输入电流I输入、输入功率P输入、输出电压V输出、输出电流I输出和输出功率P输出。未示出控制器1720与降压转换器1700的其他部件之间的连接，以便使说明更加清晰。
应当理解的是，上文讨论的LDMOS晶体管不限于在降压转换器中使用，或者甚至不限于在开关功率转换器中使用。例如，LDMOS晶体管300、800、900、1200和1300可以替代地用于放大器中。
在不脱离本发明范围的情况下，可以对上述晶体管、方法和系统进行改变。例如，上文讨论的n沟道LDMOS晶体管可以被修改为p沟道LDMOS晶体管。因此，应当注意，包含在以上说明书中并且在附图中示出的内容应当被解释为说明性的而不是限制性的意义。以下权利要求旨在涵盖本文中所描述的一般特征和特定特征，以及本器件、方法和系统范围的所有陈述在语言上可以被说成落在其间。

Claims (16)

1.一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管，该LDMOS晶体管包括：
漏极n+区；
源极n+区；
栅极；
p型减小表面场(PRSF)层，包括一个或多个桥接部分，该一个或多个桥接部分中的每一个在厚度方向上在该漏极n+区下方延伸；
高压n型阱(HVNWELL)，该PRSF层嵌入在该HVNWELL中；以及
布置在该HVNWELL中的n型减小表面场(NRSF)层，其中：
该漏极n+区布置在该NRSF层中；并且
该HVNWELL的一部分延伸穿过该PRSF层中的开口以在该厚度方向上接触该NRSF层。
2.如权利要求1所述的LDMOS晶体管，如当在该厚度方向上从横截面观察该LDMOS晶体管时所看到的，该漏极n+区的一部分不与该PRSF层重叠。
3.如权利要求1所述的LDMOS晶体管，该一个或多个桥接部分包括多个桥接部分，该多个桥接部分中的每一个在与该厚度方向正交的深度方向上彼此分离。
4.如权利要求1所述的LDMOS晶体管，其中，该漏极n+区与该PRSF层之间的击穿电压低于该漏极n+区与该源极n+区之间的击穿电压。
5.如权利要求1所述的LDMOS晶体管，进一步包括：
p本体区；以及
p+源极区，布置在该p本体区中，
其中，该源极n+区也布置在该p本体区中。
6.如权利要求5所述的LDMOS晶体管，进一步包括：隔离区，该隔离区在与该厚度方向正交的横向方向上布置在该p本体区与该漏极n+区之间。
7.一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管，该LDMOS晶体管包括：
硅半导体结构，包括：
基极层，
高压n型阱(HVNWELL)，在厚度方向上布置在该基极层之上，
p型减小表面场(PRSF)层，嵌入在该HVNWELL中，该PRSF层包括一个或多个桥接部分，
p本体区，布置在该HVNWELL中，
源极p+区和源极n+区，各自布置在该p本体区中，以及
漏极n+区，布置在该HVNWELL中，该一个或多个桥接部分在该厚度方向上在该漏极n+区下方延伸，并且该漏极n+区在与该厚度方向正交的横向方向上开始与该p本体区分离；
栅极，包括在该厚度方向上堆叠在该硅半导体结构之上的栅极电介质层和栅极导电层；以及
隔离区，至少部分地凹陷在该硅半导体结构中，其中：
该硅半导体结构进一步包括布置在该HVNWELL中的n型减小表面场(NRSF)层；
该漏极n+区布置在该NRSF层中；并且
该HVNWELL的一部分延伸穿过该PRSF层中的开口以在该厚度方向上接触该NRSF层。
8.如权利要求7所述的LDMOS晶体管，其中，该NRSF层在该厚度方向上布置在该PRSF层之上。
9.如权利要求7所述的LDMOS晶体管，其中，该NRSF层通过该HVNWELL的一部分在该横向方向上与该p本体区分离。
10.如权利要求7所述的LDMOS晶体管，如当在该厚度方向上从横截面观察该LDMOS晶体管时所看到的，该漏极n+区的一部分不与该PRSF层重叠。
11.如权利要求7所述的LDMOS晶体管，该一个或多个桥接部分包括多个桥接部分，该多个桥接部分中的每一个在深度方向上彼此分离，该深度方向与该厚度方向和该横向方向中的每一个正交。
12.如权利要求7所述的LDMOS晶体管，其中，该漏极n+区与该PRSF层之间的击穿电压低于该漏极n+区与该源极n+区之间的击穿电压。
13.如权利要求7所述的LDMOS晶体管，其中，该基极层选自由p型硅衬底和p型外延层组成的组。
14.如权利要求7所述的LDMOS晶体管，其中：
该源极p+区具有比该p本体区更大的p型掺杂剂浓度；并且
该源极n+区和该漏极n+区中的每一个具有比该HVNWELL更大的n型掺杂剂浓度。
15.一种包括击穿电压钳位的横向双扩散金属氧化物半导体(LDMOS)晶体管，该LDMOS晶体管包括：
漏极n+区；
源极n+区；
栅极；
n型减小表面场(NRSF)层，在横向方向上布置在该源极n+区与该漏极n+区之间；
p型减小表面场(PRSF)层，在与该横向方向正交的厚度方向上布置在该NRSF层下方；
p型埋层(PBL)，在该厚度方向上布置在该PRSF层下方，该漏极n+区在该厚度方向上布置在该PBL之上；以及
n型漂移(NDRFT)区，布置在该PRSF层之上并且在该横向方向上与该NRSF层相邻，其中，该漏极n+区布置在该NDRFT区中。
16.如权利要求15所述的LDMOS晶体管，其中，该漏极n+区与该PBL之间的击穿电压低于该漏极n+区与该源极n+区之间的击穿电压。
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