CN111354792B - Ldmos器件及其形成方法、半导体器件的形成方法 - Google Patents
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Abstract
本发明提供一种LDMOS器件及其形成方法、半导体器件的形成方法，LDMOS器件包括：位于漂移区内的漏区；位于体区内的源区，基底暴露出所述源区表面，且所述源区紧挨栅极结构，所述源区的掺杂类型与漏区的掺杂类型相同；位于所述体区内且紧挨所述源区的体接触区，所述基底暴露出所述体接触区表面，且所述体接触区的掺杂类型与所述体区的掺杂类型相同；位于所述体区内且位于所述体接触区下方的击穿调节掺杂区，所述击穿调节掺杂区的掺杂类型与所述体区的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区与漂移区之间的抗穿通能力。本发明在体接触区与体区之间设置有击穿调节掺杂区，提高体区与漂移区之间的抗穿通能力。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种LDMOS器件及其形成方法、半导体器件的形成方法。
背景技术
电力电子系统的小型化、集成化是功率半导体器件的一个重要研究方向。智能功率集成电路(Smart Power Integrated Circuit，SPIC)或高压集成电路(High VoltageIntegrated Circuit，HVIC)能够将等低压电路和功率器件集成在同一个芯片上，其中，低压电路可以实现保护、控制、检测或驱动等功能，这样不仅缩小了系统体积，提高了系统可靠性。
功率器件主要包括垂直双扩散场效应管(Vertical Double-Diffused MOSFE，VDMOST)和横向双扩散场效应管(Lateral Double-Diffused MOSFET，LDMOS)两种类型的场效应晶体管。其中，相较于垂直双扩散场效应管，横向双扩散场效应管具有诸多优点，例如，LDMOS器件具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路。
然而，现有技术中的LDMOS器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种LDMOS器件及其形成方法、半导体器件的形成方法，改善LDMOS器件的穿通击穿(punch through breakdown)问题，提高LDMOS器件的电学性能。
为解决上述问题，本发明提供一种LDMOS器件，包括：基底，所述基底上形成有栅极结构；位于所述栅极结构一侧的基底内的漂移区，所述漂移区的掺杂类型为P型掺杂或者N型掺杂；位于所述漂移区内的漏区，所述漏区与漂移区的掺杂类型相同，且所述基底暴露出所述漏区表面；位于所述栅极结构另一侧的基底内的体区，所述体区的掺杂类型与漂移区的掺杂类型不同；位于所述体区内的源区，所述基底暴露出所述源区表面，且所述源区紧挨所述栅极结构，所述源区的掺杂类型与所述漏区的掺杂类型相同；位于所述体区内且紧挨所述源区的体接触区，所述基底暴露出所述体接触区表面，且所述体接触区的掺杂类型与所述体区的掺杂类型相同；位于所述体区内且位于所述体接触区下方的击穿调节掺杂区，所述击穿调节掺杂区的掺杂类型与所述体区的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区与漂移区之间的抗穿通能力。
本发明还提供一种LDMOS器件的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构一侧的基底内形成有漂移区，所述栅极结构另一侧的基底内形成有体区，所述漂移区的掺杂类型为P型掺杂或者N型掺杂，所述体区的掺杂类型与漂移区的掺杂类型不同；在所述漂移区内形成漏区，所述漏区与漂移区的掺杂类型相同；在所述体区内形成源区，所述源区紧挨所述栅极结构，且所述源区的掺杂类型与所述漏区的掺杂类型相同；在所述体区内形成紧挨所述源区的体接触区，且所述体接触区的掺杂类型与所述体区的掺杂类型相同；在所述体区内形成击穿调节掺杂区，所述击穿调节掺杂区位于所述体接触区下方，且所述击穿调节掺杂区的掺杂类型与所述体区的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区与漂移区之间的抗穿通能力。
本发明还提供一种半导体器件的形成方法，包括：提供基底，所述基底包括LDMOS区、第一晶体管区以及第二晶体管区，所述第一晶体管区为待形成第一晶体管的区域，所述第二晶体管区为待形成第二晶体管的区域，所述第一晶体管的工作电压高于第二晶体管的工作电压，所述LDMOS区基底上形成有第一栅极结构，所述第一晶体管区基底上形成有第二栅极结构，所述第一晶体管区基底上形成有第三栅极结构，所述第二晶体管区基底内形成有第一阱区，且所述第一栅极结构一侧的LDMOS区基底内形成有体区；在所述第二栅极结构两侧的第一晶体管区的基底内形成第一轻掺杂区；在所述第一栅极结构另一侧的LDMOS区基底内形成漂移区，所述漂移区与所述体区分别位于所述第一栅极结构相对的两侧；在所述第一轻掺杂区内形成第一源漏掺杂区；在所述漂移区内形成漏区；在所述第三栅极结构两侧第二晶体管区基底内形成第二轻掺杂区，在形成所述第二轻掺杂区的工艺步骤中，同时在所述体区内形成击穿调节掺杂区；在所述第二轻掺杂区内形成第二源漏掺杂区；在所述体区内形成紧挨第一栅极结构的源区；在所述体区内形成紧挨源区侧壁的体接触区，且所述击穿调节掺杂区位于所述体接触区下方。
与现有技术相比，本发明提供的技术方案具有以下优点：
本发明提供一种结构性能优异的LDMOS器件，包括漂移区、体区、源区、漏区以及体接触区，还在所述体区设置有位于体接触区下方的击穿调节掺杂区，所述击穿调节掺杂区的掺杂类型与体区的掺杂类型相同，所述击穿调节掺杂区能够提高体区和漂移区之间的抗穿通能力，改善LDMOS器件的电学性能。
可选方案中，所述击穿调节掺杂区的掺杂离子浓度等于所述体区的掺杂离子浓度，使得所述击穿调节掺杂区的设置对LDMOS器件的导电电阻的影响很小，在不增加导通电阻的情形下，提高LDMOS器件的击穿电压。
本发明提供的半导体器件的形成方法的技术方案中，包括形成LDMOS器件和逻辑器件中的高压晶体管和低压晶体管，利用形成低压晶体管中的第二轻掺杂区的工艺步骤，同时在LDMOS器件的体区内形成击穿调节掺杂区，因此本发明提供的半导体器件的形成方法中，所述LDMOS器件的形成工艺与逻辑器件的形成工艺兼容，且无需提供额外的光罩以及额外的离子注入工艺，即可形成结构性能优越的LDMOS器件，改善LDMOS器件的抗穿通能力。
附图说明
图1为本发明实施例提供的LDMOS器件的剖面结构示意图；
图2至图6为本发明实施例提供的LDMOS器件形成方法中各步骤对应的结构示意图；
图7至图11为本发明实施例提供的半导体器件的形成方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术的LDMOS器件的性能有待提高。
分析发现，如何在不增加导通电阻Ron的基础上，提高LDMOS器件的击穿电压(Breakdown Voltage)，是LDMOS器件的研究重点之一。为此，主要提出三种改进方案，包括：第一种，优化LDMOS漏掺杂区的离子注入工艺条件；第二种，在LDMOS源掺杂区所在的一侧进行额外的体区离子注入工艺步骤；第三种，在LDMOS源掺杂区所在的一侧进行额外的阱区离子注入工艺步骤。
然而，上述改进方案中，仍存在导通电阻变大或者工艺复杂等问题。
为解决上述问题，本发明提供一种LDMOS器件，改善LDMOS器件的横向击穿问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1为本发明实施例提供的LDMOS器件的剖面结构示意图。
参考图1，本实施例提供的LDMOS器件包括：基底100，所述基底100上形成有栅极结构；位于所述栅极结构一侧的基底100内的漂移区(Drift Region)101，所述漂移区101的掺杂类型为P型掺杂或者N型掺杂；位于所述漂移区101内的漏区(Drain Area)102，所述漏区102与漂移区101的掺杂类型相同，且所述基底100暴露出所述漏区102表面；位于所述栅极结构另一侧的基底100内的体区(Body Region)104，所述体区104的掺杂类型与漂移区101的掺杂类型不同；位于所述体区104内的源区(Source Area)105，所述基底100暴露出所述源区105表面，且所述源区105紧挨所述栅极结构，所述源区105的掺杂类型与所述漏区102的掺杂类型相同；位于所述体区104内且紧挨所述源区105的体接触区(Body ContactRegion)106，所述基底100暴露出所述体接触区106表面，且所述体接触区106的掺杂类型与所述体区104的掺杂类型相同；位于所述体区104内且位于所述体接触区106下方的击穿调节掺杂区107，所述击穿调节掺杂区107的掺杂类型与所述体区104的掺杂类型相同，所述击穿调节掺杂区107适于提高所述体区104与漂移区101之间的抗穿通能力。
以下将结合附图，以所述LDMOS器件为N型器件作为示例进行详细说明。
本实施例中，所述基底100的材料为硅。在其他实施例中，所述基底的材料还可以为锗、碳化硅、锗化硅、砷化镓、镓化铟或者绝缘体上的硅。
本实施例中，所述基底100为P型衬底(P-type Substrate)，所述基底100内掺杂有P型离子。在其他实施例中，所述LDMOS器件为P型器件时，所述基底为N型衬底，相应的，所述基底内掺杂有N型离子。
所述栅极结构包括栅介质层111以及位于所述栅介质层111表面的栅电极层112。其中，所述栅介质层111的材料为氧化硅、氮化硅或者氮氧化硅，所述栅介质层111的材料还可以为高k栅介质材料，例如为HfO2或者Al2O3；所述栅电极层112的材料为多晶硅或者金属，金属可以为铜、铝或者钨。
本实施例中，所述栅极结构还包括，覆盖所述栅介质层111侧壁以及栅电极层112侧壁的侧墙113。所述侧墙113对栅介质层111以及栅电极层112侧壁起到保护作用，并且，所述侧墙113还起到定义漏区102和源区105位置的作用。
所述漂移区101的存在有利于提高有源区和漏区102之间的击穿电压，并减小源区和漏区102之间的寄生电容，有利于提高频率特性；并且，所述漂移区101在沟道和漏区102之间起到缓冲作用，有利于削弱LDMOS器件的短沟道效应。
所述漂移区101的掺杂类型为P型掺杂或者N型掺杂。本实施例中，所述LDMOS器件为N型器件，相应的,所述漂移区101的掺杂类型为N型掺杂，N型掺杂的掺杂离子为P、As或者Sb。
所述漂移区101为高阻层，因此，所述漂移区101内的掺杂离子浓度小，所述漂移区101内的掺杂离子浓度小于漏区102内的掺杂离子浓度。
所述漏区102用作所述LDMOS器件的漏极。本实施例中，所述基底100暴露出所述漏区102顶部表面，所述漏区102的掺杂类型为N型掺杂。在其他实施例中，所述LDMOS器件为P型器件时，所述漏区的掺杂类型为P型掺杂。
所述LDMOS器件还包括：位于所述漏区102与所述栅极结构之间的场氧化层103，所述场氧化层103顶部高于所述基底100表面，或者，所述场氧化层103顶部与所述基底100表面齐平。
本实施例中，所述场氧化层103的材料为氧化硅。在其他实施例中，所述场样层的材料还可以为氮样化硅或者碳氮氧化硅。
所述体区104的掺杂类型为N型掺杂或P型掺杂，且所述体区104的掺杂类型与所述漂移区101的掺杂类型不同。本实施例中，所述体区104的掺杂类型为P型掺杂，P型掺杂采用的掺杂离子为B、Ga或者In。
本实施例中，所述体区104的掺杂离子浓度为1012atom/cm3～8×1013atom/cm3。
所述源区105用作LDMOS器件的源极。所述源区105的掺杂类型与所述漏区102的掺杂类型相同。本实施例中，所述源区105的掺杂离子浓度与所述漏区102的掺杂离子浓度相同。
所述体接触区106的掺杂类型与所述体区104的掺杂类型相同，并且，所述体接触区106的掺杂离子浓度大于所述体区104的掺杂离子浓度，因此所述体接触区106的电阻较小。
本实施例中，所述体接触区106侧壁与所述源区105侧壁相接触，所述体接触区106的掺杂离子为P型离子，掺杂离子浓度为1015atom/cm3～5×1018atom/cm3。
所述击穿调节掺杂区107的掺杂类型与所述体区104的掺杂类型相同，由于在所述体接触区106与体区104之间还设置有所述击穿调节掺杂区107，所述击穿调节掺杂区107有利于提高靠近漂移区101的体区104的掺杂离子浓度，从而降低所述体区104与所述漂移区101之间发生横向穿通的概率，提高所述体区104与所述漂移区101之间的击穿电压。
因此，所述击穿调节掺杂区107能够提高所述体区104与漂移区101之间的抗穿通能力。作为一种解释，所述击穿调节掺杂区107能够提高抗穿通能力的机理包括：当所述LDMOS器件经历退火处理时，所述体区104内的掺杂离子会朝向漂移区101扩散，使得靠近漂移区101的体区104内的掺杂离子浓度降低，因此所述漂移区101与靠近漂移区101的体区104内的掺杂离子浓度差变大，所述掺杂离子浓度差变大将增加体区104与漂移区101之间发生横向击穿的概率；由于所述体接触区106与所述体区104之间设置有击穿调节掺杂107，当所述LDMOS器件经历退火处理时，所述击穿调节掺杂区107内的掺杂离子向靠近漂移区101的体区104内扩散，从而弥补或者抵消前述的靠近漂移区101的体区104内的掺杂离子浓度降低的问题，使得靠近漂移区101的体区104内的掺杂离子仍具有较大浓度，从而保证所述体区104与漂移区101之间具有合适的掺杂离子浓度差，降低体区104与漂移区101之间发生横向穿通的概率，提高LDMOS器件的击穿电压，从而改善LDMOS器件的电学性能。
本实施例中，所述击穿调节掺杂区107的顶部与所述体接触区106的底部相接触，且所述击穿调节掺杂区107的侧壁与所述体接触区106的侧壁齐平。在其他实施例中，所述击穿调节掺杂区还可以位于部分源区下方，也就是说，所述击穿调节掺杂区侧壁位于源区下方。
所述击穿调节掺杂区107的掺杂离子浓度小于所述体接触区106的掺杂离子浓度，且所述击穿调节掺杂区107的掺杂离子浓度大于或等于所述体区104的掺杂离子浓度。
本实施例中，所述击穿调节掺杂区107的掺杂类型为P型掺杂，所述击穿调节掺杂区107的掺杂离子浓度不宜过小，也不宜过大。若所述击穿调节掺杂区107的掺杂离子浓度过小，则所述击穿调节掺杂区107起到的抑制横向穿通的能力较弱；若所述击穿调节掺杂区107的掺杂离子浓度过大，所述击穿调节掺杂区107内的掺杂离子向体区104内扩散的量过大。
为此，本实施例中，所述击穿调节掺杂区107的掺杂离子浓度为1012atom/cm3～5×1013atom/cm3。
在其他实施例中，所述击穿调节掺杂区的掺杂类型为N型掺杂时，所述击穿调节掺杂区的掺杂离子浓度范围为1012atom/cm3～5×1013atom/cm3。
本实施例中，所述击穿调节掺杂区107的底部与所述体区104的底部之间的距离为0.1μm～0.5μm，例如为0.2μm、0.3μm、0.4μm。
所述LDMOS器件还包括：保护环(guard ring)结构，所述保护环结构包括，与所述体区104相邻接的保护环阱区109，所述保护环阱区109的掺杂类型与所述体区104的掺杂类型不同，位于所述保护环阱区109的保护环接触区110，所述基底100暴露出所述保护环接触区110表面。其中，所述保护环接触区110的掺杂类型与所述保护环阱区109的掺杂类型相同，且所述保护环接触区110的掺杂离子浓度大于所述保护环阱区109的掺杂离子浓度。
所述LDMOS器件还包括：位于所述基底100内的隔离结构108，所述隔离结构108电隔离所述保护环结构与所述体接触区106。本实施例中，所述隔离结构108的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或者氮氧化硅。
表一为本实施例提供的LDMOS器件与现有LDMOS器件的性能对比表格，具体比较40V工作电压的N型LDMOS器件的性能。
表一
从表一中可以看出，现有的LDMOS器件的导通电阻Ron为31.6Ω，本实施例中LDMOS器件的导通电阻Ron为32Ω，因此与现有LDMOS器件相比，本实施例中LDMOS器件的导电电阻仅增加1.2％。在施加至栅极结构的电压VG为5V的条件下，现有技术中直流击穿电压BVon为55V，本实施例中LDMOS器件的直流击穿电压BVon为65V，因此与现有LDMOS器件相比，本实施例中的LDMOS器件的直流击穿电压BVon提高了10V；在施加至栅极结构的电压VG为5V的条件下，现有技术中交流击穿电压BVon为48V，本实施例中LDMOS器件的交流击穿电压BVon为66V，因此与现有技术相比，本实施例中的LDMOS器件的交流击穿电压BVon提高了18V。
由此可见，本实施例提供了一种结构性能优越的LDMOS器件，在对导电电阻影响很小的条件下，明显改善LDMOS器件的击穿性能，提高LDMOS器件的击穿电压。
本实施例提供的LDMOS器件的技术方案中，在体接触区106下方的体区104内设置有击穿调节掺杂区107，所述击穿调节掺杂区107有利于提高所述体区104与漂移区101之间的击穿电压，降低所述体区104与漂移区101之间发生横向穿通的概率，且不会明显增加LDMOS器件的导通电阻，从而改善LDMOS器件的电学性能。
相应的，本发明实施例还提供一种形成上述LDMOS器件的形成方法。图2至图6为本发明实施例提供的LDMOS器件形成方法中各步骤对应的结构示意图。以下将结合附图对本发明实施例提供的LDMOS器件的形成方法进行详细说明。
本实施例中，提供基底，所述基底上形成有栅极结构，所述栅极结构一侧的基底内形成有漂移区，所述栅极结构另一侧的基底内形成有体区，所述漂移区的掺杂类型为P型掺杂或者N型掺杂，所述体区的掺杂类型与漂移区的掺杂类型不同。具体地，所述漂移区和体区的形成步骤包括：
参考图2，提供基底100，所述基底100上形成有栅极结构。
本实施例中，所述基底100的材料为硅。所述栅极结构包括栅介质层111以及位于所述栅介质层111表面的栅电极层112，所述栅极结构还包括覆盖栅介质层111侧壁以及栅电极层112侧壁的侧墙113。
在形成所述栅极结构之前，还包括步骤：在所述基底100内形成隔离结构108，在所述基底100内形成场氧化层103，且所述场氧化层103顶部高于所述基底100表面。
本实施例中，形成的所述栅极结构还覆盖所述场氧化层103的侧壁和部分顶部表面。
参考图3，在所述栅极结构一侧的基底100内形成漂移区101，所述漂移区101的掺杂类型为P型掺杂或者N型掺杂；在所述栅极结构另一侧的基底100内形成体区104，所述体区104的掺杂类型与漂移区101的掺杂类型不同。
本实施例中，以形成的LDMOS器件为N型器件作为示例。
采用离子注入工艺，形成所述漂移区101。具体地，形成所述漂移区101的工艺步骤包括：在所述基底100表面形成第一掩膜层，所述第一掩膜层暴露出栅极结构一侧的基底100表面；采用离子注入工艺，对所述第一掩膜层暴露出的基底100进行掺杂处理，形成所述漂移区101；去除所述第一掩膜层。
相应的，采用离子注入工艺，形成所述体区104。
本实施例中，在形成所述漂移区101和体区104之前，还包括步骤：对位于所述隔离结构108一侧的基底100进行掺杂处理，形成保护环阱区109，所述保护环阱区109与所述体区104分别位于隔离结构108相对的两侧。
所述保护环阱区109的掺杂类型与所述体区104的掺杂类型不同。
后续的工艺步骤包括：在所述漂移区101内形成漏区，所述漏区与漂移区101的掺杂类型相同；在所述体区104内形成源区，所述源区紧挨所述栅极结构，且所述源区的掺杂类型与所述漏区的掺杂类型相同；在所述体区104内形成紧挨所述源区的体接触区，且所述体接触区的掺杂类型与所述体区104的掺杂类型相同；在所述体区104内形成击穿调节掺杂区，所述击穿调节掺杂区位于所述体接触区下方，且所述击穿调节掺杂区的掺杂类型与所述体区104的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区104与漂移区101之间的抗穿通能力。
本实施例中，以先形成源区和漏区，后续形成所述击穿调节掺杂区作为示例进行详细说明。需要说明的是，在其他实施例中，还可以先形成所述击穿调节掺杂区，后形成所述源区和漏区。
以下结合图4至图6，对所述源区、漏区、体接触区以及击穿调节掺杂区的形成步骤进行说明。
参考图4，在所述基底100上形成具有第一开口的第一光刻胶层121；以所述第一光刻胶层121为掩膜，对所述第一开口下方的体区104进行第一掺杂，形成初始掺杂区117。
所述初始掺杂区117为后续形成击穿调节掺杂区提供工艺基础，后续对部分深度的初始掺杂区117进行掺杂处理形成体接触区，剩余的初始掺杂区117作为击穿调节掺杂区。
因此，所述初始掺杂区117的掺杂离子浓度与后续形成的击穿调节掺杂区的掺杂离子浓度相同。
本实施例中，采用离子注入工艺形成所述初始掺杂区117。形成所述初始掺杂区117的工艺参数包括：注入能量为50kev～100kev，注入剂量为1012atom/cm2～5×1013atom/cm2。
在形成所述初始掺杂区117之后，去除所述第一光刻胶层121。
参考图5，在所述漂移区101内形成漏区102，所述漏区102与漂移区101的掺杂类型相同；在所述体区104内形成源区105，所述源区105紧挨所述栅极结构，且所述源区105的掺杂类型与所述漏区102的掺杂类型相同。
本实施例中，形成所述漏区102和源区105的工艺步骤包括：在所述基底100上形成第三掩膜层122，所述第三掩膜层122覆盖所述初始掺杂区117表面，且所述第三掩膜层122暴露出所述栅极结构两侧的部分基底100；以所述第三掩膜层122为掩膜，对所述漂移区101以及体区104进行掺杂处理，形成所述源区105以及漏区102。
本实施例中，靠近所述初始掺杂区117的第三掩膜层侧壁与所述初始掺杂区117侧壁齐平，使得后续形成的击穿调节掺杂区侧壁与所述源区105侧壁齐平。需要说明的是，在其他实施例中，靠近所述初始掺杂区的第三掩膜层侧壁还可以位于所述初始掺杂区上方，相应的后续形成的击穿调节掺杂区除位于体接触区下方外，还位于所述部分源区下方。
需要说明的是，本实施例中，在形成所述源区105和漏区102的工艺步骤中，还对所述保护环阱区109进行掺杂处理，在所述保护环阱区109内形成保护环接触区110，所述保护环接触区110与所述保护环阱区109共同构成保护环结构。
在形成所述源区105和漏区102之后，去除所述第三掩膜层122。
参考图6，在所述基底100上形成具有第二开口的第二光刻胶层123；以所述第二光刻胶层123为掩膜，对所述第二开口下方的初始掺杂区117(参考图5)进行第二掺杂，形成体接触区106，位于所述体接触区106下方的初始掺杂区117作为击穿调节掺杂区107。
相应的，形成所述击穿调节掺杂区107顶部与所述体接触区106底部相接触。
本实施例中，所述第二开口的位置与前述第一开口的位置一致，相应的形成的所述击穿调节掺杂区107的侧壁与所述体接触区106的侧壁齐平，在平行于所述基底100表面方向上，所述第二开口的宽度尺寸等于所述第一开口的宽度尺寸。
由于所述第二开口的位置与前述第一开口的位置一致，可以避免对源区105造成不必要的掺杂，影响源区105的导电性能。
本实施例中，在形成所述源区105和漏区102之后，形成所述体接触区106和击穿调节掺杂区107；在其他实施例中，还可以先形成所述体接触区和击穿调节掺杂区，后形成所述源区和漏区。
本实施例提供的LDMOS器件的形成方法的技术方案中，在体区104内形成击穿调节掺杂区107，所述击穿调节掺杂区107位于体接触区106下方，所述击穿调节掺杂区107的存在有利于提高所述LDMOS器件的体区104至漂移区101之间的击穿电压，提高所述LDMOS器件的抗穿通能力。
并且，本实施例中，采用先在体区104内形成初始掺杂区117，然后对部分初始掺杂区117进行掺杂处理形成体接触区106，剩余初始掺杂区117作为击穿调节掺杂区107，工艺步骤简单。
本发明实施例还提供一种包括上述LDMOS器件的半导体器件的形成方法，图7至图11为本发明实施例提供的半导体器件的形成方法各步骤对应的结构示意图。以下将结合附图对本发明实施例提供的半导体器件的形成方法进行详细说明。
参考图7，提供基底200，所述基底200包括LDMOS区L、第一晶体管区I以及第二晶体管区II，所述第一晶体管区I为待形成第一晶体管的区域，所述第二晶体管区II为待形成第二晶体管的区域，所述第一晶体管的工作电压高于第二晶体管的工作电压，所述LDMOS区L基底200上形成有第一栅极结构11，所述第一晶体管区I基底200上形成有第二栅极结构12，所述第二晶体管区II基底200上形成有第三栅极结构13，所述第一晶体管区I基底200内形成有第一阱区31，且所述第一栅极结构11一侧的LDMOS区L基底200内形成有体区204。
本实施例形成的半导体器件包括LDMOS器件和逻辑器件，利用逻辑器件的形成工艺来形成LDMOS器件。
其中，所述第一晶体管为逻辑器件中的高压晶体管，所述第二晶体管为逻辑器件中的低压晶体管，此处所指的高压和低压是相对于第一晶体管和第二晶体管的工作电压比较而来的。
所述第一晶体管为NMOS器件或者PMOS器件，所述第二晶体管为NMOS器件为PMOS器件，且所述第一晶体管和第二晶体管的类型不同；所述LDMOS区L为待形成LDMOS器件的区域，所述LDMOS器件为N型或者P型器件。
本实施例中，所述第一晶体管为NMOS器件，所述第二晶体管为PMOS器件，所述LDMOS器件为N型器件。
具体地，采用同一道光罩以及利用同一道离子注入工艺，形成所述第一阱区31和体区204。
还包括：在所述基底200内形成隔离结构208，所述隔离结构208用于电隔离LDMOS区、第一晶体管区I以及第二晶体管区II。
所述第一栅极结构11包括：第一栅介质层以及第一栅电极层，还可以包括第一侧墙；所述第二栅极结构12包括：第二栅介质层以及第二栅电极层，还可以包括第二侧墙；所述第三栅极结构13包括：第三栅介质层以及第三栅电极层，还可以包括第三侧墙。
本实施例中，还在所述LDMOS区L基底200内形成场氧化层(未标示)，所述第一栅极结构覆盖场氧化层的部分顶部和侧壁。
参考图8，在所述第二栅极结构12两侧的第一晶体管区I基底200内形成第一轻掺杂区301；在所述第一栅极结构11另一侧的LDMOS区L基底200内形成漂移区201，所述漂移区201与所述体区204分别位于所述第一栅极结构11相对的两侧。
本实施例中，采用同一道光罩以及利用同一道离子注入工艺，形成所述第一轻掺杂区301以及漂移区201，有利于降低工艺成本，节省工艺步骤。
本实施例中，形成所述第一轻掺杂区301以及漂移区201的工艺步骤包括：在所述基底200上形成第一光刻胶层401；以所述第一光刻胶层401为掩膜，对所述第二栅极结构12两侧的第一晶体管区I基底200进行第一离子注入，同时对第一栅极结构11一侧的LDMOS区L基底200进行第一离子注入，形成所述第一轻掺杂区301和漂移区201；去除所述第一光刻胶层401。
本实施例中，所述第一离子注入工艺采用的注入离子为N型离子。
在形成所述漂移区201的过程中，还在所述LDMOS区L基底200内形成保护环阱区(未图示)，所述保护环阱区用于形成LDMOS器件的保护环结构。
参考图9，在所述第一轻掺杂区301内形成第一源漏掺杂区302；在所述漂移区201内形成漏区203；在所述体区204内形成紧挨第一栅极结构11的源区205。
所述基底200暴露出所述第一源漏掺杂区302、源区205以及漏区203表面。
本实施例中，为了节约工艺成本，减少工艺步骤，所述第一源漏掺杂区302、源区205以及漏区203为在同一光罩下、在同一道离子注入工艺中形成的。
本实施例中，形成所述第一源漏掺杂区302、源区205以及漏区203的工艺步骤包括：在所述基底200上形成第二光刻胶层402；以所述第二光刻胶层402为掩膜，对部分厚度的第一轻掺杂区301、漂移区201以及体区204进行第二离子注入，形成所述第一源漏掺杂区302、源区205以及漏区203；去除所述第二光刻胶层402。
本实施例中，所述第二离子注入工艺采用的注入离子为N型离子。
在形成所述源区205和漏区203的工艺步骤中，还在保护环阱区内形成保护环接触区(未图示)，所述保护环接触区和保护环阱区共同构成保护环结构。
参考图10，在所述第三栅极结构13两侧第二晶体管区II基底200内形成第二轻掺杂区311，在形成所述第二轻掺杂区311的工艺步骤中，同时在所述体区204内形成击穿调节掺杂区207。
本实施例中，所述第二轻掺杂区311和击穿调节掺杂区207为在同一道光罩下、利用同一道离子注入工艺形成的。也就是说，无需提供额外的光罩形成工艺以及额外的离子注入工艺，直接利用逻辑器件形成工艺即可形成所述击穿调节掺杂区207。
形成所述第二轻掺杂区311和击穿调节掺杂区207的工艺步骤包括：在所述基底200上形成第三光刻胶层403，所述第三光刻胶层403暴露出所述第二栅极结构12两侧的基底200表面，且还暴露出所述源区205露出的体区204表面；以所述第三光刻胶层403为掩膜，对所述第二栅极结构12两侧的基底200以及源区205露出的体区204进行离子注入，形成所述第二轻掺杂区311和击穿调节掺杂区207；去除所述第三光刻胶层403。
本实施例中，靠近所述源区205的第三光刻胶层403侧壁与所述源区205侧壁齐平，相应的，形成的所述击穿调节掺杂区207侧壁与所述源区205侧壁齐平。
所述第二轻掺杂区311的掺杂类型为P型掺杂。形成所述第二轻掺杂区311和击穿调节掺杂区207采用的离子注入工艺参数包括：注入能量为50kev～100kev，注入剂量为1012atom/cm2～5×1013atom/cm2。
由于所述击穿调节掺杂区207和第二轻掺杂区311为利用同一道离子注入工艺形成的，因此所述击穿调节掺杂区207底部和第二轻掺杂区311底部齐平。
参考图11，在所述第二轻掺杂区311内形成第二源漏掺杂区312；在所述体区204内形成紧挨源区205侧壁的体接触区206，且所述击穿调节掺杂区207位于所述体接触区206下方。
本实施例中，所述第二源漏掺杂区312和体接触区206为在同一光罩下、利用同一道离子注入工艺形成的。
在形成所述体接触区206的工艺步骤中，对部分厚度的击穿调节掺杂区207进行掺杂处理，将所述部分厚度的击穿调节掺杂区207转变为所述体接触区206。为此，在形成所述体接触区206之后，所述体接触区206底部与所述击穿调节掺杂区207顶部相接触。
本实施例中，形成所述第二源漏掺杂区312和体接触区206的工艺步骤包括：在所述基底200上形成第四光刻胶层404，所述第四光刻胶层404暴露出所述第二轻掺杂区311表面，且还暴露出所述击穿调节掺杂区207表面；以所述第四光刻胶层404为掩膜，对部分厚度的第二轻掺杂区311以及击穿调节掺杂区207进行离子注入，形成所述第二源漏掺杂区312和体接触区206；去除所述第四光刻胶层404。
本实施例提供的半导体器件的形成方法，利用逻辑器件中的低压晶体管中的轻掺杂区的形成工艺，来形成LDMOS器件中用于改善横向穿通问题的击穿调节掺杂区，因此不需要额外的光罩和离子注入工艺，即能够形成具有高击穿电压的LDMOS器件，在提高形成的半导体器件的性能的同时，无需增加工艺成本以及生产周期。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种LDMOS器件，其特征在于，包括：
基底，所述基底上形成有栅极结构；
位于所述栅极结构一侧的基底内的漂移区，所述漂移区的掺杂类型为P型掺杂或者N型掺杂；
位于所述漂移区内的漏区，所述漏区与漂移区的掺杂类型相同；
位于所述栅极结构另一侧的基底内的体区，所述体区的掺杂类型与漂移区的掺杂类型不同；
位于所述体区内的源区，且所述源区紧挨所述栅极结构，所述源区的掺杂类型与所述漏区的掺杂类型相同；
位于所述体区内且紧挨所述源区的体接触区，所述基底暴露出所述体接触区表面，且所述体接触区的掺杂类型与所述体区的掺杂类型相同；
位于所述体区内且位于所述体接触区下方的击穿调节掺杂区，所述击穿调节掺杂区的掺杂类型与所述体区的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区与漂移区之间的抗穿通能力。
2.如权利要求1所述LDMOS器件，其特征在于，所述击穿调节掺杂区的顶部与所述体接触区的底部相接触。
3.如权利要求2所述LDMOS器件，其特征在于，所述击穿调节掺杂区的侧壁与所述体接触区的侧壁齐平。
4.如权利要求2所述LDMOS器件，其特征在于，所述击穿调节掺杂区还位于部分源区下方。
5.如权利要求1所述LDMOS器件，其特征在于，所述击穿调节掺杂区的掺杂离子浓度小于所述体接触区的掺杂离子浓度，且所述击穿调节掺杂区的掺杂离子浓度大于或等于所述体区的掺杂离子浓度。
6.如权利要求5所述LDMOS器件，其特征在于，所述击穿调节掺杂区的掺杂类型为P型掺杂；所述击穿调节掺杂区的掺杂离子浓度范围为1012atom/cm3～5×1013atom/cm3。
7.如权利要求5所述LDMOS器件，其特征在于，所述击穿调节掺杂区的掺杂类型为N型掺杂；所述击穿调节掺杂区的掺杂离子浓度范围为1012atom/cm3～5×1013atom/cm3。
8.如权利要求1所述LDMOS器件，其特征在于，所述击穿调节掺杂区的底部与所述体区的底部之间的距离范围为0.1μm～0.5μm。
9.一种LDMOS器件的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构一侧的基底内形成有漂移区，所述栅极结构另一侧的基底内形成有体区，所述漂移区的掺杂类型为P型掺杂或者N型掺杂，所述体区的掺杂类型与漂移区的掺杂类型不同；
在所述漂移区内形成漏区，所述漏区与漂移区的掺杂类型相同；
在所述体区内形成源区，所述源区紧挨所述栅极结构，且所述源区的掺杂类型与所述漏区的掺杂类型相同；
在所述体区内形成紧挨所述源区的体接触区，且所述体接触区的掺杂类型与所述体区的掺杂类型相同；
在所述体区内形成击穿调节掺杂区，所述击穿调节掺杂区位于所述体接触区下方，且所述击穿调节掺杂区的掺杂类型与所述体区的掺杂类型相同，所述击穿调节掺杂区适于提高所述体区与漂移区之间的抗穿通能力。
10.如权利要求9所述的形成方法，其特征在于，所述击穿调节掺杂区的顶部与所述体接触区的底部相接触；形成所述体接触区和击穿调节掺杂区的工艺步骤包括：
在所述基底上形成具有第一开口的第一光刻胶层；
以所述第一光刻胶层为掩膜，对所述第一开口下方的体区进行第一掺杂，形成初始掺杂区；
在形成所述初始掺杂区之后，去除所述第一光刻胶层；
在所述基底上形成具有第二开口的第二光刻胶层；
以所述第二光刻胶层为掩膜，对所述第二开口下方的初始掺杂区进行第二掺杂，形成所述体接触区，位于所述体接触区下方的初始掺杂区作为所述击穿调节掺杂区；
去除所述第二光刻胶层。
11.如权利要求10所述的形成方法，其特征在于，形成的所述击穿调节掺杂区的侧壁与所述体接触区的侧壁齐平；在平行于所述基底表面方向上，所述第二开口的宽度尺寸等于所述第一开口的宽度尺寸。
12.如权利要求10所述的形成方法，其特征在于，形成所述源区的工艺步骤包括：在所述基底上形成掩膜层，且靠近所述初始掺杂区的掩膜层侧壁与所述初始掺杂区侧壁齐平；以所述掩膜层为掩膜，对所述体区进行掺杂处理，形成所述源区；去除所述掩膜层。
13.如权利要求10所述的形成方法，其特征在于，采用离子注入工艺形成所述初始掺杂区。
14.如权利要求13所述的形成方法，其特征在于，所述击穿调节掺杂区的掺杂离子为P型离子；形成所述初始掺杂区的工艺参数包括：注入能量为50kev～100kev，注入剂量为1012atom/cm2～5×1013atom/cm2。
15.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括LDMOS区、第一晶体管区以及第二晶体管区，所述第一晶体管区为待形成第一晶体管的区域，所述第二晶体管区为待形成第二晶体管的区域，所述第一晶体管的工作电压高于第二晶体管的工作电压，所述LDMOS区基底上形成有第一栅极结构，所述第一晶体管区基底上形成有第二栅极结构，所述第二晶体管区基底上形成有第三栅极结构，所述第一晶体管区基底内形成有第一阱区，且所述第一栅极结构一侧的LDMOS区基底内形成有体区；
在所述第二栅极结构两侧的第一晶体管区的基底内形成第一轻掺杂区；
在所述第一栅极结构另一侧的LDMOS区基底内形成漂移区，所述漂移区与所述体区分别位于所述第一栅极结构相对的两侧；
在所述第一轻掺杂区内形成第一源漏掺杂区；
在所述漂移区内形成漏区；
在所述第三栅极结构两侧第二晶体管区基底内形成第二轻掺杂区，在形成所述第二轻掺杂区的工艺步骤中，同时在所述体区内形成击穿调节掺杂区；
在所述第二轻掺杂区内形成第二源漏掺杂区；
在所述体区内形成紧挨第一栅极结构的源区；
在所述体区内形成紧挨源区侧壁的体接触区，且所述击穿调节掺杂区位于所述体接触区下方。
16.如权利要求15所述的形成方法，其特征在于，所述第二轻掺杂区和击穿调节掺杂区为在同一光罩下、利用同一道离子注入工艺中形成的。
17.如权利要求16所述的形成方法，其特征在于，在形成所述体接触区的工艺步骤中，对部分厚度的击穿调节掺杂区进行掺杂处理，将所述部分厚度的击穿调节掺杂区转变为所述体接触区。
18.如权利要求16所述的形成方法，其特征在于，形成所述第二轻掺杂区和击穿调节掺杂区的工艺步骤包括：在所述基底上形成第三光刻胶层，靠近所述源区的第三光刻胶层侧壁与所述源区侧壁齐平；以所述第三光刻胶层为掩膜，对所述第二栅极结构两侧的基底以及源露出的体区进行离子注入，形成所述第二轻掺杂区和击穿调节掺杂区；去除所述第三光刻胶层。
19.如权利要求17所述的形成方法，其特征在于，所述第二轻掺杂区的掺杂类型为P型掺杂；形成所述第二轻掺杂区和击穿调节掺杂区采用的离子注入工艺参数包括：注入能量为50kev～100kev，注入剂量为1012atom/cm2～5×1013atom/cm2。
20.如权利要求15所述的形成方法，其特征在于，所述第一阱区和体区为在同一光罩下、在同一道离子注入工艺中形成的；所述第一轻掺杂区和漂移区为在同一光罩下、利用同一道离子注入工艺形成的；所述第一源漏掺杂区、源区和漏区为在同一光罩下、利用同一道离子注入工艺形成的；所述第二源漏掺杂区和体接触区为在同一光罩下、利用同一道离子注入工艺形成的。
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