TWI715711B - 半導體元件及其製造方法 - Google Patents

Abstract

一種半導體元件及其製造方法。半導體元件包括基底、第一介電層以及導體柱。基底中具有溝渠。第一介電層包括嵌入部和凸出部。嵌入部位於溝渠中，且覆蓋溝渠的底部與側壁。凸出部連接嵌入部，並突出於基底的表面。導體柱包括主體部和頂蓋部。主體部位於溝渠中，且被第一介電層的嵌入部環繞。頂蓋部連接主體部並覆蓋第一介電層的凸出部。

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種嵌入式的半導體元件及其製造方法。

近年來，已發展出具有溝渠結構的嵌入式半導體元件，其可提高半導體元件的積集度，以滿足半導體元件的尺寸不斷縮小的需求。然而，在溝渠結構的製造過程中，溝渠中的介電層可能在後續形成接觸孔時受到破壞，而產生漏電或元件失效的問題。

本發明提供一種半導體元件及其製造方法，可以減少或避免溝渠中的介電層在後續形成第一導體層接觸孔時遭受到破壞。

本發明提供一種半導體元件的製造方法，包括下列步驟。在基底上形成具有開口的硬罩幕層。移除開口所裸露的基底，以在基底中形成溝渠。在基底上形成第一介電層，其中第一介電層覆蓋溝渠的表面與開口的側壁。在開口與溝渠中形成覆蓋第一介電層的頂面的導體柱。在基底上形成覆蓋硬罩幕層的第二介電 層。以基底以及導體柱為停止層，圖案化所述第二介電層、第一介電層以及硬罩幕層，以形成接觸孔。於接觸孔中形成第一導體層。

在本發明的一些實施例中，形成上述導體柱的方法可包括下列步驟。在第一介電層上形成導體層，所述導體層填入溝渠中。移除基底上方的導體層，留下在開口與溝渠中的導體層，以形成覆蓋第一介電層的頂面的導體柱。

在本發明的一些實施例中，上述的硬罩幕層可包括氧化矽、氮化矽或其組合。

本發明提供一種半導體元件，包括基底、第一介電層與導體柱。基底具有溝渠。第一介電層包括嵌入部和凸出部。嵌入部位於溝渠中，覆蓋溝渠的底部與側壁。凸出部連接嵌入部，突出於基底的表面。導體柱包括主體部和頂蓋部。主體部位於溝渠中，被嵌入部環繞。頂蓋部連接主體部並覆蓋凸出部。

在本發明的一些實施例中，上述頂蓋部的表面可具有凹陷。

在本發明的一些實施例中，上述頂蓋部可呈V型、r型形、γ型、ν型或其組合。

在本發明的一些實施例中，上述導體柱可呈Y型。

在本發明的一些實施例中，上述第一介電層可呈U型、馬蹄形或其組合。

本發明之半導體元件，更可包括第二介電層與第一導體層。第二介電層位於基底上。第一導體層穿過第二介電層，與導體柱電性連接。

在本發明一些實施例中，上述第一介電層還可位於第二介電層與基底之間。

本發明之半導體元件，更可包括硬罩幕層。硬罩幕層位於第一介電層與基底之間。

基於上述，本發明實施例在基底中形成溝渠後，硬罩幕層沒有移除，而保留在基底上方，可使可使後續形成的第一介電層不僅位於溝渠之中而且還突出於基底的表面。而且後續形成在溝渠之中的導體層還延伸覆蓋第一介電層的頂面，因此，可以減少或避免溝渠中的第一介電層在後續形成第一導體層接觸孔時遭受到破壞。如此一來，可避免溝渠中的導體柱與基底之間形成漏電流，進而可避免半導體元件發生失效的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

7、9:開口

8、19:罩幕層

10:基底

11:硬罩幕材料層

11a、11b:硬罩幕層

12:溝渠

13、13a、13b:第一介電層

13a1:嵌入部

13a2:凸出部

14:導體層

14a:導體柱

14a1:主體部

14a2:頂蓋部

15、15a:第二介電層

16:第二導體層

17:接觸孔

18、18a:第一導體層

20:開口

113a2:接觸面

W:寬度

圖1A至圖1J為依照本發明一實施例的半導體元件的製造流程的剖面示意圖。

圖2為依照本發明的另一實施例的半導體元件的剖面示意圖。

圖1A至圖1J為依照本發明一實施例的半導體元件的製 造流程的剖面示意圖。本實施例的半導體元件的製造方法包括下列步驟。

請參照圖1A，在基底10上依序形成硬罩幕材料層11以及具有開口7的圖案化的罩幕層8。在一些實施例中，基底10可為半導體基底。舉例而言，半導體基底可包括矽基底。矽基底可為未經摻雜的矽基底、經N型摻雜的矽基底或經P型摻雜的矽基底。硬罩幕材料層11的材料可包括介電材料，例如是氧化矽、氮化矽或其組合。在一些實施例中，硬罩幕材料層11的形成方法可包括旋塗法、化學氣相沉積法或其組合，本發明並不限於此。圖案化的罩幕層8例如是圖案化的光阻層，其形成的方法例如是先形成光阻層，再進行曝光與顯影製程。

請參照圖1B，以圖案化的罩幕層8為罩幕，進行蝕刻製程，移除開口7所裸露的部分的硬罩幕材料層11，以在基底10上形成具有開口9的硬罩幕層11a。蝕刻製程例如是非等向性蝕刻製程、等向性蝕刻製程或其組合。

隨後，移除開口9所裸露的基底10，以在基底10中形成溝渠12。形成溝渠12的方法可包括以圖案化的罩幕層8為罩幕，對開口7所裸露的基底10進行蝕刻製程。蝕刻製程例如是非等向性蝕刻製程、等向性蝕刻製程或其組合。在本實施例中，是以形成兩個溝渠12為例進行說明。然而，本發明並不以溝渠12的數量為限，所屬領域中具有通常知識者可依照設計需求調整溝渠12的數量。值得注意的是，在形成溝渠12之後，硬罩幕層11a仍保留在基底10上。之後，移除圖案化的罩幕層8。

請參照圖1B與圖1C，於溝渠12中形成第一介電層13。 第一介電層13形成於基底10上，且覆蓋溝渠12的表面與開口9的側壁。在一些實施例中，第一介電層13為共形層(conformal layer)。第一介電層13的材料可例如是氧化矽、氮化矽或其組合。在另一些實施例中，第一介電層13的材料可為高介電常數材料。高介電常數材料可為介電常數大於4、大於7或大於10的介電材料。高介電常數材料可包括金屬氧化物。舉例而言，金屬氧化物可為稀土金屬氧化物，如氧化鉿(hafnium oxide)、矽酸鉿氧化合物(hafnium silicon oxide)、矽酸鉿氮氧化合物(hafnium silicon oxynitride)、氧化鋁(aluminum oxide)、氧化釔(yttrium oxide)氧化鑭(lanthanum oxide)、鋁酸鑭(lanthanum aluminum oxide)、氧化鉭(tantalum oxide)、氧化鋯(zirconium oxide)、矽酸鋯氧化合物(zirconium silicon oxide)、鋯酸鉿(hafnium zirconium oxide)、鍶鉍鉭(strontium bismuth tantalate)、或其組合。第一介電層13的形成方法可包括化學氣相沉積法或原子層沉積法。

接著，在基底10上形成導體層14。導體層14覆蓋於基底10上方並且填入溝渠12之中的第一介電層13。在一些實施例中，導體層14覆蓋第一介電層13且填滿溝渠12與開口9。導體層14的材料可包括半導體材料、金屬材料、金屬合金材料或其組合。半導體材料例如是摻雜多晶矽、未摻雜多晶矽、矽鍺材料或其組合。金屬材料可包括金屬或金屬化合物。金屬例如是銅、鋁、鉭、或鎢。金屬化合物例如是氮化鉭(tantalum nitride)或氮化鈦(titanium nitride)。金屬合金材料例如是銅鋁合金或鎢、鈦、鈷或是鎳與多晶矽形成的合金。導體層14的形成方法例如是電鍍、無電鍍、化學氣相沉積法、或原子層沉積法。

請參照圖1C與圖1D，移除基底10表面上方的部分的導體層14，留下在開口9與溝渠12中的導體層14。在一些實施例中，在溝渠12中留下的導體層為柱狀，又稱為導體柱14a。導體柱14a位於開口9與溝渠12中，並且覆蓋溝渠12以及開口9中的第一介電層13的頂面。換言之，在開口9頂角處的第一介電層13被導體柱14a所覆蓋。在一些實施例中，移除部分的導體層14的方法可包括化學機械研磨法、回蝕刻法或其組合。

請參照圖1E，在基底10上形成第二介電層15。第二介電層15覆蓋導體柱14a以及硬罩幕層11a上的第一介電層13。在一些實施例中，第二介電層15為內層介電層(inter-layer dielectric)。第二介電層15的材料可與第一介電層13的材料相同或者不同。在一些實施例中，第二介電層15的材料可包括氧化矽、氮化矽或低介電常數材料。舉例而言，低介電常數材料的介電常數可低於4。低介電常數材料可包括含氟矽玻璃(flourinated silicate glass)、有機矽酸鹽玻璃(organosilicate glass)、聚對二甲苯(parylene)、氟化無定型碳化物(fluorinated amorphous carbon，FLAC)或氫化矽倍半氧化物(hydrogen Silsesquioxane，HSQ)等。在一些實施例中，第二介電層15的形成方法可包括化學氣相沉積法、旋塗法或其組合。

請參照圖1F，在第二介電層15上形成具有開口20的圖案化的罩幕層19。開口20的位置可與導體柱14a對應。換言之，開口20在基底10上的正投影至少可與導體柱14a重疊，或至少涵蓋導體柱14a的範圍。圖案化的罩幕層19可例如是圖案化的光阻層，其形成的方法例如是先形成光阻層，再進行曝光與顯影製 程。

請參照圖1G，以導體柱14a與基底10為停止層，進行蝕刻製程，以圖案化第二介電層15、第一介電層13以及硬罩幕層11a，進而形成具有接觸孔17的第二介電層15a、第一介電層13b以及罩幕層11b，以及位於溝渠12中的第一介電層13a。接觸孔17暴露出導體柱14a的表面、第一介電層13a的側壁以及部分的基底10的表面。蝕刻製程例如是非等向性蝕刻製程、等向性蝕刻製程或其組合。

在一實施中例中，導體柱14a包括主體部14a1和頂蓋部14a2。主體部14a1位於溝渠12中。主體部14a1例如是呈長柱狀，自基底10的內部向基底10的表面延伸，其底部可以是與基底10的表面平行的平面或是弧面。主體部14a1的側壁可與基底10的表面實質上垂直，但不以此為限。頂蓋部14a2突出於基底10的表面且與主體部14a1連接。在一些實施例中，頂蓋部14a2的表面具有凹陷，使頂蓋部14a2的形狀呈V型、r型、γ型、ν型或其組合。換言之，主體部14a1和頂蓋部14a2所組成的導體柱14a可呈Y型。

第一介電層13a的形狀可包括U型、馬蹄形或其組合，可使得導體柱14a嵌入於其中，並且第一介電層13a的頂端具有導角或弧面，可使導體柱14a覆蓋其頂面。在一些實施例中，第一介電層13a可包括嵌入部13a1和凸出部13a2。嵌入部13a1位於溝渠12中，覆蓋溝渠12的底部與側壁，且環繞在主體部14a1周圍。嵌入部13a1例如是呈U型、馬蹄形或其組合。凸出部13a2連接嵌入部13a1，且突出於基底10的表面。在一些實施例中，凸 出部13a2與導體柱14a的頂蓋部14a2的接觸面113a2包括弧面或斜面。換言之，愈接近凸出部13a2的頂端，凸出部13a2的寬度W愈小，使得凸出部13a2可被導體柱14a的頂蓋部14a2覆蓋。也就是說，凸出部13a2的形狀可包括扇形、三角形、梯形或其組合。

由於凸出部13a2的頂面被頂蓋部14a2覆蓋，因此，在形成接觸孔17的蝕刻過程中，頂蓋部14a2可以保護凸出部13a2，以使頂蓋部14a2下方的凸出部13a2可以在蝕刻製程中不受到破壞或減少遭受破壞的程度。此外，由於第一介電層13a的嵌入部13a1被凸出部13a2覆蓋，因此在形成接觸孔17的蝕刻過程中，凸出部13a2可以保護下方的嵌入部13a1，避免嵌入部13a1遭受蝕刻的破壞，因此嵌入部13a1可以維持所需的輪廓。

請參照圖1H，在基底10上形成第一導體層18。導體層18覆蓋第二介電層15a的表面，並且填入接觸孔17中覆蓋導體柱14與基底10的表面。在一些實施例中，第一導體層18的材料與導體柱14的材料不同。第一導體層18的材料例如是金屬、金屬化合物或其他導體材料。金屬例如是銅、鋁、鉭、或鎢。金屬合金材料例如是銅鋁合金。導體層18的形成方法包括化學氣相沉積法或電鍍法。

之後，請參照圖1I，以第二介電層15a為停止層，進行化學機械研磨或回蝕刻，移除第二介電層15a上的第一導體層18，以在接觸孔17中形成第一導體層18a。第一導體層18a穿過第二介電層15a，與導體柱14a電性連接。

請參照圖1J，在基底10的相對於第一導體層18a的一側 的表面上形成第二導體層16。第二導體層16的材料與第一導體層18的材料可以相同或相異。舉例而言，第二導體層16的材料可以是金屬、金屬合金或其他導體材料。第二導體層16的材料例如是金屬、金屬化合物或其他導體材料。金屬例如是銅、鋁、鉭、或鎢。金屬合金材料例如是銅鋁合金。第二導體層16的形成方法包括化學氣相沉積法、物理氣相沉積法或電鍍法或其組合。

在一些實施例中，基底10、第一介電層13a的嵌入部13a1與導體柱14a可形成蕭特基二極體(schottky diode)。在其他實施例中，還可在溝渠12周圍的基底10中形成摻雜區，並且以導體層18做為閘極，第一介電層13a做為閘介電層，以形成電晶體。在一些實施例中，電晶體可為絕緣閘極雙極電晶體(insulated gate bipolar transistor，IGBT)或是場效電晶體(field effect transistor)。

接下來，將以圖1J來說明本實施例的半導體元件。半導體元件包括基底10、第一介電層13a以及導體柱14a。基底10具有溝渠12。本實施例是以兩個溝渠12為例進行說明，但所屬領域中具有通常知識者可依照設計需求改變溝渠的數量，本發明並不以此為限。第一介電層13a包括嵌入部13a1與凸出部13a2。嵌入部13a1位於溝渠12中，且覆蓋溝渠12的底部與側壁。凸出部13a2連接嵌入部13a1，且突出於基底10的表面。

導體柱14a包括主體部14a1與頂蓋部14a2。主體部14a1位於溝渠12中，且被嵌入部13a1環繞。頂蓋部14a2連接主體部14a1，並覆蓋第一介電層13a的凸出部13a2。在一些實施例中，頂蓋部14a2的表面可具有凹陷。頂蓋部14a2可呈V型、r型、γ型、ν型或其組合。在一些實施例中，第一介電層13a可呈U型、 馬蹄形或其組合；導體柱14a可呈Y型。

半導體元件更可包括第二介電層15a與第一導體層18a。第二介電層15a位於基底10上。第一導體層18a穿過第二介電層15a，且與導體柱14a電性連接。此外，半導體元件更可包括第一介電層13b與硬罩幕層11b。第一介電層13b位於第二介電層15a與基底10之間。硬罩幕層11b位於第一介電層13b與基底10之間。再者，半導體元件更可包括第二導體層16。第二導體層16位於基底10的相對於第一導體層18a的一側。在一些實施例中，第一導體層18a形成在基底10的正面，做為第一電極；第二導體層16形成在基底10的背面，做為第二電極。由於第一導體層18a形成在基底10的正面，第二導體層16形成在基底10的背面，因此，第一導體層18a又稱為前電極；而第二導體層16又稱為背電極。

圖2為依照本發明的另一實施例的半導體元件的剖面示意圖。本實施例的半導體元件與圖1J所示的半導體元件相似，以下僅討論差異處，相同或相似處則不再贅述。本實施例的基底10具有單一個溝渠12，因此，第一導體層18a與溝渠12中的單一個導體柱14a電性連接。

綜上所述，本發明實施例在基底中形成溝渠後，硬罩幕層沒有移除，而保留在基底上方，可使後續形成的第一介電層不僅位於溝渠之中而且還突出於基底的表面。而且後續形成在溝渠之中的導體層還延伸覆蓋第一介電層的頂面，因此，可以減少或避免溝渠中的第一介電層在後續形成第一導體層接觸孔時遭受到破壞。如此一來，可避免溝渠中的導體柱與基底之間形成漏電流， 進而可避免半導體元件發生失效的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底

11b‧‧‧硬罩幕層

12‧‧‧溝渠

13a、13b‧‧‧第一介電層

13a1‧‧‧嵌入部

13a2‧‧‧凸出部

14a‧‧‧導體柱

14a1‧‧‧主體部

14a2‧‧‧頂蓋部

15a‧‧‧第二介電層

16‧‧‧第二導體層

17‧‧‧接觸孔

18a‧‧‧第一導體層

Claims (11)

1. 一種半導體元件的製造方法，包括：在基底上形成具有開口的硬罩幕層；移除所述開口所裸露的基底，以在所述基底中形成溝渠；在所述基底上形成第一介電層，其中所述第一介電層覆蓋所述溝渠的表面與所述開口的側壁；在所述開口與所述溝渠中形成覆蓋所述第一介電層的頂面的導體柱；在基底上形成覆蓋所述硬罩幕層的第二介電層；以所述基底以及所述導體柱為停止層，圖案化所述第二介電層、所述第一介電層以及所述硬罩幕層，以形成接觸孔；以及於所述接觸孔中形成第一導體層。
2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成所述導體柱的方法包括：在所述第一介電層上形成導體層，所述導體層填入所述溝渠中；以及移除所述基底上方的所述導體層，留下在所述開口與所述溝渠中的所述導體層，以形成覆蓋所述第一介電層的頂面的所述導體柱。
3. 如申請專利範圍第1項所述之半導體元件的製造方法，其中所述硬罩幕層包括氧化矽、氮化矽或其組合。
4. 一種半導體元件，包括： 具有溝渠的基底；第一介電層，包括：嵌入部，位於所述溝渠中，覆蓋所述溝渠的底部與側壁；以及凸出部，連接所述嵌入部，突出於所述基底的表面且所述第一介電層不覆蓋所述基底的所述表面；以及導體柱，包括：主體部，位於所述溝渠中，被所述嵌入部環繞且所述主體部的底部與所述第一介電層的所述嵌入部直接接觸；以及頂蓋部，連接主體部並覆蓋所述凸出部。
5. 如申請專利範圍第4項所述之半導體元件，其中所述頂蓋部的表面有凹陷。
6. 如申請專利範圍第5項所述之半導體元件，其中所述頂蓋部呈V型、r型、γ型、ν型或其組合。
7. 如申請專利範圍第4項所述之半導體元件，其中所述導體柱呈Y型。
8. 如申請專利範圍第4項所述之半導體元件，其中所述第一介電層呈U型、馬蹄形或其組合。
9. 如申請專利範圍第4項所述之半導體元件，更包括：第二介電層，位於所述基底上；以及第一導體層，穿過所述第二介電層，與所述導體柱電性連接。
10. 如申請專利範圍第9項所述之半導體元件，其中所述第一介電層還位於第二介電層與基底之間。
11. 如申請專利範圍第10項所述之半導體元件，更包括硬罩幕層，位於所述第一介電層與所述基底之間。

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