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TW202301605A - 半導體裝置 - Google Patents

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TW202301605A
TW202301605A TW111105940A TW111105940A TW202301605A TW 202301605 A TW202301605 A TW 202301605A TW 111105940 A TW111105940 A TW 111105940A TW 111105940 A TW111105940 A TW 111105940A TW 202301605 A TW202301605 A TW 202301605A
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TW
Taiwan
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conductive layer
forming
conductive
layer
segment
Prior art date
Application number
TW111105940A
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English (en)
Inventor
賴昱澤
張世明
張雅惠
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

本揭露提供了形成自對準通孔以及具有自對準通孔的裝置的方法。在一些實施例中，一種方法包括在導電層上形成第一通孔。遮罩在導電層上方形成，並且遮罩具有覆蓋部分導電層並且至少部分覆蓋第一通孔的開口。通過選擇性的去除部分導電層形成導電層的第一線端，其中第一通孔與導電層的第一線端對齊。

Description

自對準切割金屬層的方法以及裝置
無。
半導體積體電路 (IC) 製造的進步導致功能密度（即每晶片面積互連裝置的數量）的增加以及幾何尺寸（即可以使用製造製程創建的最小元件（或線））的減小。在減小幾何尺寸的同時增加功能密度一般通過提高生產效率以及降低相關成本來提供益處。然而，在裝置或元件的尺寸以及密度方面的這種進步也伴隨著設計與製造包含這些積體電路的裝置的複雜性增加。
舉例來說，減小在半導體基板上形成的積體電路部件之間的尺寸以及間距通常包括使用多個不同的光微影遮罩，並且執行切割製程以產生在積體電路中使用的圖案化部件。
無
在以下描述中，針對積體電路晶片內的各種層以及結構描述了許多厚度以及材料。對於各種實施例以示例的方式給出具體尺寸以及材料。根據本揭露，本領域技術人員將認識到，在許多情況下可以使用其他尺寸以及材料而不背離本揭露的範圍。
以下揭露提供了用於實現本揭露之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本揭露。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加的特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。如本文所用，在第二特徵上形成第一特徵意味著第一特徵為與第二特徵直接接觸下形成。另外，本揭露可以在各個示例中重複引用的數字及/或文字。此重複本身並不指示所討論的各種實施例及/或配置之間的關係。
此外，空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置在使用或操作時的不同轉向。這些裝置能以其他方式旋轉（旋轉90度或其他角度），且在此使用之空間相對的描述語可作對應的解讀。
本揭露中對用於沉積介電層、金屬或任何其他材料的沉積技術的引用包括諸如化學氣相沉積 (CVD)、低壓化學氣相沉積(LPCVD)、金屬有機化學氣相沉積 (MOCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、原子層沉積(ALD)、分子束磊晶(MBE)、電鍍、化學鍍或類似技術。具體實施方式在本揭露中參照此類製程的示例進行描述。然而，本揭露以及對某些沉積技術的引用不應限於所描述的那些。
在本揭露中對用於選擇性去除半導體材料、介電材料、金屬或任何其他材料的蝕刻技術的引用包括諸如乾蝕刻、濕化學蝕刻、反應離子（電漿）蝕刻（RIE）、洗滌、濕法清潔、預-清洗、噴霧清洗、化學機械研磨(CMP)等。具體實施方式在本揭露中參照此類製程的示例進行描述。然而，本揭露以及對某些蝕刻技術的參考不應限於所描述的那些。
隨著積體電路中形成的元件的尺寸或大小減小，相鄰元件的端部之間的間距、距離或間隙可能受到用於形成元件的製程步驟的限制。舉例來說，用於製造積體電路的圖案化元件的光微影以及切割製程在實際上可以實現的元件之間的間距方面可能具有較低的限制。舉例來說，這些下限可以由可以基於積體電路的佈局物理生產的光遮罩的尺寸來定義。
如本揭露所述，本揭露提供了方法以及裝置其中導電層的線端(例如導電線)相對於導電通孔自對準，從而有助於減小積體電路的圖案化元件之間可以實現的距離或間隙。在一些實施例中，通孔可以在金屬切割製程之前形成，該製程選擇性的去除導線的一部分，從而形成與通孔對齊並位於通孔下方的導線的線端。可以使用單個切割金屬圖案或遮罩來執行切割製程。與傳統技術相比，減少的遮罩使用減少了生產成本以及時間。此外，本揭露提供的方法以及裝置可以減輕通孔到金屬線端圍繞預算(enclosure budget)以及通孔到切割金屬間距的預算。
第1圖至第3圖為繪示根據本揭露的一或多個實施例的製造裝置的方法的剖面圖，該裝置可以是半導體裝置。額外的步驟可以提供於該方法之前、期間以及之後，並且對該方法的其他實施例可以替換或去除所描述的一些步驟。
如第1圖所示，在基板10上形成導電層12，在導電層12上形成通孔14。基板10可以是任何合適的基板，例如任何合適的半導體基板。在各種實施例中，基板10可以由晶體半導體材料形成，例如單晶矽、多晶矽或一些其他類型的晶體半導體材料。在一些實施例中，基板10為矽基板；然而，本揭露提供的實施例不限於此。舉例來說，在各種實施例中，基板10可以包括砷化鎵(GaAs)、氮化鎵(GaN)、碳化矽(SiC)或任何其他半導體材料。取決於設計規範，基板10可以包括多種摻雜配置。在一些實施例中，基板10是具有p型摻雜劑濃度的p型基板。在其他實施例中，基板10是具有n型摻雜劑濃度的n型基板。
在各種實施例中，基板10可具有實質均勻的組成或可包括各種層。這些層可以具有相似或不同的組成，並且在一些實施例中，一些基板層具有不均勻的組成以引起裝置應變並由此調整裝置性能。分層基板的示例包括絕緣體上矽(SOI)基板。在一些實施例中，基板10的層可以包括絕緣體，例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物及/或其他合適的絕緣體材料。
在一些實施例中，可以形成貫穿通孔以延伸到半導體基板10中，其中貫穿通孔用於將半導體基板相對側上的特徵相互電耦合。可以在半導體基板10的有源側上形成積體電路裝置，其可以包括諸如電晶體的主動元件及/或諸如電容器、電阻器或類似的被動元件。
導電層12可以由任何導電材料形成，並且在一些實施例中，可以由Co、Ru或W中的一種或多種形成。在各種實施例中，導電層12可以通過任何合適的技術被圖案化以具有可能需要的任何形狀或尺寸。舉例來說，在一些實施例中，導電層12可以是導電線並且可以具有通過傳統光微影製程或任何其他合適製程圖案化的實質線性形狀。在一些實施例中，導電層12是半導體裝置的金屬互連層的一部分。
在一些實施例中，通孔14可以是將導電層12電耦合到半導體裝置的一個或多個部件的導電通孔，例如金屬通孔。通孔14可以通過任何合適的技術形成，包括例如通過沉積製程。沉積製程可以是用於沉積硬遮罩層的任何合適的沉積製程，包括例如化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積 (PVD)、原子層沉積(ALD)或類似製程。
在一些實施例中，通孔14可以延伸穿過在導電層12或基板10上的一或多個層(未示出)。舉例來說，在各種實施例中，通孔14可以延伸穿過一或多個介電層(例如、半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、金屬氧化物、其他金屬化合物等）、金屬層、金屬合金層、多晶矽層或可能存在於半導體裝置中的任何其他材料層。
在一些實施例中，選擇性地去除導電層12上的一或多層的一部分，例如通過蝕刻或任何其他合適的技術。通孔14隨後可以在一或多個層的部分已經被去除的凹槽或空隙中形成，舉例來說，通過沉積導電材料。
通孔14可以根據需要具有任何形狀。在一些實施例中，如第1圖所示，通孔14可以具有實質圓柱形的形狀；然而，本揭露的實施例不限於此，並且在各種實施例中，通孔14可以具有矩形形狀、錐形形狀、倒錐形形狀或任何其他形狀。
如第2圖所示，遮罩18位於包括通孔14、導電層12以及基板10的結構之上。遮罩18包括開口20，並且開口20覆蓋至少一部分導電層12a。遮罩18可稱為切割金屬遮罩或切割金屬圖案，用於圖案化或切割導電層，通過選擇性地去除導電層12的部分12a。
在各種實施例中，遮罩18可以是任何合適的遮罩，例如硬遮罩，包括用於在製程期間保護下層區域(例如，導電層12以及基板10)的遮罩材料。用於遮罩18的合適材料可以包括介電材料(例如，半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、金屬氧化物、其他金屬化合物等)、金屬、金屬合金、多晶矽或其他合適材料。在一些實施例中，遮罩18是氮化矽膜。
遮罩18可以通過任何合適的製程形成，包括例如沉積、陽極氧化、熱氧化或類似製程。在一些實施例中，遮罩18通過沉積製程形成。沉積製程可以是用於沉積遮罩層的任何合適的沉積製程，包括例如化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、原子層沉積(ALD)或類似製程。在一些實施例中，遮罩18由圖案化的光阻層(未示出)圖案化。舉例來說，遮罩18可以通過在通孔14、導電層12、基板10上以及在基板10上且鄰近導電層12的任何層上沉積遮罩材料來形成，並且可以形成光阻(例如，通過旋轉塗佈）在遮罩材料上。隨後，光阻層可以經歷光阻製程，該製程可以包括一或多個步驟，例如曝光、曝光後烘烤、顯影、沖洗或類似，以形成圖案化的光阻層，可以隨後將其用於圖案化遮罩材料從而界定遮罩18的圖案或形狀，包括開口20。
遮罩18位於通孔14以及導電層12上方，開口20至少覆蓋導電層12的部分12a。在一些實施例中，通孔14通過遮罩18的開口20至少部分的暴露，如第2圖所示。如本文將進一步詳細討論的，可以去除導電層12的部分12a，並且通孔14可以保護導電層12的下層部分，使得導電層12在去除部分12a之後，與通孔14自對準。
一旦遮罩18根據期望定位在通孔14以及導電層12上，選擇性地去除導電層12的部分12a，例如通過蝕刻製程。蝕刻製程可以包括例如濕蝕刻、乾蝕刻、反應離子蝕刻(RIE)、灰化或任何其他合適的蝕刻製程。在一些實施例中，通過蝕刻劑(其可以是濕蝕刻劑、電漿蝕刻劑、蝕刻劑氣體等)去除導電層12的部分12a，蝕刻劑具有選擇性去除通過開口20暴露的導電層12的部分12a的蝕刻劑化學性質，而通孔14實質上抵抗蝕刻劑。導電層12以及通孔14可以由對蝕刻劑具有不同選擇性的不同材料形成。舉例來說，蝕刻劑可以具有對導電層12具有高選擇性的蝕刻劑化學性質。舉例來說，可以使用蝕刻劑氣體以比去除通孔14更高的蝕刻速率去除導電層12。在一些實施例中，導電層12的部分12a通過蝕刻劑氣體去除，該蝕刻劑氣體包括四氟化碳(CF 4)、二氟甲烷(CH 2F 2)、三氟甲烷(CHF 3)、其他合適的蝕刻劑或其組合。
用於去除導電層12的部分12a的蝕刻製程可以根據需要以各種蝕刻參數來執行。舉例來說，在一些實施例中，蝕刻製程使用氯化物/氯基蝕刻劑，蝕刻偏差在約50伏特至約150伏特之間，蝕刻時間/持續時間在約100秒至約300秒之間。
如第3圖所示，在選擇性地去除導電層12的部分12a之後，將導電層12分離成彼此面對的第一段12b以及第二段12c。第一段12b具有與通孔14對齊並具有與通孔14實質相同形狀的端部輪廓，因為通孔14在去除部分12a期間被用作第一段12b的端部的遮罩，如前所述。
第4A圖為繪示出切割金屬圖案或遮罩18的俯視圖，第4B圖為繪示出切割金屬圖案或遮罩18的有效區域的俯視圖，包括由通孔14行使的遮蔽。從第 4A圖以及第4B圖可以看出，通孔14有效地延伸了遮蔽區域，因為通孔14至少部分地延伸到開口20的區域中。因此，切割製程（例如，選擇性地去除導電層的部分 12a）可以在導電層12上執行，同時導電層12被通孔14侷限。這導致通孔14與導電層12的第一段12b的端部自對準。因此，本揭露的實施例與傳統技術相比具有顯著優勢，在傳統技術中下層的金屬或導電層具有關於通孔的圍繞預算，使得金屬或導電層具有橫向向外延伸超出通孔邊緣的線端，這可能是因為在形成通孔之前切割金屬或導電層。
第5A圖是一俯視圖繪示出通孔14以及導電層12的第一段12b對準，且第5B圖是一側視圖繪示出通孔14以及導電層12的第一段12b對準。從第5A圖以及第5B圖可以看出，通孔14自對準到第一段12b的線端而沒有任何圍繞預算(例如，第一段12b的部分沒有橫向向外延伸超出通孔14的邊緣進入切割區域或朝向第二段12c)。根據一些實施例，第一段12b可以具有圓頭的的彎曲邊緣並且可以適合通孔14的對應的圓頭的或圓形邊緣。此外，如第5B圖所示，通孔14和第一段的線端段12b一起形成平滑的垂直側壁。側壁輪廓可以改變，例如不同的角度或碗狀，但是本揭露以及對某些蝕刻輪廓的參照不應限於所描述的那些。例如，通孔14的側壁可以相對於通孔的底表面向上或向下傾斜80至90度。
第6-17D圖繪示出了根據本揭露的一或多個實施例的形成具有自對準通孔的半導體裝置的方法。在第6-17D圖中，標有“A”的圖是俯視圖，標有“B”、“C”以及“D”的圖是沿俯視圖中所示的相應切割線截取的剖面圖。然而，應注意相應結構的所有特徵不一定在這些視圖中描繪；相反的，剖面圖以及俯視圖可以僅繪示出結構的部分或特徵，這些結構的部分或特徵與形成通孔的描述相關，並且其他結構或特徵可以從剖面圖以及俯視圖中省略。
如第6圖所示，半導體裝置結構100包括已經形成在半導體基板106上方的第一電晶體101、第二電晶體102以及第三電晶體103。第一、第二以及第三電晶體101-103可以具有相同或實質相似的結構。因此，雖然參考標號主要為第一電晶體101的結構提供，但第二以及第三電晶體102、103可以具有相同或相當的結構。
在一些實施例中，第一電晶體101可以是閘極全環繞(GAA)電晶體。電晶體101包括多個半導體奈米片120或奈米線。半導體奈米片120是多層半導體材料。半導體奈米片120對應於電晶體101的通道區。半導體奈米片120形成在基板106上方形成，並且可以形成在半導體基板106上形成。半導體奈米片120可以包括一或多層Si、Ge、 SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb 或 InP。在一些實施例中，半導體奈米片120由與基板106相同的半導體材料形成。其他半導體材料可用於半導體奈米片120而不背離本揭露的範圍。
閘極全環繞(GAA)電晶體結構可以通過任何合適的方法來圖案化。舉例來說，可以使用一或多種光微影製程對結構進行圖案化，包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合了光微影以及自對準製程，從而允許創建具有例如比使用單個直接光微影製程可獲得的間距更小的間距的圖案。舉例來說，在一個實施例中，犧牲層在基板上方形成並使用光微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。隨後去除犧牲層，隨後可以使用剩餘的間隔物來圖案化閘極全環繞結構。
在一些實施例中，半導體奈米片120通過交替磊晶生長製程從基板106形成。舉例來說，第一磊晶生長製程可以導致在基板106的頂表面上形成犧牲半導體奈米片。第二磊晶生長製程可以導致在犧牲半導體奈米片上形成半導體奈米片120。可以執行交替的磊晶生長製程，直到已形成選定數量的半導體奈米片120以及犧牲半導體奈米片。
在形成半導體奈米片120以及在半導體奈米片120之間的犧牲奈米片後，可以去除犧牲奈米片。犧牲奈米片的去除導致半導體奈米片120之間的間隙。
如第6圖所示，電晶體101可以具有四個半導體奈米片120。然而，實際上，電晶體101可以具有除四個之外的其他數量的半導體奈米片120。舉例來說，在一些實施例中，電晶體101可以包括2到10個半導體奈米片120。在不脫離本揭露的範圍的情況下，可以使用其他數量的半導體奈米片120。
半導體奈米片120可以具有2nm至100nm之間的厚度。在一些實施例中，半導體奈米片120的厚度在2nm至20nm之間。該範圍通過半導體奈米片提供合適的導電性，同時保持低厚度。在一些實施例中，每個奈米片120都比其上方的半導體奈米片120厚。半導體奈米片120可以在不脫離本揭露的範圍具有其他厚度。
在一些實施例中，底部介電層(未示出)可以位於底部半導體奈米片120與基板106之間。底部介電層可以包括氮化矽或其他合適的材料。
片狀內部間隔層128位於半導體奈米片120之間。片狀內部間隔層128可以通過原子層沉積製程、化學氣相沉積製程或其他合適的製程來沉積。在一個示例中，片狀內部間隔層128包括氮化矽。
半導體奈米片120在源極與汲極區130之間延伸。源極與汲極區130包括半導體材料。在一些實施例中，源極與汲極區130可以從半導體奈米片120或從基板106磊晶生長。在N型電晶體的案例中，源極與汲極區130可以摻雜有N型摻雜物質。在P型電晶體的案例中，源極與汲極區130可以摻雜有P型摻雜物質。可以在磊晶生長期間原位進行摻雜。雖然源極與汲極區130標有共同的參考標號和標題，但實際上，電晶體101將具有源極區和單獨的汲極區。舉例來說，電晶體101左側的區域130可以對應於電晶體101的源極，並且電晶體101右側的區域130可以對應於電晶體101的汲極。或者，汲極可以在左側且源極可以在右側。
閘極結構150位於半導體奈米片120的堆疊之上。在一些實施例中，閘極結構150包括位於形成在半導體奈米片120上方的閘極溝槽的側壁上的閘極間隔物126。在一些實施例中，閘極間隔物126可以包括SiCON。可以通過化學氣相沉積、物理氣相沉積或原子層沉積來沉積閘極間隔物126。其他材料以及沉積製程可以用於閘極間隔物126而不脫離本揭露的範圍。
儘管第6圖中未示出，一個薄的界面介電層可以在半導體奈米片120的表面上形成。界面介電層可以包括介電材料，例如氧化矽、氮化矽或其他合適的介電材料。界面介電層可以通過熱氧化製程、化學氣相沉積製程或原子層沉積製程形成。界面介電層可以具有0.5nm至2nm之間的厚度。其他材料、沉積製程以及厚度可用於界面介電層而不脫離本揭露的範圍。
界面介電層環繞半導體奈米片120。具體的，半導體奈米片120可以具有對應於在源極與汲極區130之間延伸的板條或線的形狀。界面介電層圍繞每個半導體奈米片120。界面介電層圍繞或部分圍繞半導體奈米片120。
儘管在第 6 圖中未示出，但高介電閘極介電層可以在界面介電層上、閘極間隔物 126 的側壁上以及片狀內部間隔層128 的側壁上形成。共同的，介電層以及界面介電層對應於電晶體101的閘極介電層。高介電介電層以與關於界面介電層所描述的相同方式圍繞或部分圍繞半導體奈米片120，不同之處在於界面介電層位於半導體奈米片120與高介電閘極介電層之間。
高介電閘極介電層可以包括一或多層介電材料，例如HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電介電材料或其組合。可以通過化學氣相沉積、原子層沉積或任何合適的方法形成高介電閘極介電層。在一些實施例中，使用諸如原子層沉積的高度保形沉積製程來形成高介電閘極介電層，以確保在每個半導體奈米片120周圍形成具有均勻厚度的閘極介電層。在一些實施例中，高介電介電層的厚度在約1nm至約4nm的範圍內。其他厚度、沉積製程以及材料可用於高介電閘極介電層而不脫離本揭露的範圍。
閘極148填充半導體奈米片120與溝槽之間的剩餘空間，溝槽位在閘極間隔物126之間的半導體奈米片120上方。閘極148可以包括多個單獨的閘極金屬層。可以選擇閘極金屬各種層的材料以及厚度以提供電晶體101的期望閾值電壓。
在一些實施例中，閘極148包括金屬層和位於溝槽中的金屬層上和半導體奈米片120之間的閘極填充材料。在一個示例中，閘極填充材料包括鎢。可以使用PVD、ALD、CVD或其他合適的沉積製程來沉積閘極填充材料。閘極填充材料填充溝槽中和半導體奈米片120之間的剩餘空間。閘極填充材料是高導電性的。
金屬層以及閘極填充材料圍繞或部分圍繞半導體奈米片120，其方式與上述關於界面介電層以及高介電閘極介電層的方式相同，不同之處除了界面介電層以及高介電閘極介電層位於半導體奈米片120與金屬層以及閘極填充材料之間。
在一些實施例中，導電層134在第一、第二以及第三電晶體101-103中的每一個的源極與汲極區130上形成。導電層134可以是將源極與汲極區130連接到一或多個通孔的互連金屬，將在下文中更詳細地描述。在各種實施例中，導電層134可以由任何導電材料形成。
如第7A圖以及第7B圖所示，半導體裝置結構200可以包括晶圓202以及晶圓202上的半導體基板204。在一些實施例中，晶圓202是半導體晶圓。半導體裝置結構200可以包括各種電特徵或裝置。在一些實施例中，半導體裝置結構200包括一或多個半導體裝置，例如鰭式場效電晶體(finFET)裝置、奈米片電晶體或奈米片半導體裝置或類似物。在一些實施例中，半導體裝置結構200包括一或多個導電佈線層、互連層、底部互連層或類似物。在一些實施例中，半導體裝置結構200可以是或包括關於第6圖描述的半導體裝置結構100。
如第7B圖所示，可以在半導體裝置200上形成第一介電層206以及第一導電層208。在一些實施例中，第一導電層208可以對應於第6圖所示的半導體裝置結構100的導電層134。
第一介電層206以及導電層208以交替順序形成，第一介電層206的部分交替佈置在導電層208的部分之間。第一介電層206以及導電層208可以通過以下任何合適的技術形成，包括例如通過沉積、標準光微影製程步驟、蝕刻、金屬蝕刻、化學機械研磨(CMP)或類似技術。
第一介電層206可以包括任何合適的介電材料。在一些實施例中，第一介電層206可以是低介電的介電層。在一些實施例中，第一介電層206可以是氧化物層。在一些實施例中，第一介電層206可以包括氧化矽。
如第8A圖以及第8B圖所示，第二介電層210在第一介電層206以及導電層208上方形成，並且抗蝕劑層或光阻層212在第二介電層210上方形成。第二介電層210可以包括任何合適的介電材料。在一些實施例中，第二介電層210可以是低介電的介電層。在一些實施例中，第二介電層210可以是氧化物層。在一些實施例中，第二介電層210可以包括氧化矽。在一些實施例中，第一以及第二介電層206、210可以由相同的材料形成。
在一些實施例中，抗蝕劑層212可以是單層或多層結構，其可以根據設計考慮按需要選擇，例如要經由抗蝕劑層212執行的圖案化以及蝕刻步驟。
如第9A圖以及第9B圖所示，通過選擇性地去除與開口214對應的抗蝕劑層212的部分，在抗蝕劑層212中形成開口214。開口214可以通過任何合適的技術形成，包括例如通過顯影並通過標準光微影製程選擇性地蝕刻抗蝕劑層212。開口214可以對應於要形成在半導體裝置結構200上的通孔圖案。開口214可以延伸穿過抗蝕劑層212並且暴露第二介電層210的部分，如圖所示。在一些實施例中，開口214可以覆蓋並與導電層208的部分對齊(例如，垂直對齊)。
如第10A圖以及第10B圖所示，空腔216延伸穿過第二介電層210形成。空腔216至少部分暴露導電層208的部分。在一些實施例中，空腔216可以至少部分的暴露在第6圖的半導體裝置結構100的源極與汲極區130的每一個上的導電層134的部分。
空腔216可以通過任何合適的製程形成。在一些實施例中，空腔216通過光微影以及蝕刻製程形成，其界定空腔216，例如，通過選擇性的蝕刻以及去除第二介電層210的部分。空腔216可以形成所期望的任何形狀，並且在一些實施例中空腔216的形狀可以界定後續形成的通孔的形狀。在一些實施例中，空腔216可具有實質的圓柱形或橢圓形形狀；然而，本揭露的實施例不限於此，並且在各種實施例中，空腔216可以具有矩形形狀、錐形形狀、倒錐形形狀或任何其他形狀。
如第11A圖以及第11B圖所示，虛設材料(虛設通孔或遮罩通孔)144可以在空腔142內形成並且可以填充空腔216。虛設材料144可以延伸穿過每個空腔216並且可以接觸導電層208的下層部分。可以通過任何合適的技術，包括例如通過沉積製程，形成虛設材料144以填充空腔216。沉積製程可以是任何合適的沉積製程，包括例如化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、電漿氣相沉積(PVD)、原子層沉積（ALD）或類似。虛設材料144可以是任何合適的虛設材料。在一些實施例中，虛設材料144可以是介電材料。在一些實施例中，虛設材料可以包括SiCN、SiOCN、SiOC、AlOx、AlN、AlCN、TiN、TiO或任何其他合適的虛設材料中的一或多種。
在一些實施例中，在虛設材料144以及第二介電層210的表面(例如，在其上表面上)執行化學機械研磨(CMP)製程以平坦化虛設材料144以及第二介電層210的表面。
如第12A、12B、12C圖以及第12D圖所示，遮罩218位於第11A圖以及第11B圖所示的結構上方。遮罩218可以與本揭露先前描述的遮罩18相同或實質相似。舉例來說，遮罩218可以包括開口220，開口220覆蓋每個導電層208的至少一部分208a，如第12B圖的剖面圖所示，該剖面圖沿切割線X2-X2'截取。遮罩218可以是切割金屬遮罩或切割金屬圖案並且用於通過選擇性的去除導電層208的部分208a來圖案化或切割導電層208。在一些實施例中，遮罩218是硬遮罩或抗蝕劑層，其通過沉積製程在第二介電層210以及虛設層144上形成，並被圖案化以形成開口220，例如通過光微影以及蝕刻製程。
如第13A、13B、13C圖以及第13D圖所示，通過遮罩218的開口220暴露的第二介電層210的部分通過例如蝕刻製程被選擇性的去除。在一些實施例中，開口220覆蓋虛設材料144的至少一部分，例如，如第13C圖的剖面圖所示，該剖面圖沿切割線X2-X2'截取。蝕刻製程可以是介電膜蝕刻製程，其中利用蝕刻劑選擇性的去除通過開口220暴露的第二介電層210的部分，但不去除開口220中的虛設材料144的暴露部分。如圖所示，可以去除遮罩218。如第13C所示，沿切割線X2-X2'截取，第二介電層210保留在被遮罩218覆蓋的區域中。
如第14A、14B、14C圖以及第14D圖所示，選擇性的去除導電層208的部分。舉例來說，如第14C圖以及第14D圖所示，通過選擇性的去除導電層208的暴露部分來形成空腔217。在一些實施例中，空腔217可以至少部分的暴露半導體基板204的下層部分。
空腔217可以通過任何合適的製程形成。在一些實施例中，空腔217通過金屬蝕刻製程形成，該金屬蝕刻製程通過例如選擇性的蝕刻以及去除導電層208的部分來界定空腔217。空腔217可以形成為具有所期望的任何形狀。
如第14C圖以及第14D圖所示，在蝕刻製程之後保留在虛設材料144下的導電層208的部分208a。意即，導電層208的部分208a受到上覆虛設材料144的保護，因此不會被蝕刻製程去除。在蝕刻製程之後，導電層208的部分208a可以具有與虛設材料144的形狀基本相同的形狀(例如，在俯視圖中)。
在一些實施例中，虛設材料144是與導電層208的材料不同的材料。在一些實施例中，虛設材料144是非導電材料。在一些實施例中，空腔217通過用蝕刻劑(可以是濕蝕刻劑、電漿蝕刻劑、蝕刻劑氣體或類似物)去除導電層208的部分而形成，蝕刻劑具有選擇性的去除與開口220對齊並被圖案化的導電層208的部分的蝕刻劑化學性質，而虛設材料144實質上抵抗蝕刻劑。導電層208以及虛設材料144可以由對蝕刻劑具有不同選擇性的不同材料形成。舉例來說，蝕刻劑可以具有對導電層208具有高選擇性的蝕刻劑化學性質。舉例來說，可以使用蝕刻劑氣體，其以比去除虛設材料144更高的蝕刻速率去除導電層208。因此，在通過蝕刻去除導電層208的部分而形成空腔217之後，虛設材料144可以具有與蝕刻之前基本相同的尺寸和形狀。
如第15A、15B、15C圖以及第15D圖所示，第三介電層232在第一介電層206上的半導體基板204的暴露部分上形成，例如在空腔217中。在一些實施例中，第三介電層232可以由與第一介電層206相同的材料形成。
在一些實施例中，執行化學機械研磨(CMP)製程在虛設材料144、第一介電層206以及第三介電層232的表面(例如，在其上表面上)以在第三介電層232形成之後平坦化表面。
如第16A、16B、16C圖以及第16D圖所示，通過去除虛設材料144形成空腔237。空腔237可以通過任何合適的製程形成。在一些實施例中，空腔237通過蝕刻製程形成，其界定空腔237，舉例來說，通過選擇性蝕刻以及去除虛設材料144的部分。空腔237可以形成具有所期望的任何形狀。虛設材料144的去除暴露了導電層208的部分208a的表面。
如第17A、17B、17C圖以及第17D圖所示，通孔214在空腔237中形成。通孔214可以通過任何合適的技術形成，包括通過沉積或任何其他合適的製程。
通孔214可以由任何導電材料形成。在一些實施例中，通孔214可以包括Co、Ru或W中的一或多種。可以在通孔214、第一介電層206、第二介電層210以及第三介電層232(例如，在其上表面上) 的表面上執行化學機械研磨(CMP)製程以在形成通孔214之後平坦化表面。
因此，在第17A、17B、17C圖以及第17D圖所示的製程完成時，通孔214與導電層208的下層部分208a的線端自對準。通孔214因此提供可以形成在半導體基板204上的一或多個部件(未示出)之間的電連接，例如第6圖所示的半導體裝置結構100的源極與汲極區130之間。
如先前關於第5A圖以及第5B圖所解釋的，通孔214可以自對準到第一段134b的線端而無需任何圍繞預算，並且通孔214以及第一段134b的線端共同形成平滑垂直側壁。在一些實施例中，一或多個通孔214可以相對於不同的通孔214交錯或偏置。在一些實施例中，通孔214中的一或多個可以自對準到相關聯的第一段134b的線端而沒有任何圍繞預算，而一或多個偏置通孔可以具有相關聯的圍繞預算。
雖然第6-17D圖中所示的製程被描述為包括虛設材料144，但在一些實施例中，可以從製程中省略虛設材料144。舉例來說，在一些實施例中，通孔214可以在放置遮罩218之前直接在空腔216中形成（參見第10B圖）。在這樣的實施例中，通孔214可以由具有不同於導電層208的蝕刻選擇性的蝕刻選擇性的任何導電材料形成。因此，空腔217(參見第14C圖以及第14D圖)可以通過利用蝕刻劑選擇性的去除與開口220對齊的導電層208的部分來形成，蝕刻劑具有選擇性的去除導電層208的蝕刻劑化學性質，而通孔214實質上能抵抗蝕刻劑。在形成自對準通孔214之後，可以在空腔217中形成第三介電層232。
第18A圖是繪示根據本揭露的實施例的通孔與切割金屬圖案之間的覆蓋偏移的影響的比較示例，並且第18B圖繪示根據本揭露的實施例的通孔與切割金屬圖案之間的覆蓋偏移的影響。
在第18A圖所示的比較示例中，在導電層 334 上形成通孔 314 之前，執行切割金屬製程以界定導電層 334 的線端。因此，如果在通孔314與切割金屬圖案318之間存在覆蓋偏移，則通孔314可能會經歷通孔著陸失敗，因為通孔314可以在導電層334的由於覆蓋偏移而偏移的區域內形成。這可能是由於在通孔 314 的形成中的覆蓋偏移（例如，通孔 314 相對於通孔 314 的預期位置偏移）或切割金屬圖案318中的覆蓋偏移（例如，切割金屬圖案318相對於切割金屬圖案318的預期位置移動），並且在任一情況下，結果可能是形成至少部分地在導電層334的切割部分(例如，去除的部分)上方延伸的通孔314。
相反的，如第18B圖所示，在本揭露的實施例中，即使在通孔414與導電層434之間發生覆蓋偏移的情況下，通孔414也保持與導電層434自對準。這是由於如本揭露所述的形成自對準通孔414。舉例來說，由於通孔414是在導電層434被選擇性的去除(例如，通過蝕刻)之前形成的，所以通孔414與導電層434是自對準的，並且不需要額外的圍繞預算。因此，通孔414對覆蓋偏移具有更高的容許量，而不會導致著陸錯誤。
第19A圖是繪示出通孔之間的間距的比較示例，並且第19B圖繪示出了可以根據本揭露的實施例獲得的通孔之間的間距。
在第19A圖所繪示的比較示例中，在通過切割金屬層的開口620切割導電層634之前，在導電層634上形成通孔614。因此，下面的導電層634具有關於通孔614的圍繞預算，使得導電層634具有橫向向外延伸超過通孔614邊緣的線端。最小通孔間距，可以被量測為每個通孔614的中心點在穿過開口620的方向上之間的距離，等於穿過開口620的距離（d）加上通孔614的長度（∅）（長度在圓形或圓柱形的情況下，可以是直徑）。在一些實施例中，通孔614(∅)可以等於或小於50nm。距離(d)可以在10到50nm之間或更大。
相反的，如第19B圖所示，在本揭露的實施例中，通孔714與導電層734的下方線端自對準。如此一來，通孔714的部分可以突出到切割金屬層的開口720的區域中。因此，最小通孔間距可以相對於第19A圖所示的最小間距減小。更具體的，根據本揭露的實施例的通孔714之間的最小通孔間距可以等於或實質等於橫跨開口720的距離(d)。在一些實施例中，通孔714之間的間距可以等於或小於 50 nm。在一些實施例中，通孔714之間的間距可以等於或小於30nm。
第20A圖是繪示偏置通孔的形成的比較示例，並且第20B圖繪示根據本揭露的實施例的偏置通孔的形成。
在第20A圖所繪示的比較示例中，具有彎曲開口820的切割金屬圖案用於形成具有偏置距離(t)的偏置的通孔814。偏移距離(t)可以被量測為通孔814a的中心與偏移通孔814b的邊緣之間的距離。在一些實施例中，距離(t)可以等於或小於30nm。然而，難以使用傳統技術對具有偏置通孔的切割金屬進行圖案化，至少部分是因為切割金屬圖案應該具有難以形成和使用的彎曲開口820。
然而，如第20B圖所示，在通孔914與導電層934的線端自對準的本揭露的實施例中，切割金屬圖案可以具有實質上矩形的開口920。這有助於形成偏置通孔914a、914b，同時避免與彎曲的金屬切割開口相關的困難。
本揭露提供了在各種實施例中的方法以及裝置，其中導電通孔相對於導線的線端自對準，從而有助於減小可以在積體電路的圖案化部件之間實現的距離或間隙。在一些實施例中，可以在選擇性地去除一部分導線的切割金屬製程之前形成通孔，從而形成與通孔對準的導線的線端。可以使用單個切割金屬圖案或遮罩來執行切割製程。與傳統技術相比，減少的遮罩使用減少了生產成本和時間。此外，本揭露提供的方法以及裝置可以減輕通孔到金屬線端圍繞預算以及通孔到切割金屬的間距預算。
根據一個實施例，一種方法包括在導電層上形成第一通孔。遮罩形成在導電層上方，並且遮罩具有覆蓋部分導電層並且至少部分覆蓋第一通孔的開口。通過選擇性地去除部分導電層形成導電層的第一線端，第一通孔與導電層的第一線端對齊。
根據另一個實施例，提供了一種方法，包括在導電層上形成導電通孔。導電層設置在閘極全環繞電晶體的源極或汲極區上。遮罩在導電層上方形成，並且遮罩具有覆蓋部分導電層並且至少部分覆蓋導電通孔的開口。通過選擇性的去除部分導電層將導電層分離為第一段以及第二段，並且導電通孔與導電層的第一段的端部對齊並且具有相同的形狀。
根據又一個實施例，一種裝置包括導電層的第一段，並且第一段終止於彎曲線端。導電層的第二段與第一段對齊並由間隙隔開。導電通孔設置於導電層的第一段上，導電通孔的外周部與第一段導電層的彎曲線端對齊且形狀相同。
前述揭露概述了幾個實施例的特徵，以便本領域的技術人員可以更好地理解本揭露的各個方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改用於執行相同目的及/或實現本文介紹的實施例的相同優點的其他過程和結構的基礎。本領域技術人員也應該認識到，這樣的等效構造並不脫離本揭露的精神和範圍，並且可以在不脫離本揭露的精神和範圍的情況下對本文進行各種變化、替換和變更。
可以組合上述各種實施例以提供進一步的實施例。可以根據以上詳細描述對實施例進行這些及其他改變。一般而言，在以下申請專利範圍中，所使用的術語不應被解釋為將申請專利範圍限制為在說明書以及申請專利範圍中揭露的特定實施例，而應被解釋為包括所有可能的實施例以及此類申請專利範圍所享有的等效物的全部範圍。因此，申請專利範圍不被本揭露所限制。
10:基板 12:導電層 12a:導電層 12b:第一段 12c:第二段 14:通孔 18:遮罩 20:開口 100:半導體裝置結構 101:第一電晶體 102:第二電晶體 103:第三電晶體 106:半導體基板 120:半導體奈米片 126:閘極間隔物 128:片狀內部間隔層 130:源極與汲極區 134:導電層 144:虛設材料 148:閘極 150:閘極結構 200:半導體裝置結構 202:晶圓 204:半導體基板 206:第一介電層 208:第一導電層 208a:導電層208的部分 210:第二介電層 212:抗蝕劑層 214:開口 216:空腔 217:空腔 218:遮罩 220:開口 232:第三介電層 237:空腔 314:通孔 318:切割金屬圖案 334:導電層 414:通孔 434:導電層 614:通孔 620:開口 634:導電層 714:通孔 720:開口 734:導電層 814a:通孔 814b:通孔 820:彎曲開口 914a:偏置通孔 914b:偏置通孔 934:導電層 d:距離
當與附圖一起閱讀時，根據以下詳細描述可以最好地理解本揭露的各方面。值得注意的是，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清晰起見，各種特徵的尺寸可以任意地增加或減少。 第1圖至第3圖是繪示根據本揭露的一些實施例的製造裝置的方法的剖面圖。 第4A圖是繪示出根據一些實施例的在第1圖至第3圖中示出的方法中使用的切割金屬圖案或遮罩的俯視圖，並且第4B圖是根據一些實施例的繪示出切割金屬圖案或遮罩的有效區域的俯視圖。 第5A圖是俯視圖且第5B圖是側視圖，繪示出了根據一些實施例的在執行第1圖至第3圖所示的方法之後通孔與導電層的第一段的對準。 第6圖至第17D圖繪示出了根據本揭露的一些實施例的製造具有自對準通孔的半導體裝置的方法。 第18A圖是繪示通孔與切割金屬圖案之間的覆蓋偏移的影響的比較示例，並且第18B圖繪示根據本揭露的實施例的通孔以及切割金屬圖案之間的覆蓋偏移的影響。 第19A圖是繪示出通孔之間的間距的比較示例，並且第19B圖繪示出了可以根據本揭露的實施例獲得的通孔之間的間距。 第20A圖是繪示形成偏移通孔的比較示例，並且第20B圖繪示根據本揭露的實施例的偏移通孔的形成。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10:基板
12b:第一段
12c:第二段
14:通孔
18:遮罩
20:開口

Claims (20)

  1. 一種方法，包括: 形成一第一通孔在一導電層上； 形成一遮罩在該導電層上，該遮罩具有一開口，該開口覆蓋該導電層的一部分並且至少部分覆蓋該第一通孔；以及 形成該導電層的一第一線端，藉由使用該遮罩以及該第一通孔作為一蝕刻遮罩選擇性的去除該導電層的該部分，該第一通孔與該導電層的該第一線端對齊。
  2. 如請求項1所述的方法，其中形成該遮罩在該導電層上包括形成一硬遮罩層在該導電層上。
  3. 如請求項1所述的方法，其中選擇性的去除該導電層的該部分包括用一蝕刻劑蝕刻該導電層。
  4. 如請求項3所述的方法，其中該導電層由Co、Ru或W中的一或多個形成，且在該導電層上形成該第一通孔包括形成具有與該導電層不同的一材料的該第一通孔並且具有一蝕刻選擇性，該蝕刻選擇性低於該導電層的一蝕刻選擇性。
  5. 如請求項1所述的方法，其中該第一通孔為一虛設通孔，該方法更包括： 形成一空腔，通過在形成該導電層的該第一線端之後移除該虛設通孔；以及 形成一導電通孔在該空腔中，該導電通孔與該導電層的該第一線端對齊。
  6. 如請求項5所述的方法，其中該虛設通孔包括一電性絕緣材料。
  7. 如請求項5所述的方法，更包括： 形成一介電層； 形成一開口在覆蓋該導電層的該介電層中；以及 形成該虛設通孔在該開口中。
  8. 如請求項5所述的方法，其中形成該導電通孔在該空腔中包括以與該導電層相同的一材料形成該導電通孔。
  9. 如請求項1所述的方法，更包括： 形成一第二通孔在該導電層上； 形成該遮罩開口，該遮罩開口至少部分覆蓋該第二通孔，該第二通孔在該開口的相對端與該第一通孔對齊； 其中選擇性去除該導電層的該部分包括形成該導電層的一第二線端，該第二通孔與該導電層的該第二線端對齊。
  10. 如請求項9所述的方法，其中形成該第二通孔包括形成該第二通孔其中該第二通孔的一中心具有與該第一通孔的一中心間隔小於或等於30nm的一距離。
  11. 一種方法，包括： 形成一導電通孔在一導電層上，該導電層設置在一閘極全環繞電晶體的一源極區或一汲極區上； 形成一遮罩在該導電層上，該遮罩具有一開口，該開口覆蓋該導電層的一部分；以及 將該導電層分成一第一段以及一第二段，通過選擇性去除該導電層的該部分，該導電通孔與該導電層的該第一段的一端部對齊，並且該導電通孔與該導電層的該第一段的該端部具有一相同形狀。
  12. 如請求項11所述的方法，更包括： 形成一介電層在該閘極全環繞電晶體上，該遮罩開口覆蓋該介電層的一部分；以及 選擇性去除該介電層的該部分。
  13. 如請求項12所述的方法，更包括： 形成一虛設通孔在該導電層上，該虛設通孔延伸穿過該介電層並且接觸該導電層； 形成穿過該介電層的一開口，藉由將該導電層分離為該第一段以及該第二段之後去除該虛設通孔，該開口與該導電層的該第一段的該端部對齊並且具有相同形狀；以及 形成該導電通孔在該開口中。
  14. 如請求項13所述的方法，其中形成該虛設通孔包括形成具有一電絕緣材料的該虛設通孔。
  15. 如請求項13所述的方法，其中形成該虛設通孔在該導電層上包括以一材料形成該虛設通孔，其中該材料具有一蝕刻選擇性低於該導電層的一蝕刻劑選擇性。
  16. 如請求項15所述的方法，其中在該開口中形成該導電通孔包括形成與該導電層具有一相同材料的該導電通孔。
  17. 一種半導體裝置，包括： 一導電層的一第一段，該第一段終止於一曲線端； 該導電層的一第二段，該第二段與該第一段對齊且該第二段與該第一段間隔一間隙；以及 一導電通孔在該導電層的該第一段上，該導電通孔的一外周部與該導電層的該第一段的該曲線端對齊且具有一相同形狀。
  18. 如請求項17所述的裝置，更包括： 一閘極全環繞電晶體，具有一源極區或一汲極區， 其中該導電層的該第一段接觸且電連接至該源極區或該汲極區。
  19. 如請求項18所述的裝置，更包括： 一第一介電層，在該閘極全環繞電晶體上， 其中該導電通孔延伸穿過該第一介電層。
  20. 如請求項19所述的裝置，更包括： 一第二介電層，在該閘極全環繞電晶體上，該第二介電層覆蓋在該導電層的該第一段與該第二段之間的該間隙上，且該第二介電層與該第一介電層接觸。
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