TW202505605A - 製造半導體裝置之方法 - Google Patents

Abstract

提高半導體裝置之可靠性。一場板電極FP經由一絕緣膜IF1形成於溝槽TR內。場板電極FP之其他部分朝向溝槽TR之底部選擇性縮回，使得場板電極FP之一部分留作一引出部FPa。氧化矽膜OX1藉由熱氧化來形成於場板電極FP之上表面上。位於半導體基板SUB之上表面TS上之絕緣膜IF1及氧化矽膜OX1移除，且絕緣膜IF1縮回使得其上表面位置低於場板電極FP之上表面位置。

Description

製造半導體裝置之方法

本發明係關於一種半導體裝置製造方法，例如，一種用於製造在溝槽內配備有閘極電極及場板電極之半導體裝置之方法。

在配備有諸如一功率MOSFET (金屬氧化物半導體場效電晶體)之半導體元件之半導體裝置中，應用具有嵌入溝槽內之閘極電極之一溝槽閘極結構。一分離閘極結構被認為是溝槽閘極結構之一類型，其中一場板電極形成於溝槽之底部處且一閘極電極形成於溝槽之頂部處。場板電極供應有來自源極電極之源極電位。藉由透過此場板電極擴展漂移區中之空乏層，可提高漂移區中之濃度，藉此減小漂移區之電阻。

例如，在專利文件1中揭示具有一分離閘極結構之一MOSFET。專利文件1之場板電極及閘極電極形成如下：首先，在使場板電極形成於溝槽內之後，使場板電極之上表面凹進。接著，將閘極電極之一導電膜沈積於半導體基板上以填充場板電極上之溝槽之內部。接著，藉由對導電膜執行各向異性蝕刻來使一閘極電極形成於溝槽之頂部處。

下文列出一揭示技術。 [專利文件1] 日本未審查公開專利申請案第2011-199109號

可在溝槽內依一突出方式形成閘極電極之一部分。當此等區域存在時，電場趨於集中以導致閘極電極與場板電極之間的絕緣電阻劣化且使漏電流更容易發生。

此外，場板電極包含用於電連接至源極電極之一引出部。引出部之場板電極不僅形成於溝槽之底部處，且亦形成於頂部處。對閘極電極之導電膜執行各向異性蝕刻，但此導電膜可作為殘餘物留在引出部之側上。此可導致其中無法維持引出部與半導體基板之間的絕緣電阻之一問題。

本申請案之主要目的係藉由確保閘極電極與場板電極之間以及引出部與半導體基板之間的絕緣電阻來提高半導體裝置之可靠性。將自本說明書及附圖之描述明白其他目的及新穎特徵。

本申請案中所揭示之典型實施例將簡要描述如下。

根據一個實施例之一半導體裝置之製造方法包括以下步驟：(a)提供具有一上表面及一下表面之一第一導電類型之一半導體基板；(b)在(a)之後，使一溝槽形成於該半導體基板中以自該半導體基板之該上表面朝向該半導體基板之該下表面到達一預定深度；(c)在(b)之後，使一第一絕緣膜形成於該半導體基板之該上表面上及該溝槽內；(d)在(c)之後，使一第一導電膜形成於該第一絕緣膜上以填充該溝槽之內部；(e)在(d)之後，移除位於該溝槽外之該第一導電膜以形成留在該溝槽內之該第一導電膜作為一場板電極；(f)在(e)之後，使得該場板電極之一部分留作一引出部以使該場板電極之其他部分朝向該溝槽之底部選擇性縮回；(g)在(f)之後，藉由熱氧化使一第一氧化矽膜形成於該場板電極之上表面上；(h)在(g)之後，移除位於該半導體基板之該上表面上之該第一絕緣膜及該第一氧化矽膜且使位於該溝槽內之該第一絕緣膜朝向該溝槽之底部縮回，使得在橫截面圖中，位於該溝槽內之該第一絕緣膜之上表面之位置低於該場板電極之上表面之位置；(i)在(h)之後，使一閘極絕緣膜形成於該第一絕緣膜上之該溝槽內且形成一第二絕緣膜來覆蓋自該第一絕緣膜暴露之該場板電極；(j)在(i)之後，使一第二導電膜形成於該閘極絕緣膜、該第二絕緣膜及該第一絕緣膜上以填充該溝槽之內部；及(k)在(j)之後，移除位於該溝槽外之該第二導電膜以形成留在該場板電極上之該溝槽內之該第二導電膜作為一閘極電極。藉由(k)來移除藉由(j)形成於與該引出部接觸之該第一絕緣膜及該第二絕緣膜上之該第二導電膜。

根據一個實施例，可提高一半導體裝置之可靠性。

在下文中，參考圖式詳細描述實施例。在用於解釋實施例之所有圖式中，具有相同功能之構件由相同元件符號標示，且省略其重複描述。在以下實施例中，除非特別必要，否則原則上不會重複相同或類似部件之描述。

另外，本申請案中所描述之X方向、Y方向及Z方向彼此相交且彼此正交。在本申請案中，Z方向經描述為某一結構之一豎直方向、一高度方向或一厚度方向。另外，本申請案中所使用之表述「平面圖」意謂由X方向及Y方向形成之平面係一「平面」且「平面」自Z方向觀看。 ＜關於檢驗實例＞

下文使用圖27至圖29給出關於檢驗實例1及2中之半導體裝置之問題之詳細解釋，本申請案之發明者基於專利文件1及其他來研究檢驗實例1及2。應注意，自檢驗實例1及2識別之問題係公共領域中係未知的，但為由本申請案之發明者獲得之新洞察。圖27及圖28展示檢驗實例1之半導體裝置。圖29展示檢驗實例2之半導體裝置。

在檢驗實例1中，如圖27中所展示，一絕緣膜IF1及一場板電極FP形成於溝槽TR內。接著，如圖28中所展示，溝槽TR內之絕緣膜IF1藉由各向同性蝕刻來凹進。接著，藉由執行熱氧化，一閘極絕緣膜GI及一絕緣膜IF2形成於溝槽TR內。

接著，沈積一導電膜CF2來填充溝槽TR之內部，且藉由對導電膜CF2執行各向異性蝕刻，一閘極電極GE形成於溝槽TR之上部上。閘極電極GE之一部分亦形成為場板電極FP與半導體基板SUB之間的一嵌入部GEa。

在檢驗實例1中，絕緣膜IF1之各向同性蝕刻自圖27中所展示之起始點11開始。因此，如圖28中所展示，接觸場板電極FP之位於溝槽TR內之絕緣膜IF1之上表面之部分之位置自接觸半導體基板SUB之側之部分之位置向下縮回。即，接觸場板電極FP之部分之位置朝向溝槽TR之底部縮回。

由於閘極電極GE之嵌入部GEa沿絕緣膜IF1之上表面之形狀形成，所以嵌入部GEa之下端之形狀趨於變得突出。因此，電場趨於集中於圖28中所展示之突出點20處以引起閘極電極GE與場板電極FP之間的絕緣耐受電壓劣化以使漏電流更容易發生。

此外，儘管絕緣膜IF2藉由熱氧化來形成，但在突出點20附近，氧氣難以到達以使絕緣膜IF2之厚度局部變薄。因此，變得更難以確保閘極電極GE與場板電極FP之間的絕緣耐受電壓。

在檢驗實例2中，如圖29中所展示，場板電極FP包含用於電連接至源極電極之一引出部FPa。引出部FPa之場板電極FP不僅形成於溝槽TR之底部處，且亦形成於溝槽TR之頂部處。

在導電膜CF2形成期間，導電膜CF2亦沈積於由絕緣膜IF1、IF2及閘極絕緣膜GI環繞之空間中。在用於形成閘極電極GE之各向異性蝕刻程序期間，較佳地移除存在於上述空間中之所有導電膜CF2，但導電膜CF2之一部分可作為殘餘物RS保留。

在MOSFET之操作期間，例如，0 V之一源極電壓Vs供應至引出部FPa，且(例如) 100 V之一汲極電壓Vd供應至漂移區NV (半導體基板SUB)。通常，引出部FPa與漂移區NV之間的絕緣耐受電壓由絕緣膜IF1之厚度維持。

然而，當存在一電浮動殘餘物RS時，如圖29中所展示，引出部FPa與殘餘物RS之間的電容及殘餘物RS與漂移區NV之間的電容形成一串聯電容。由於100 V之一電壓施加至此串聯電容，所以存在無法維持引出部FPa與漂移區NV之間的絕緣耐受電壓之一問題。

特定而言，當絕緣膜IF1之厚度增加以提高絕緣耐受電壓時，各向同性蝕刻程序使絕緣膜IF1凹進之時間需要更長以使殘餘物RS更容易形成於較深位置處。此外，由於閘極絕緣膜GI與絕緣膜IF2之間的空間變寬，所以更可能形成一較大殘餘物RS。

如上文所描述，藉由緩和突出點20處之電場之集中，可確保閘極電極GE與場板電極FP之間的絕緣耐受電壓，且期望一技術藉由抑制一殘餘物RS之產生來確保引出部FPa與漂移區NV之間的絕緣耐受電壓。 (第一實施例) ＜半導體裝置之結構＞

下文將使用圖1至圖5描述第一實施例中之半導體裝置100之結構。半導體裝置100包含具有一溝槽閘極結構之一MOSFET作為一半導體元件。第一實施例之MOSFET具有配備有一閘極電極GE及一場板電極FP之一分離閘極結構。

本申請案之主要特徵在於使氧化矽膜OX1形成於場板電極FP之上表面上之製程及其之前及之後之製程，如下文將在「半導體裝置之製造方法」章節中詳細描述。

圖1及圖2係半導體晶片(其係半導體裝置100)之平面圖。圖3及圖4係放大圖1及圖2中所展示之區域1A之主要部分平面圖。圖2及圖4展示圖1及圖3下方之結構，主要為形成於半導體基板SUB中之溝槽閘極之結構。此外，圖3中以虛線展示之孔CH1、CH2、CH3之位置與圖4中所展示之孔CH1、CH2、CH3之位置重合。圖5係沿圖3及圖4中所展示之線A-A及B-B之一橫截面圖。

圖1主要展示形成於半導體基板SUB上方之配線圖案。半導體裝置100具有一單元區CR及在平面圖中環繞單元區CR之一周邊區域OR。在單元區CR中，形成諸如多個MOSFET之主要半導體元件。周邊區域OR用於將閘極配線GW連接至閘極電極GE且充當一終端區域等等。

如圖1及圖2中所展示，大部分單元區CR由源極電極SE覆蓋。在平面圖中，閘極配線GW環繞源極電極SE。儘管此處未展示，但源極電極SE及閘極配線GW由諸如聚醯亞胺膜之一保護膜覆蓋。保護膜之一些部分具有開口，且暴露於該等開口處之源極電極SE及閘極配線GW變成源極墊SP及閘極墊GP。藉由連接源極墊SP及閘極墊GP上之外部連接構件，半導體裝置100電連接至其他半導體晶片、引線框或配線基板等。外部連接構件係(例如)由鋁、金或銅製成之導線或由銅板製成之夾。

如圖4中所展示，多個溝槽TR形成於單元區CR之半導體基板SUB中。多個溝槽TR形成為條，其等各在Y方向上延伸且在X方向上彼此相鄰。

亦如圖5之A-A橫截面中所展示，在溝槽TR內，一場板電極FP形成於溝槽TR之底部處，且一閘極電極GE形成於溝槽TR之頂部處。場板電極FP及閘極電極GE沿溝槽TR在Y方向上延伸。

亦如圖5之B-B橫截面中所展示，單元區CR中之場板電極FP之一部分形成一引出部FPa。形成引出部FPa之場板電極FP不僅形成於底部處，且亦形成於溝槽TR內之溝槽TR之頂部處。

如圖2中所展示，形成於外周邊區OR中之多個溝槽TR在Y及X方向上延伸以在平面圖中環繞單元區CR。在外周邊區OR之溝槽TR內，形成構成引出部FPa之一場板電極FP。

在單元區CR中，一孔CH3形成於引出部FPa上。引出部FPa透過孔CH3電連接至源極電極SE。此外，在單元區CR中，一孔CH1形成於稍後將描述之基極區域PB及源極區域NS上。基極區域PB及源極區域NS透過孔CH1電連接至源極電極SE。在外周邊區OR中，一孔CH2形成於閘極電極GE上。閘極電極GE透過孔CH2電連接至閘極配線GW。

下文將使用圖5來描述半導體裝置100之橫截面結構。

如圖5中所展示，半導體裝置100包含具有一上表面TS及一下表面BS之一n型半導體基板SUB。半導體基板SUB由n型矽製成。半導體基板SUB具有一低濃度n型漂移區NV。在第一實施例中，n型半導體基板SUB本身構成漂移區NV。此外，半導體基板SUB可為一n型矽基板及在n型矽基板上生長之一n型半導體層之一疊層且透過磊晶生長引入磷(P)。在該情況中，低濃度n型半導體層構成漂移區NV，且高濃度n型矽基板構成汲極區ND。

在半導體基板SUB中，形成一n型汲極區ND以自半導體基板SUB之下表面BS朝向上表面TS到達一預定深度。汲極區ND具有比漂移區NV高之一雜質濃度。一汲極電極DE形成於半導體基板SUB之下表面BS上。汲極電極DE由諸如鋁、鈦、鎳、金或銀膜之一單層金屬膜或藉由適當層壓此等金屬膜來形成之一層壓膜組成。汲極區ND及汲極電極DE橫跨單元區CR及外周邊區OR形成。一汲極電位自汲極電極DE供應至半導體基板SUB (汲極區ND、漂移區NV)。

在半導體基板SUB中，形成多個溝槽TR以自半導體基板SUB之上表面TS朝向下表面BS到達一預定深度。各溝槽TR之深度(例如)等於或大於5 μm (5微米)且等於或小於7 μm (7微米)。

如圖5之A-A橫截面中所展示，在溝槽TR內，一場板電極FP透過一絕緣膜IF1形成於溝槽TR之底部處。絕緣膜IF1之上表面之位置低於場板電極FP之上表面之位置。

閘極絕緣膜GI形成於絕緣膜IF1上之溝槽TR內。形成絕緣膜IF2來覆蓋自絕緣膜IF1暴露之場板電極FP。一閘極電極GE透過絕緣膜IF2形成於場板電極FP上。例如，場板電極FP及閘極電極GE各由n型雜質已引入至其中之多晶矽膜製成。此外，此多晶矽膜之雜質濃度高於半導體基板SUB (漂移區NV)之雜質濃度。

此外，閘極電極GE之一部分形成於場板電極FP與半導體基板SUB之間的空間中且由絕緣膜IF1、IF2及閘極絕緣膜GI環繞。閘極電極GE之此一部分指稱嵌入部GEa。

絕緣膜IF1形成於半導體基板SUB與場板電極FP之間。絕緣膜IF2形成於閘極電極GE與場板電極FP之間。閘極絕緣膜GI形成於半導體基板SUB與閘極電極GE之間。透過此等模，半導體基板SUB、閘極電極GE及場板電極FP彼此電絕緣。

此外，儘管絕緣膜IF3形成於閘極電極GE上，但絕緣膜IF3主要用作一保護膜以當在不同於單元區CR之區域中形成如電阻元件之其他半導體元件時保護單元區CR。因此，若無需形成其他半導體元件，則無需形成絕緣膜IF3。

絕緣膜IF1、IF2、IF3及閘極絕緣膜GI由(例如)氧化矽膜製成。絕緣膜IF1之厚度大於絕緣膜IF2及閘極絕緣膜GI之各者之厚度且(例如)等於或大於400 nm且等於或小於600 nm。絕緣膜IF2及閘極絕緣膜GI之各者之厚度(例如)等於或大於50 nm且等於或小於70 nm。應注意，此等厚度係溝槽TR內及X方向上之厚度。

在半導體基板SUB中，一p型基極區PB自半導體基板SUB之上表面TS朝向半導體基板SUB之下表面BS形成至一定深度。自半導體基板SUB之上表面TS之基極區PB之深度比自半導體基板SUB之上表面TS之溝槽TR之深度淺。在基極區PB內，形成一n型源極區NS。源極區NS具有比漂移區NV高之一雜質濃度。

在半導體基板SUB之上表面TS上，形成一層間絕緣膜IL來覆蓋溝槽TR。層間絕緣膜IL由(例如)氧化矽膜製成。層間絕緣膜IL之厚度(例如)等於或大於700 nm且等於或小於900 nm。

在層間絕緣膜IL中，形成延伸穿過層間絕緣膜IL及源極區NS且到達基極區PB之一孔CH1。在孔CH1之底部處，一高濃度擴散區PR形成於基極區PB中。高濃度擴散區PR具有比基極區PB高之一雜質濃度。高濃度擴散區PR主要經設置以減小與插塞PG之接觸電阻且防止閂鎖。

在層間絕緣膜IL上，形成一源極電極SE。源極電極SE透過孔CH1電連接至源極區NS、基極區PB及高濃度擴散區PR以將源極電位供應至此等雜質區。

如圖5之B-B橫截面中所展示，場板電極FP之一部分構成場板電極FP之引出部FPa。與引出部FPa接觸之絕緣膜IF1之上表面之位置高於與除引出部FPa之外的場板電極FP接觸之絕緣膜IF1之上表面之位置。

形成絕緣膜IF2來覆蓋自絕緣膜IF1暴露之引出部FPa。一絕緣膜IF3形成於絕緣膜IF1上，但如上文所提及，未必形成絕緣膜IF3。此外，一基極區PB形成於相鄰於引出部FPa之半導體基板SUB中，但一源極區NS未形成於此基極區PB內。

在層間絕緣膜IL中，形成延伸穿過層間絕緣膜IL、絕緣膜IF3及絕緣膜IF2且到達引出部FPa之一孔CH3。源極電極SE透過孔CH3電連接至引出部FPa且將一源極電位供應至場板電極FP。

儘管此處未展示，但在層間絕緣膜IL中，形成延伸穿過層間絕緣膜IL及絕緣膜IF3且到達閘極電極GE之一孔CH2。閘極配線GW透過孔CH2電連接至閘極電極GE且將一閘極電位供應至閘極電極GE。

在孔CH1、CH2及CH3之各者內，嵌入一插塞PG。插塞PG由(例如)一第一障壁金屬膜及形成於第一障壁金屬膜上之一第一導電膜組成。第一障壁金屬膜由(例如)鈦膜及氮化鈦膜之一層壓膜組成。第一導電膜係(例如)鎢膜。

源極電極SE及閘極配線GW由(例如)一第二障壁金屬膜及形成於第二障壁金屬膜上之一第二導電膜組成。第二障壁金屬膜係(例如)鈦鎢膜。第二導電膜係(例如)銅或矽已添加至其之鋁合金膜。 ＜半導體裝置之製造方法＞

下文使用圖6至圖21描述包含於半導體裝置100之製造方法中之各製程。

首先，製備具有一上表面TS及一下表面BS之一n型半導體基板SUB。如上文所提及，半導體基板SUB可為一n型矽基板及藉由磊晶生長形成於矽基板上之一n型半導體層之一疊層。

接著，氧化矽膜(例如)藉由CVD (化學氣相沈積)方法形成於半導體基板SUB上。接著，藉由使用光微影技術及各向異性蝕刻程序圖案化氧化矽膜，形成一硬遮罩HM。接著，藉由使用硬遮罩HM作為一遮罩來執行各向異性蝕刻程序，一溝槽TR形成於半導體基板SUB中以自半導體基板SUB之上表面TS至下表面BS到達一預定深度，如圖6中所展示。之後，硬遮罩HM藉由使用(例如)含有氫氟酸之一溶液之濕式蝕刻程序來移除。

接著，如圖7中所展示，一絕緣膜IF1形成於溝槽TR內及半導體基板SUB之上表面TS上。絕緣膜IF1係(例如)藉由熱氧化程序形成之氧化矽膜。半導體基板SUB之上表面TS上之絕緣膜IF1之厚度(例如)等於或大於400 nm且等於或小於600 nm。此外，絕緣膜IF1可為由藉由熱氧化處理形成之一第一氧化矽膜及藉由使用CVD方法之膜形成來形成於第一氧化矽膜上之一第二氧化矽膜組成之一層壓膜。

接著，一導電膜CF1藉由使用CVD方法之膜形成來形成於絕緣膜IF1上以(例如)填充溝槽TR之內部。導電膜CF1係(例如)一n型多晶矽膜。此外，此多晶矽膜之雜質濃度高於半導體基板SUB (漂移區NV)之雜質濃度。為令人滿意地將導電膜CF1嵌入溝槽TR內，導電膜CF1之形成可分成多次，諸如第一多晶矽膜之形成及第二多晶矽膜之形成。

接著，如圖8中所展示，藉由移除位於溝槽TR外之導電膜CF1，留在溝槽TR內之導電膜CF1形成為一場板電極FP。

明確而言，首先，形成於溝槽TR外之導電膜CF1藉由使用(例如) CMP (化學機械拋光)方法之拋光來移除。接著，藉由使用(例如) SF ₆氣體執行各向異性蝕刻，溝槽TR內之導電膜CF1之上表面之位置朝向溝槽TR之底部縮回(圖8中之箭頭)。此使留在溝槽TR內之導電膜CF1形成為一場板電極FP。

接著，如圖9中所展示，場板電極FP之另一部分經選擇性縮回使得場板電極之一部分留作引出部FPa。

明確而言，首先，如圖9之B-B橫截面中所展示，形成一光阻圖案RP1來選擇性覆蓋將變成引出部FPa之場板電極FP之一部分。接著，使用光阻圖案RP1作為一遮罩，不會變成引出部FPa之場板電極FP之其他部分藉由使用(例如) SF ₆氣體執行各向異性蝕刻來移除。即，如圖9之A-A橫截面中所展示，不會變成引出部分FPa之場板電極FP之其他部分朝向溝槽TR之底部選擇性縮回(圖9中之箭頭)。未被縮回之場板電極FP之部分變成引出部FPa。之後，光阻圖案RP1藉由灰化來移除。

接著，如圖10中所展示，氧化矽膜OX1藉由熱氧化處理來形成於場板電極FP之上表面上。此熱氧化處理係在至少850攝氏度但不超過950攝氏度之一條件下使用水蒸汽來執行之一濕式氧化程序。此外，此熱氧化處理增加形成於場板電極FP上方之絕緣膜IF1之厚度。

此熱氧化處理修圓場板電極FP之上部。此外，在X方向上，場板電極FP之上部之寬度因氧化矽膜OX1之厚度而變窄。

場板電極FP之上部包含場板電極FP之上表面及與此上表面相接之場板電極FP之側表面之一部分。換言之，場板電極FP之上部係自絕緣膜IF1暴露之場板電極FP之區域。

此外，圖10展示對絕緣膜IF1及氧化矽膜OX1執行之各向同性蝕刻程序之起始點10。應注意，各向同性蝕刻程序中之蝕刻在絕緣膜IF1及氧化矽膜OX1之整個表面上進行，但此處所描述之起始點10係指特別影響最終接觸場板電極FP之位置處之絕緣膜IF1之形狀之一位置。

在圖10之製程之後，藉由執行各向同性蝕刻，如圖11中所展示，移除氧化矽膜OX1，絕緣膜IF1之厚度減小，且場板電極FP之上部自絕緣膜IF1暴露。各向同性蝕刻程序係(例如)使用含有氫氟酸之一溶液之一濕式蝕刻程序。此時，半導體基板SUB之上表面TS上及溝槽TR內之絕緣膜IF1未完全移除。

接著，對自絕緣膜IF1暴露之場板電極FP之上部執行各向同性蝕刻。此各向同性蝕刻係使用CF ₄氣體之一化學乾式蝕刻程序。因此，如圖12中所展示，進一步修圓場板電極FP之上部。

此外，在此各向同性蝕刻程序期間，半導體基板SUB之上表面TS上及溝槽TR內之減薄絕緣膜IF1充當一蝕刻停止層，使得半導體基板SUB不暴露於各向同性蝕刻程序。

接著，使用含有氫氟酸之一溶液對絕緣膜IF1執行各向同性蝕刻。因此，如圖13中所展示，移除位於半導體基板SUB之上表面TS上之絕緣膜IF1，且位於溝槽TR內之絕緣膜IF1朝向溝槽TR之底部縮回(圖13中之箭頭)。在第一實施例中，如圖13中所展示，位於溝槽TR內之絕緣膜IF1朝向溝槽TR之底部縮回，使得在橫截面圖中，位於溝槽TR內之絕緣膜IF1之上表面位置低於場板電極FP之上表面位置。

此時，與除引出部FPa之外的場板電極FP接觸之絕緣膜IF1之上表面之位置低於與引出部FPa接觸之絕緣膜IF1之上表面之位置。

應注意，圖11及圖12之製程不是必不可少而是可省略。即，在圖10之製程之後，藉由執行圖13之製程，可移除位於半導體基板SUB之上表面TS上之絕緣膜IF1及氧化矽膜OX1，且位於溝槽TR內之絕緣膜IF1可朝向溝槽TR之底部縮回。

然而，藉由執行圖11及圖12中所展示之製程，儘管步驟數增加，但場板電極FP之上部進一步修圓以使閘極電極GE與場板電極FP之間的電場更容易均勻。

另外，若圖10中所展示之熱氧化程序係一濕式氧化程序，則更容易確保氧化矽膜OX1之厚度，但氧化矽膜OX1之厚度可發生變動。在該情況中，在移除氧化矽膜OX1之後，場板電極FP之表面變粗糙。藉由執行圖12中所展示之各向同性蝕刻程序，可進一步修圓場板電極FP之上部且使場板電極FP之表面平滑。

亦可執行圖10中所展示之熱氧化程序作為一乾式氧化程序。此乾式氧化程序(例如)使用氧氣在等於或大於1000攝氏度且等於或小於1200攝氏度之一條件下執行。在乾式氧化程序中，氧化矽膜OX1之厚度之均勻性比濕式氧化程序高。因此，在移除氧化矽膜OX1之後，場板電極FP之表面不太可能變粗糙。然而，在乾式氧化程序中，由於加速氧化之效應較小，所以難以使氧化矽膜OX1之厚度比濕式氧化程序厚。因此，自提高起始點10之位置、修圓場板電極FP之上部及使場板電極FP之上部之寬度變窄之角度看，濕式氧化程序優於乾式氧化程序。

圖11中所展示之各向同性蝕刻程序自圖10中所展示之起始點10開始。或者，若省略圖11及圖12中所展示之製程，則圖13中所展示之各向同性蝕刻程序自圖10中所展示之起始點10開始。無論如何，在圖13中所展示之各向同性蝕刻程序結束時，如圖13中所展示，絕緣膜IF1之上表面形成一曲線，曲線隨著其接近半導體基板SUB而上升且隨著其接近場板電極FP而上升。

接著，如圖14中所展示，一閘極絕緣膜GI形成於半導體基板SUB之上表面TS上及位於絕緣膜IF1上之溝槽TR內，且形成一絕緣膜IF2來覆蓋自絕緣膜IF1暴露之場板電極FP。

閘極絕緣膜GI及絕緣膜IF2藉由諸如乾式氧化之一熱氧化程序形成。此乾式氧化程序(例如)使用氧氣在等於或大於1000攝氏度且等於或小於1200攝氏度之一條件下執行。此外，閘極絕緣膜GI及絕緣膜IF2可為藉由乾式氧化程序形成之第三氧化矽膜及藉由使用CVD之一膜形成程序形成於第三氧化矽膜上之第四氧化矽膜之一層壓膜。

接著，如圖15中所展示，一導電膜CF2 (例如)藉由使用CVD之一膜形成程序形成於閘極絕緣膜GI、絕緣膜IF2及絕緣膜IF1上以填充溝槽TR之內部。導電膜CF2係(例如)一n型多晶矽膜。此外，此多晶矽膜之雜質濃度高於半導體基板SUB (漂移區NV)之雜質濃度。

接著，對導電膜CF2執行使用CMP方法之一拋光程序。因此，導電膜CF2之厚度減小，且導電膜CF2之上表面變平。接著，藉由對導電膜CF2執行各向異性蝕刻，移除位於溝槽TR外之導電膜CF2。因此，如圖16中所展示，留在場板電極FP上之溝槽TR內之導電膜CF2形成為閘極電極GE。此外，如圖16之A-A橫截面中所展示，閘極電極GE之一部分形成為由絕緣膜IF1、IF2及閘極絕緣膜GI環繞之空間中、位於場板電極FP與半導體基板SUB之間的一嵌入部分GEa。

應注意，為完全移除溝槽TR外之導電膜CF2，藉由過蝕刻來執行各向異性蝕刻程序。因此，如圖16之A-A橫截面中所展示，閘極電極GE之上表面之位置變得低於半導體基板SUB之上表面TS之位置。此外，如圖16之B-B橫截面中所展示，形成於與引出部FPa接觸之絕緣膜IF1及IF2上之導電膜CF2藉由此各向異性蝕刻程序移除。 ＜第一實施例之主要特徵＞

下文描述第一實施例之主要特徵，同時與檢驗實例1及檢驗實例2比較。

如上文所提及，在檢驗實例1中，絕緣膜IF1上之各向同性蝕刻程序自圖27中所展示之起始點11開始。因此，如圖28中所展示，與場板電極FP接觸之位於溝槽TR內之絕緣膜IF1之上表面之部分之位置比與半導體基板SUB之側接觸之部分之位置向下凹進。隨後，當閘極電極GE由導電膜CF2形成時，嵌入部分GEa之下端之形狀趨於變得突出以使電場更容易集中於圖28中所展示之突出點20處。此外，在突出點20附近，氧氣變得難以到達以使絕緣膜IF2之厚度局部變薄。因此，在檢驗實例1中，存在保證閘極電極GE與場板電極FP之間的絕緣耐受電壓之一問題。

在第一實施例中，氧化矽膜OX1藉由執行圖10中所展示之熱氧化程序形成於場板電極FP之上表面上。因此，對絕緣膜IF1及氧化矽膜OX1執行之各向同性蝕刻程序自起始點10開始，起始點10高於檢驗實例1之起始點11。

因此，在圖13中所展示之各向同性蝕刻程序結束時，絕緣膜IF1之上表面形成一曲面，曲面隨著其接近半導體基板SUB而上升且亦隨著其在圖13中所展示之X方向上接近場板電極FP而上升。應注意，當施加使用CVD方法之一膜形成程序來形成絕緣膜IF1時，CVD膜在各向同性蝕刻程序期間之蝕刻速率比熱氧化處理膜快以使形成前述曲面甚至更容易。隨後，如圖16之A-A橫截面中所展示，即使閘極電極GE由導電膜CF2形成，嵌入部分GEa之下端之形狀不會變得突出。因此，解決檢驗實例1中電場趨於集中於突出位點20處(在絕緣膜IF1附近)之問題。

此外，即使絕緣膜IF2之厚度在絕緣膜IF1附近較薄，厚度亦可由絕緣膜IF1補充。因此，可確保閘極電極GE與場板電極FP之間的絕緣耐受電壓且提高半導體裝置100之可靠性。

此外，藉由執行圖10之熱氧化程序，修圓場板電極FP之上部。在圖12中，藉由對場板電極FP之上部執行各向同性蝕刻，進一步修圓場板電極FP之上部。因此，電場不太可能集中於閘極電極GE與場板電極FP之間。即，由於閘極電極GE與場板電極FP之間的電場更容易均勻，所以可進一步確保其等之間的絕緣耐受電壓。

在檢驗實例2中，如圖29中所展示，在圍繞引出部FPa形成導電膜CF2期間，導電膜CF2亦沈積於由絕緣膜IF1、絕緣膜IF2及閘極絕緣膜GI環繞之空間中。存在無法藉由各向異性蝕刻來移除存在於此空間中之導電膜CF2之一部分以留下一殘餘物RS之一問題。

在第一實施例中，前述空間之縱橫比低於檢驗實例2。因此，如圖16之B-B橫截面中所展示，當對導電膜CF2執行各向異性蝕刻時，可完全移除形成於與引出部FPa接觸之絕緣膜IF1及絕緣膜IF2上之導電膜CF2。

前述空間之低縱橫比之原因首先係引出部FPa之上部之寬度歸因於圖10之熱氧化程序而變窄。接著，藉由執行圖10之熱氧化程序及圖12之各向同性蝕刻程序，修圓引出部FPa之上部。此等程序導致前述空間之一較寬開口。

接著，在各向同性蝕刻程序期間，由於第一實施例之起始點10在一高位置處，所以，前述空間之深度變得比檢驗實例2淺。接著，在檢驗實例2中，如圖29中所展示，由於與引出部FPa接觸之絕緣膜IF1之上表面向下凹進，所以殘餘物RS之下端之形狀趨於突出以形成更深殘餘物RS。在第一實施例中，如來自圖13至圖16之B-B橫截面中所展示，絕緣膜IF1之上表面隨著其接近引出部FPa而上升。因此，由於無導電膜CF2變得突出，所以更容易藉由各向異性蝕刻來移除導電膜CF2。

因此，在第一實施例中，由於可抑制殘餘物RS之產生，所以可維持引出部FPa與汲極區NV (半導體基板SUB)之間的絕緣耐受電壓且可提高半導體裝置100之可靠性。

在圖16之製程之後，如圖17中所展示，一絕緣膜IF3 (例如)藉由使用CVD方法之一膜形成程序形成於閘極絕緣膜GI、閘極電極GE、絕緣膜IF2及絕緣膜IF1上以覆蓋溝槽TR。

接著，如圖18中所展示，對絕緣膜IF3執行各向異性蝕刻。因此，移除半導體基板SUB之上表面TS上之絕緣膜IF3及閘極絕緣膜GI。此外，如圖18之A-A橫截面中所展示，絕緣膜IF3留在閘極電極GE上以接觸閘極絕緣膜GI。此外，如圖18之B-B橫截面中所展示，絕緣膜IF3留在絕緣膜IF2及IF1上以接觸閘極絕緣膜GI。

接著，如圖19中所展示，藉由(例如)使用光微影及離子植入技術引入硼(B)，一p型基極區PB選擇性形成於半導體基板SUB中。基極區PB形成為比自半導體基板SUB之上表面TS之溝槽TR之深度淺。

接著，藉由(例如)使用光微影及離子植入技術引入砷(As)，如圖19之A-A橫截面中所展示，一n型源極區NS選擇性形成於單元區CR之基極區PB內。應注意，如圖19之B-B橫截面中所展示，無源極區NS形成於相鄰於引出部分FPa之基極區PB中。隨後，藉由熱處理半導體基板SUB，活化含於源極區NS及基極區PB中之雜質。

接著，如圖20中所展示，一層間絕緣膜IL (例如)藉由CVD方法形成於半導體基板SUB之上表面TS上以覆蓋溝槽TR。

接著，孔CH1、CH2及CH3形成於層間絕緣膜IL中。明確而言，首先，在層間絕緣膜IL上形成具有打開其中形成源極區NS之半導體基板SUB之一圖案之一光阻圖案。接著，藉由使用光阻圖案作為一遮罩來執行各向異性蝕刻，形成延伸穿過層間絕緣膜IL及源極區NS且到達基極區PB之內部之孔CH1。接著，藉由使用離子植入在孔CH1之底部處將(例如)硼(B)引入至基極區PB中，形成一p型高濃度擴散區PR。隨後，光阻圖案藉由灰化來移除。

接著，形成具有在層間絕緣膜IL上、在引出部FPa上及在閘極電極GE上打開之一圖案之一光阻圖案。接著，藉由使用光阻圖案作為一遮罩來執行各向異性蝕刻，形成延伸穿過層間絕緣膜IL、絕緣膜IF3及絕緣膜IF2且到達引出部FPa之孔CH3。儘管此處未展示，但孔CH2亦在形成孔CH3之製程中形成。孔CH2延伸穿過層間絕緣膜IL及絕緣膜IF3且到達閘極電極GE。隨後，光阻圖案藉由灰化來移除。

應注意，可首先執行孔CH1之形成及孔CH2及孔CH3之形成之任何者。

接著，如圖21中所展示，一插塞PG形成於孔CH1、CH2及CH3之各者內，且一源極電極SE及一閘極配線GW形成於層間絕緣膜IL上。

明確而言，首先，一第一障壁金屬膜藉由使用濺鍍或CVD之一膜形成程序形成於孔CH1、CH2、CH3內及層間絕緣膜IL上。第一障壁金屬膜由(例如)氮化鈦膜及鈦膜之一層壓膜組成。接著，一第一導電膜藉由使用CVD之一膜形成程序形成於第一障壁金屬膜上。第一導電膜由(例如)鎢膜組成。接著，形成於孔CH1、CH2、CH3外之第一障壁金屬膜及第一導電膜藉由CMP或各向異性蝕刻移除。因此，形成由第一障壁金屬膜及第一導電膜組成之插塞PG來填充孔CH1、CH2、CH3之內部。

接著，一第二障壁金屬膜藉由濺鍍形成於層間絕緣膜IL上。第二障壁金屬膜由(例如)鈦鎢膜組成。接著，一第二導電膜藉由濺鍍形成於第二障壁金屬膜上。第二導電膜係(例如)添加有銅或矽之鋁合金膜。接著，源極電極SE及閘極配線GW藉由圖案化第二障壁金屬膜及第二導電膜來形成。

接著，儘管此處未展示，但由(例如)聚醯亞胺膜製成之一保護膜藉由(例如)一塗覆方法形成於源極電極SE及閘極配線GW上。藉由在保護膜之部分中形成開口，暴露源極電極SE及閘極配線GW中變成源極墊SP及閘極墊GP之區域。

隨後，透過以下製程，獲得圖5中所展示之結構。首先，根據需要拋光半導體基板SUB之下表面BS。接著，一n型汲極區ND藉由通過離子植入引入(例如)砷(As)來形成於半導體基板SUB之下表面BS上。應注意，若半導體基板SUB由一n型矽基板及一n型半導體層之一疊層組成，則藉由離子植入之汲極區ND之前述形成可省略，因為高濃度n型矽基板構成汲極區ND。接著，一汲極電極DE藉由濺鍍形成於半導體基板SUB之下表面BS上。 (修改實例)

下文使用圖22描述第一實施例之一修改實例中之半導體裝置100。

在第一實施例中，單元區CR中之多個溝槽TR在Y方向上延伸以分別形成條形。在修改實例中，如圖22中所展示，存在其中多個溝槽TR在X方向上延伸且多個溝槽TR互連以形成一網格之區段。第一實施例中所揭示之技術亦可應用於修改實例中之溝槽TR之結構。 (第二實施例)

下文使用圖23描述第二實施例中之半導體裝置100。應注意，在以下描述中，將主要描述與第一實施例之差異，且將省略與第一實施例之重疊點之描述。

在第二實施例中，將一離子植入程序添加於圖9之製程與圖10之製程之間。在圖9中形成場板電極FP (包含引出部FPa)之後，諸如砷(As)或磷(P)之n型雜質藉由離子植入引入至場板電極FP (包含引出部FPa)中，如圖23中所展示。因此，構成場板電極FP之n型多晶矽膜之雜質濃度變得比第一實施例之組態高。

隨後，執行圖10之熱氧化程序。由於第二實施例中之場板電極FP之雜質濃度高於第一實施例中之雜質濃度，所以增強氧化之效應變大。因此，即使在與第一實施例相同之條件下執行熱氧化程序，亦可進一步增加氧化矽膜OX1之厚度。

因此，由於可使起始點10之位置更高，所以可減小由圍繞引出部FPa之絕緣膜IF1、IF2及閘極絕緣膜GI環繞之空間之深度。此外，由於可進一步修圓場板電極FP之頂部且可使場板電極FP之頂部之寬度變窄，所以可進一步加寬前述空間之開口寬度。換言之，根據第二實施例，進一步抑制殘餘物RS之產生變得更容易。

在第二實施例中，由於利用增強氧化之效應，所以用一濕式蝕刻程序替換圖10之熱氧化程序可達成一更高效應。 (第三實施例)

下文使用圖24描述第三實施例中之半導體裝置100。應注意，在以下描述中，將主要描述與第一實施例之差異，且將省略與第一實施例之重疊點之描述。

在第三實施例中，在執行圖10之熱氧化程序之後，如圖24中所展示，另一氧化矽膜OX2 (例如)藉由使用CVD之一膜形成程序形成於絕緣膜IF1及氧化矽膜OX1上。如圖24之A-A橫截面中所展示，形成氧化矽膜OX2以不完全填充溝槽TR之內部。

藉由形成氧化矽膜OX2，緩和半導體基板SUB之上表面TS上之絕緣膜IF1與氧化矽膜OX1之間的台階。藉由在其中此等膜之上表面儘可能為平坦表面之一狀態中執行各向同性蝕刻，在圖13之製程之後，使絕緣膜IF1之上表面之形狀形成為一曲面變得更容易。因此，緩和檢驗實例1中突出點20處(在絕緣膜IF1附近)之電場集中變得更容易，且進一步保證閘極電極GE與場板電極FP之間的絕緣耐受電壓。

此外，由於起始點10之位置可進一步提高，所以可減小由圍繞引出部FPa之絕緣膜IF1、IF2及閘極絕緣膜GI環繞之空間之深度。即，根據第三實施例，抑制殘餘物RS之產生變得更容易。

氧化矽膜OX2與氧化矽膜OX1在圖11之各向同性蝕刻程序期間一起移除。若省略圖11及圖12之製程，則氧化矽膜OX2與氧化矽膜OX1在圖13之各向同性蝕刻程序期間一起移除。

應注意，第三實施例之技術可與第二實施例之技術組合應用。 (第四實施例)

下文將使用圖25及圖26描述第四實施例中之半導體裝置100。應注意，在以下描述中，將主要描述與第一實施例之差異，且將省略與第一實施例之重疊點之描述。

在第四實施例中，在圖12之化學乾式蝕刻程序之前，圖10之熱氧化程序及圖11之各向同性蝕刻程序重複多次。在圖11之各向同性蝕刻程序之後，如圖25中所展示，氧化矽膜OX1在相同於圖10之條件下藉由熱氧化程序再次形成於場板電極FP之上表面上。此外，此熱氧化程序亦增加減薄絕緣膜IF1之厚度。

接著，如圖26中所展示，藉由在相同於圖11之條件下執行各向同性蝕刻程序，移除氧化矽膜OX1，絕緣膜IF1之厚度減小，且場板電極FP之上部自絕緣膜IF1暴露。

藉由再次形成氧化矽膜OX1，可進一步修圓場板電極FP之上部且使場板電極FP之上部之寬度變窄。此允許進一步加寬由圍繞引出部FPa之絕緣膜IF1、IF2及閘極絕緣膜GI環繞之空間之開口寬度。即，根據第四實施例，抑制殘餘物RS之產生變得更容易。

應注意，若省略圖11及圖12之製程，則圖10之熱氧化程序及圖13之各向同性蝕刻程序重複多次。

此外，第四實施例之技術可與第二及第三實施例之技術組合應用。

因此，儘管已基於實施例明確描述本發明，但本發明不限於此等實施例，而是可在不背離其主旨之情況下進行各種修改。 相關申請案之交叉參考

2023年7月26日申請之日本專利申請案第2023-121756號之揭示內容(包含說明書、圖式及摘要)全部以引用方式併入本文中。

1A:區域 10:起始點 11:起始點 20:突出點 100:半導體裝置 BS:下表面 CF1:導電膜 CF2:導電膜 CH1:孔 CH2:孔 CH3:孔 CR:單元區 DE:汲極電極 FP:場板電極 FPa:引出部 GE:閘極電極 GEa:嵌入部 GI:閘極絕緣膜 GP:閘極墊 GW:閘極配線 HM:硬遮罩 IF1:絕緣膜 IF2:絕緣膜 IF3:絕緣膜 IL:層間絕緣膜 ND:汲極區 NS:源極區 NV:漂移區 OR:外周邊區 OX1:氧化矽膜 OX2:氧化矽膜 PB:基極區 PG:插塞 PR:高濃度擴散區 RP1:光阻圖案 RS:殘餘物 SE:源極電極 SP:源極墊 SUB:半導體基板 TR:溝槽 TS:上表面 Vd:汲極電壓 Vs:源極電壓

圖1係展示第一實施例中之一半導體裝置的一平面圖。

圖2係展示第一實施例中之一半導體裝置的一平面圖。

圖3係展示第一實施例中之一半導體裝置的一主要部分平面圖。

圖4係展示第一實施例中之一半導體裝置的一主要部分平面圖。

圖5係展示第一實施例中之一半導體裝置的一橫截面圖。

圖6係繪示第一實施例中之一半導體裝置之一製程的一橫截面圖。

圖7係繪示圖6之後的一製程的一橫截面圖。

圖8係繪示圖7之後的一製程的一橫截面圖。

圖9係繪示圖8之後的一製程的一橫截面圖。

圖10係繪示圖9之後的一製程的一橫截面圖。

圖11係繪示圖10之後的一製程的一橫截面圖。

圖12係繪示圖11之後的一製程的一橫截面圖。

圖13係繪示圖12之後的一製程的一橫截面圖。

圖14係繪示圖13之後的一製程的一橫截面圖。

圖15係繪示圖14之後的一製程的一橫截面圖。

圖16係繪示圖15之後的一製造步驟的一橫截面圖。

圖17係繪示圖16之後的一製造步驟的一橫截面圖。

圖18係繪示圖17之後的一製程的一橫截面圖。

圖19係繪示圖18之後的一製程的一橫截面圖。

圖20係繪示圖19之後的一製程的一橫截面圖。

圖21係繪示圖20之後的一製造步驟的一橫截面圖。

圖22係第一修改實例中之一半導體裝置之一平面圖。

圖23係繪示第二修改實例中之一半導體裝置之製程的一橫截面圖。

圖24係繪示第三修改實例中之一半導體裝置之製程的一橫截面圖。

圖25係繪示第四修改實例中之一半導體裝置之製程的一橫截面圖。

圖26係展示圖25之後的一半導體裝置之製程的一橫截面圖。

圖27係檢驗實例1中之一半導體裝置之一主要部分橫截面圖。

圖28係檢驗實例1中之一半導體裝置之一主要部分橫截面圖。

圖29係檢驗實例2中之一半導體裝置之一主要部分橫截面圖。

10:起始點

BS:下表面

FP:場板電極

FPa:引出部

IF1:絕緣膜

NV:漂移區

OX1:氧化矽膜

SUB:半導體基板

TR:溝槽

TS:上表面

Claims (14)

1. 一種製造一半導體裝置之方法，其包括： (a)提供具有一上表面及一下表面之一第一導電類型之一半導體基板； (b)在(a)之後，使一溝槽形成於該半導體基板中以自該半導體基板之該上表面朝向該半導體基板之該下表面到達一預定深度； (c)在(b)之後，使一第一絕緣膜形成於該半導體基板之該上表面上及該溝槽內； (d)在(c)之後，使一第一導電膜形成於該第一絕緣膜上以填充該溝槽之內部； (e)在(d)之後，移除位於該溝槽外之該第一導電膜以形成留在該溝槽內之該第一導電膜作為一場板電極； (f)在(e)之後，使得該場板電極之一部分留作一引出部以使該場板電極之其他部分朝向該溝槽之底部選擇性縮回； (g)在(f)之後，藉由熱氧化使一第一氧化矽膜形成於該場板電極之上表面上； (h)在(g)之後，移除位於該半導體基板之該上表面上之該第一絕緣膜及該第一氧化矽膜且使位於該溝槽內之該第一絕緣膜朝向該溝槽之該底部縮回，使得在橫截面圖中，位於該溝槽內之該第一絕緣膜之上表面之位置低於該場板電極之該上表面之位置； (i)在(h)之後，使一閘極絕緣膜形成於該第一絕緣膜上之該溝槽內且形成一第二絕緣膜以覆蓋自該第一絕緣膜暴露之該場板電極； (j)在(i)之後，使一第二導電膜形成於該閘極絕緣膜、該第二絕緣膜及該第一絕緣膜上以填充該溝槽之內部；及 (k)在(j)之後，移除位於該溝槽外之該第二導電膜以形成留在該場板電極上之該溝槽內之該第二導電膜作為一閘極電極， 其中藉由(k)來移除藉由(j)形成於與該引出部接觸之該第一絕緣膜及該第二絕緣膜上之該第二導電膜。
2. 如請求項1之製造一半導體裝置之方法，其中(g)程序中之該熱氧化在850攝氏度或更高及950攝氏度或更低之一條件下使用水蒸汽來執行。
3. 如請求項2之製造一半導體裝置之方法，其中(h)包含： (h1)在(g)之後，移除該第一氧化矽膜，減薄該第一絕緣膜之厚度，且自該第一絕緣膜暴露該場板電極之上部； (h2)在(h1)之後，對自該第一絕緣膜暴露之該場板電極之該上部執行各向同性蝕刻處理；及 (h3)在(h2)之後，移除位於該半導體基板之該上表面上之該第一絕緣膜且使位於該溝槽內之該第一絕緣膜朝向該溝槽之該底部回退，使得在橫截面圖中，位於該溝槽內之該第一絕緣膜之該上表面之位置低於該場板電極之該上表面之位置。
4. 如請求項3之製造一半導體裝置之方法，其中該第一絕緣膜係氧化矽膜，且(h1)及(h3)藉由使用含有氫氟酸之一溶液之各向同性蝕刻處理來執行。
5. 如請求項4之製造一半導體裝置之方法，其中該場板電極由多晶矽膜製成，且(h2)中之該各向同性蝕刻處理係使用CF ₄氣體之一化學乾式蝕刻處理。
6. 如請求項5之製造一半導體裝置之方法，其中該場板電極之該上部藉由該化學乾式蝕刻處理來修圓。
7. 如請求項3之製造一半導體裝置之方法，其進一步包括： (l)在(f)與(g)之間，藉由離子植入將該第一導電類型之一雜質引入至該場板電極中。
8. 如請求項3之製造一半導體裝置之方法，其進一步包括： (m)在(g)與(h1)之間，藉由使用CVD之一膜形成程序使一第二氧化矽膜形成於該第一絕緣膜及該第一氧化矽膜上， 其中該第二氧化矽膜與(h1)中之該第一氧化矽膜一起移除。
9. 如請求項3之製造一半導體裝置之方法，其中在使(g)及(h1)重複多次之後，執行(h2)。
10. 如請求項2之製造一半導體裝置之方法，其進一步包括： (n)在(f)與(g)之間，藉由離子植入將該第一導電類型之一雜質引入至該場板電極中。
11. 如請求項1之製造一半導體裝置之方法，其進一步包括： (o)在(g)與(h)之間，藉由使用一CVD方法之膜形成來使一第二氧化矽膜形成於該第一絕緣膜及該第一氧化矽膜上， 其中該第二氧化矽膜與(h)中之該第一氧化矽膜一起移除。
12. 如請求項1之製造一半導體裝置之方法，其中在使(g)及(h)重複多次之後，執行(i)。
13. 如請求項1之製造一半導體裝置之方法，其中(g)之該熱氧化在至少1000攝氏度且不大於1200攝氏度之一條件下使用氧氣來執行。
14. 如請求項1之製造一半導體裝置之方法，其中(e)包含： (e1)拋光位於該溝槽外之該第一導電膜；及 (e2)在(e1)之後，藉由各向異性蝕刻來使該溝槽內之該第一導電膜之上表面之位置朝向該溝槽之該底部回退。