TW202505590A - 半導體結構及其形成方法 - Google Patents

Abstract

半導體結構的形成方法包含以下步驟。在基板中形成第一溝槽。在第一溝槽中形成第一介電層。在第一介電層之上形成第一半導體層。將部分第一介電層移除，以暴露出第一半導體層的部分側表面。在第一介電層與第一半導體層之上形成隔絕層。將部分隔絕層移除，以暴露出第一介電層的部分表面。經由第一介電層暴露的部分表面，將第一介電層的頂部的一部分移除，以形成第二溝槽。將隔絕層移除。在第一半導體層之上形成第二介電層。在第一介電層與第二介電層之上形成第二半導體層。

Description

半導體結構及其形成方法

本揭露是關於一種半導體結構及其形成方法，特別是關於一種具有圓弧部分的半導體層的半導體結構及其形成方法。

隨著科技的發展，半導體裝置已廣泛地應用於日常生活或高精度的各種電子裝置中。舉例來說，金屬氧化物半導體場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)是一種中、低壓高功率元件，其具有高崩潰電壓(breakdown voltage)、低導通電阻(on-state resistance)等優點，其可用於電機驅動、逆變器、電源管理等。

然而，在現有形成分離式閘極(SGT)金屬氧化物半導體場效應電晶體(MOSFET)的過程中，常在閘極多晶矽中形成尖角(sharp corner)，尖角可能由於尖端放電現象導致漏電，進而使閘極至源極的崩潰電壓下降。

本揭露實施例提出一種半導體結構與其形成方法，透過本揭露實施例的形成方法，能使圍繞第一半導體層(例如，源極多晶矽)的第一介電層具有開口向上的圓弧表面，使後續形成於其上的第二半導體層(例如，閘極多晶矽)具有弧形部分而不易形成尖角，可有效改善尖端放電現象，進而維持半導體結構的高崩潰電壓。

本揭露的一些實施例包含一種半導體結構的形成方法，且半導體結構的形成方法包含以下步驟。在基板中形成第一溝槽。在第一溝槽中形成第一介電層。在第一介電層之上形成第一半導體層。將部分第一介電層移除，以暴露出第一半導體層的部分側表面。在第一介電層與第一半導體層之上形成隔絕層。將部分隔絕層移除，以暴露出第一介電層的部分表面。經由第一介電層暴露的部分表面，將第一介電層的頂部的一部分移除，以形成第二溝槽。將隔絕層移除。在第一半導體層之上形成第二介電層。在第一介電層與第二介電層之上形成第二半導體層。

本揭露的一些實施例包含一種半導體結構，半導體結構包含基板及第一介電層，基板具有第一溝槽，而第一介電層設置於第一溝槽的底部之上並延伸至第一溝槽的部分側壁之上。半導體結構也包含第一半導體層及第二半導體層，第一半導體層設置於第一介電層之上，而第二半導體層設置於第一構槽剩餘的空間中。部分第二半導體層位於第一半導體層與第一溝槽的側壁之間並具有弧形部分。半導體結構更包含第二介電層，第二介電層設置於第一半導體層與第二半導體層之間。

以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露實施例敘述了第一特徵部件形成於第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有其他的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。

應理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。

此外，其中可能用到與空間相關用詞，例如「在… 之下」、「在… 的下方」、「下」、「在… 之上」、「在… 的上方」、「上」及類似的用詞，這些空間相關用詞係為了便於描述圖式中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。

在說明書中，「約」、「大約」、「實質上」之用語通常表示在一給定值或範圍的20%之內，或10%之內，或5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「實質上」的情況下，仍可隱含「約」、「大約」、「實質上」之含義。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

以下所揭露之不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。

第1圖至第7圖是根據本揭露一些實施例繪示形成半導體結構100的各階段的部分剖面圖。要特別注意的是，為了簡便起見，第1圖至第7圖中已省略半導體結構100的一些部件。

參照第1圖，在一些實施例中，在基板10中形成第一溝槽T1。舉例來說，基板10可包含整塊的(bulk)半導體基底或包含由不同材料形成的複合基底，並且可以將基板10摻雜(例如使用p型或n型摻質)或不摻雜。基板10可包含半導體基底(例如，矽基底、矽鍺基底、碳化矽基底)、氮化鋁基底、藍寶石(sapphire)基底、類似的材料或其組合。基板10也可包含絕緣體上覆半導體(semiconductor-on-insulator, SOI)基板，其係經由在絕緣層上設置半導體材料(例如，矽)所形成。

此外，基板10可包含各種以例如離子佈植及/或擴散製程所形成之p型摻雜區及/或n型摻雜區(未繪示)。舉例來說，前述摻雜區可被配置以形成電晶體、光電二極體及/或發光二極體，但本揭露不限於此。基板10也可包含各種導電部件(例如，導線(conductive line)或導孔(via))(未繪示)。舉例來說，前述導電部件可由鋁(Al)、銅(Cu)、鎢(W)、其各自之合金、其他適當之導電材料或前述之組合所形成。

可在基板10的上方設置遮罩層(未繪示)，接著使用前述遮罩層作為蝕刻遮罩進行蝕刻製程，以將基板10蝕刻出第一溝槽T1。舉例來說，遮罩層可以包含光阻，例如正型光阻(positive photoresist)或負型光阻(negative photoresist)。遮罩層可例如是硬遮罩，且可包含氧化矽(SiO ₂)、氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、類似的材料或前述之組合。遮罩層可為單層或多層結構。

可透過沉積製程、光微影製程、其他適當之製程或前述之組合形成遮罩層。舉例來說，沉積製程包含旋轉塗佈(spin-on coating)、化學氣相沉積、原子層沉積、類似的製程或前述之組合。光微影製程可包含光阻塗佈(例如，旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking, PEB)、顯影(developing)、清洗(rinsing)、乾燥(例如硬烘烤)、其他合適的製程或前述之組合。

蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程或前述之組合。舉例來說，乾式蝕刻製程可包含反應性離子蝕刻(reactive ion etch, RIE)、感應耦合式電漿(inductively-coupled plasma, ICP)蝕刻、中子束蝕刻(neutral beam etch, NBE)、電子迴旋共振式(electron cyclotron resonance, ERC)蝕刻、類似的蝕刻製程或前述之組合。舉例來說，濕式蝕刻製程可使用例如氫氟酸(hydrofluoric acid, HF)、氫氧化銨(ammonium hydroxide, NH ₄OH)或任何合適的蝕刻劑。

參照第1圖，在一些實施例中，在第一溝槽T1中形成第一介電層20。更詳細而言，第一介電層20可形成於第一溝槽T1的底部與側壁，並延伸至第一溝槽T1之外(例如，基板10的頂表面)，但本揭露實施例並非以此為限。舉例來說，第一介電層20可包含任何合適的介電材料。在一些實施例中，第一介電層20包含氧化物(例如，氧化矽)。此外，可透過沉積製程(例如，化學氣相沉積製程、原子層沉積製程、旋轉塗佈製程、類似的沉積製程或前述之組合)形成第一介電層20，但本揭露實施例並非此以為限。

參照第1圖，在一些實施例中，在第一介電層20之上形成第一半導體層12。更詳細而言，第一半導體層12可填入第一溝槽T1中並填入未被第一介電層20所佔據的空間。在本實施例中，第一半導體層12完全地位於第一溝槽T1中。舉例來說，可透過沉積製程將半導體材料(例如，多晶矽)形成於第一溝槽T1中，再透過蝕刻製程將部分半導體材料移除，使第一半導體層12的高度到達預設的位置。沉積製程與蝕刻製程的範例如前所述，在此將不再重複，但本揭露實施例並非以此為限。

參照第2圖，在一些實施例中，將部分第一介電層20移除，以暴露出第一半導體層12的部分側表面12S。換言之，剩餘的第一介電層20的頂面低於第一半導體層12的頂面。在一些實施例中，透過濕式蝕刻製程將部分第一介電層20移除。如第2圖所示，在將部分第一介電層20移除後，剩餘的第一介電層20可具有傾斜的頂面，但本揭露實施例並非以此為限。

參照第3圖，在一些實施例中，在基板10的頂表面10T以及基板10容置第一溝槽T1的部分表面10S之上形成暫時介電層22，並在第一半導體層12的頂表面以及暴露的部分側表面12S之上形成暫時介電層24。舉例來說，可對基板10的頂表面10T以及基板10容置第一溝槽T1的部分表面10S進行氧化製程，以形成暫時介電層22，並對第一半導體層12的頂表面以及暴露的部分側表面12S進行氧化製程，以形成暫時介電層24，但本揭露實施例並非以此為限。

接著，參照第3圖，在一些實施例中，在第一介電層20與第一半導體層12之上形成隔絕層30。如第3圖所示，在本實施例中，隔絕層30設置於基板10容置第一溝槽T1的部分表面10S及第一半導體層12暴露的部分側表面12S之上(即，暫時介電層22、第一介電層20及暫時介電層24之上)，且隔絕層30形成間隙g。間隙g可實質上對應於第一介電層20的頂部靠近中央的位置。在一些實施例中，隔絕層30與第一介電層20具有蝕刻選擇性(etching selectivity)。在本實施例中，第一介電層20包含氧化物(例如，氧化矽)，而隔絕層30包含氮化物(例如，氮化矽)，但本揭露實施例並非以此為限。

參照第4圖，在一些實施例中，將部分隔絕層30移除，以暴露出第一介電層20的部分表面12T。如第3圖與第4圖所示，在本實施例中，在將部分隔絕層30移除時，位於間隙g底部的隔絕層30被移除，以暴露出第一介電層的部分表面12T。由於隔絕層30與第一介電層20具有蝕刻選擇性，在將部分隔絕層30移除時，第一介電層20大致上不會被移除。

參照第5圖，在一些實施例中，經由第一介電層20暴露的部分表面12T，將第一介電層20的頂部的一部分移除，以形成第二溝槽T2。具體而言，可透過間隙g將第一介電層20的頂部的一部分移除，以形成第二溝槽T2。由於隔絕層30與第一介電層20具有蝕刻選擇性，在將第一介電層20的頂部的一部分移除時，隔絕層30大致上不會被移除。舉例來說，第二溝槽T2可透過濕式蝕刻製程所形成。在一些實施例中，第二溝槽T2是透過緩衝氧化物蝕刻(buffered oxide etch, BOE)製程所形成。如第5圖所示，在本實施例中，第二溝槽T2具有圓弧的底部。

參照第6圖，在一些實施例中，將隔絕層30移除。舉例來說，隔絕層30可為氮化矽，其可透過熱磷酸被移除，但本揭露實施例並非以此為限。如第6圖所示，在一些實施例中，在將隔絕層30移除之後，也將暫時介電層22及暫時介電層24移除。

參照第7圖，在一些實施例中，在第一半導體層12之上形成第二介電層28。在本實施例中，第二介電層28包含氧化物(例如，氧化矽)。舉例來說，可對第一半導體層12裸露的表面進行氧化製程，以形成第二介電層28，但本揭露實施例並非以此為限。此外，如第7圖所示，在一些實施例中，在基板10的頂表面10T與基板10容置第一溝槽T1的部分表面10S之上形成阻隔層26。在本實施例中，阻隔層26包含氧化物(例如，氧化矽)。類似地，可對基板10的頂表面10T與基板10容置第一溝槽T1的部分表面10S進行氧化製程，以形成阻隔層26，但本揭露實施例並非以此為限。

接著，參照第7圖，在一些實施例中，在第一介電層20與第二介電層28之上形成第二半導體層14，以形成半導體結構100。具體而言，第二半導體層14可填滿第一溝槽T1中除了第一介電層20、第二介電層28及阻隔層26以外的空間。如第7圖所示，在一些實施例中，第二半導體層14與第一介電層20接觸之處具有弧形部分14a。弧形部分14a是由於第二半導體層14也填滿第二溝槽T2所形成。

第7圖所示，在一些實施例中，半導體結構100包含基板10及第一介電層20，基板10具有第一溝槽T1，而第一介電層20設置於第一溝槽T1的底部之上並延伸至第一溝槽T1的部分側壁之上。半導體結構100也包含第一半導體層12及第二半導體層14，第一半導體層12設置於第一介電層20之上，而第二半導體層14設置於第一構槽T1剩餘的空間中。部分第二半導體層14位於第一半導體層12與第一溝槽T1的側壁之間並具有弧形部分14a。半導體結構100更包含第二介電層28，第二介電層28設置於第一半導體層12與第二半導體層14之間。此外，在一些實施例中，半導體結構100包含阻隔層26，阻隔層26設置於基板10與第二半導體層14之間。

如第7圖所示，在一些實施例中，圍繞第一半導體層12(例如，源極多晶矽)的第一介電層20具有開口向上的圓弧表面，使後續形成於其上的第二半導體層14(例如，閘極多晶矽)具有弧形部分而不易形成尖角，可有效改善尖端放電現象，進而維持半導體結構的高崩潰電壓。

第8圖是根據本揭露一些實施例繪示電晶體1的部分剖面圖。舉例來說，電晶體1可包含第7圖所示的半導體結構100的全部或至少部分部件，舉例來說，第一半導體層12可視為電晶體1的源極，而第二半導體層14可視為電晶體1的閘極，但本揭露實施例並非以此為限。類似地，為了簡便起見，第8圖中已省略半導體結構100的一些部件。

參照第8圖，基板10可例如為電晶體1的磊晶層，其可為摻雜n型雜質的半導體磊晶層。在一些實施例中，電晶體1包含底部基板16，底部基板16設置於基板10的底部之上。舉例來說，底部基板16可為摻雜濃度更高的n型雜質的半導體層。基板10與底部基板16可視為電晶體1的汲極。

在一些實施例中，電晶體1也包含背側金屬層41，背側金屬層41設置於底部基板16的底部之上。金屬可包含金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、類似的材料、前述之合金或其組合，但本揭露實施例並非以此為限。

如第8圖所示，在一些實施例中，電晶體1更包含本體層17，本體層17設置於基板10之上。此外，本體層17實質上與第二半導體層14相鄰。舉例來說，本體層17可為摻雜p型雜質的半導體層。本體層17可視為電晶體1的井(well)區。此外，在一些實施例中，電晶體1包含塊層18，塊層18(至少部分)嵌入本體層17中。舉例來說，塊層18可為摻雜濃度更高的p型雜質的半導體層。

在一些實施例中，電晶體1也包含重摻雜區19，重摻雜區19設置本體層之上。舉例來說，重摻雜區19可為摻雜濃度更高的n型雜質的半導體層。重摻雜區19可視為電晶體1的源極。

在一些實施例中，電晶體1更包含金屬層43，金屬層43設置於重摻雜區19的上方，並透過導電接點45與塊層18電性連接。此外，在一些實施例中，電晶體1包含介電層29，介電層29設置於金屬層43與重摻雜區19之間。導電接點45穿過介電層29、阻隔層26及重摻雜區19而與塊層18接觸。

以上概述數個實施例的部件，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露。

整份說明書對特徵、優點或類似語言的引用，並非意味可以利用本揭露實現的所有特徵和優點應該或者可以在本揭露的任何單個實施例中實現。相對地，涉及特徵和優點的語言被理解為其意味著結合實施例描述的特定特徵、優點或特性包括在本揭露的至少一個實施例中。因而，在整份說明書中對特徵和優點以及類似語言的討論可以但不一定代表相同的實施例。

再者，在一個或多個實施例中，可以任何合適的方式組合本揭露的所描述的特徵、優點和特性。根據本文的描述，相關領域的技術人員將意識到，可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本揭露。在其他情況下，在某些實施例中可辨識附加的特徵和優點，這些特徵和優點可能不存在於本揭露的所有實施例中。

1:電晶體 100:半導體結構 10:基板 10S:部分表面 10T:頂表面 12:第一半導體層 12S:部分側表面 12T:部分表面 14:第二半導體層 14a:弧形部分 16:底部基板 17:本體層 18:塊層 19:重摻雜區 20:第一介電層 22,24:暫時介電層 26:阻隔層 28:第二介電層 29:介電層 30:隔絕層 41,43:金屬層 g:間隙 T1:第一溝槽 T2:第二溝槽

以下將配合所附圖式詳述本揭露實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本揭露實施例的技術特徵。 第1圖至第7圖是根據本揭露一些實施例繪示形成半導體結構的各階段的部分剖面圖。 第8圖是根據本揭露一些實施例繪示電晶體的部分剖面圖。

100:半導體結構

10:基板

10S:部分表面

10T:頂表面

12:第一半導體層

14:第二半導體層

14a:弧形部分

20:第一介電層

26:阻隔層

28:第二介電層

T1:第一溝槽

T2:第二溝槽

Claims (12)

1. 一種半導體結構的形成方法，包括： 在一基板中形成一第一溝槽； 在該第一溝槽中形成第一介電層； 在該第一介電層之上形成一第一半導體層； 將部分第一介電層移除，以暴露出該第一半導體層的部分側表面； 在該第一介電層與該第一半導體層之上形成一隔絕層； 將部分該隔絕層移除，以暴露出該第一介電層的部分表面； 經由該第一介電層暴露的該部分表面，將該第一介電層的頂部的一部分移除，以形成一第二溝槽； 將該隔絕層移除； 在該第一半導體層之上形成一第二介電層；以及 在該第一介電層與該第二介電層之上形成一第二半導體層。
2. 如請求項1之半導體結構的形成方法，其中該隔絕層設置於該基板容置該第一溝槽的部分表面及該第一半導體層暴露的該部分側表面之上，且該隔絕層形成一間隙。
3. 如請求項2之半導體結構的形成方法，其中在將部分該隔絕層移除時，位於該間隙底部的該隔絕層被移除，以暴露出該第一介電層的該部分表面。
4. 如請求項1之半導體結構的形成方法，其中該隔絕層與該第一介電層具有蝕刻選擇性。
5. 如請求項1之半導體結構的形成方法，其中該第二溝槽具有圓弧的底部。
6. 如請求項1之半導體結構的形成方法，其中該第二半導體層與該第一介電層接觸之處具有一弧形部分。
7. 如請求項1之半導體結構的形成方法，更包括： 在形成該第二半導體層之前，在該基板的頂表面與該基板容置該第一溝槽的部分表面之上形成一阻隔層。
8. 如請求項1之半導體結構的形成方法，其中該第一介電層與該第二介電層包括氧化物，而該隔絕層包括氮化物。
9. 如請求項8之半導體結構的形成方法，其中該第二溝槽是透過一緩衝氧化物蝕刻製程所形成。
10. 一種半導體結構，包括： 一基板，具有一第一溝槽； 一第一介電層，設置於該第一溝槽的底部之上並延伸至該第一溝槽的部分側壁之上； 一第一半導體層，設置於該第一介電層之上； 一第二半導體層，設置於該第一構槽剩餘的空間中，其中部分該第二半導體層位於該第一半導體層與該第一溝槽的側壁之間並具有一弧形部分；以及 一第二介電層，設置於該第一半導體層與該第二半導體層之間。
11. 如請求項10之半導體結構，更包括： 一阻隔層，設置於該基板與該第二半導體層之間。
12. 如請求項11之半導體結構，其中該第一介電層、該第二介電層及該阻隔層包括氧化物。

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