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TWI712148B - 垂直式暫態電壓抑制裝置 - Google Patents

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TWI712148B
TWI712148B TW108124364A TW108124364A TWI712148B TW I712148 B TWI712148 B TW I712148B TW 108124364 A TW108124364 A TW 108124364A TW 108124364 A TW108124364 A TW 108124364A TW I712148 B TWI712148 B TW I712148B
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林昆賢
陳致維
范美蓮
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晶焱科技股份有限公司
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Abstract

本發明係揭露一種垂直式暫態電壓抑制裝置，包含屬於第一導電型之一半導體基板、屬於第二導電型之一第一摻雜井區、屬於第一導電型之一第一重摻雜區、屬於第一導電型之一第二重摻雜區與一二極體。第一摻雜井區設於半導體基板中，並與半導體基板之底部相隔，第一摻雜井區浮接。第一重摻雜區設於第一摻雜井區中，第二重摻雜區設於半導體基板中。二極體設於半導體基板中，並經由一導電線電性連接第二重摻雜區。

Description

垂直式暫態電壓抑制裝置
本發明係關於一種抑制裝置，且特別關於一種垂直式暫態電壓抑制裝置。
受到靜電放電（ESD）的衝擊而損傷，再加上一些電子產品，如筆記型電腦或手機亦作的比以前更加輕薄短小，對ESD衝擊的承受能力更為降低。對於這些電子產品，若沒有利用適當的ESD保護裝置來進行保護，則電子產品很容易受到ESD的衝擊，而造成電子產品發生系統重新啟動，甚至硬體受到傷害而無法復原的問題。目前，所有的電子產品都被要求能通過IEC 61000-4-2標準之ESD測試需求。對於電子產品的ESD問題，使用暫態電壓抑制器（TVS）是較為有效的解決方法，讓ESD能量快速透過TVS予以釋放，避免電子產品受到ESD的衝擊而造成傷害。TVS的工作原理如第1圖所示，在印刷電路板（PCB）上，暫態電壓抑制器10並聯欲保護裝置12，當ESD情況發生時，暫態電壓抑制器10係瞬間被觸發，同時，暫態電壓抑制器10亦可提供一低電阻路徑，以供暫態之ESD電流進行放電，讓ESD暫態電流之能量透過暫態電壓抑制器10得以釋放。
在美國專利公告號8552530中，其係揭露一垂直式暫態電壓抑制器。此垂直式暫態電壓抑制器包含一N型重摻雜基板、一P型輕摻雜區、一N型重摻雜深井區、一P型重摻雜區、一第一N型重摻雜區與一第二N型重摻雜區，如第3a圖所示。P型輕摻雜區與N型重摻雜深井區形成於N型重摻雜基板上。P型重摻雜區、第一N型重摻雜區與第二N型重摻雜區形成在P型輕摻雜區中。第二N型重摻雜區電性連接第一接腳。第一接腳電性連接一端路端進而被保護。N型重摻雜基板電性連接第二接腳。第二接腳電性連接一接地端。N型重摻雜深井區電性連接P型重摻雜區與第一N型重摻雜區。換言之，P型輕摻雜區是接地的。第二N型重摻雜區、P型輕摻雜區與N型重摻雜基板形成一NPN雙載子接面電晶體。因為此NPN雙載子接面電晶體之基極接地而限制了NPN雙載子接面電晶體之增益，且P型重摻雜區與第二N型重摻雜區形成一齊納二極體，故垂直式暫態電壓抑制器之箝位電壓與靜電放電性能係分別較高並較差。
因此，本發明係在針對上述的困擾，提出一種垂直式暫態電壓抑制裝置，以解決習知所產生的問題。
本發明的主要目的，在於提供一種垂直式暫態電壓抑制裝置，其係浮接一垂直式雙載子接面電晶體之基極，以維持低握持(holding)電壓與低箝位電壓，並增加靜電放電性能。
為達上述目的，本發明提供一種垂直式暫態電壓抑制裝置，其係包含屬於第一導電型之一半導體基板、屬於第二導電型之一第一摻雜井區、屬於第一導電型之一第一重摻雜區、屬於第一導電型之一第二重摻雜區與一二極體。第一摻雜井區設於半導體基板中，並與半導體基板之底部相隔，第一摻雜井區浮接。第一重摻雜區設於第一摻雜井區中，第二重摻雜區設於半導體基板中。二極體設於半導體基板中，並經由一導電線電性連接第二重摻雜區。
在本發明之一實施例中，二極體更包含屬於第二導電型之一第二摻雜井區、屬於第二導電型之一第三重摻雜區與屬於第一導電型之一第四重摻雜區。第二摻雜井區設於半導體基板中，第三重摻雜區設於第二摻雜井區中，第三重摻雜區經由導電線電性連接第二重摻雜區，第四重摻雜區設於第二摻雜井區中。
在本發明之一實施例中，二極體更包含屬於第二導電型之一第二摻雜井區、屬於第二導電型之一第三重摻雜區與屬於第一導電型之一第四重摻雜區。第二摻雜井區設於半導體基板中，第三重摻雜區設於第二摻雜井區中，第四重摻雜區設於第二摻雜井區中，第四重摻雜區經由導電線電性連接第二重摻雜區。
在本發明之一實施例中，垂直式暫態電壓抑制裝置更包含一重摻雜井區，其係屬於第一導電型，重摻雜井區設於半導體基板中，第二重摻雜區設於重摻雜井區中。
本發明亦提供一種垂直式暫態電壓抑制裝置，其係包含屬於第一導電型之一半導體基板、一磊晶層、屬於第二導電型之一第一摻雜井區、屬於第一導電型之一第一重摻雜區、屬於第一導電型之一第二重摻雜區與一二極體。磊晶層設於半導體基板上，第一摻雜井區設於磊晶層中，第一摻雜井區浮接。第一重摻雜區設於第一摻雜井區中，第二重摻雜區設於磊晶層中。二極體設於磊晶層中，並經由一導電線電性連接第二重摻雜區。
在本發明之一實施例中，二極體更包含屬於第二導電型之一第二摻雜井區、屬於第二導電型之一第三重摻雜區與屬於第一導電型之一第四重摻雜區。第二摻雜井區設於磊晶層中，第三重摻雜區設於第二摻雜井區中，第三重摻雜區經由導電線電性連接第二重摻雜區，第四重摻雜區設於第二摻雜井區中。
在本發明之一實施例中，二極體更包含屬於第二導電型之一第二摻雜井區、屬於第二導電型之一第三重摻雜區與屬於第一導電型之一第四重摻雜區。第二摻雜井區設於磊晶層中，第三重摻雜區設於第二摻雜井區中，第四重摻雜區設於第二摻雜井區中，第四重摻雜區經由導電線電性連接第二重摻雜區。
在本發明之一實施例中，垂直式暫態電壓抑制裝置更包含一重摻雜井區，其係屬於第一導電型，重摻雜井區設於磊晶層中，以接觸半導體基板，第二重摻雜區設於重摻雜井區中。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
以下請參閱第2圖。以下介紹本發明之垂直式暫態電壓抑制裝置之第一實施例，其係包含屬於第一導電型之一半導體基板14、屬於第二導電型之一第一摻雜井區16、屬於第一導電型之一第一重摻雜區18、屬於第一導電型之一第二重摻雜區20與一二極體22。第一摻雜井區16設於半導體基板14中，並與半導體基板14之底部相隔，第一摻雜井區16浮接。第一重摻雜區18設於第一摻雜井區16中，第二重摻雜區20設於半導體基板14中。二極體22設於半導體基板14中，並經由一導電線24電性連接第二重摻雜區20。
二極體22更包含屬於第二導電型之一第二摻雜井區26、屬於第二導電型之一第三重摻雜區28與屬於第一導電型之一第四重摻雜區30。第二摻雜井區26設於半導體基板14中，第三重摻雜區28設於第二摻雜井區26中，第三重摻雜區28經由導電線24電性連接第二重摻雜區20，第四重摻雜區30設於第二摻雜井區26中。第一重摻雜區18與第四重摻雜區30電性連接第一接腳，半導體基板14電性連接第二接腳。
請參閱第2圖與第3圖。當第一導電型為N型，則第二導電型為P型。因此，半導體基板14、第一摻雜井區16與第一重摻雜區18形成一NPN雙載子接面電晶體32。NPN雙載子接面電晶體32並聯二極體22。NPN雙載子接面電晶體32之崩潰電壓藉由第一摻雜井區16之摻雜濃度來調整。當靜電放電事件發生在第一接腳或第二接腳時，NPN雙載子接面電晶體32或二極體22被觸發導通。因為NPN雙載子接面電晶體32為浮接，且箝位電壓與握持電壓(holding voltage)很有關係，故垂直式暫態電壓抑制裝置係維持其低握持電壓與低箝位電壓，以增強靜電放電性能。
請參閱第2圖與第4圖。當第一導電型為P型，則第二導電型為N型。因此，半導體基板14、第一摻雜井區16與第一重摻雜區18形成一PNP雙載子接面電晶體34。PNP雙載子接面電晶體34並聯二極體22。PNP雙載子接面電晶體34之崩潰電壓藉由第一摻雜井區16之摻雜濃度來調整。當靜電放電事件發生在第一接腳或第二接腳時，PNP雙載子接面電晶體34或二極體22被觸發導通。因為PNP雙載子接面電晶體34為浮接，且箝位電壓與握持電壓(holding voltage)很有關係，故垂直式暫態電壓抑制裝置係維持其低握持電壓與低箝位電壓，以增強靜電放電性能。
請參閱第5圖，以下介紹本發明之垂直式暫態電壓抑制裝置之第二實施例，第二實施例與第一實施例差別在於第二實施例更包含一重摻雜井區36，其係屬於第一導電型，重摻雜井區36設於半導體基板14中，第二重摻雜區20設於重摻雜井區36中。重摻雜井區36降低靜電放電電流流經二極體22之阻抗，其餘技術特徵已於前面敘述，不再贅述。
請參閱第6圖，以下介紹本發明之垂直式暫態電壓抑制裝置之第三實施例，第三實施例與第一實施例差別在於二極體22之連接關係。在第三實施例中，第四重摻雜區30經由導電線24電性連接第二重摻雜區20，且半導體基板14電性連接第一接腳，第一重摻雜區18與第三重摻雜區28電性連接第二接腳，其餘技術特徵已於前面敘述過，故不再贅述。
請參閱第6圖與第7圖。當第一導電型為N型，則第二導電型為P型。因此，半導體基板14、第一摻雜井區16與第一重摻雜區18形成一NPN雙載子接面電晶體38。NPN雙載子接面電晶體38並聯二極體22。NPN雙載子接面電晶體38之崩潰電壓藉由第一摻雜井區16之摻雜濃度來調整。當靜電放電事件發生在第一接腳或第二接腳時，NPN雙載子接面電晶體38或二極體22被觸發導通。因為NPN雙載子接面電晶體38為浮接，且箝位電壓與握持電壓(holding voltage)很有關係，故垂直式暫態電壓抑制裝置係維持其低握持電壓與低箝位電壓，以增強靜電放電性能。
請參閱第6圖與第8圖。當第一導電型為P型，則第二導電型為N型。因此，半導體基板14、第一摻雜井區16與第一重摻雜區18形成一PNP雙載子接面電晶體40。PNP雙載子接面電晶體40並聯二極體22。PNP雙載子接面電晶體40之崩潰電壓藉由第一摻雜井區16之摻雜濃度來調整。當靜電放電事件發生在第一接腳或第二接腳時，PNP雙載子接面電晶體40或二極體22被觸發導通。因為PNP雙載子接面電晶體34為浮接，且箝位電壓與握持電壓(holding voltage)很有關係，故垂直式暫態電壓抑制裝置係維持其低握持電壓與低箝位電壓，以增強靜電放電性能。
請參閱第9圖，以下介紹本發明之垂直式暫態電壓抑制裝置之第四實施例，第四實施例與第三實施例差別在於第四實施例更包含一重摻雜井區36，其係屬於第一導電型，重摻雜井區36設於半導體基板14中，第二重摻雜區20設於重摻雜井區36中。重摻雜井區36降低靜電放電電流流經二極體22之阻抗，其餘技術特徵已於前面敘述，不再贅述。
請參閱第10圖，以下介紹本發明之垂直式暫態電壓抑制裝置之第五實施例，第五實施例與第一實施例差別在於第一摻雜井區16、第二重摻雜區20與第二摻雜井區26設於一磊晶層42中，且此磊晶層42設於半導體基板14上，其中第一摻雜井區16與第二摻雜井區26接觸或隔離半導體基板14。當第一摻雜井區16與第二摻雜井區26接觸或隔離半導體基板14，且磊晶層42為N型、P型或本質型(intrinsic)時，第五實施例的等效電路皆與第一實施例相同，其餘技術特徵已於前面敘述，不再贅述。
請參閱第11圖，以下介紹本發明之垂直式暫態電壓抑制裝置之第六實施例，第六實施例與第二實施例差別在於第一摻雜井區16、重摻雜井區36與第二摻雜井區26設於一磊晶層42中，且此磊晶層42設於半導體基板14上，其中重摻雜井區36必須接觸半導體基板14。當第一摻雜井區16與第二摻雜井區26接觸或隔離半導體基板14，且磊晶層42為N型、P型或本質型(intrinsic)時，第六實施例的等效電路皆與第二實施例相同，其餘技術特徵已於前面敘述，不再贅述。
請參閱第12圖，以下介紹本發明之垂直式暫態電壓抑制裝置之第七實施例，第七實施例與第三實施例差別在於第一摻雜井區16、第二重摻雜區20與第二摻雜井區26設於一磊晶層42中，且此磊晶層42設於半導體基板14上，其中第一摻雜井區16與第二摻雜井區26接觸或隔離半導體基板14。當第一摻雜井區16與第二摻雜井區26接觸或隔離半導體基板14，且磊晶層42為N型、P型或本質型(intrinsic)時，第七實施例的等效電路皆與第三實施例相同，其餘技術特徵已於前面敘述，不再贅述。
請參閱第13圖，以下介紹本發明之垂直式暫態電壓抑制裝置之第八實施例，第八實施例與第四實施例差別在於第一摻雜井區16、重摻雜井區36與第二摻雜井區26設於一磊晶層42中，且此磊晶層42設於半導體基板14上，其中重摻雜井區36必須接觸半導體基板14。當第一摻雜井區16與第二摻雜井區26接觸或隔離半導體基板14，且磊晶層42為N型、P型或本質型(intrinsic)時，第八實施例的等效電路皆與第四實施例相同，其餘技術特徵已於前面敘述，不再贅述。
綜上所述，本發明浮接一垂直式雙載子接面電晶體之基極，以維持低握持(holding)電壓與低箝位電壓，並增加靜電放電性能。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10‧‧‧暫態電壓抑制器 12‧‧‧欲保護裝置 14‧‧‧半導體基板 16‧‧‧第一摻雜井區 18‧‧‧第一重摻雜區 20‧‧‧第二重摻雜區 22‧‧‧二極體 24‧‧‧導電線 26‧‧‧第二摻雜井區 28‧‧‧第三重摻雜區 30‧‧‧第四重摻雜區 32‧‧‧NPN雙載子接面電晶體 34‧‧‧PNP雙載子接面電晶體 36‧‧‧重摻雜井區 38‧‧‧NPN雙載子接面電晶體 40‧‧‧PNP雙載子接面電晶體 42‧‧‧磊晶層
第1圖為現有技術之與欲保護裝置連接之暫態電壓抑制器的電路方塊圖。 第2圖為本發明之垂直式暫態電壓抑制裝置之第一實施例之結構剖視圖。 第3圖為本發明之第2圖之等效電路圖。 第4圖為本發明之第2圖之另一等效電路圖。 第5圖為本發明之垂直式暫態電壓抑制裝置之第二實施例之結構剖視圖。 第6圖為本發明之垂直式暫態電壓抑制裝置之第三實施例之結構剖視圖。 第7圖為本發明之第6圖之等效電路圖。 第8圖為本發明之第6圖之另一等效電路圖。 第9圖為本發明之垂直式暫態電壓抑制裝置之第四實施例之結構剖視圖。 第10圖為本發明之垂直式暫態電壓抑制裝置之第五實施例之結構剖視圖。 第11圖為本發明之垂直式暫態電壓抑制裝置之第六實施例之結構剖視圖。 第12圖為本發明之垂直式暫態電壓抑制裝置之第七實施例之結構剖視圖。 第13圖為本發明之垂直式暫態電壓抑制裝置之第八實施例之結構剖視圖。
14‧‧‧半導體基板
16‧‧‧第一摻雜井區
18‧‧‧第一重摻雜區
20‧‧‧第二重摻雜區
22‧‧‧二極體
24‧‧‧導電線
26‧‧‧第二摻雜井區
28‧‧‧第三重摻雜區
30‧‧‧第四重摻雜區

Claims (14)

  1. 一種垂直式暫態電壓抑制裝置，包含：一半導體基板，屬於第一導電型；一第一摻雜井區，其係屬於第二導電型，該第一摻雜井區設於該半導體基板中，並與該半導體基板之底部相隔，該第一摻雜井區浮接；一第一重摻雜區，屬於該第一導電型，該第一重摻雜區設於該第一摻雜井區中；一第二重摻雜區，屬於該第一導電型，該第二重摻雜區設於該半導體基板中；一二極體，設於該半導體基板中，並經由一導電線電性連接該第二重摻雜區；以及一重摻雜井區，其係屬於該第一導電型，該重摻雜井區設於該半導體基板中，該第二重摻雜區設於該重摻雜井區中，該重摻雜井區位於該第一摻雜井區與該二極體之間，並與該第一摻雜井區及該二極體相隔。
  2. 如請求項1所述之垂直式暫態電壓抑制裝置，其中該第一導電型為P型，該第二導電型為N型。
  3. 如請求項1所述之垂直式暫態電壓抑制裝置，其中該第一導電型為N型，該第二導電型為P型。
  4. 如請求項1所述之垂直式暫態電壓抑制裝置，其中該二極體更包含：一第二摻雜井區，屬於該第二導電型，該第二摻雜井區設於該半導體基板中； 一第三重摻雜區，屬於該第二導電型，該第三重摻雜區設於該第二摻雜井區中，該第三重摻雜區經由該導電線電性連接該第二重摻雜區；以及一第四重摻雜區，屬於該第一導電型，該第四重摻雜區設於該第二摻雜井區中。
  5. 如請求項4所述之垂直式暫態電壓抑制裝置，其中該第一重摻雜區與該第四重摻雜區電性連接第一接腳，該半導體基板電性連接第二接腳。
  6. 如請求項1所述之垂直式暫態電壓抑制裝置，其中該二極體更包含：一第二摻雜井區，屬於該第二導電型，該第二摻雜井區設於該半導體基板中；一第三重摻雜區，屬於該第二導電型，該第三重摻雜區設於該第二摻雜井區中；以及一第四重摻雜區，屬於該第一導電型，該第四重摻雜區設於該第二摻雜井區中，該第四重摻雜區經由該導電線電性連接該第二重摻雜區。
  7. 如請求項6所述之垂直式暫態電壓抑制裝置，其中該半導體基板電性連接第一接腳，該第一重摻雜區與該第三重摻雜區電性連接第二接腳。
  8. 一種垂直式暫態電壓抑制裝置，包含：一半導體基板，屬於第一導電型；一磊晶層，設於該半導體基板上；一第一摻雜井區，其係屬於第二導電型，該第一摻雜井區設於該 磊晶層中，該第一摻雜井區浮接；一第一重摻雜區，屬於該第一導電型，該第一重摻雜區設於該第一摻雜井區中；一第二重摻雜區，屬於該第一導電型，該第二重摻雜區設於該磊晶層中；一二極體，設於該磊晶層中，並經由一導電線電性連接該第二重摻雜區；以及一重摻雜井區，其係屬於該第一導電型，該重摻雜井區設於該磊晶層中，以接觸該半導體基板，該第二重摻雜區設於該重摻雜井區中，該重摻雜井區位於該第一摻雜井區與該二極體之間，並與該第一摻雜井區及該二極體相隔。
  9. 如請求項8所述之垂直式暫態電壓抑制裝置，其中該第一導電型為P型，該第二導電型為N型。
  10. 如請求項8所述之垂直式暫態電壓抑制裝置，其中該第一導電型為N型，該第二導電型為P型。
  11. 如請求項8所述之垂直式暫態電壓抑制裝置，其中該二極體更包含：一第二摻雜井區，屬於該第二導電型，該第二摻雜井區設於該磊晶層中；一第三重摻雜區，屬於該第二導電型，該第三重摻雜區設於該第二摻雜井區中，該第三重摻雜區經由該導電線電性連接該第二重摻雜區；以及一第四重摻雜區，屬於該第一導電型，該第四重摻雜區設於該第二摻雜井區中。
  12. 如請求項11所述之垂直式暫態電壓抑制裝置，其中該第一重摻雜區與該第四重摻雜區電性連接第一接腳，該半導體基板電性連接第二接腳。
  13. 如請求項8所述之垂直式暫態電壓抑制裝置，其中該二極體更包含：一第二摻雜井區，屬於該第二導電型，該第二摻雜井區設於該磊晶層中；一第三重摻雜區，屬於該第二導電型，該第三重摻雜區設於該第二摻雜井區中；以及一第四重摻雜區，屬於該第一導電型，該第四重摻雜區設於該第二摻雜井區中，該第四重摻雜區經由該導電線電性連接該第二重摻雜區。
  14. 如請求項13所述之垂直式暫態電壓抑制裝置，其中該半導體基板電性連接第一接腳，該第一重摻雜區與該第三重摻雜區電性連接第二接腳。
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