[go: up one dir, main page]

CN114792721B - 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法 - Google Patents

具有高维持电压的可控硅瞬态电压抑制器件及其制作方法 Download PDF

Info

Publication number
CN114792721B
CN114792721B CN202210714438.0A CN202210714438A CN114792721B CN 114792721 B CN114792721 B CN 114792721B CN 202210714438 A CN202210714438 A CN 202210714438A CN 114792721 B CN114792721 B CN 114792721B
Authority
CN
China
Prior art keywords
region
implantation
conductivity type
conductive type
well region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210714438.0A
Other languages
English (en)
Other versions
CN114792721A (zh
Inventor
朱伟东
赵泊然
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Rongxin Microelectronic Co ltd
Original Assignee
Nanjing Rongxin Microelectronic Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Rongxin Microelectronic Co ltd filed Critical Nanjing Rongxin Microelectronic Co ltd
Priority to CN202210714438.0A priority Critical patent/CN114792721B/zh
Publication of CN114792721A publication Critical patent/CN114792721A/zh
Application granted granted Critical
Publication of CN114792721B publication Critical patent/CN114792721B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/043—Manufacture or treatment of planar diodes

Landscapes

  • Thyristors (AREA)

Abstract

本发明涉及半导体器件技术领域，具体公开了一种具有高维持电压的可控硅瞬态电压抑制器件，其中，包括：第二导电类型衬底，第一导电类型外延层；第一导电类型外延层内设置第一导电类型阱区和第二导电类型阱区；第一导电类型阱区内设置第一N+注入区和第一P+注入区；第二导电类型阱区内设置第二N+注入区和第二P+注入区；第一导电类型外延层与第二导电类型衬底的交界位置处形成第一导电类型埋层；第二N+注入区靠近第一P+注入区的边缘位置形成至少一条贯穿第二导电类型阱区的第一沟槽，且第一沟槽的底端延伸至第一导电类型埋层内。本发明还公开了一种制作方法。本发明提供的具有高维持电压的可控硅瞬态电压抑制器件有效提升浪涌保护能力。

Description

具有高维持电压的可控硅瞬态电压抑制器件及其制作方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种具有高维持电压的可控硅瞬态电压抑制器件及具有高维持电压的可控硅瞬态电压抑制器件的制作方法。
背景技术
瞬态电压抑制二极管（Transient Voltage Suppressor，简称TVS）是系统应用中必须的浪涌保护器件，而各类TVS的用途均不相同。在高压电源线系统中，往往需要维持电压Vh高于电源电压且具有高浪涌电流的TVS器件。TVS通常采用二极管串的方式实现，而二极管串钳位电压高，保护能力弱，需要较大面积。
因此，如何能够提供一种高维持电压的瞬态电压抑制二极管器件以提升保护能力成为本领域技术人员亟待解决的技术问题。
发明内容
本发明提供了一种具有高维持电压的可控硅瞬态电压抑制器件及具有高维持电压的可控硅瞬态电压抑制器件的制作方法，解决相关技术中存在的浪涌保护能力若的问题。
作为本发明的第一个方面，提供一种具有高维持电压的可控硅瞬态电压抑制器件，其中，包括：
第二导电类型衬底，以及设置在所述第二导电类型衬底上的第一导电类型外延层；
所述第一导电类型外延层内设置第一导电类型阱区和第二导电类型阱区，所述第一导电类阱区和所述第二导电类型阱区之间间隔设置；
所述第一导电类型阱区内设置第一N+注入区和第一P+注入区，且所述第一N+注入区和所述第一P+注入区之间间隔设置；
所述第二导电类型阱区内设置第二N+注入区和第二P+注入区，且所述第二N+注入区和所述第二P+注入区之间间隔设置；
所述第一P+注入区靠近所述第二N+注入区；
所述第一导电类型外延层与所述第二导电类型衬底的交界位置处形成第一导电类型埋层，且所述第一导电类型埋层位于所述第二导电类型阱区的下方；
所述第二N+注入区靠近所述第一P+注入区的边缘位置形成至少一条贯穿所述第二导电类型阱区的第一沟槽，且所述第一沟槽的底端延伸至所述第一导电类型埋层内；
所述第一N+注入区和第一P+注入区连接后形成阳极接触，所述第二N+注入区和第二P+注入区连接后形成阴极接触。
进一步地，所述第一导电类型埋层的离子注入浓度在1*1015cm-3~5*1016cm-3之间。
进一步地，所述第一导电类型外延层的厚度在5μm~20μm之间。
进一步地，所述第一导电类型阱区的离子注入浓度在1*1013cm-3~1*1015cm-3之间，所述第二导电类型阱区的离子注入浓度在1*1013cm-3~5*1016cm-3之间。
进一步地，所述第一N+注入区、第二N+注入区、第一P+注入区和第二P+注入区的载流子密度均在1*1015cm-3~5*1016cm-3之间。
作为本发明的另一个方面，提供一种具有高维持电压的可控硅瞬态电压抑制器件，其中，包括：
第二导电类型衬底，以及设置在所述第二导电类型衬底上的第二导电类型外延层；
所述第二导电类型外延层内设置第一导电类型阱区和第二导电类型阱区，所述第一导电类阱区和所述第二导电类型阱区之间间隔设置；
所述第一导电类型阱区内设置第一N+注入区和第一P+注入区，且所述第一N+注入区和所述第一P+注入区之间间隔设置；
所述第二导电类型阱区内设置第二N+注入区和第二P+注入区，且所述第二N+注入区和所述第二P+注入区之间间隔设置；
所述第一P+注入区靠近所述第二N+注入区；
所述第二导电类型外延层与所述第二导电类型衬底的交界位置处形成第二导电类型埋层，且所述第二导电类型埋层位于所述第一导电类型阱区的下方；
所述第一P+注入区靠近第二N+注入区的边缘位置形成至少一条贯穿所述第一导电类型阱区的第二沟槽，且所述第二沟槽的底端延伸至所述第二导电类型埋层内；
所述第一N+注入区和第一P+注入区连接后形成阳极接触，所述第二N+注入区和第二P+注入区连接后形成阴极接触。
作为本发明的另一个方面，提供一种具有高维持电压的可控硅瞬态电压抑制器件，其中，包括：
第二导电类型衬底，以及设置在所述第二导电类型衬底上的第二导电类型外延层；
所述第二导电类型外延层内设置第一导电类型阱区和第二导电类型阱区，所述第一导电类阱区和所述第二导电类型阱区之间间隔设置；
所述第一导电类型阱区内设置第一N+注入区和第一P+注入区，且所述第一N+注入区和所述第一P+注入区之间间隔设置；
所述第二导电类型阱区内设置第二N+注入区和第二P+注入区，且所述第二N+注入区和所述第二P+注入区之间间隔设置；
所述第一P+注入区靠近所述第二N+注入区；
所述第二导电类型外延层与所述第二导电类型衬底的交界位置处形成间隔设置的第一导电类型埋层和第二导电类型埋层，且所述第一导电类型埋层位于所述第二导电类型阱区的下方，所述第二导电类型埋层位于所述第一导电类型阱区的下方；
所述第二N+注入区靠近所述第一P+注入区的边缘位置形成至少一条贯穿所述第二导电类型阱区的第一沟槽，且所述第一沟槽的底端延伸至所述第一导电类型埋层内；
所述第一P+注入区靠近第二N+注入区的边缘位置形成至少一条贯穿所述第一导电类型阱区的第二沟槽，且所述第二沟槽的底端延伸至所述第二导电类型埋层内；
所述第一N+注入区和第一P+注入区连接后形成阳极接触，所述第二N+注入区和第二P+注入区连接后形成阴极接触。
作为本发明的另一个方面，提供一种具有高维持电压的可控硅瞬态电压抑制器件的制作方法，用于制作前文所述的具有高维持电压的可控硅瞬态电压抑制器件，其中，所述制作方法包括：
提供第二导电类型衬底；
在所述第二导电类型衬底上生长第一导电类型外延层；
在所述第一导电类型外延层与所述第二导电类型衬底的交界位置通过离子注入的方式形成第一导电类型埋层；
在所述第一导电类型外延层背离所述第二导电类型衬底的表面通过离子注入的方式形成间隔设置的第一导电类型阱区和第二导电类型阱区，且所述第二导电类型阱区位于所述第一导电类型埋层的上方；
在所述第一导电类型阱区内进行N+注入和P+注入，形成间隔设置的第一N+注入区和第一P+注入区，以及在所述第二导电类型阱区内进行N+注入和P+注入，形成间隔设置的第二N+注入区和第二P+注入区，且所述第一P+注入区靠近所述第二N+注入区；
在所述第二N+注入区靠近所述第一P+注入区的边缘位置制作至少一条贯穿所述第二导电类型阱区的第一沟槽，且所述第一沟槽的底端延伸至所述第一导电类型埋层内；
将所述第一N+注入区和第一P+注入区通过连接形成阳极接触，将所述第二N+注入区和第二P+注入区通过金属连接形成阴极接触。
作为本发明的另一个方面，提供一种具有高维持电压的可控硅瞬态电压抑制器件的制作方法，用于制作前文所述的具有高维持电压的可控硅瞬态电压抑制器件，其中，所述制作方法包括：
提供第二导电类型衬底；
在所述第二导电类型衬底上生长第二导电类型外延层；
在所述第二导电类型外延层与所述第二导电类型衬底的交界位置通过离子注入的方式形成第二导电类型埋层；
在所述第二导电类型外延层背离所述第二导电类型衬底的表面通过离子注入的方式形成间隔设置的第一导电类型阱区和第二导电类型阱区，且所述第一导电类型阱区位于所述第二导电类型埋层的上方；
在所述第一导电类型阱区内进行N+注入和P+注入，形成间隔设置的第一N+注入区和第一P+注入区，以及在所述第二导电类型阱区内进行N+注入和P+注入，形成间隔设置的第二N+注入区和第二P+注入区，且所述第一P+注入区靠近所述第二N+注入区；
在所述第一P+注入区靠近第二N+注入区的边缘位置制作至少一条贯穿所述第一导电类型阱区的第二沟槽，且所述第二沟槽的底端延伸至所述第二导电类型埋层内；
将所述第一N+注入区和第一P+注入区通过连接形成阳极接触，将所述第二N+注入区和第二P+注入区通过金属连接形成阴极接触。
作为本发明的另一个方面，提供一种具有高维持电压的可控硅瞬态电压抑制器件的制作方法，用于制作前文所述的具有高维持电压的可控硅瞬态电压抑制器件，其中，所述制作方法包括：
提供第二导电类型衬底；
在所述第二导电类型衬底上生长第二导电类型外延层；
在所述第二导电类型外延层与所述第二导电类型衬底的交界位置通过离子注入的方式形成间隔设置的第一导电类型埋层和第二导电类型埋层；
在所述第二导电类型外延层背离所述第二导电类型衬底的表面通过离子注入的方式形成间隔设置的第一导电类型阱区和第二导电类型阱区，且所述第一导电类型阱区位于所述第二导电类型埋层的上方，所述第二导电类型阱区位于所述第一导电类型埋层的上方；
在所述第一导电类型阱区内进行N+注入和P+注入，形成间隔设置的第一N+注入区和第一P+注入区，以及在所述第二导电类型阱区内进行N+注入和P+注入，形成间隔设置的第二N+注入区和第二P+注入区，且所述第一P+注入区靠近所述第二N+注入区；
在所述第二N+注入区靠近所述第一P+注入区的边缘位置制作至少一条贯穿所述第二导电类型阱区的第一沟槽，且所述第一沟槽的底端延伸至所述第一导电类型埋层内，以及在所述第一P+注入区靠近第二N+注入区的边缘位置制作至少一条贯穿所述第一导电类型阱区的第二沟槽，且所述第二沟槽的底端延伸至所述第二导电类型埋层内；
将所述第一N+注入区和第一P+注入区通过连接形成阳极接触，将所述第二N+注入区和第二P+注入区通过金属连接形成阴极接触。
本发明提供的具有高维持电压的可控硅瞬态电压抑制器件，通过沟槽与埋层的配合大大降低了可控硅结构的正反馈，有效提升了浪涌保护能力，实现高维持电压的目标。同时，由于本发明中器件与传统工艺兼容度高，除了单独作为TVS分立器件使用外还可以与相关集成电路集成设计，从而面向片内保护。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为现有技术中的瞬态抑制二极管器件示意图。
图2为本发明提供的具有高维持电压的可控硅瞬态电压抑制器件的一种实施例结构示意图。
图3为本发明提供的具有高维持电压的可控硅瞬态电压抑制器件的另一种实施例结构示意图。
图4为本发明提供的具有高维持电压的可控硅瞬态电压抑制器件的另一种实施例结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
对于浪涌保护而言，SCR结构是一种可用于低压电源或小信号浪涌保护设计的可靠器件而非高压，这是由于SCR的低维持电压Vh特性的限制，如图1所示。为此，本发明提出一种具有高维持电压特性且基于可控硅结构的瞬态电压抑制器件，该瞬态电压抑制器件能够通过沟槽与外延技术提升维持电压，同时在具有沟槽与外延工艺流程的集成电路制造工艺中，也可以作为抗闩锁（latch-up）集成在ESD器件使用。
作为本发明的一种具体地实施例，如图2所示，提供一种具有高维持电压的可控硅瞬态电压抑制器件，包括：
第二导电类型衬底22，以及设置在所述第二导电类型衬底22上的第一导电类型外延层21；
所述第一导电类型外延层21内设置第一导电类型阱区11和第二导电类型阱区12，所述第一导电类阱区11和所述第二导电类型阱区12之间间隔设置；
所述第一导电类型阱区11内设置第一N+注入区111和第一P+注入区112，且所述第一N+注入区111和所述第一P+注入区112之间间隔设置；
所述第二导电类型阱区12内设置第二N+注入区121和第二P+注入区122，且所述第二N+注入区121和所述第二P+注入区122之间间隔设置；
所述第一P+注入区112靠近所述第二N+注入区121；
所述第一导电类型外延层21与所述第二导电类型衬底22的交界位置处形成第一导电类型埋层31，且所述第一导电类型埋层31位于所述第二导电类型阱区12的下方；
所述第二N+注入区121靠近所述第一P+注入区112的边缘位置形成至少一条贯穿所述第二导电类型阱区12的第一沟槽30，且所述第一沟槽30的底端延伸至所述第一导电类型埋层31内；
所述第一N+注入区111和第一P+注入区112连接后形成阳极接触41，所述第二N+注入区121和第二P+注入区122连接后形成阴极接触42。
本发明实施例提供的具有高维持电压的可控硅瞬态电压抑制器件，通过在第一导电类型外延层与第二导电类型衬底的交界位置处形成位于第二导电类型阱区下方的第一导电类型埋层，并形成第一沟槽实现了对电流路径的改变，从而使得更多空穴或电子通过第一导电类型埋层被复合，有效降低寄生PNP管的电流增益，增加可控硅结构的电流路径长度，进而达到了在不改变瞬态抑制二极管器件的尺寸的前提下有效提升其维持电压的效果。
需要说明的是，以图2所示方向为例，在此处的所述第二N+注入区121靠近所述第一P+注入区112的边缘位置具体可以理解为，与所述第二N+注入区121的左边缘相切的位置。
在本发明实施例中，第一导电类型具体可以为N型，第二导电类型具体可以为P型，因而所述第一导电类型外延层21包括N型外延层，第二导电类型衬底22包括P型衬底，第一导电类型阱区11包括N型阱区，第二导电类型阱区12包括P型阱区，第一导电类型埋层31包括N型埋层。
具体地，所述第一导电类型埋层31具体可以为高浓度埋层载流子复合区，所述第一导电类型埋层的离子注入浓度在1*1015cm-3~5*1016cm-3之间。
具体地，所述第一导电类型外延层21的厚度在5μm~20μm之间。
在本发明实施例中，具体可以为N型外延层的厚度在5μm~20μm之间。
具体地，所述第一导电类型阱区的离子注入浓度在1*1013cm-3~1*1015cm-3之间，所述第二导电类型阱区的离子注入浓度在1*1013cm-3~5*1016cm-3之间。
在本发明实施例中，具体可以为N型阱区的离子注入浓度在1*1013cm-3~1*1015cm-3之间，P型阱区的离子注入浓度在1*1013cm-3~5*1016cm-3之间。
应当理解的是，离子注入是一种工艺，在本发明实施例中，注入的离子可以由很多种，具体可以根据选择的导电类型确定，此处不做限定。
具体地，所述第一N+注入区、第二N+注入区、第一P+注入区和第二P+注入区的载流子密度均在1*1015cm-3~5*1016cm-3之间。
作为本发明的另一实施例，提供一种图2所示的具有高维持电压的可控硅瞬态电压抑制器件的制作方法，所述制作方法包括：
提供第二导电类型衬底22；
在所述第二导电类型衬底22上生长第一导电类型外延层21；
在所述第一导电类型外延层21与所述第二导电类型衬底22的交界位置通过离子注入的方式形成第一导电类型埋层31；
在所述第一导电类型外延层21背离所述第二导电类型衬底22的表面通过离子注入的方式形成间隔设置的第一导电类型阱区11和第二导电类型阱区12，且所述第二导电类型阱区12位于所述第一导电类型埋层31的上方；
在所述第一导电类型阱区11内进行N+注入和P+注入，形成间隔设置的第一N+注入区111和第一P+注入区112，以及在所述第二导电类型阱区12内进行N+注入和P+注入，形成间隔设置的第二N+注入区121和第二P+注入区122，且所述第一P+注入区112靠近所述第二N+注入区121；
在所述第二N+注入区121靠近所述第一P+注入区112的边缘位置制作至少一条贯穿所述第二导电类型阱区12的第一沟槽30，且所述第一沟槽30的底端延伸至所述第一导电类型埋层31内；
将所述第一N+注入区111和第一P+注入区112通过连接形成阳极接触41，将所述第二N+注入区121和第二P+注入区122通过金属连接形成阴极接触42。
如前文所述，本发明实施例中的第一导电类型具体可以为N型，第二导电类型具体可以为P型，因此，作为本发明的具体实施方式，所述制作方法具体可以包括如下步骤：
步骤一，在P衬底上方生长厚度在5μm~20μm之间，且衬底电阻率在0.05-50 ohm.cm之间的N型外延层；
步骤二，在N型外延层与P衬底交界位置通过离子注入1*1015cm-3~5*1016cm-3的高浓度N型埋层；
步骤三，以图2所示方向为例，在N型外延层表面左侧通过离子注入1*1013cm-3~1*1015cm-3的N型阱，形成N型阱区；
步骤四，以图2所示方向为例，在N型外延层表面右侧通过离子注入1*1013cm-3~5*1016cm-3的P型阱，形成P型阱区，且位于N型埋层的上方；
步骤五，在N型阱区和与P型阱区内分别进行N+注入与P+注入，载流子密度为1*1015cm-3~5*1016cm-3，且N+注入始终位于P+注入的左侧（以图2所示方向为例）；
步骤六，以图2所示方向为例，在P型阱区的N+注入区的左边缘制作至少一条第一沟槽（具体为深沟槽），且深沟槽的下端位于N型埋层之中；
步骤七，N型阱区和P型阱区中的N+注入区与P+注入区均通过金属各自相连，分别形成器件的阳极接触41与阴极接触42。
作为本发明的另一种具体地实施例，如图3所示，提供一种具有高维持电压的可控硅瞬态电压抑制器件，包括：
第二导电类型衬底22，以及设置在所述第二导电类型衬底22上的第二导电类型外延层24；
所述第二导电类型外延层24内设置第一导电类型阱区11和第二导电类型阱区12，所述第一导电类阱区11和所述第二导电类型阱区12之间间隔设置；
所述第一导电类型阱区11内设置第一N+注入区111和第一P+注入区112，且所述第一N+注入区111和所述第一P+注入区112之间间隔设置；
所述第二导电类型阱区12内设置第二N+注入区121和第二P+注入区122，且所述第二N+注入区121和所述第二P+注入区122之间间隔设置；
所述第一P+注入区112靠近所述第二N+注入区121；
所述第二导电类型外延层24与所述第二导电类型衬底22的交界位置处形成第二导电类型埋层32，且所述第二导电类型埋层32位于所述第一导电类型阱区11的下方；
所述第一P+注入区112靠近第二N+注入区121的边缘位置形成至少一条贯穿所述第一导电类型阱区11的第二沟槽33，且所述第二沟槽33的底端延伸至所述第二导电类型埋层32内；
所述第一N+注入区111和第一P+注入区112连接后形成阳极接触41，所述第二N+注入区121和第二P+注入区122连接后形成阴极接触42。
应当理解的是，该具体实施例相比前一具体实施例，由第二导电类型外延层24取代第一导电类型外延层21，由第二导电类型埋层32取代第一导电类型埋层31，且第二导电类型埋层32的位置移动至第一导电类型阱区11的下方，同时在第一P+区的边缘位置制作第二沟槽33，其他结构保持不变。
因而，本发明实施例提供的具有高维持电压的可控硅瞬态电压抑制器件，通过在第二导电类型外延层与第二导电类型衬底的交界位置处形成位于第一导电类型阱区下方的第二导电类型埋层，并形成第二沟槽实现了对电流路径的改变，从而使得更多空穴或电子通过第二导电类型埋层被复合，有效降低寄生NPN管的电流增益，增加可控硅结构的电流路径长度，进而达到了在不改变瞬态抑制二极管器件的尺寸的前提下有效提升其维持电压的效果。
如前文所述，在本发明实施例中，第一导电类型具体可以为N型，第二导电类型具体可以为P型，因而所述第二导电类型外延层24包括P型外延层，第二导电类型衬底22包括P型衬底，第一导电类型阱区11包括N型阱区，第二导电类型阱区12包括P型阱区，第二导电类型埋层32包括P型埋层。
因此，本发明实施例提供的具有高维持电压的可控硅瞬态电压抑制器件，当寄生晶体管增益降低时可控硅结构的正反馈发生受到阻碍，脉冲下的维持电压Vh会上升。通过设置第二沟槽，将可控硅结构的最短路径阻挡使其电流必须绕过沟槽通过P型埋层，而P型埋层由于其浓度远高于P型外延层与P型阱区，因此电子在此处会被大量复合，寄生NPN管增益大大下降从而达到提高器件的维持电压Vh的目的。
作为本发明的另一实施例，提供一种图3所示的具有高维持电压的可控硅瞬态电压抑制器件的制作方法，所述制作方法包括：
提供第二导电类型衬底22；
在所述第二导电类型衬底22上生长第二导电类型外延层24；
在所述第二导电类型外延层24与所述第二导电类型衬底22的交界位置通过离子注入的方式形成第二导电类型埋层32；
在所述第二导电类型外延层24背离所述第二导电类型衬底22的表面通过离子注入的方式形成间隔设置的第一导电类型阱区11和第二导电类型阱区12，且所述第一导电类型阱区11位于所述第二导电类型埋层32的上方；
在所述第一导电类型阱区11内进行N+注入和P+注入，形成间隔设置的第一N+注入区111和第一P+注入区112，以及在所述第二导电类型阱区12内进行N+注入和P+注入，形成间隔设置的第二N+注入区121和第二P+注入区122，且所述第一P+注入区112靠近所述第二N+注入区121；
在所述第一P+注入区112靠近第二N+注入区121的边缘位置制作至少一条贯穿所述第一导电类型阱区11的第二沟槽33，且所述第二沟槽33的底端延伸至所述第二导电类型埋层32内；
将所述第一N+注入区111和第一P+注入区112通过连接形成阳极接触41，将所述第二N+注入区121和第二P+注入区122通过金属连接形成阴极接触42。
应当理解的是，由于图3所示的具有高维持电压的可控硅瞬态电压抑制器件与图2所示的具有高维持电压的可控硅瞬态电压抑制器件的结构区别仅仅在于采用的外延层为第二导电类型外延层，以及对应这改变了埋层的位置，即第二导电类型埋层位于在第一导电类型阱区的下方，且相应的第二沟槽贯穿第一导电类型阱区设置，其他结构均相同，因此，图3所示的具有高维持电压的可控硅瞬态电压抑制器件的制作方法可以参照图2所示的具有高维持电压的可控硅瞬态电压抑制器件的制作方法的具体描述，此处不再赘述。
作为本发明的另一种具体地实施例，如图4所示，提供一种具有高维持电压的可控硅瞬态电压抑制器件，包括：
第二导电类型衬底22，以及设置在所述第二导电类型衬底22上的第二导电类型外延层24；
所述第二导电类型外延层24内设置第一导电类型阱区11和第二导电类型阱区12，所述第一导电类阱区11和所述第二导电类型阱区12之间间隔设置；
所述第一导电类型阱区11内设置第一N+注入区111和第一P+注入区112，且所述第一N+注入区111和所述第一P+注入区112之间间隔设置；
所述第二导电类型阱区12内设置第二N+注入区121和第二P+注入区122，且所述第二N+注入区121和所述第二P+注入区122之间间隔设置；
所述第一P+注入区112靠近所述第二N+注入区121；
所述第二导电类型外延层24与所述第二导电类型衬底22的交界位置处形成间隔设置的第一导电类型埋层31和第二导电类型埋层32，且所述第一导电类型埋层31位于所述第二导电类型阱区12的下方，所述第二导电类型埋层32位于所述第一导电类型阱区11的下方；
所述第二N+注入区121靠近所述第一P+注入区112的边缘位置形成至少一条贯穿所述第二导电类型阱区12的第一沟槽30，且所述第一沟槽30的底端延伸至所述第一导电类型埋层31内；
所述第一P+注入区112靠近第二N+注入区121的边缘位置形成至少一条贯穿所述第一导电类型阱区11的第二沟槽33，且所述第二沟槽33的底端延伸至所述第二导电类型埋层32内；
所述第一N+注入区111和第一P+注入区112连接后形成阳极接触41，所述第二N+注入区121和第二P+注入区122连接后形成阴极接触42。
应当理解的是，该具体实施例为前两个实施例结构的结合，与图2所示的实施例相比，由第二导电类型外延层24取代第一导电类型外延层21，且增加了第二导电类型埋层32，以及第二沟槽33，其他结构均保持不变。
因而，本发明实施例提供的具有高维持电压的可控硅瞬态电压抑制器件，通过在第二导电类型外延层与第二导电类型衬底的交界位置处形成位于第一导电类型阱区下方的第二导电类型埋层以及位于第二导电类型阱区下方的第一导电类型埋层，并形成贯穿第一导电类型阱区的第二沟槽以及贯穿第二导电类型的第一沟槽，实现了对电流路径的改变，从而使得更多空穴或电子通过第一导电类型埋层和第二导电类型埋层被复合，有效降低寄生NPN管和寄生PNP管的电流增益，增加可控硅结构的电流路径长度，进而达到了在不改变瞬态抑制二极管器件的尺寸的前提下有效提升其维持电压的效果。
如前文所述，在本发明实施例中，第一导电类型具体可以为N型，第二导电类型具体可以为P型，因而所述第二导电类型外延层24包括P型外延层，第二导电类型衬底22包括P型衬底，第一导电类型阱区11包括N型阱区，第二导电类型阱区12包括P型阱区，第一导电类型埋层31包括N型埋层，第二导电类型埋层32包括P型埋层。
因此，本发明实施例提供的具有高维持电压的可控硅瞬态电压抑制器件，将可控硅的最短路径阻挡使其电流必须绕过沟槽通过N型埋层与P型埋层，使其电子与空穴充分复合，因此无论寄生NPN的发射电子或寄生PNP管发射的空穴，在埋层处均会被大量复合，使其总增益大大下降，从而达到更有效地提高维持电压Vh的目的。
作为本发明的另一实施例，提供一种图4所示的具有高维持电压的可控硅瞬态电压抑制器件的制作方法，所述制作方法包括：
提供第二导电类型衬底22；
在所述第二导电类型衬底22上生长第二导电类型外延层24；
在所述第二导电类型外延层24与所述第二导电类型衬底22的交界位置通过离子注入的方式形成间隔设置的第一导电类型埋层31和第二导电类型埋层32；
在所述第二导电类型外延层24背离所述第二导电类型衬底22的表面通过离子注入的方式形成间隔设置的第一导电类型阱区11和第二导电类型阱区12，且所述第一导电类型阱区11位于所述第二导电类型埋层32的上方，所述第二导电类型阱区12位于所述第一导电类型埋层31的上方；
在所述第一导电类型阱区11内进行N+注入和P+注入，形成间隔设置的第一N+注入区111和第一P+注入区112，以及在所述第二导电类型阱区12内进行N+注入和P+注入，形成间隔设置的第二N+注入区121和第二P+注入区122，且所述第一P+注入区112靠近所述第二N+注入区121；
在所述第二N+注入区121靠近所述第一P+注入区112的边缘位置制作至少一条贯穿所述第二导电类型阱区12的第一沟槽30，且所述第一沟槽30的底端延伸至所述第一导电类型埋层31内，以及在所述第一P+注入区112靠近第二N+注入区121的边缘位置制作至少一条贯穿所述第一导电类型阱区11的第二沟槽33，且所述第二沟槽33的底端延伸至所述第二导电类型埋层32内；
将所述第一N+注入区111和第一P+注入区112通过连接形成阳极接触41，将所述第二N+注入区121和第二P+注入区122通过金属连接形成阴极接触42。
应当理解的是，图4所示的具有高维持电压的可控硅瞬态电压抑制器件具体为将图2和图3的结构进行结合所得，与图2所示结构相比，仅仅在于采用的外延层为第二导电类型外延层，以及增加了第二导电类型埋层以及增加了第二沟槽，因此，图4所示的具有高维持电压的可控硅瞬态电压抑制器件的制作方法可以参照图2所示的具有高维持电压的可控硅瞬态电压抑制器件的制作方法的具体描述，此处不再赘述。
综上，本发明提供的具有高维持电压的可控硅瞬态电压抑制器件，能够有效用于高压抗闩锁ESD和浪涌防护，提升浪涌保护能力。该结构通过沟槽与埋层的配合大大降低了可控硅结构的正反馈，实现高维持电压的目标。同时，由于本发明中器件与传统工艺兼容度高，除了单独作为TVS分立器件使用外还可以与相关集成电路集成设计，从而面向片内保护。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，包括：
第二导电类型衬底，以及设置在所述第二导电类型衬底上的第一导电类型外延层；
所述第一导电类型外延层内设置第一导电类型阱区和第二导电类型阱区，所述第一导电类型 阱区和所述第二导电类型阱区之间间隔设置；
所述第一导电类型阱区内设置第一N+注入区和第一P+注入区，且所述第一N+注入区和所述第一P+注入区之间间隔设置；
所述第二导电类型阱区内设置第二N+注入区和第二P+注入区，且所述第二N+注入区和所述第二P+注入区之间间隔设置；
所述第一P+注入区靠近所述第二N+注入区；
所述第一导电类型外延层与所述第二导电类型衬底的交界位置处形成第一导电类型埋层，且所述第一导电类型埋层位于所述第二导电类型阱区的下方；
所述第二N+注入区靠近所述第一P+注入区的边缘位置形成至少一条贯穿所述第二导电类型阱区的第一沟槽，且所述第一沟槽的底端延伸至所述第一导电类型埋层内；
所述第一N+注入区和第一P+注入区连接后形成阳极接触，所述第二N+注入区和第二P+注入区连接后形成阴极接触。
2.根据权利要求1所述的具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，所述第一导电类型埋层的离子注入浓度在1*1015cm-3~5*1016cm-3之间。
3.根据权利要求1所述的具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，所述第一导电类型外延层的厚度在5μm~20μm之间。
4.根据权利要求1所述的具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，所述第一导电类型阱区的离子注入浓度在1*1013cm-3~1*1015cm-3之间，所述第二导电类型阱区的离子注入浓度在1*1013cm-3~5*1016cm-3之间。
5.根据权利要求1所述的具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，所述第一N+注入区、第二N+注入区、第一P+注入区和第二P+注入区的载流子密度均在1*1015cm-3~5*1016cm-3之间。
6.一种具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，包括：
第二导电类型衬底，以及设置在所述第二导电类型衬底上的第二导电类型外延层；
所述第二导电类型外延层内设置第一导电类型阱区和第二导电类型阱区，所述第一导电类型 阱区和所述第二导电类型阱区之间间隔设置；
所述第一导电类型阱区内设置第一N+注入区和第一P+注入区，且所述第一N+注入区和所述第一P+注入区之间间隔设置；
所述第二导电类型阱区内设置第二N+注入区和第二P+注入区，且所述第二N+注入区和所述第二P+注入区之间间隔设置；
所述第一P+注入区靠近所述第二N+注入区；
所述第二导电类型外延层与所述第二导电类型衬底的交界位置处形成第二导电类型埋层，且所述第二导电类型埋层位于所述第一导电类型阱区的下方；
所述第一P+注入区靠近第二N+注入区的边缘位置形成至少一条贯穿所述第一导电类型阱区的第二沟槽，且所述第二沟槽的底端延伸至所述第二导电类型埋层内；
所述第一N+注入区和第一P+注入区连接后形成阳极接触，所述第二N+注入区和第二P+注入区连接后形成阴极接触。
7.一种具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，包括：
第二导电类型衬底，以及设置在所述第二导电类型衬底上的第二导电类型外延层；
所述第二导电类型外延层内设置第一导电类型阱区和第二导电类型阱区，所述第一导电类型 阱区和所述第二导电类型阱区之间间隔设置；
所述第一导电类型阱区内设置第一N+注入区和第一P+注入区，且所述第一N+注入区和所述第一P+注入区之间间隔设置；
所述第二导电类型阱区内设置第二N+注入区和第二P+注入区，且所述第二N+注入区和所述第二P+注入区之间间隔设置；
所述第一P+注入区靠近所述第二N+注入区；
所述第二导电类型外延层与所述第二导电类型衬底的交界位置处形成间隔设置的第一导电类型埋层和第二导电类型埋层，且所述第一导电类型埋层位于所述第二导电类型阱区的下方，所述第二导电类型埋层位于所述第一导电类型阱区的下方；
所述第二N+注入区靠近所述第一P+注入区的边缘位置形成至少一条贯穿所述第二导电类型阱区的第一沟槽，且所述第一沟槽的底端延伸至所述第一导电类型埋层内；
所述第一P+注入区靠近第二N+注入区的边缘位置形成至少一条贯穿所述第一导电类型阱区的第二沟槽，且所述第二沟槽的底端延伸至所述第二导电类型埋层内；
所述第一N+注入区和第一P+注入区连接后形成阳极接触，所述第二N+注入区和第二P+注入区连接后形成阴极接触。
8.一种具有高维持电压的可控硅瞬态电压抑制器件的制作方法，用于制作权利要求1至5中任意一项所述的具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，所述制作方法包括：
提供第二导电类型衬底；
在所述第二导电类型衬底上生长第一导电类型外延层；
在所述第一导电类型外延层与所述第二导电类型衬底的交界位置通过离子注入的方式形成第一导电类型埋层；
在所述第一导电类型外延层背离所述第二导电类型衬底的表面通过离子注入的方式形成间隔设置的第一导电类型阱区和第二导电类型阱区，且所述第二导电类型阱区位于所述第一导电类型埋层的上方；
在所述第一导电类型阱区内进行N+注入和P+注入，形成间隔设置的第一N+注入区和第一P+注入区，以及在所述第二导电类型阱区内进行N+注入和P+注入，形成间隔设置的第二N+注入区和第二P+注入区，且所述第一P+注入区靠近所述第二N+注入区；
在所述第二N+注入区靠近所述第一P+注入区的边缘位置制作至少一条贯穿所述第二导电类型阱区的第一沟槽，且所述第一沟槽的底端延伸至所述第一导电类型埋层内；
将所述第一N+注入区和第一P+注入区通过连接形成阳极接触，将所述第二N+注入区和第二P+注入区通过金属连接形成阴极接触。
9.一种具有高维持电压的可控硅瞬态电压抑制器件的制作方法，用于制作权利要求6所述的具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，所述制作方法包括：
提供第二导电类型衬底；
在所述第二导电类型衬底上生长第二导电类型外延层；
在所述第二导电类型外延层与所述第二导电类型衬底的交界位置通过离子注入的方式形成第二导电类型埋层；
在所述第二导电类型外延层背离所述第二导电类型衬底的表面通过离子注入的方式形成间隔设置的第一导电类型阱区和第二导电类型阱区，且所述第一导电类型阱区位于所述第二导电类型埋层的上方；
在所述第一导电类型阱区内进行N+注入和P+注入，形成间隔设置的第一N+注入区和第一P+注入区，以及在所述第二导电类型阱区内进行N+注入和P+注入，形成间隔设置的第二N+注入区和第二P+注入区，且所述第一P+注入区靠近所述第二N+注入区；
在所述第一P+注入区靠近第二N+注入区的边缘位置制作至少一条贯穿所述第一导电类型阱区的第二沟槽，且所述第二沟槽的底端延伸至所述第二导电类型埋层内；
将所述第一N+注入区和第一P+注入区通过连接形成阳极接触，将所述第二N+注入区和第二P+注入区通过金属连接形成阴极接触。
10.一种具有高维持电压的可控硅瞬态电压抑制器件的制作方法，用于制作权利要求7所述的具有高维持电压的可控硅瞬态电压抑制器件，其特征在于，所述制作方法包括：
提供第二导电类型衬底；
在所述第二导电类型衬底上生长第二导电类型外延层；
在所述第二导电类型外延层与所述第二导电类型衬底的交界位置通过离子注入的方式形成间隔设置的第一导电类型埋层和第二导电类型埋层；
在所述第二导电类型外延层背离所述第二导电类型衬底的表面通过离子注入的方式形成间隔设置的第一导电类型阱区和第二导电类型阱区，且所述第一导电类型阱区位于所述第二导电类型埋层的上方，所述第二导电类型阱区位于所述第一导电类型埋层的上方；
在所述第一导电类型阱区内进行N+注入和P+注入，形成间隔设置的第一N+注入区和第一P+注入区，以及在所述第二导电类型阱区内进行N+注入和P+注入，形成间隔设置的第二N+注入区和第二P+注入区，且所述第一P+注入区靠近所述第二N+注入区；
在所述第二N+注入区靠近所述第一P+注入区的边缘位置制作至少一条贯穿所述第二导电类型阱区的第一沟槽，且所述第一沟槽的底端延伸至所述第一导电类型埋层内，以及在所述第一P+注入区靠近第二N+注入区的边缘位置制作至少一条贯穿所述第一导电类型阱区的第二沟槽，且所述第二沟槽的底端延伸至所述第二导电类型埋层内；
将所述第一N+注入区和第一P+注入区通过连接形成阳极接触，将所述第二N+注入区和第二P+注入区通过金属连接形成阴极接触。
CN202210714438.0A 2022-06-23 2022-06-23 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法 Active CN114792721B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210714438.0A CN114792721B (zh) 2022-06-23 2022-06-23 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210714438.0A CN114792721B (zh) 2022-06-23 2022-06-23 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法

Publications (2)

Publication Number Publication Date
CN114792721A CN114792721A (zh) 2022-07-26
CN114792721B true CN114792721B (zh) 2022-09-27

Family

ID=82463185

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210714438.0A Active CN114792721B (zh) 2022-06-23 2022-06-23 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法

Country Status (1)

Country Link
CN (1) CN114792721B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115863443B (zh) * 2022-12-16 2023-11-24 扬州国宇电子有限公司 一种瞬态电压抑制二极管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201327779A (zh) * 2011-12-20 2013-07-01 Amazing Microelectronic Corp 具有可調式保持電壓之矽控整流器
CN207938609U (zh) * 2018-03-30 2018-10-02 湖南静芯微电子技术有限公司 低电容低钳位电压的scr瞬态电压抑制器
CN109148442A (zh) * 2018-09-04 2019-01-04 盛世瑶兰（深圳）科技有限公司 一种电压抑制器及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61216471A (ja) * 1985-03-22 1986-09-26 Nec Corp 双方向性サイリスタの製造方法
US7282771B2 (en) * 2005-01-25 2007-10-16 International Business Machines Corporation Structure and method for latchup suppression
US8431958B2 (en) * 2006-11-16 2013-04-30 Alpha And Omega Semiconductor Ltd Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US7638857B2 (en) * 2008-05-07 2009-12-29 United Microelectronics Corp. Structure of silicon controlled rectifier
US8350355B2 (en) * 2010-03-01 2013-01-08 Infineon Technologies Ag Electrostatic discharge devices
CN102651392B (zh) * 2011-02-28 2014-11-05 成都成电知力微电子设计有限公司 一种控制两种载流子的晶闸管
CN104851919B (zh) * 2015-04-10 2017-12-19 矽力杰半导体技术(杭州)有限公司 双向穿通半导体器件及其制造方法
US9991250B2 (en) * 2015-07-06 2018-06-05 Semiconductor Components Industries, Llc Electrostatic discharge devices and method of making the same
US10217733B2 (en) * 2015-09-15 2019-02-26 Semiconductor Components Industries, Llc Fast SCR structure for ESD protection
DE102016119813B4 (de) * 2016-10-18 2024-03-28 Infineon Technologies Ag Schutzstruktur gegen elektrostatische Entladung und Verfahren zum Herstellen einer Schutzstruktur gegen elektrostatische Entladung
US10923466B2 (en) * 2018-07-24 2021-02-16 Amazing Microelectronic Corp. Vertical transient voltage suppression device
CN112271136B (zh) * 2020-10-14 2024-07-19 上海维安半导体有限公司 一种触发式可控硅器件的制备方法及整流装置
CN114121944B (zh) * 2022-01-27 2022-05-17 江苏应能微电子有限公司 具有高维持电压的瞬态电压抑制保护器件及静电放电电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201327779A (zh) * 2011-12-20 2013-07-01 Amazing Microelectronic Corp 具有可調式保持電壓之矽控整流器
CN207938609U (zh) * 2018-03-30 2018-10-02 湖南静芯微电子技术有限公司 低电容低钳位电压的scr瞬态电压抑制器
CN109148442A (zh) * 2018-09-04 2019-01-04 盛世瑶兰（深圳）科技有限公司 一种电压抑制器及其制备方法

Also Published As

Publication number Publication date
CN114792721A (zh) 2022-07-26

Similar Documents

Publication Publication Date Title
JP6468631B2 (ja) 積層保護デバイス及びその製造方法
US9911728B2 (en) Transient voltage suppressor (TVS) with reduced breakdown voltage
CN109698197A (zh) 用于产生具有dV/dt可控性的IGBT的方法
CN110379807B (zh) 微电子器件及微电子器件制作方法
CN110867487B (zh) 硅控整流器及其制造方法
TW201301476A (zh) 單向瞬態電壓抑制器元件及其製備方法
JP2014096590A (ja) 保護デバイスおよび関連する作製方法
JP2008536301A (ja) 非対称二方向一時電圧抑制装置とその形成方法
CN110021671B (zh) 半导体装置及其制造方法
CN108242468B (zh) 半导体装置及其制造方法
CN110544723B (zh) 具有部分碳化硅材料/硅材料异质结的u-mosfet及其制作方法
CN114792721B (zh) 具有高维持电压的可控硅瞬态电压抑制器件及其制作方法
US9570548B2 (en) Deep trench isolation structures and systems and methods including the same
JP6157338B2 (ja) 半導体装置
CN106229349B (zh) 一种超低电容低压半导体放电管芯片及其制造方法
JP3468571B2 (ja) 半導体装置
TW202105750A (zh) 蕭特基障壁二極體
CN111668210A (zh) 一种单向高电压瞬态电压抑制保护器件及其制备方法
CN215815877U (zh) 高维持高失效双向可控硅静电防护器件
KR20110047503A (ko) 서지 보호회로가 구비된 소비전력 저감형 전력 모스트랜지스터 및 그 제조 방법
JP2016131207A (ja) 集積した半導体装置
CN105762198A (zh) 沟槽式快恢复二极管及其制备方法
JPS58148469A (ja) シヨツトキダイオ−ド
JP2001522540A (ja) クロスカレント防止のための構造を有する半導体構成素子
CN102769041A (zh) 用于esd保护的硅控整流管结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant