JP2016131207A - 集積した半導体装置 - Google Patents

Abstract

【課題】ＧａＮで形成されている電子走行層とＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎで形成されている電子供給層のヘテロ接合面を備えている半導体基板に複数個の半導体装置を形成する場合、分離領域にトレンチを形成するか、あるいは分離領域を非導電化するイオン等を注入する必要があり、製造しづらく、半導体装置の特性の低下要因となる。
【解決手段】分離領域Ｂに存在する電子供給層８の表面に、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層１０ｂを形成する。するとｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層１０ｂから電子供給層８を介して電子走行層６に向けて空乏層が伸び、分離領域Ｂではヘテロ接合面が空乏化し、隣接する半導体装置の間が電気的に分離される。
【選択図】図３

Description

本明細書は、窒化物半導体層のヘテロ接合面に生じる２次元電子ガスを利用する半導体装置の複数個が、同一半導体基板に形成されている半導体装置を開示する。本明細書では同一半導体基板に複数個の半導体装置が形成されている半導体装置を、集積した半導体装置という。

ＧａＮ層にＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１≦１，０≦ｙ１≦１，０＜１−ｘ１−ｙ１＜１）層を積層すると、ＧａＮ層のうちのヘテロ接合面に沿った領域に２次元電子ガスが生じる。本明細書では、２次元電子ガスが生じるＧａＮ層を電子走行層といい、２次元電子ガスを作り出すＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ層を電子供給層という。電子供給層の表面上の相互に離れた位置にソース電極とドレンイン電極を形成し、ソース電極とドレンイン電極の間の位置にゲート電極を形成すると、２次元電子ガスを利用するトランジスタを形成できる。あるいは、電子供給層の表面上の相互に離れた位置にアノード電極とカソード電極を形成すると、２次元電子ガスを利用するダイオードを形成できる。

複数の半導体装置を同一半導体基板に形成することで集積化する技術が知られている。集積した半導体装置では、隣接する半導体装置の間で干渉が生じないように、半導体装置と半導体装置の間に位置する分離領域に、両者を電気的に分離する素子分離構造を形成する必要がある。

図１は、非特許文献１に開示されている素子分離構造を示しており、隣接する一方の電界効果トランジスタの形成領域Ａと他方の電界効果トランジスタの形成領域Ｃの間に存在する分離領域Ｂに、トレンチ２０を形成して分離する。
図１において、参照番号２は基板、４はバッファ層、６は電子走行層、８は電子供給層を示しており、電子走行層６と電子供給層８のヘテロ接合面に２次元電子ガスが誘起される。参照番号中の添え字ａは領域Ａに形成されているトランジスタのための部材を示し、添え字ｃは領域Ｃに形成されているトランジスタのための部材を示し、両者に共通する事象については添え字を省略して説明する。参照番号１４はソース電極、１６はドレイン電極、１２はゲート電極を示している。参照番号１０は、ｐ型層を示し、ゲート電極１２に電圧が加えられていない状態では、ｐ型層１０と電子供給層８の界面から電子供給層８を介して電子走行層６に向けて空乏層を広げる。すなわち、ｐ型層１０と対向する範囲のヘテロ接合面が空乏化して２次元電子ガスが消失する。ゲート電極１２に正電圧を印加すると、ヘテロ接合面に２次元電子ガスが誘起され、空乏層が消失する。ゲート電極１２に正電圧を印加すると、ソース電極１４に対向する範囲のヘテロ接合面からドレイン電極１６に対向する範囲のヘテロ接合面までの間に２次元電子ガスが連続して存在し、ソース電極１４とドレイン電極１６の間が低抵抗となる。ゲート電極１２に電圧を印加しないと、ｐ型層１０と対向する範囲のヘテロ接合面から２次元電子ガスが消失し、ソース電極１４とドレイン電極１６の間が高抵抗となる。図１に示す電界効果トランジスタは、ｐ型層１０によってノーマリオフの特性に調整されている。なお、参照番号１８は、半導体基板の表面を覆っている絶縁層である。

トレンチ２０は、電子供給層８の表面から電子供給層８を貫通して電子走行層６に達している。素子分離領域Ｂでは、ヘテロ接合面が形成されず、２次元電子ガスも誘起されない。素子分離領域Ｂにトレンチ２０を形成すると、領域Ａに形成されているトランジスタの動作によって領域Ｃに形成されているトランジスタが影響を受けることがなく、領域Ｃに形成されているトランジスタの動作によって領域Ａに形成されているトランジスタが影響を受けることがない。

図２は、他の素子分離構造を示している。図２の素子分離領域Ｂでは、電子供給層８の表面から電子供給層８を貫通して電子走行層６に達する深さまで、例えばＦｅあるいはＡｌのように、注入することで半導体を不導体化するイオンを注入する。絶縁化された領域２２によって、領域Ａに形成されているトランジスタの動作によって領域Ｃに形成されているトランジスタが影響を受けることがなく、領域Ｃに形成されているトランジスタの動作によって領域Ａに形成されているトランジスタが影響を受けることがないようにする。なお、図１に示す参照番号と同じ参照番号は、同じ説明が適用される部位を示し、重複説明を省略する。図３以降についても同様である。

Panasonic Technical Journal Vol. 57, p. 15〜 (2011)

上記した従来の素子分離構造は、半導体装置の特性に悪影響を及ぼすことがある。例えば、図１に示したトレンチ２０を形成する場合、半導体基板の表面に段差が形成されることになり、半導体基板の表面に金属配線パターンを形成したときに、配線パターンが段差で切れやすい。またトレンチを形成するためには深くエッチングする必要があり、半導体基板にエッチングダメージが加えられて半導体装置の特性が低下することがある。あるいは、深くエッチングすることからトレンチの側面が基板に垂直になるとは限らず、トレンチ側面が傾斜する可能性を考慮して素子分離パターンを形成しておく必要があり、不必要に大きな範囲を素子分離領域にしなければならないという場合も生じる。

図２に示した不導体化イオンを注入する場合、半導体装置の製造プロセスでは様々な熱処理をすることから、それらの熱処理によって不導体化イオンが意図せずに拡散して半導体装置の性能を低下させることがある。

本明細書では、半導体装置の性能を低下させる恐れが少ない素子分離構造を開示する。
本明細書で開示する素子分離構造は、電子供給層の表面にｐ型層を形成すると、ｐ型層と電子供給層の界面から電子供給層を介して電子走行層に向けて空乏層が広がり、ヘテロ接合面から２次元電子ガスが消失し、ｐ型層と向かい合う範囲の電子供給層と電子走行層が不導体化する現象を利用する。この素子分離構造を備えた半導体装置は、ＧａＮで形成されている電子走行層とＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１≦１，０≦ｙ１≦１，０≦１−ｘ１−ｙ１＜１）で形成されている電子供給層のヘテロ接合面を備えている半導体基板に形成されており、ヘテロ接合面に生じる２次元電子ガスを利用する第１半導体装置と第２半導体装置を備えている。第１半導体装置の形成領域と第２半導体装置の形成領域を分離する分離領域では、分離領域に存在する電子供給層の表面に、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）層が形成されており、ヘテロ接合面が空乏化していることを特徴とする。電子走行層は、ＩｎまたはＡｌの少なくとも一方を必要とするが、素子分離領域に形成するｐ型層はＩｎまたはＡｌを含んでいてもよいし、含んでいなくてもよい。またｘ１＝ｘ２であってもよく、ｘ１≠ｘ２であってもよい。

上記によると、第１半導体装置と第２半導体装置の間が、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層から伸びる空乏層によって不導体化され、電気的に分離される。この素子分離構造は、半導体装置の特性に悪影響を与える可能性が低い。

図１で説明したように、電子供給層の表面にｐ型層を形成することで、ノーマリオフの特性に調整することができる。この場合、ノーマリオフの特性に調整するｐ型層と、素子分離に用いるｐ型層を同一仕様とすることができ、同時に製造することができる。この場合に得られる半導体装置の場合、第１半導体装置と第２半導体装置の少なくとも一方は、ノーマリオフの電界効果トランジスタであり、電界効果トランジスタのソース電極とドレイン電極の間に存在する電子供給層の表面にｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層が形成されており、その表面にゲート電極が形成されている。電子供給層とゲート電極の間にあってノーマリオフの特性に調整するｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層と、分離領域にあってヘテロ接合面を空乏化するｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層は同一仕様であり、同時に製造することができる。ゲート電極に電圧が印加されないときに、ゲート電極に対向する範囲のヘテロ接合面を空乏化するｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層と同一仕様のｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層を分離領域に形成すると、素子分離領域でもヘテロ接合面が空乏化する。

従来の素子分離構造を示す。 従来の他の素子分離構造を示す。 実施例１の素子分離構造を示す。 実施例２の素子分離構造を示す。 実施例３の素子分離構造を示す。 実施例４の素子分離構造を示す。

以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（特徴１）半導体装置の形成領域を一巡する範囲に、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層が形成されている。
（特徴２）半導体装置の形成領域を、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層が多重に囲繞している。
（特徴３）個々の半導体装置は、ノーマリオフの電界効果トランジスタである。
（特徴４）電子走行層にＧａＮを用い、電子供給層にＩｎとＡｌの少なくとも一方とＧａを含む窒化物半導体であってＧａＮより大きなバンドギャップを持つ窒化物半導体を用いる。すなわち、電子走行層にＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１＜１，０≦ｙ１＜１，０＜１−ｘ１−ｙ１＜１）を用いる。
（特徴５）電子走行層にＧａＮを用い、電子供給層にＡｌとＧａを含む窒化物半導体であってＧａＮより大きなバンドギャップを持つ窒化物半導体を用いる。すなわち、電子走行層にＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１＜１，０＜ｙ１＜１，０＜１−ｘ１−ｙ１＜１）を用いる。

図３は、集積した半導体装置の第１実施例の断面図を示す。図３は、領域Ａに第１の半導体装置（ノーマリオフの電界効果トランジスタ）が形成されており、領域Ｃに第２の半導体装置（ノーマリオフの電界効果トランジスタ）が形成されており、領域Ａと領域Ｃの間に位置する分離領域Ｂに素子分離構造が形成されている部分の断面を示している。
図１と同様に、基板２の表面にバッファ層４が結晶成長し、バッファ層４の表面に電子走行層６が結晶成長し、電子走行層６の表面に電子供給層８が結晶成長し、電子走行層６と電子供給層８の間にヘテロ接合面が形成されている。本実施例では、電子走行層６がｉ型のＧａＮで形成され、電子供給層８がｉ型のＡｌ_ｙ１Ｇａ_１−ｙ１Ｎ層８（０＜ｙ１≦１）で形成されている。本実施例では、ｙ１＝０．１８であり、その膜圧は２０ｎｍである。Ａｌを含まないＧａＮ層上にＡｌを含むＧａＮ層が結晶成長しているヘテロ接合では、前者のバンドギャップよりも後者のバンドギャップが広いことから、ＧａＮ層６のヘテロ接合面に面した領域に２次元電子ガスが生成される。電子供給層６には、ｉ型のＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１≦１，０≦ｙ１≦１，０≦１−ｘ１−ｙ１＜１）を用いることができる。ＩｎとＡｌの少なくとも一方とＧａを含む窒化物半導体、すなわち、Ｉｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１＜１，０≦ｙ１＜１，０＜１−ｘ１−ｙ１＜１）であってＧａＮより大きなバンドギャップを持つ窒化物半導体、あるいは、ＡｌとＧａを含む窒化物半導体、すなわち、Ｉｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１＜１，０＜ｙ１＜１，０＜１−ｘ１−ｙ１＜１）であってＧａＮより大きなバンドギャップを持つ窒化物半導体を電子供給層に用いると、確実に２次元電子ガスが得られる。
図３において、参照番号中の添え字ａは領域Ａに形成されているトランジスタのための部材を示し、添え字ｃは領域Ｃに形成されているトランジスタのための部材を示し、両者に共通する事象については添え字を省略して説明する。
参照番号１４はソース電極、１６はドレイン電極、１２はゲート電極を示している。ゲート電極１２ａ，１２ｃと電子供給層８の間に存在する層を示す参照番号１０ａ，１０ｃは、ｐ型のＡｌ_ｙ２Ｇａ_１−ｙ２Ｎ層を示している。本実施例では、ｙ２＝０．２５である。すなわち、導電型を決定する不純物を除いては、電子供給層８と同じ材質で形成されている。一般に、ｐ型層１０ａ，１０ｃは、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）であればよく、電子供給層８と異なる組成であってもよい。Ｉｎ_、Ａｌ_、Ｇａのうちの少なくとも一種を含んでいればよい。参照番号１８は、半導体基板の表面を覆っている絶縁層である。ソース電極１４とヘテロ接合面の間に介在する範囲の電子供給層８と、ドレイン電極１６とヘテロ接合面の間に介在する範囲の電子供給層８は、例えば電極１４，１６を形成する金属が拡散するなどして低抵抗となっている。

素子分離領域Ｂでは、電子供給層８の表面に、ｐ型のＡｌ_ｙ２Ｇａ_１−ｙ２Ｎ層１０ｂが形成されている。本実施例では、ｙ２＝０．２５である。すなわち、第１トランジスタのためのｐ型層１０ａと第２トランジスタのためのｐ型層１０ｃと、同一組成の層１０ｂが形成されている。一般に、素子分離用ｐ型層１０ｂは、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）であればよく、電子供給層８と異なる仕様であってもよいし、第１トランジスタのためのｐ型層１０ａと第２トランジスタのためのｐ型層１０ｃと異なる仕様であってもよい。ただし、第１トランジスタのためのｐ型層１０ａと第２トランジスタのためのｐ型層１０ｃと、素子分離用ｐ型層１０ｂが、同一仕様（同一組成、同一層厚）であることが好ましい。同一仕様の層であれば、同一工程で結晶成長させることができる。

第１トランジスタの形成領域Ａと第２トランジスタの形成領域Ｃでは、ゲート電極１２に電圧が加えられていない状態では、ｐ型層１０と電子供給層８の界面から電子供給層８を介して電子走行層６に向けて空乏層が広がる。すなわち、ｐ型層１０と対向する範囲のヘテロ接合面が空乏化して２次元電子ガスが消失する。ゲート電極１２に正電圧を印加すると、ヘテロ接合面に２次元電子ガスが誘起され、空乏層が消失する。ゲート電極１２に正電圧を印加すると、ソース電極１４に対向する範囲のヘテロ接合面からドレイン電極１６に対向する範囲のヘテロ接合面までの間に２次元電子ガスが連続して存在する状態となり、ソース電極１４とドレイン電極１６の間が低抵抗となる。ゲート電極１２に電圧を印加しないと、ｐ型層１０と対向する範囲のヘテロ接合面から２次元電子ガスが消失し、ソース電極１４とドレイン電極１６の間が高抵抗となる。図３に示す電界効果トランジスタは、ｐ型層１０ａ，１０ｃによってノーマリオフの特性に調整されている。

トランジスタをノーマリオフの特性に調整するｐ型層１０ａ，１０ｃと同一仕様のｐ型層１０ｂを電子供給層８の表面に形成すると、ｐ型層１０ｂと電子供給層８の界面から電子供給層８を介して電子走行層６に向けて空乏層を広がる。素子分離領域Ｂでは、ｐ型層１０ｂによって、ヘテロ接合面が不導体化される。電子供給層８も電子走行層６もｉ型であり、高抵抗である。素子分離領域Ｂにおけるヘテロ接合面が不導体化されると、素子分離領域Ｂでは、電子供給層８、ヘテロ接合面、電子走行層６の全部が不導体となり、領域Ａと領域Ｃの間が電気的に絶縁されて分離される。なおバッファ層４は高抵抗である。

トランジスタをノーマリオフの特性に調整するｐ型層１０ａ，１０ｃと、素子分離用のｐ型層１０ｂは、同一仕様であり、同一工程で製造することができる。トランジスタに必要なｐ型層１０ａ，１０ｃの製造時に、素子分離用のｐ型層１０ｂまで製造できるから、図３の集積した半導体装置は製造しやすいという利点を備えている。

ゲート電極１２ａ，１２ｃには、タングステンを含む金属を用いるのが好ましい。タングステンを含む金属を用いると、ゲート電極１２ａ，１２ｃと、ｐ型層１０ａ，１０ｃの間に高抵抗層が形成され、ゲート電極に正電圧を印加したときのゲート電流を抑制することができる。

（第２実施例）
以下の説明では、図３を参照して説明した部材には同一の参照番号を付して重複説明を省略する。図４に示す第２実施例では、素子分離領域Ｂに形成するｐ型層１０ｂの表面に電極１２ｂを形成する。電極１２ｂは、ゲート電極１２ａ，１２ｃと同時に形成することができる。電極１２ｂを接地しておくと、ｐ型層１０ｂから伸びる空乏層の範囲が安定するために、素子分離特性が安定する。電極１２ｂは接地しておくことが好ましいが、導通を確保しなくてもよい。電極１２ｂがフローティングしていても、電極１２ｂによって空乏層の形成範囲が安定化する。電極１２ｂにタングステンを含む金属を用いると、空乏層が深く伸び、素子分離特性が向上する。

（第３実施例）
図５に示す第３実施例では、ｐ型層１０ｂで素子分離するのに加えて、Ｆイオン２４を注入して素子分離性能を向上させる。ＣＦ４プラズマ処理、あるいはイオン注入方法によって、Ｆイオン２４をｐ型層１０ｂに注入することができる。Ｆイオン２４は、ヘテロ接合面から２次元電子ガスを枯渇させ、素子分離領域Ｂの絶縁性能を向上させる。

（第４実施例）
ｐ型層１０ｂを利用して電子走行層６に空乏層を伸ばす技術は、素子分離に有効であるのみならず、周辺耐圧構造に利用することもできる。図６に示す第４実施例では、素子形成領域Ａを一巡する周辺耐圧領域Ｄに、３重のｐ型層を１０ｄ１，１０ｄ２，１０ｄ３を形成した例を示している。それぞれのｐ型層１０ｄ１，１０ｄ２，１０ｄ３は、素子形成領域Ａを一巡している。それぞれのｐ型層１０ｄ１，１０ｄ２，１０ｄ３は、周辺耐圧構造におけるガードリングに相当するものであり、ガードリングと同様に作動して周辺領域の耐圧性能を高める。

ｐ型層１０ｂ，１０ｄには、Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）を用いることができる。ＩｎとＡｌとＧａのうちの少なくとも一種を含んでいればよい。ｐ型層１０ｂ，１０ｄの膜厚は特に限定されない。電子供給層８の組成と膜厚によって、ヘテロ接合面の２次元電子ガスが消失するｐ型層１０ｂ，１０ｄの条件が決まる。その条件を満たしていれば、素子分離性能を得ることができる。
ヘテロ接合面とゲート電極の間に介在してノーマリオフの特性を実現するｐ型層には、素子分離に用いるｐ型層と同じ仕様の層を用いることができるが、両者の仕様を異ならせてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、複数個の横型ＧａＮトランシスタが形成されている領域と、複数個の横型ＧａＮダイオードが形成されている領域を領域を分離する場合に適用することもできる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：基板
４：バッファ層
６：電子走行層（ＧａＮ層）
８：電子供給層（Ｉｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ層）
１０ａ，１０ｃ：ノーマリオフを実現するｐ型層（Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層）
１０ｂ：素子分離用のｐ型層（Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層）
１０ｄ：周辺耐圧用のｐ型層（Ｉｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層）
１２ａ，１２ｃ：ゲート電極
１２ｂ：素子分離性能を安定化する電極
１４：ソース電極
１６：ドレイン電極

Claims (2)

1. ＧａＮで形成されている電子走行層とＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{１−ｘ１−ｙ１}Ｎ（０≦ｘ１≦１，０≦ｙ１≦１，０≦１−ｘ１−ｙ１＜１）で形成されている電子供給層のヘテロ接合面を備えている半導体基板に、前記ヘテロ接合面に生じる２次元電子ガスを利用する第１半導体装置と第２半導体装置が形成されており、
   前記第１半導体装置の形成領域と前記第２半導体装置の形成領域を電気的に分離する分離領域に存在する前記電子供給層の表面に、ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ（０≦ｘ２≦１，０≦ｙ２≦１，０≦１−ｘ２−ｙ２≦１）層が形成されており、
   前記分離領域では、前記ヘテロ接合面が空乏化していることを特徴とする、同一半導体基板に複数個の半導体装置が形成されている集積した半導体装置。
2. 前記第１半導体装置と前記第２半導体装置の少なくとも一方は、ノーマリオフ型の電界効果トランジスタであり、
   前記電界効果トランジスタのソース電極とドレイン電極の間に存在する前記電子供給層の表面に、前記ｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層と同一仕様のｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層が形成されており、
   後者のｐ型のＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎ層の表面にゲート電極が形成されており、
   前記ゲート電極に電圧が印加されないときに、前記ゲート電極に対向する範囲の前記ヘテロ接合面が空乏化していることを特徴とする、請求項１に記載の集積した半導体装置。

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