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KR100645039B1 - 정전기 방전 보호 소자 및 그 제조방법 - Google Patents

정전기 방전 보호 소자 및 그 제조방법 Download PDF

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KR100645039B1
KR100645039B1 KR1020030091308A KR20030091308A KR100645039B1 KR 100645039 B1 KR100645039 B1 KR 100645039B1 KR 1020030091308 A KR1020030091308 A KR 1020030091308A KR 20030091308 A KR20030091308 A KR 20030091308A KR 100645039 B1 KR100645039 B1 KR 100645039B1
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Abstract

정전기 방전 보호 소자 및 그 제조방법을 제공한다. 이 소자는 기판과 상기 기판에 형성된 n웰 및 상기 n웰 상에 형성된 p웰을 포함한다. p웰에 게이트 전극, n+소오스 및 n+드레인을 포함하는 NMOS 트랜지스터이 형성되고, 접지된 p+웰 픽업(p+ well pick-up)이 p웰에 형성된다. n웰은 NMOS 트랜지스의 n+드레인과 연결되고 n+소오스는 접지된다. n+드레인과 n웰을 연결하여 트리거 전압을 낮출 수 있고, 표면 전류 밀도를 낮출 수 있다.

Description

정전기 방전 보호 소자 및 그 제조방법{ELECTROSTATIC DISCHARGE PROTECTION DEVICE AND MEHTOD OF FABRICATING THE SAME}
도 1은 ggNMOS트랜지스터를 사용하는 정전기 방전 보호 회로를 설명하기 위한 도면이다.
도 2는 정전기 방전시 ggNMOS 트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도 3은 Ming-Dou Ker 등의 논문에 기술된 정전기 방전 보호를 위한 반도체 소자를 나타낸 도면이다.
도 4a는 본 발명의 제1 실시예에 따른 정전기 방전 보호 소자를 나타낸 단면도이다.
도 5b는 본 발명의 제2 실시예에 따른 정전기 방전 보호 소자의 등가회로도이다.
도 6 내지 8은 각각 본 발명의 제1 실시예에 따른 정전기 방전 보호 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 9 내지 도 11은 각각 본 발명의 제2 실시예에 따른 정전기 방전 보호 소자의 제조방법을 설명하기 위한 공정단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 정전기 방전 보호 소자(electrostatic discharge protection device) 및 그 제조방법에 관한 것이다.
모스 젠계효과 트랜지스터(MOSFET)으로 구성된 집적회로(IC)는 정전기 방전(ESD; electrostatic discharge)에 의한 손상에 매우 취약하다. 정전기 방전은 입출력(I/O), 전력 핀(Power pin) 또는 다른 집적회로의 패드에서 전달될 수 있으며, 이는 트랜지스터의 접합부(junction), 유전체 및 단위소자의 손상을 가져올 수 있다.
정전기 방전으로 부터 소자를 보호하기 위한 다양한 정전기 방전 보호 구조가 개발되어 있다. 정전기 방전 보호의 주된 목적은 정전기 방전에 의한 전류를 손상받기 쉬운 회로부로 부터 저저항 경로(low-impedance path)로 유도하는 것이다.
이러한 정전기 방전 보호 회로(ESD protection circuit)는 I/O 및 전력 핀과 내부 회로 사이에 병렬로 연결되어 정전기 방전시 낮은 전압에서 전류 경로를 제공하여 정전기 방전 전류를 외부로 유도한다. 대표적인 정전기 방전 보호 회로는 실리콘 제어 정류기(SCR;silicon coltrolled rectifier)와 npn 바이폴라 트랜지스터로 구분될 수 있다. 실리콘 제어 정류기는 기생 npnp 바이폴라 트랜지스터에 의해 정전기 방전 전류를 순간적으로 Vss 노드로 배출하는 구조이다. npn 바이폴라 트랜지스터는 스냅-백 현상을 배경으로 MOS트랜지스터의 기생 npn바이폴라 트랜지스터 의 동작에 의해 정전기 방전 전류를 Vss 노드로 배출하는 구조이다. npn 바이폴라 트랜지스터 구조를 위해서 정전기 방전 보호 회로는 접지 게이트 NMOS(ggNMOS;gate grounded NMOS) 트랜지스터를 사용한다.
도 1은 ggNMOS트랜지스터를 사용하는 정전기 방전 보호 회로를 설명하기 위한 도면이다.
도 2는 정전기 방전시 ggNMOS 트랜지스터의 전압-전류 특성을 나타낸 그래프이다.
도 1을 참조하면, 정전기 방전 보호 회로(5)는 패드(1)와 내부 회로(3)사이에 병렬로 연결된다. ggNMOS 트랜지스터의 드레인은 패드(1)에 전기적으로 연결되고, 트랜지스터의 게이트, 소오스 및 채널은 접지 노드(Vss node)에 연결된다.
도 2를 참조하면, 정전기 방전에 의해 ggNMOS 트랜지스터에 트리거 전압(trigger voltage;Vt)이상의 전압이 인가되면 ggNMOS 트랜지스터의 드레인 접합부의 브레이크 다운에 의해 전하의 일부가 기판으로 흐르고, 상기 전하에 의한 기생 npn 트랜지스터의 턴 온에 의해 저저항 경로(low-impedance path)를 통하여 다량의 정전기 방전 전류가 순간적으로 Vss 노드로 방출되어 내부회로(3)는 손상으로 부터 보호된다.
정전기 방전시 기판 표면 전류 밀도의 증가, 열 전하 문제(hot-carrier issue) 및 주울-열(joule heating)은 정전기 방전 내구성(ESD robustness)의 저하를 가져온다. 이를 해결하기 위하여 실리사이드 블로킹을 이용하여 ggNMOS의 게이트와 소오스/드레인 콘택 사이에 실리사이드 블로킹을 형성하는 구조가 사용된다. 그러나, 이 구조는 소오스/드레인 콘택이 접속되는 실리사이드를 게이트로 부터 이격시키기 위한 면적이 요구되어, 정전기 방전 회로의 면적이 증가되는 단점이 있다. IEEE 2002에 게재된 Ming-Dou Ker 등의 "Novel ESD Implantation for Sub-Quarter-Micron CMOS Technology with Enhanced Machine-Model ESD Robustness"는 레이아웃 면적을 증가시키지 않고 n+ 드레인을 n-확산층으로 감싸는 정전기 방전 보호 방법을 소개하고 있다.
도 3은 Ming-Dou Ker 등의 논문에 소개된 정전기 방전 보호를 위한 반도체 소자를 나타낸 도면이다.
도 3을 참조하면, 이 소자는 기판(10)에 형성된 p-well에 형성되고, n+드레인(20)을 공유하며 직렬 연결된 NMOS 트랜지스터들(T1, T2)을 포함한다. 각 NMOS 트랜지스터의 소오스(16)는 p+가드링(p+ guard ring;18)과 함께 Vss 노드에 접속된다. n+드레인은 패드(24)와 전기적으로 연결된다. 이 소자는 표면 전류 밀도의 증가 및 열전하 문제(hot carrier issue)를 극복하기 위하여 상기 n+드레인(20)을 감싸는 n-확산층(22)을 포함한다. 상기 n-확산층(22)은 상기 n+드레인(20) 하부에 공간(spacing)을 가진다.
상기 공간은 상대적으로 낮은 항복 전압(break down voltage)를 갖는다. 그러므로, 정전기 방전 전압에 n+드레인(20)에 가해질 때 상기 공간을 통해 기판 전류(substrate current)가 생성되어 NMOS 트랜지스터 내의 기생 npn 바이폴라 트랜지스터(Q1, Q2)를 통해 Vss 노드로 방전된다. 이 구조는 상대적으로 취약한 기판의 표면 및 트랜지스터의 채널로 부터 멀리 떨어진 전류 경로를 가지기 때문에 정전기 방전 내구성(ESD robustness)을 향상시킬 수 있다. 그러나, n+드레인(20) 하부에 공간을 가지는 n-확산층(22) 형성을 위한 추가 레이어가 필요하기 때문에 복잡한 공정이 요구되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 정전기 방전 내구성이 우수한 정전기 방전 보호 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 정전기 방전 회로의 면적을 증가시키지 않고 내구성을 향상시킬 수 있는 정전기 방전 보호 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 복잡한 공정을 추가하지 않고 기존의 공정을 변형에 의해 제조할 수 있는 정전기 방전 보호 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 n웰에 연결된 n+ 드레인을 갖는 정전기 방전 보호 소자를 제공한다. 이 소자는 기판과 상기 기판에 형성된 n웰 및 상기 n웰 상에 형성된 p웰을 포함한다. 상기 p웰에 게이트 전극, n+소오스 및 n+드레인을 포함하는 NMOS 트랜지스터이 형성되고, 접지된 p+웰 픽업(p+ well pick-up)이 상기 p웰에 형성된다. 상기 n웰은 상기 NMOS 트랜지스터의 상기 n+드레인과 연결되고, 상기 n+소오스는 접지된다.
집적회로(IC)의 입출력(I/O) 또는 전력 핀과 같은 회로 단자 및 접지 단자를 포함한다. 상기 회로 단자에 정전기 방전 보호 회로가 연결되어 정전기 방전으로 부터 내부 회로의 손상을 방지한다. 상기 n+드레인은 상기 회로 단자에 연결되고, 상기 n+소오스 및 상기 p+웰 픽업은 상기 접지 단자에 연결된다. 상기 게이트 전극은 상기 접지 단자에 연결되어 접지되거나, 상기 n+드레인과 전기적으로 연결될 수도 있다.
상기 n웰은 상기 p웰의 측벽을 따라 수직으로 확장되어 상기 n+ 드레인과 연결될 수 있는데, 상기 n+ 드레인은 상기 n웰의 불순물 농도의 영향으로 상기 n+소오스 보다 불순물 농도가 높을 수 있다. 상기 수직으로 확장된 n웰은 상기 p웰과 경계를 이룬다. 상기 n웰과 상기 p웰의 경계는 상기 n+드레인과 중첩될 수 있다.
본 발명의 일 실시예에서 회로 단자 및 접지 단자에 연결된 정전기 방전 보호 소자는 기판에 형성된 p웰과, 상기 p웰 영역에 형성된 NMOS트랜지스터를 포함한다. 상기 NMOS트랜지스터는 상기 접지 단자에 전기적으로 연결된 게이트 전극 및 n+소오스와 상기 회로 단자에 전기적으로 연결된 n+드레인 포함한다. 상기 p웰 영역에 p+ 웰 픽업이 형성된다. 상기 p+ 웰 픽업은 상기 접지 단자에 전기적으로 연결된다. 상기 p웰 하부에 n웰이 형성되는데, 상기 n웰은 수직으로 확장되어 상기 NMOS트랜지스터의 드레인에 연결된다.
본 발명의 다른 실시예에서 회로 단자 및 접지 단자에 연결된 정전기 방전 보호 소자는 기판에 형성된 p웰과, 상기 p웰 영역에 형성된 NMOS트랜지스터를 포함한다. 상기 NMOS트랜지스터는 상기 회로 단자에 전기적으로 연결된 게이트 전극 및 n+드레인과 상기 접지 단자에 전기적으로 연결된 n+소오스를 포함한다. 상기 p웰 영역에 p+ 웰 픽업이 형성된다. 상기 p+ 웰 픽업은 상기 접지 단자에 전기적으로 연결된다. 상기 p웰 하부에 n웰이 형성된다. 상기 n웰은 수직으로 확장되어 상기 NMOS트랜지스터의 드레인에 연결된다. 상기 회로 단자 및 상기 n+드레인은 배선에 의해 연결될 수 있다. 이 때, 상기 게이트 전극은 상기 배선이 신장된 부분일 수도 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 n웰에 연결된 n+드레인을 갖는 정전기 방전 보호 소자의 제조방법을 제공한다. 이 방법은 기판 상부에 p웰을 형성하고 상기 p웰 하부에 n웰을 형성한다. 상기 n웰은 수직으로 기판 표면까지 확장되도록 형성한다. 그 결과, 상기 기판 표면에 p웰 영역과 n웰 영역의 경계가 구획된다. 상기 p웰 영역에 불순물을 주입하여 서로 이격된 n+ 소오스 및 n+ 드레인을 형성한다. 이 때, 상기 n+ 드레인은 상기 p웰 영역과 상기 n웰 영역의 경계에 중첩되도록 형성한다. 상기 p웰 영역에 불순물을 주입하여 p+ 웰 픽업을 형성한다. 상기 p+웰 픽업, 상기 n+ 소오스 및 상기 n+ 드레인에 각각 접속된 배선을 형성한다. 상기 배선은 상기 p+ 웰 픽업 및 상기 n+ 소오스를 접지 단자에 연결하고, 상기 n+ 드레을은 회로 단자에 연결한다.
본 발명에서, 상기 n웰 영역 및 상기 p웰 영역을 형성하기 전에 상기 기판 상에 소자분리막을 형성할 수 있다. 상기 소자분리막은 상기 기판에 n웰 영역 및 p웰 영역을 포함하는 활성영역을 한정한다. 상기 n+ 소오스, 상기 p+ 웰 픽업 및 상기 n+ 드레인은 상기 활성영역 내에 형성된다. 상기 소자분리막은 상기 n웰 영역 및 상기 p웰 영역을 형성한 후에 형성할 수도 있다. 마찬가지로 상기 소자분리막은 상기 기판에 n웰 영역 및 p웰 영역을 포함하는 활성영역을 한정하고, 상기 n+ 소오스, 상기 p+ 웰 픽업 및 상기 n+ 드레인은 상기 활성영역 내에 형성된다.
상기 n+ 드레인에 접속된 배선은 상기 n+ 소오스 및 상기 n+ 드레인 사이의 영역 상부까지 확장될 수도 있다. 이 때, 상기 배선의 경계부분이 상기 n+ 소오스 상부에 중첩되게 형성함으로써, 상기 n+ 드레인 및 상기 n+ 소오스 사이에 필드 트랜지스터의 채널을 정의할 수도 있다.
본 발명의 일 실시예에서 상기 n+ 드레인 및 상기 n+ 소오스는 접지 게이트 트랜지스터의 소오스 및 드레인일 수도 있다. 이 정전기 방전 보호 소자의 제조방법은 기판 상부에 p웰을 형성하고 상기 p웰 하부에 n웰을 형성한다. 상기 n웰은 사기 p웰의 측벽을 따라 수직으로 기판의 표면까지 확장되도록 형성한다. 그 결과, 상기 기판 표면에 p웰 영역과 n웰 영역의 경계가 구획된다. 상기 p웰 영역 상에 게이트 전극을 형성한다. 상기 게이트 전극 양측의 기판 내에 불순물을 주입하여 n+소오스 및 n+드레인을 형성한다. 상기 n+ 드레인은 상기 p웰 영역과 상기 n웰 영역의 경계에 중첩되도록 형성할 수 있다. 상기 p웰 영역에 불순물을 주입하여 p+ 웰 픽업을 형성한다. 상기 p+웰 픽업, 상기 게이트 전극, 상기 n+ 소오스 및 상기 n+ 드레인에 각각 접속된 배선을 형성한다. 상기 배선은 상기 p+ 웰 픽업 및 상기 n+ 소오스을 접지 단자에 연결하고, 상기 n+ 드레인을 회로 단자에 연결한다.
상기 n웰 영역 및 상기 p웰 영역을 형성하기 전 또는 후에 소자분리막을 형성할 수 있다. 상기 소자분리막은 상기 기판에 형성되어 활성영역을 한정한다. 상기 활성영역은 상기 n웰 영역 및 상기 p웰 영역을 포함하도록 형성한다. 이 때, 상 기 게이트 전극은 상기 활성영역 내의 p웰 영역 상부를 가로지르도록 형성한다. 상기 게이트 전극의 일측의 활성영역은 p웰 영역이고 다른 측의 활성영역은 p웰 영역 및 n웰 영역이다. 상기 소자분리막은 상기 n웰 영역 및 상기 p웰 영역을 형성한 후에 형성할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4a는 본 발명의 제1 실시예에 따른 정전기 방전 보호 소자를 나타낸 단면도이다.
도 4a를 참조하면, 이 소자는 기판(50) 내에 형성된 n웰(25)과 상기 n웰(25) 상에 형성된 p웰(54)을 포함한다. 상기 p웰(54)은 상기 기판(50)의 표면까지 확장되어 있다. 상기 n웰(52)은 상기 p웰(54)의 측벽을 따라 수직으로 기판(50)의 표면까지 확장된 부분을 가진다. 상기 기판(50)에 소자분리막(56)이 형성되어 활성영역을 한정한다. 상기 활성영역은 p웰(54)이 형성된 영역(이하 'p웰 영역')과 n웰(54) 이 형성된 영역(이하 'n웰 영역')을 포함한다. 상기 활성영역 상에 게이트 전극(58)이 형성된다. 상기 게이트 전극(58)은 상기 활성영역의 상부를 가로지르고 상기 소자분리막(56) 상부까지 신장될 수도 있다. 상기 게이트 전극(58)은 상기 활성영역을 양분하는데, 상기 게이트 전극(58)의 일측의 활성영역은 p웰 영역과 n웰 영역을 포함하지만, 다른 측의 활성영역은 p웰 영역이다. 상기 게이트 전극(58) 양측의 활성영역 내에 불순물이 확산된 n+ 소오스(64) 및 n+ 드레인(62) 형성된다. 상기 게이트 전극(58), 상기 n+ 소오스(64) 및 상기 n+ 드레인(62)은 NMOS트랜지스터를 구성한다. 상기 n+ 소오스(64)는 p웰(54)에 형성되고, 상기 n+ 드레인(62)은 p웰(54) 및 n웰(52)에 중첩되어 형성된다. 일반적으로 NMOS트랜지스터의 소오스 및 드레인은 p웰 또는 p기판(p-substrate)에 형성되지만, 본 발명에 따른 정전기 방전 보호 소자의 NMOS 트랜지스터의 드레인은 p웰과 n웰에 중첩되어 n웰에 연결된 드레인을 가진다. 상기 n+ 드레인(62)은 상기 n웰(52)의 영향으로 상기 n+ 소오스(64)보다 불순물 농도가 높을 수 있다.
상기 p웰 영역(54)에 불순물이 주입된 p+ 웰 픽업(well pick-up; 66)이 형성된다. 상기 p+ 웰 픽업(66)은 상기 소자분리막(56)에 의해 상기 NMOS트랜지스터로 부터 이격될 수도 있다. 상기 n+ 드레인(62)은 집적회로의 회로 단자(60)에 접속되고, 상기 n+ 소오스(64)및 상기 p+ 웰 픽업(66)은 접지 단자에 접속된다. 상기 회로 단자(60)는 입출력(I/O;input/output) 핀, 데이타 핀 또는 전력 핀(power pin)일 수 있고, 내부 회로와 전기적으로 연결될 수 있다. 상기 게이트 전극(58)은 기생 npn바이폴라 트랜지스터의 베이스를 형성하기 위하여 n+소오스(64) 및 n+드레인(62)을 이격시키는 역할을 하지만, 상기 게이트 전극(58)은 접지 단자에 접속되어 정전기 방전 전류에 의한 상기 p웰(54)의 전압강하에 의해 NMOS트랜지스터의 이상 동작을 방지할 수도 있다.
대표적으로 하나의 게이트 전극(singular gate electrode)이 도시되었지만, 상기 NMOS트랜지스터는 다량의 전류를 방전하기 위하여 핑거 구조의 게이트 전극을 채택할 수도 있다. 이 경우에도 n웰은 수직으로 확장되어 n+드레인과 연결된다. 또한, 상기 p+ 웰 픽업(66)은 정전기 방전 보호 회로의 외곽을 둘러싸는 가드링(guard ring)의 형태로 상기 p웰(54)에 형성될 수 있다.
도 4b는 본 발명의 제1 실시예에 따른 정전기 방전 보호 소자를 나타낸 등가회로도이다.
이 정전기 방전 보호 소자는 상기 NMOS 트랜지스터 내의 기생 npn바이폴라 트랜지스터들(parasitic npn bipolar transistor; )의 병렬회로에 의해 동작한다. 상기 n+ 소오스(64), 상기 n+ 드레인(62) 및 상기 p웰(54)은 각각 제1 npn 바이폴라 트랜지스터(Q11)의 이미터, 콜렉터 및 베이스에 해당한다. 또한, 상기 n+소오스(64), 상기 n웰(52) 및 상기 p웰(54)은 각각 제2 npn 바이폴라 트랜지스터(Q12)의 이미터, 콜렉터 및 베이스에 해당한다.
정전기 방전 전압이 상기 n+ 드레인(62)에 인가되어 상기 n+ 드레인(62) 및 상기 n웰(52)과 상기 p웰(54) 사이의 정션이 브레이크 다운(break down)될 때, 상기 제1 및 제2 npn 바이폴라 트랜지스터들(Q11, Q12)이 각각 트리거된다. 상기 p웰(54)의 기생 저항들(R1, R2)에 의한 전압 강하에 의해 상기 제1 및 제2 npn 바 이폴라 트랜지스터(Q11, Q12)가 동작하여 정전기 방전 전류가 순간적으로 접지 단자를 통해 방전된다. 이 정전기 방전 보호 소자는 상기 n+ 소오스(64), 상기 n+ 드레인(62) 및 상기 p웰(52)로 구성된 수평 npn 바이폴라 트랜지스터(lateral npn bipolar transistor; Q11) 뿐만 아니라, n+ 소오스(64), 상기 n웰(52) 및 상기 p웰(54)로 구성된 수직 npn 바이폴라 트랜지스터(vertical npn bipolar transistor; Q12)의 동작으로 정전기 방전 전류를 방전한다. 따라서, 방전 전류를 분산시켜 기판 표면 전류를 낮출 수 있고, 기판 표면의 주울 열 발생을 억제할 수 있다. 또한, 상기 n웰(52)의 불순물에 의해 상기 n+ 드레인(62)은 불순물 농도가 종래 기술에 비해 높을 수 있다. 이는 상기 n+ 드레인(62)과 상기 p웰(54) 사이의 정션 브레이크 다운 전압을 낮출 수 있어 바이폴라 트랜지스터에 낮은 트리거 전압을 제공할 수 있다. 이 때, 상기 n+ 드레인(62)의 불순물 농도는 기판의 표면으로 부터 이격된 상기 p웰(54)의 가장자리 부분의 상기 n웰(52)과 연결된 부분에서 더 높다. 따라서, 이 부분이 먼저 브레이크 다운되어 게이트에 인접한 영역의 표면 전류 밀도를 더욱 더 낮출 수 있다.
도 5a는 본 발명의 제2 실시예에 따른 정전기 방전 보호 소자를 나타낸 단면도이다.
도 5a를 참조하면, 제1 실시예와 유사하게 이 소자는 n웰(52)에 연결된 n+ 드레인(62)을 갖는 NMOS 트랜지스터를 포함한다. 기판(50) 내에 n웰(52)과 p웰(54)이 형성된다. 상기 p웰(54)은 상기 기판(50)의 표면까지 확장되어 있다. 상기 n웰(52)은 상기 p웰(54)의 측벽을 따라 수직으로 기판(50)의 표면까지 확장된 부분 을 가진다. 상기 기판(50)에 소자분리막(56)이 형성되어 활성영역을 한정한다. 상기 활성영역은 p웰 영역과 n웰 영역을 포함한다. 상기 활성영역 상에 게이트 전극(58)이 형성된다. 상기 게이트 전극(58)은 상기 활성영역의 상부를 가로지르고 상기 소자분리막(56) 상부까지 신장될 수도 있다. 상기 게이트 전극(58)은 상기 활성영역을 양분하는데, 상기 게이트 전극(58)의 일측의 활성영역은 p웰 영역과 n웰 영역을 포함하지만, 다른 측의 활성영역은 p웰 영역만 포함한다. 상기 게이트 전극(58) 양측의 활성영역 내에 불순물이 확산된 n+ 소오스(64) 및 n+ 드레인(62) 형성된다. 상기 게이트 전극(58), 상기 n+ 소오스(64) 및 상기 n+ 드레인(62)은 NMOS트랜지스터를 구성한다. 상기 게이트 전극(58)과 상기 활성영역 사이에는 두꺼운 절연막이 개재된다. 상기 n+ 소오스(64)는 p웰(54)에 형성되고, 상기 n+ 드레인(62)은 p웰(54) 및 n웰(52)에 중첩되어 형성된다. 따라서, 이 정전기 방전 보호 소자의 NMOS 트랜지스터의 드레인은 p웰과 n웰에 중첩되어 n웰에 연결된 드레인을 가진다. 상기 n+ 드레인(62)은 상기 n웰(52)의 영향으로 상기 n+ 소오스(64)보다 불순물 농도가 높을 수 있다.
상기 p웰 영역(54)에 불순물이 주입된 p+ 웰 픽업(well pick-up; 66)이 형성된다. 상기 p+ 웰 픽업(66)은 상기 소자분리막(56)에 의해 상기 NMOS트랜지스터로 부터 이격될 수도 있다. 상기 n+ 드레인(62)은 집적회로의 회로 단자(60)에 접속되고, 상기 n+ 소오스(64)및 상기 p+ 웰 픽업(66)은 접지 단자에 접속된다. 제2 실시예에서 상기 게이트 전극(58)은 상기 n+ 드레인(62)과 함께 상기 회로 단자(60)에 접속된다. 정상 상태에서 정전기 방전 보호 소자의 NMOS 트랜지스터가 턴-오프 상 태로 유지되기 위해 이 NMOS 트랜지스터는 문턱 전압이 높은 것이 바람직하다. 따라서, 상기 게이트 전극(58) 및 상기 활성영역 사이에 두꺼운 절연막이 개재된다. 상기 게이트 전극(58)은 상기 n+ 드레인(62)에 접속되는 배선의 신장된 부분일 수도 있다. 이 경우, 배선과 기판 사이의 층간절연막이 게이트 절연막에 대응될 수 있다.
제2 실시예에서도 대표적으로 하나의 게이트 전극(singular gate electrode)이 도시되었지만, 상기 NMOS트랜지스터는 다량의 전류를 방전하기 위하여 핑거 구조의 게이트 전극을 채택할 수도 있다. 이 경우에도 n웰은 수직으로 확장되어 n+드레인과 연결된다. 또한, 상기 p+ 웰 픽업(66)은 정전기 방전 보호 회로의 외곽을 둘러싸는 가드링(guard ring)의 형태로 상기 p웰(54)에 형성될 수 있다.
도 5b는 본 발명의 제2 실시예에 따른 정전기 방전 보호 소자의 등가회로도이다.
도 5b를 참조하면, 이 정전기 방전 보호 소자는 NMOS 트랜지스터(T11)와, 상기 NMOS 트랜지스터(T11) 내의 기생 npn바이폴라 트랜지스터들(parasitic npn bipolar transistor; Q21, Q22)에 의해 동작한다. 상기 n+ 소오스(64), 상기 n+ 드레인(62) 및 상기 p웰(54)은 각각 제1 npn 바이폴라 트랜지스터(Q21)의 이미터, 콜렉터 및 베이스에 해당한다. 또한, 상기 n+소오스(64), 상기 n웰(52) 및 상기 p웰(54)은 각각 제2 npn 바이폴라 트랜지스터(Q22)의 이미터, 콜렉터 및 베이스에 해당한다.
정전기 방전 전압이 상기 n+ 드레인(62)에 인가되어 상기 n+ 드레인(62) 및 상기 n웰(52)과 상기 p웰(54) 사이의 정션이 브레이크 다운(break down)될 때, 상기 제1 및 제2 npn 바이폴라 트랜지스터들(Q21, Q22)이 각각 트리거된다. 상기 p웰(54)의 기생 저항들(R21, R22)에 의한 전압 강하에 의해 상기 제1 및 제2 npn 바이폴라 트랜지스터(Q21, Q22)가 동작하여 정전기 방전 전류가 순간적으로 접지 단자를 통해 방전된다. 이 정전기 방전 보호 소자는 상기 n+ 소오스(64), 상기 n+ 드레인(62) 및 상기 p웰(54)로 구성된 수평 npn 바이폴라 트랜지스터(lateral npn bipolar transistor; Q21)와, n+ 소오스(64), 상기 n웰(52) 및 상기 p웰(54)로 구성된 수직 npn 바이폴라 트랜지스터(vertical npn bipolar transistor; Q22) 뿐만 아니라 NMOS 트랜지스터(T11)의 동작으로 정전기 방전 전류를 방전한다. 즉, 상기 n+ 드레인(62) 및 상기 p웰(54)사이와, 상기 n웰(52)과 상기 p웰(54) 사이의 정션 브레이크 다운 전압(junction break down voltage)과 상기 NMOS 트랜지스터(T11)의 문턱전압 중 낮은 전압에서 트리거되어 정전기 방전 전류를 순간적으로 접지 단자를 통해 방전한다.
도 6 내지 8은 각각 본 발명의 제1 실시예에 따른 정전기 방전 보호 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 6을 참조하면, 기판(100) 내에 불순물을 주입하여 깊은 n웰(deep nwell; 102)을 형성한다. 상기 기판 내에 불순물을 주입하여 수직 n웰(vertical nwell; 104)을 형성한다. 상기 깊은 n웰(102)은 기판의 표면으로 부터 소정간격 떨어져 있고, 상기 수직 n웰(104)은 상기 깊은 n웰(102)과 연결되고 수직으로 상기 기판(100)의 표면까지 확장된다. CMOS 집적회로는 다양한 웰 구조를 가진다. 예컨 대, NMOS 트랜지스터가 형성되는 p웰, PMOS 트랜지스터가 형성되는 n웰 및 웰 바이어싱(well biasing) 및 웰의 격리를 위한 포켓 p웰 등이 집적회로에 구비된다. 따라서, 상기 깊은 n웰(102) 및 상기 수직 n웰(104)은 기존의 레이아웃을 변경함으로써 공정의 추가 없이 형성할 수 있다.
상기 깊은 n웰(102) 상부의 기판에 불순물을 주입하여 p웰(106)을 형성한다. 상기 웰들이 형성된 기판에 소자분리막(108)을 형성하여 제1 활성영역(110a) 및 제2 활성영역(110b)을 한정한다. 상기 소자분리막(108)은 상기 웰들을 형성하기 전에 먼저 형성할 수도 있다. 상기 제1 활성영역(110a)은 정전기 방전 보호 소자의 NMOS트랜지스터가 형성되는 영역이고, 상기 제2 활성영역(110b)은 상기 웰 픽업을 형성하기 위한 영역이다. 상기 웰 픽업이 상기 제1 활성영역(110a)에 형성되는 경우 상기 제2 활성영역(110b)은 형성되지 않을 수도 있다. 상기 제1 활성영역(110a)의 표면은 상기 p웰(106)이 형성된 p웰 영역과, 상기 수직 n웰(104)이 형성된 n웰 영역을 포함한다.
도 7을 참조하면, 상기 제1 활성영역(110a) 상에 게이트 전극(112)을 형성한다. 상기 게이트 전극(112)과 상기 제1 활성영역(110a) 사이에는 게이트 절연막이 게재된다. 상기 게이트 전극(112)은 상기 제1 활성영역(110a)을 가로질러 일부분은 상기 소자분리막(108) 상부까지 신장된다. 상기 게이트 전극(112)은 상기 제1 활성영역(110a)을 양분한다. 상기 게이트 전극(112) 일측의 제1 활성영역(110a)은 상기 p웰 영역이고, 다른 측은 상기 p웰 영역 및 상기 n웰 영역을 포함한다. 상기 제1 활성영역(110a)에 불순물을 주입하여 상기 게이트 전극(112) 양측에 각각 n+ 소오 스(116) 및 n+ 드레인(114)을 형성한다. 상기 n+ 소오스(116)는 상기 p웰 영역에 형성되고, 상기 n+ 드레인(114)은 상기 p웰 영역 및 상기 n웰 영역에 중첩되어 형성된다. 따라서, 상기 n+ 드레인(114)은 상기 수직 n웰(104)과 연결된다. 상기 p웰 영역에 불순물을 주입하여 p+ 웰 픽업(118)을 형성한다. 상기 p+ 웰 픽업(118)은 상기 제2 활성영역(110b)에 형성된다. 이 소자에서 상기 제2 활성영역(110b)을 형성하지 않으면 상기 p+ 웰 픽업(118)은 상기 제1 활성영역(110a)에 형성될 수 있다. 상기 p+ 웰 픽업(118)은 정전기 방전 보호 소자를 둘러싸는 가드링(guard ring) 형태로 형성할 수 있다. 가드링 구조를 채택함으로써 상기 p웰(106)을 통해 흐르는 정전기 방전 전류가 일 방향으로 집중되어 전류 밀도가 높아지는 것을 방지하는 효과를 기대할 수 있다.
상기 p+ 웰 픽업(118), 상기 n+ 소오스(116) 및 상기 n+ 드레인(114)은 내부 회로의 확산층 형성시 형성할 수 있다. 따라서, 그 형성 순서는 내부 회로의 형성 순서에 따라 변경될 수 있다.
도 8을 참조하면, 상기 기판의 전면에 층간절연막(124)을 형성한다. 상기 층간절연막(124)을 패터닝하여 상기 p+ 웰 픽업(118), 상기 n+ 소오스(116), 상기 n+ 드레인(114) 및 상기 게이트 전극(112)을 각각 노출시키는 콘택홀을 형성한다. 상기 게이트 전극(112)을 노출시키는 콘택홀은 상기 소자분리막(108) 상부에 위치하는 것이 바람직하다. 즉, 상기 게이트 전극의 소자분리막 상부에 신장된 부분에 콘택홀이 형성될 수 있다. 상기 층간절연막(124) 상에 배선을 형성한다. 상기 배선은 상기 콘택 홀을 통하여 신장되어 상기 p+ 웰 픽업(118) 및 상기 n+ 소오스(116)에 접속된 제1 배선(126)과 상기 콘택 홀을 통하여 신장되어 상기 n+ 드레인(114)에 접속된 제2 배선(128)을 포함한다. 상기 제1 배선(126)은 상기 콘택홀을 통하여 신장되어 상기 게이트 전극(112)에 접속될 수도 있다. 도면에서 상기 제1 배선(126) 및 상기 제2 배선(128)은 단일층으로 도시되었으나, 상기 제1 배선(126) 및 상기 제2 배선(128)은 각각 다층 배선 구조로 형성될 수도 있다. 즉, 상기 층간절연막(124) 상에 국부 배선(local interconnections)을 형성하고 상기 국부 배선 상에 다른 층간절연막을 더 형성하여, 상기 국부 배선을 연결하는 광역 배선(global interconnections)을 형성할 수도 있다. 상기 국부 배선 및 상기 광역 배선은 일반적인 다층배선기술(multiple interconnections technology)를 적용하여 형성될 수 있다.
상기 층간절연막(124)을 형성하기 전에 상기 n+ 소오스(116) 상기 n+ 드레인(114) 및 상기 p+ 웰 픽업(118)의 표면에 실리사이드층(122)을 더 형성할 수 있다. 상기 게이트 전극(112)의 상부면에도 실리사이드층이 형성될 수도 있다. 상기 실리사이드층(122)은 통상의 자기정렬 실리사이드 형성 공정(self aligned silicidation process)를 적용하여 형성할 수도 있다. 상기 게이트 전극(112)과 상기 실리사이드층(122)의 단락을 방지하기 위하여 상기 실리사이드층(122)을 형성하기 전에 상기 게이트 전극(112)의 측벽에 스페이서 패턴(120)을 형성할 수도 있다. 상기 스페이서 패턴(120)은 상기 실리사이드층(122)과 상기 게이트 전극(112)의 단락 방지 목적 이외에도, 실리사이드층과 정션 사이에 밸러스트 저항을 형성하기 위한 목적도 가질 수 있다. 실리사이드층을 형성하지 않더라도 내부 회로의 정션 엔 지니어링을 위해 상기 스페이서 패턴(120)은 집적회로 소자 내에 일괄적으로 형성될 수도 있다.
도시하지는 않았지만, 상기 제1 배선(126)은 접지 단자에 연결되고, 상기 제2 배선(128)은 회로 단자에 연결된다.
도 9 내지 도 11은 각각 본 발명의 제2 실시예에 따른 정전기 방전 보호 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 9를 참조하면, 기판(200) 내에 불순물을 주입하여 깊은 n웰(202)을 형성한다. 상기 기판 내에 불순물을 주입하여 수직 n웰(204)을 형성한다. 상기 깊은 n웰(202)은 기판의 표면으로 부터 소정간격 떨어져 있고, 상기 수직 n웰(204)은 상기 깊은 n웰(202)과 연결되고 수직으로 상기 기판(200)의 표면까지 확장된다. 상기 깊은 n웰(202) 및 상기 수직 n웰(204)은 기존의 레이아웃을 변경함으로써 공정의 추가 없이 형성할 수 있다.
상기 깊은 n웰(202) 상부의 기판에 불순물을 주입하여 p웰(206)을 형성한다. 상기 웰들이 형성된 기판에 소자분리막(208)을 형성하여 제1 활성영역(210a) 및 제2 활성영역(210b)을 한정한다. 상기 소자분리막(208)은 상기 웰들을 형성하기 전에 먼저 형성할 수도 있다. 상기 제2 활성영역(210b)은 상기 웰 픽업을 형성하기 위한 영역이다. 상기 웰 픽업이 상기 제1 활성영역(210a)에 형성되는 경우 상기 제2 활성영역(201b)은 형성되지 않을 수도 있다. 상기 제1 활성영역(210a)의 표면은 상기 p웰(206)이 형성된 p웰 영역과, 상기 수직 n웰(204)이 형성된 n웰 영역을 포함한다.
상기 제1 활성영역(210a) 상에 더미 게이트 패턴(212)을 형성한다. 상기 더미 게이트 패턴(212)은 상기 제1 활성영역(210a)을 가로질러 일부분은 상기 소자분리막(208) 상부까지 신장된다. 상기 더미 게이트 패턴(212) 일측의 제1 활성영역(210a)은 상기 p웰 영역이고, 다른 측은 상기 p웰 영역 및 상기 n웰 영역을 포함한다. 상기 제1 활성영역(210a)에 불순물을 주입하여 상기 더미 게이트 패턴(212) 양측에 각각 n+ 소오스(216) 및 n+ 드레인(214)을 형성한다. 상기 n+ 소오스(216)는 상기 p웰 영역에 형성되고, 상기 n+ 드레인(214)은 상기 p웰 영역 및 상기 n웰 영역에 중첩되어 형성된다. 따라서, 상기 n+ 드레인(214)은 상기 수직 n웰(204)과 연결된다. 상기 p웰 영역에 불순물을 주입하여 p+ 웰 픽업(218)을 형성한다. 상기 p+ 웰 픽업(218)은 상기 제2 활성영역(210b)에 형성된다. 이 소자에서 상기 제2 활성영역(210b)을 형성하지 않으면 상기 p+ 웰 픽업(218)은 상기 제1 활성영역(210a)에 형성될 수 있다. 상기 p+ 웰 픽업(218)은 정전기 방전 보호 소자를 둘러싸는 가드링(guard ring) 형태로 형성할 수 있다. 가드링 구조를 채택함으로써 상기 p웰(206)을 통해 흐르는 정전기 방전 전류가 일 방향으로 집중되어 전류 밀도가 높아지는 것을 방지하는 효과를 기대할 수 있다.
상기 p+ 웰 픽업(218), 상기 n+ 소오스(216) 및 상기 n+ 드레인(214)은 내부 회로의 불순물 확산층 형성시 형성할 수 있다. 따라서, 그 형성 순서는 내부 회로의 형성 순서에 따라 변경될 수 있다.
도 10을 참조하면, 상기 기판의 전면에 층간절연막(224)을 형성한다. 상기 층간절연막(224)을 패터닝하여 상기 p+ 웰 픽업(218), 상기 n+ 소오스(216) 및 상 기 n+ 드레인(214)을 각각 노출시키는 콘택홀들(225)을 형성한다. 상기 더미 게이트 패턴(212)은 상기 층간절연막(224)을 형성하기 전에 제거할 수 있으나, 상기 더미 게이트 패턴(212)이 절연막이면 상기 더미 게이트 패턴(212) 상에 층간절연막(224)을 형성하고 평탄화할 수도 있다.
상기 층간절연막(224)을 형성하기 전에 상기 n+ 소오스(216), 상기 n+ 드레인(214) 및 상기 p+ 웰 픽업(218)의 표면에 실리사이드층(222)을 더 형성할 수 있다. 이 때, 상기 더미 게이트 패턴(212)에 의해 상기 n+ 소오스(216) 및 상기 n+ 드레인(214) 사이의 영역에 실리사이드층이 형성되지 않는다. 그러므로, 상기 더미 게이트 패턴(212)은 상기 실리사이드층(222)을 형성한 이후에 제거하는 것이 바람직하다.
도 11을 참조하면, 상기 층간절연막(224) 상에 배선을 형성한다. 상기 배선은 상기 콘택 홀(225)을 통하여 신장되어 상기 p+ 웰 픽업(218) 및 상기 n+ 소오스(216)에 접속된 제1 배선(226)과 상기 콘택 홀을 통하여 신장되어 상기 n+ 드레인(214)에 접속된 제2 배선(228)을 포함한다. 상기 제2 배선(228)은 상기 n+ 소오스(216) 및 상기 n+ 드레인(214) 사이의 영역 상부까지 신장될 수도 있다. 이 경우, 상기 제2 배선(228)의 일 측벽은 상기 n+ 소오스(216)의 상부에 중첩되는 것이 바람직하다. 상기 제2 배선(228)에 소정 레벨 이상의 전압이 인가되면, 상기 n+ 소오스(216) 및 상기 n+ 드레인(214) 사이의 활성영역에 채널이 형성될 수 있다. 즉, 상기 제2 배선의 신장된 부분(G)과 상기 n+ 소오스(216) 및 상기 n+ 드레인(214)은 MOS트랜지스터를 구성할 수도 있다. 이 때, 상기 신장된 부분(G)과 상기 제1 활성영역(210a) 사이의 층간절연막은 MOS 트랜지스터의 게이트 절연층에 대응될 수 있다. 도면에서 상기 제1 배선(216) 및 상기 제2 배선(218)은 단일층으로 도시되었으나, 상기 제1 배선(216) 및 상기 제2 배선(218)은 각각 다층 배선 구조로 형성될 수도 있다. 즉, 상기 층간절연막(224) 상에 국부 배선(local interconnections)을 형성하고 상기 국부 배선상에 다른 층간절연막을 더 형성하여, 상기 국부 배선을 연결하는 광역 배선(global interconnections)을 형성할 수도 있다. 상기 국부 배선 및 상기 광역 배선은 일반적인 다층배선기술(multiple interconnections technology)를 적용하여 형성될 수 있다.
도시 하지는 않았지만, 상기 제1 배선(216)은 접지 단자에 연결되고, 상기 제2 배선(218)은 회로 단자에 연결된다. 정전기 방전 전압이 상기 제2 배선에 인가되면 이 정전기 방전 보호 소자가 동작하게 되는데, 상기 정전기 방전 전압이 일정 레벨 이상이면, 상기 제2 배선의 신장된 부분(G)에 의해 상기 n+ 소오스(216) 및 상기 n+ 드레인(214) 사이에 채널이 형성되어 정전기 방전 전류는 상기 n+ 소오스(216)를 통해 접지 단자로 방전될 수 있다.
상술한 것과 같이 본 발명에 따르면, 수평 npn 바이폴라 트랜지스터 뿐만 아니라 수직 npn 바이폴라 트랜지스터의 동작에 의해 정전기 방전 전류를 접지 단자를 통해 방출하기 때문에 취약한 기판 표면의 전류 밀도를 낮출 수 있고, 기판 표면으로 부터 떨어진 기판의 벌크의 경로를 따라 전류가 방전되기 때문에 기판 표면의 주울 열 발생을 억제할 수 있다. 또한, n웰과 n+ 드레인을 연결함으로써 n웰의 불순물에 의한 n+ 드레인의 불순물 농도를 높일 수 있기 때문에 트리거 전압을 낮출 수 있다. 트리거 전압이 낮으면 빠른 정전기 방전 효과를 제공할 뿐만 아니라 정전기 방전 보호 소자에 가해지는 스트레스도 줄일 수 있다.
더 나아가서, 드레인에 연결된 n웰은 기존 레이아웃만을 변경함으로써 내부 회로의 웰구조 형성과 함께 형성할 수 있다. 따라서, 추가 공정이 필요하지 않기 때문에 기존의 공정을 그대로 적용할 수 있다. 또한, 본 발명은 측방향 면적(lateral dimensions)을 증가시키지 않고 웰 구조를 변경하기 때문에 정전기 방전 보호 소자의 면적을 증가시키지 않고 내구성을 향상시킬 수 있다.

Claims (21)

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  10. 회로 단자 및 접지단자에 연결된 정전기 방전 보호 소자에 있어서,
    기판에 형성된 p웰;
    상기 p웰 영역에 형성되고, 상기 회로 단자에 접속된 게이트 전극 및 n+드레인과 상기 접지 단자에 접속된 n+소오스를 포함하는 NMOS트랜지스터;
    상기 p웰 영역에 형성되어 상기 접지 단자에 접속된 p+ 웰 픽업;및
    상기 p웰 하부에 형성되고 수직으로 확장되어 상기 NMOS트랜지스터의 드레인에 연결된 n웰을 포함하는 정전기 방전 보호 소자.
  11. 제 10 항에 있어서,
    상기 접지 단자에 연결된 제1 배선을 더 포함하되,
    상기 n+ 소오스 및 상기 p+ 웰 픽업은 상기 배선에 병렬로 연결된 것을 특징으로 하는 정전기 방전 보호 소자.
  12. 제 10 항에 있어서,
    상기 회로 단자 및 상기 n+ 드레인을 연결하는 제2 배선을 더 포함하되,
    상기 게이트 전극은 상기 제2 배선이 신장된 부분인 것을 특징으로 하는 정전기 방전 보호 소자.
  13. 제 10 항에 있어서,
    상기 n+드레인은 상기 n+소오스 보다 불순물 농도가 높은 것을 특징으로 하는 정전기 방전 보호 소자.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 회로 단자 및 접지 단자에 연결되는 정전기 방전 보호 소자를 제조함에 있어서,
    기판 상부에 p웰을 형성하고 상기 p웰 하부에 n웰을 형성하되, 상기 n웰은 상기 p웰의 측벽을 따라 수직으로 확장되어 상기 기판 표면에 p웰 영역과 n웰 영역의 경계가 구획되도록 형성하는 단계;
    상기 p웰 영역에 불순물을 주입하여 서로 이격된 n+ 소오스 및 n+ 드레인을 형성하되, 상기 n+ 드레인은 상기 p웰 영역과 상기 n웰 영역의 경계에 중첩되도록 형성하는 단계;
    상기 p웰 영역에 불순물을 주입하여 p+ 웰 픽업을 형성하는 단계;및
    상기 p+웰 픽업, 상기 n+ 소오스 및 상기 n+ 드레인에 각각 접속된 배선을 형성하되, 상기 p+ 웰 픽업 및 상기 n+ 소오스는 접지 단자에 연결하고, 상기 n+ 드레인은 회로 단자에 연결하는 단계를 포함하되,
    상기 n+ 드레인에 접속된 배선은 상기 n+ 소오스 및 상기 n+ 드레인 사이의 영역 상부까지 확장되어 그 경계 부분이 상기 n+ 소오스 상부에 중첩되게 형성하는 것을 특징으로 하는 정전기 방전 보호 소자의 제조방법.
  18. 회로 단자 및 접지 단자에 연결되는 정전기 방전 보호 소자의 제조방법에 있어서,
    기판 상부에 p웰을 형성하고 상기 p웰 하부에 n웰을 형성하되, 상기 n웰은 상기 p웰의 측벽을 따라 수직으로 확장되어 상기 기판 표면에 p웰 영역과 n웰 영역의 경계가 구획되도록 형성하는 단계;
    상기 p웰 영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 기판 내에 불순물을 주입하여 n+소오스 및 n+드레인을 형성하되, 상기 n+ 드레인은 상기 p웰 영역과 상기 n웰 영역의 경계에 중첩되도록 형성하는 단계;
    상기 p웰 영역에 불순물을 주입하여 p+ 웰 픽업을 형성하는 단계;및
    상기 p+웰 픽업, 상기 게이트 전극, 상기 n+ 소오스 및 상기 n+ 드레인에 각각 접속된 배선을 형성하되, 상기 p+ 웰 픽업 및 상기 n+ 소오스는 접지 단자에 연결하고, 상기 n+ 드레인 및 상기 게이트 전극은 회로 단자에 연결하는 단계를 포함하는 정전기 방전 보호 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 n웰 영역 및 상기 p웰 영역을 형성하기 전에,
    상기 기판 상에 소자분리막을 형성하여 활성영역을 한정하는 단계를 더 포함하되,
    상기 활성영역은 상기 n웰 영역 및 상기 p웰 영역을 포함하고, 상기 게이트 전극은 상기 활성영역 내의 p웰 영역 상부를 가로지르고, 상기 게이트 전극의 일측의 활성영역은 p웰 영역이고 다른 측의 활성영역은 p웰 영역 및 n웰 영역인 것을 특징으로 하는 정전기 방전 보호 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 n웰 영역 및 상기 p웰 영역을 형성한 후에,
    상기 기판 상에 소자분리막을 형성하여 활성영역을 한정하는 단계를 더 포함하되,
    상기 활성영역은 상기 n웰 영역 및 상기 p웰 영역을 포함하고, 상기 게이트 전극은 상기 활성영역 내의 p웰 영역 상부를 가로지르고, 상기 게이트 전극의 일측의 활성영역은 p웰 영역이고 다른 측의 활성영역은 p웰 영역 및 n웰 영역인 것을 특징으로 하는 정전기 방전 보호 소자의 제조방법.
  21. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024896A (zh) * 2016-06-30 2016-10-12 上海华力微电子有限公司 Esd nmos器件结构

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100638456B1 (ko) * 2004-12-30 2006-10-24 매그나칩 반도체 유한회사 이에스디 보호회로 및 그 제조방법
US7541648B2 (en) * 2005-01-21 2009-06-02 Micron Technology, Inc. Electrostatic discharge (ESD) protection circuit
US7465994B2 (en) * 2005-06-17 2008-12-16 Taiwan Semiconductor Manufacturing Co. Layout structure for ESD protection circuits
US7595245B2 (en) * 2005-08-12 2009-09-29 Texas Instruments Incorporated Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor
TW200739876A (en) * 2005-10-06 2007-10-16 Nxp Bv Electrostatic discharge protection device
KR100672681B1 (ko) * 2005-12-28 2007-01-24 동부일렉트로닉스 주식회사 바이폴라 트랜지스터의 제조방법
JP2007305917A (ja) 2006-05-15 2007-11-22 Nec Electronics Corp 半導体装置
KR100959438B1 (ko) * 2007-11-30 2010-05-25 주식회사 동부하이텍 정전기방전 보호소자 및 그 제조방법
US8476809B2 (en) * 2008-04-29 2013-07-02 Sand 9, Inc. Microelectromechanical systems (MEMS) resonators and related apparatus and methods
US7999357B1 (en) 2008-05-12 2011-08-16 Semiconductor Components Industries, Llc Electrostatic discharge circuit using forward biased circular-arc shaped steering diodes
CN101752347B (zh) * 2008-12-19 2011-12-14 上海华虹Nec电子有限公司 一种防静电保护结构及其制作方法
KR101145786B1 (ko) * 2009-12-30 2012-05-16 에스케이하이닉스 주식회사 정전기 방전 보호 장치
CN101901829A (zh) * 2010-05-07 2010-12-01 深圳深爱半导体有限公司 静电释放保护结构及制造方法
US8552530B2 (en) * 2010-08-02 2013-10-08 Amazing Microelectronics Corp. Vertical transient voltage suppressors
CN102157517A (zh) * 2010-12-30 2011-08-17 苏州华芯微电子股份有限公司 一种静电保护结构
CN102290340A (zh) * 2011-07-21 2011-12-21 中国科学院微电子研究所 一种改变静电保护器件触发电压的方法及装置
JP5849670B2 (ja) 2011-12-09 2016-02-03 セイコーエプソン株式会社 半導体装置
CN103367362B (zh) * 2012-04-09 2016-06-08 上海华虹宏力半导体制造有限公司 一种单向导电耐压器件及其制造方法
JP6011136B2 (ja) * 2012-08-09 2016-10-19 富士電機株式会社 半導体装置
KR102098663B1 (ko) 2013-10-11 2020-04-08 삼성전자주식회사 정전기 방전 보호 소자
JP2015216410A (ja) * 2015-09-04 2015-12-03 セイコーエプソン株式会社 半導体装置
KR102405343B1 (ko) 2015-12-15 2022-06-08 삼성전자주식회사 홀딩 전압 조절 가능한 정전기 방전 보호 소자
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构
US10923466B2 (en) 2018-07-24 2021-02-16 Amazing Microelectronic Corp. Vertical transient voltage suppression device
KR102781988B1 (ko) 2018-12-17 2025-03-18 에스케이하이닉스 주식회사 Esd 보호 장치
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
US12027612B2 (en) * 2021-01-14 2024-07-02 Texas Instruments Incorporated SCR having selective well contacts

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246122B1 (en) * 1996-07-09 2001-06-12 Winbond Electronics Corp. Electrostatic discharge protective schemes for integrated circuit packages
IL127738A (en) 1998-12-25 2001-08-08 Iscar Ltd Spinning tool
JP3926975B2 (ja) * 1999-09-22 2007-06-06 株式会社東芝 スタック型ｍｏｓトランジスタ保護回路
JP3573674B2 (ja) 1999-12-27 2004-10-06 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力保護装置とその保護方法
US6218226B1 (en) * 2000-01-21 2001-04-17 Vanguard International Semiconductor Corporation Method of forming an ESD protection device
KR100331858B1 (ko) 2000-03-15 2002-04-09 박종섭 이에스디(ｅｓｄ) 보호회로 및 그의 제조방법
JP4475725B2 (ja) 2000-03-24 2010-06-09 Ｈｏｙａ株式会社 内視鏡用細胞採取具
US6385021B1 (en) * 2000-04-10 2002-05-07 Motorola, Inc. Electrostatic discharge (ESD) protection circuit
KR20020015199A (ko) 2000-08-21 2002-02-27 박종섭 반도체장치의 정전방전보호소자
TW511269B (en) * 2001-03-05 2002-11-21 Taiwan Semiconductor Mfg Silicon-controlled rectifier device having deep well region structure and its application on electrostatic discharge protection circuit
US6639771B2 (en) * 2001-03-12 2003-10-28 Pericom Semiconductor Corp. Internet ESD-shunt diode protected by delayed external MOSFET switch
JP4084011B2 (ja) 2001-09-05 2008-04-30 株式会社東芝 半導体装置
US6936896B2 (en) * 2001-12-21 2005-08-30 Freescale Semiconductor, Inc. Semiconductor apparatus
KR100437856B1 (ko) * 2002-08-05 2004-06-30 삼성전자주식회사 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법.
US6849902B1 (en) * 2004-03-11 2005-02-01 Winbond Electronics Corp. Input/output cell with robust electrostatic discharge protection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024896A (zh) * 2016-06-30 2016-10-12 上海华力微电子有限公司 Esd nmos器件结构

Also Published As

Publication number Publication date
CN1630079A (zh) 2005-06-22
US7355252B2 (en) 2008-04-08
US20070241407A1 (en) 2007-10-18
CN100552939C (zh) 2009-10-21
US20080188047A1 (en) 2008-08-07
KR20050059609A (ko) 2005-06-21

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