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KR100959438B1 - 정전기방전 보호소자 및 그 제조방법 - Google Patents

정전기방전 보호소자 및 그 제조방법 Download PDF

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KR100959438B1
KR100959438B1 KR1020070123254A KR20070123254A KR100959438B1 KR 100959438 B1 KR100959438 B1 KR 100959438B1 KR 1020070123254 A KR1020070123254 A KR 1020070123254A KR 20070123254 A KR20070123254 A KR 20070123254A KR 100959438 B1 KR100959438 B1 KR 100959438B1
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Abstract

실시예에 따른 정전기방전 보호소자는 기판상에 형성된 제2 도전형 에피층(Epi layer); 상기 제2 도전형 에피층의 상부 일부영역에 형성된 제2 도전형 웰(well); 상기 제2 도전형 에피층(Epi layer)과 상기 제2 도전형 웰의 경계에 형성된 깊은 제1 도전형 웰; 상기 제2 도전형 에피층(Epi layer) 상측에 형성된 복수의 소자분리막에 의해 설정된 복수의 액티브영역; 및 상기 액티브영역에 형성된 트랜지스터와 이온주입영역;을 포함하는 것을 특징으로 한다.
정전기방전 보호소자, 정전기방전 보호소자, 에피층

Description

정전기방전 보호소자 및 그 제조방법{ESD Protection Device and Method for Manufacturing the same}
실시예는 정전기방전(ESD:Electro-Static Discharge) 보호소자(Protection Device) 및 그 제조방법에 관한 것이다.
씨모스이미지센서(CIS) 기술은 기존의 로직기술(logic technology)과 달리 포토다이오드(photo diode)로 구성된 수광부의 특성 개선을 위해 고 농도로 도핑된(doping)된 에피층(Epi layer)를 사용하고 있다. 이에 따라, P-well의 농도보다 에피층(Epi layer)의 도핑농도가 더 높게 된다. 그러므로, 에피층의 저항이 P-well의 저항보다 더 낮게 되어 베이스 영역인 에피층에 형성되는 저항은 기존 로직기술에서의 저항보다 더 감소하게 된다.
이렇게 감소된 베이스저항(base resistance)은 멀티핑거(multi-finger) 구조로 사용되는 ESD 소자의 불균일(non-uniform) 턴온(turn-on)을 유발함을 물론이고, 전체적인 ESD 성능(performance)이 저하하게 된다.
도 1은 로직(Logic) 0.13um와 CIS 0.13um에서 ESD 보호소자로 사용하고 있는 소자의 핑거(Finger) 수에 대한 It2(Thermal runaway current) 값을 나타낸 것으로 CIS 공정에서 멀티핑거(multi-finger) 구조(structure)가 될수록 It2가 저하되는 현상이 두드러기게 나타난다.
또한, 종래기술에 의하면 포토다이오드(phode diode)의 사이즈(size)가 점차 스케일다운(scale-down)되고 있는 상황이라 에피층(Epi layer)의 두께(thickness)도 감소하고 있다. 그런데, 종래의 CIS 공정에서 사용되어 지는 고농도의 기판(substrate)과 고온의 실리콘 에피공정(epitaxial)을 사용하는 경우에는 P형 이온, 예를 들어 보론(boron)의 아웃 디퓨젼(out-diffusion)이 발생할 수밖에 없다.
도 2는 에피층의 두께(X축)에 따른 도핑농도(Y축)의 프로파일(profile)이다.
도 2에서 L은 일반 로직소자에서의 도핑농도의 프로파일(profile)이다. 일반 로직소자에서는 기판의 농도가 P-well의 농도보다 일정하게 낮게 형성된다.
한편, 에피층을 사용하는 CIS 소자의 경우 에피층의 두께가 예를 들어 7㎛인 경우에는 로직 소자의 유사하게 P-well과 인접한 부분의 에피층의 농도는 P-well 보다 낮게 형성된다.
그러나, 에피층의 두께가 4㎛인 경우에는 P-well과 인접한 부분의 에피층에서는 아웃 디퓨젼(out-diffusion)이 발생하여 에피층과 P-well의 농도가 근접하게 되고, 나아가 에피층의 두께가 3㎛인 경우에는 P-well과 인접한 부분의 에피층에서는 아웃 디퓨젼(out-diffusion)이 더욱 심하게 발생하여 오히려 에피층의 농도가 P-well의 농도보다 높게 된다. 그러므로, 에피층의 저항이 P-well의 저항보다 더 낮게 되어 베이스 영역인 에피층에 형성되는 저항은 기존 로직기술에서의 저항보다 더 감소하게 된다.
이렇게 감소된 베이스저항(base resistance)은 앞서 기술한 바와 같이 멀티핑거(multi-finger) 구조로 사용되는 ESD 소자의 불균일(non-uniform) 턴온(turn-on)을 유발함을 물론이고, 전체적인 ESD 성능(performance)이 저하하게 된다.
종래의 CIS 공정이 6㎛ 이상의 두꺼운 Epi 공정을 사용하는 경우에는 기존 logic 공정과 유사한 특성을 가질 수 있지만, 공정축소(shrink)에 의해 4㎛ 이하의 Epi층를 사용하는 경우에는 ESD 보호소자의 성능의 저하가 있을 수밖에 없다. 실시예는 이에 따른 ESD 특성의 열화를 막는 새로는 정전기방전 보호소자 및 그 제조방법을 제공하고자 한다.
실시예에 따른 정전기방전 보호소자는 기판상에 형성된 제2 도전형 에피층(Epi layer); 상기 제2 도전형 에피층의 상부 일부영역에 형성된 제2 도전형 웰(well); 상기 제2 도전형 에피층(Epi layer)과 상기 제2 도전형 웰의 경계에 형성된 제1 도전형 제1 웰; 상기 제2 도전형 에피층(Epi layer) 상측에 형성된 복수의 소자분리막에 의해 설정된 복수의 액티브영역; 및 상기 액티브영역에 형성된 트랜지스터와 이온주입영역;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 정전기방전 보호소자의 제조방법은 기판상에 제2 도전형 에피층(Epi layer)을 형성하는 단계; 상기 제2 도전형 에피층의 상부 일부영역에 제2 도전형 웰(well)을 형성하는 단계; 상기 제2 도전형 에피층(Epi layer)과 상기 제2 도전형 웰의 경계에 제1 도전형 제1 웰을 형성하는 단계; 상기 제2 도전형 에피층(Epi layer) 상측에 복수의 소자분리막을 형성하여 복수의 액티브영역을 설정하는 단계; 및 상기 액티브영역에 트랜지스터를 형성하고 이온주입을 진행하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 정전기방전 보호소자 및 그 제조방법에 의하면, ESD 소자로 사용되는 부분에 전기적으로 격리(isolation) 시킴으로써 베이스(base) 저항의 감소에 따른 NPN소자의 성능저하를 막을 수 있다.
또한, 실시예에 의하면 Deep Nwell을 Vdd 단자와 연결함에 의해 패드(Pad)와 Vdd 간의 기생다이오드(parasitic diode)가 형성된다. 이는 기존 PMOS 소자(device)가 가지는 P+/Nwell 기생다이오드(parasitic diode)보다 훨씬 뛰어난 Ron 특성을 가지도록 설계가 가능하기 때문에 ESD 특성개선에 도움이 된다.
이하, 실시예에 따른 정전기방전 보호소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
실시예의 설명에 있어서 CIS의 정전기방전 보호소자에 대해 설명하나, 본 발명은 CIS용 전기방전 보호소자에 한정되는 것은 아니다.
(실시예)
도 3은 실시예에 따른 정전기방전 보호소자의 단면도이다.
실시예에 따른 정전기방전 보호소자는 기판(110)상에 형성된 제2 도전형 에피층(Epi layer)(120); 상기 제2 도전형 에피층(120)의 상부 일부영역에 형성된 제2 도전형 웰(well)(140); 상기 제2 도전형 에피층(Epi layer)(120)과 상기 제2 도전형 웰(140)의 경계에 형성된 깊은 제1 도전형 웰(130); 상기 제2 도전형 에피층(Epi layer)(120) 상측에 형성된 복수의 소자분리막(160)에 의해 설정된 복수의 액티브영역; 및 상기 액티브영역에 형성된 트랜지스터(170)와 이온주입영역(180, 182, 184, 186);을 포함할 수 있다. 상기 깊은 제1 도전형 웰(130)은 제1 도전형 제1 웰일 수 있다.
실시예는 상기 제2 도전형 웰(140)과 수평으로 배열되도록 상기 제2 도전형 에피층(120)의 상부 다른 영역에 형성된 제1 도전형 웰(well)(150)과 상기 제1 도전형 웰(150)에 대한 이온주입영역(186)과 연결되는 VDD(196)를 더 포함할 수 있다. 상기 제1 도전형 웰(well)(150)은 제1 도전형 제2 웰일 수 있다.
실시예의 상기 에피층(120)의 두께가 4㎛ 이하이며, 상기 깊은 제1 도전형 웰(130)은 1 ㎛ 내지 2 ㎛의 깊이에 형성될 수 있다.
또한, 상기 깊은 제1 도전형 웰(130)의 농도는 1E17~1E18/cm3일 수 있다. 한편, 미설명 도면부호는 아래의 제조방법에서 설명하기로 한다.
도 4는 실시예에 따른 정전기방전 보호소자의 효과를 나타내는 사진이다. 도 4와 같이 깊은 제1 도전형 웰(DNWELL)(130)은 제2 도전형 에피층(P-Epi)(120)과 제2 도전형 웰(PWELL)(140)의 사이에 형성됨으로써 PWELL과 P-substrate를 전기적으로 격리(isolation)시킬 수 있다.
도 4와 같이 상기 깊은 제1 도전형 웰(130)은 1 ㎛ 내지 2 ㎛의 깊이에 형성될 수 있으며, 도핑(Doping)의 중심치(Rp)가 약 1 ㎛ 내지 2 ㎛가 되도록 할 수 있 다. 이는 통상적으로 PWELL의 졍션뎁스(junction depth)가 1.0~1.5㎛이므로 이것보다 약간 더 깊도록 설계할 수 있다.
이에 따라, 도 4와 같이 깊은 제1 도전형 웰(DNWELL)(130)이 제2 도전형 에피층(P-Epi)(120)과 제2 도전형 웰(PWELL)(140)의 사이에 형성됨으로써 PWELL과 P-substrate를 전기적으로 격리(isolation)시킬 수 있다.
실시예에 따른 정전기방전 보호소자에 의하면, ESD 소자로 사용되는 부분에 전기적으로 격리(isolation) 시킴으로써 베이스(base) 저항의 감소에 따른 NPN소자의 성능저하를 막을 수 있다.
또한, 실시예에 의하면 Deep Nwell을 Vdd 단자와 연결함에 의해 패드(Pad)와 Vdd 간의 기생다이오드(parasitic diode)가 형성된다. 이는 기존 PMOS 소자(device)가 가지는 P+/Nwell 기생다이오드(parasitic diode)보다 훨씬 뛰어난 Ron 특성을 가지도록 설계가 가능하기 때문에 ESD 특성개선에 도움이 된다.
이하, 도 3을 참조하여 실시예에 따른 정전기방전 보호소자의 제조방법을 설명한다.
우선, 기판(110)상에 제2 도전형 에피층(Epi layer)(120)을 형성한다. 상기 기판(110)도 제2 도전형으로 도전되어 있을 수 있다. 예를 들어, P형 기판(110) 상에 P형 에피층(120)을 형성할 수 있다. 이때, 실시예에서 상기 에피층(120)은 약 4 ㎛ 이하로 형성될 수 있다.
다음으로, 상기 제2 도전형 에피층(120)의 상부 일부영역에 제2 도전형 웰(well)(140)을 형성한다. 예를 들어, P형 에피층(120) 상부에 3족 이온을 주입하 여 P형 웰(140)을 형성할 수 있다. 이때, 상기 제2 도전형 웰(140)의 도핑(doping) 농도가 약 1E17~1E18/cm3일 수 있다.
이후, 상기 제2 도전형 에피층(Epi layer)(120)과 상기 제2 도전형 웰(140)의 경계에 깊은 제1 도전형 웰(130)을 형성한다. 한편, 다른 실시예에서는 제2 도전형 웰(140)을 형성하기 전에 상기 깊은 제1 도전형 웰(130)을 형성할 수 있다.
실시예에 의하면 Deep Nwell을 적용함에 따라 R1과 R2가 전기적으로 분리되어 기존 로직(logic) 공정에서와 같은 R1의 저항을 가질 수밖에 없다. 이에 따라 앞서 발생하였던 멀티핑커(multi-finger) 구조에서의 불균일(non-uniform) 트리거링(triggering) 현상을 막을 수 있을 것으로 예상할 수 있다
이하 구체적인 깊은 제1 도전형 웰(130) 형성공정을 설명한다.
상기 에피층(120)의 두께가 4㎛ 이하인 경우에, 상기 깊은 제1 도전형 웰(130)은 약 1 ㎛ 내지 2 ㎛의 깊이에 형성될 수 있다.
예를 들어, 도즈(dose)는 인(phosphorus)으로 하고, 에너지(Energy)는 약 1.0 MeV ~2.0 MeV로 형성함으로써 약 1 ㎛ 내지 2 ㎛의 깊이에 상기 깊은 제1 도전형 웰(130)을 형성할 수 있다. 도핑 에너지(Energy)가 약 1.0MeV~2.0MeV인 경우에 Doping의 중심치(Rp)가 약 1.0um~2.0um 가 될 수 있다.
한편, 상기 깊은 제1 도전형 웰(130)을 형성하는 단계는 도즈(Dose)의 농도를 약 1.0E13~5E13/cm2로 진행함으로써 상기 깊은 제1 도전형 웰(130)의 농도가 1E17~1E18/cm3일 수 있다. 이는 통상적으로 Pwell(140)의 도핑(doping) 농도가 약 1E17~1E18/cm3을 가지므로 전기적인 격리(isolation)를 형성하기 위해서는 1E17~1E18/cm3의 농도를 가질 수 있도록 이온주입의 양이 위와 같이 결정될 수 있다.
다음으로, 상기 제2 도전형 에피층(Epi layer)(120) 상측에 복수의 소자분리막(160)을 형성하여 복수의 액티브영역을 설정한다.
이후, 상기 액티브영역에 트랜지스터(170)를 형성하고 이온주입을 진행하여 이온주입영역을 형성한다. 예를 들어, 제1 도전형 이온주입에의 의해 소스영역(180), 드레인영역(182)을 형성할 수 있고, 제2 도전형 이온주이영역(184)도 형성할 수 있다.
한편, 실시예는 상기 제2 도전형 웰(140)과 수평으로 배열되도록 상기 제2 도전형 에피층의 상부 다른 영역에 제1 도전형 웰(well)(150)을 형성할 수 있다.
이후, 상기 액티브영역에 이온주입을 진행하는 단계에서 상기 제1 도전형 웰의 상측에 제1 도전형 이온주입영역(186)을 형성할 수 있다.
이후, 상기 제1 도전형 웰에 대한 이온주입영역(186)과 연결되는 VDD(196)를 형성하고, 상기 소스영역(180)과 연결되는 VSS(192), 상기 드레인영역(182)과 연결되는 PAD(194)를 형성할 수 있다.
실시예에 따른 정전기방전 보호소자 및 그 제조방법에 의하면, ESD 소자로 사용되는 부분에 전기적으로 격리(isolation) 시킴으로써 베이스(base) 저항의 감소에 따른 NPN소자의 성능저하를 막을 수 있다.
또한, 실시예에 의하면 Deep Nwell을 Vdd 단자와 연결함에 의해 패드(Pad)와 Vdd 간의 기생다이오드(parasitic diode)가 형성된다. 이는 기존 PMOS 소자(device)가 가지는 P+/Nwell 기생다이오드(parasitic diode)보다 훨씬 뛰어난 Ron 특성을 가지도록 설계가 가능하기 때문에 ESD 특성개선에 도움이 된다.
또한, 실시예에 의하면 0.13um 이하의 CIS 공정에서 ESD 클램프(clamp) 소자의 특성저하를 피할 수 있는 구조이며, Deep NWELL 공정의 추가에 의한 NMOS소자의 전기적인 특성이 변하지 않으므로 기존의 I/O 라이브러리(library)를 그대로 사용 가능하다. 또한, 실시예는 Guard-ring 형태의 다이오드(diode)가 형성이 되기 때문에 기생다이오드(parasitic diode)의 Ron특성 향상이 기대된다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1과 도 2는 종래기술에 따른 정전기방전 보호소자의 문제점을 나타내는 사진.
도 3은 실시예에 따른 정전기방전 보호소자의 단면도.
도 4는 실시예에 따른 정전기방전 보호소자의 효과를 나타내는 사진.

Claims (11)

  1. 기판상에 형성된 제2 도전형 에피층(Epi layer);
    상기 제2 도전형 에피층의 상부 일부영역에 형성된 제2 도전형 웰(well);
    상기 제2 도전형 에피층(Epi layer)과 상기 제2 도전형 웰의 경계에 형성된 제1 도전형 제1 웰;
    상기 제2 도전형 에피층(Epi layer) 상측에 형성된 복수의 소자분리막에 의해 설정된 복수의 액티브영역; 및
    상기 액티브영역에 형성된 트랜지스터와 이온주입영역;을 포함하며,
    상기 제1 도전형 제1 웰은 상기 제2 도전형 웰과 상기 기판을 전기적으로 격리(isolation) 시키는 것을 특징으로 하는 정전기방전 보호소자.
  2. 제1 항에 있어서,
    상기 제2 도전형 웰과 수평으로 배열되도록 상기 제2 도전형 에피층의 상부 다른 영역에 형성된 제1 도전형 제2 웰(well);
    및 상기 제1 도전형 제2 웰에 대한 이온주입영역과 연결되는 VDD를 더 포함하며,
    상기 VDD는 상기 제1 도전형 제1 웰과 전기적으로 연결되는 것을 특징으로 하는 정전기방전 보호소자.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제1 도전형 제1 웰은
    상기 제2 도전형 에피층(Epi layer)과 상기 제2 도전형 웰의 경계의 전체 영역에 형성되는 것을 특징으로 하는 정전기방전 보호소자.
  4. 제1 항 또는 제2 항에 있어서,
    상기 제1 도전형 제1 웰의 이온주입된 농도는 상기 제2 도전형 웰의 이온주입된 농도과 같은 것을 특징으로 하는 정전기방전 보호소자.
  5. 기판상에 제2 도전형 에피층(Epi layer)을 형성하는 단계;
    상기 제2 도전형 에피층의 상부 일부영역에 제2 도전형 웰(well)을 형성하는 단계;
    상기 제2 도전형 에피층(Epi layer)과 상기 제2 도전형 웰의 경계에 제1 도전형 제1 웰을 형성하는 단계;
    상기 제2 도전형 에피층(Epi layer) 상측에 복수의 소자분리막을 형성하여 복수의 액티브영역을 설정하는 단계; 및
    상기 액티브영역에 트랜지스터를 형성하고 이온주입을 진행하는 단계;를 포함하며,
    상기 제1 도전형 제1 웰은 상기 제2 도전형 에피층(Epi layer)과 상기 제2 도전형 웰의 경계의 전체 영역에 형성되는 것을 특징으로 하는 정전기방전 보호소자의 제조방법.
  6. 제5 항에 있어서,
    상기 제2 도전형 웰과 수평으로 배열되도록 상기 제2 도전형 에피층의 상부 다른 영역에 제1 도전형 제2 웰(well)을 형성하는 단계; 및
    상기 제1 도전형 제2 웰에 대한 이온주입영역과 연결되는 VDD를 형성하는 단계;를 더 포함하며,
    상기 VDD는 상기 제1 도전형 제1 웰과 전기적으로 연결되는 것을 특징으로 하는 정전기방전 보호소자의 제조방법.
  7. 제5 항에 있어서,
    상기 제2 도전형 웰을 형성하는 단계 후에 상기 제1 도전형 제1 웰을 형성하는 단계를 진행하는 것을 특징으로 하는 정전기방전 보호소자의 제조방법.
  8. 제5 항에 있어서,
    상기 제2 도전형 웰을 형성하는 단계 전에 상기 제1 도전형 제1 웰을 형성하는 단계를 진행하는 것을 특징으로 하는 정전기방전 보호소자의 제조방법.
  9. 제5 항 내지 제8 항 중 어느 하나의 항에 있어서,
    상기 에피층의 두께가 4㎛ 이하이며,
    상기 제1 도전형 제1 웰은
    1 ㎛ 내지 2 ㎛의 깊이에 형성되는 것을 특징으로 하는 정전기방전 보호소자의 제조방법.
  10. 제5 항 내지 제8 항 중 어느 하나의 항에 있어서,
    상기 제1 도전형 제1 웰을 형성하는 단계는,
    도즈(dose)는 인(phosphorus)으로 하고, 에너지(Energy)는 1.0 MeV ~2.0 MeV로 형성하는 것을 특징으로 하는 정전기방전 보호소자의 제조방법.
  11. 제5 항 내지 제8 항 중 어느 하나의 항에 있어서,
    상기 제1 도전형 제1 웰의 이온주입된 농도는 상기 제2 도전형 웰의 이온주입된 농도과 같도록 진행하는 것을 특징으로 하는 정전기방전 보호소자의 제조방법.
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