[go: up one dir, main page]

TWI650867B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI650867B
TWI650867B TW106123311A TW106123311A TWI650867B TW I650867 B TWI650867 B TW I650867B TW 106123311 A TW106123311 A TW 106123311A TW 106123311 A TW106123311 A TW 106123311A TW I650867 B TWI650867 B TW I650867B
Authority
TW
Taiwan
Prior art keywords
semiconductor structure
epitaxial layer
trench
source
drain
Prior art date
Application number
TW106123311A
Other languages
English (en)
Other versions
TW201838187A (zh
Inventor
李力恒
陳佑昇
Original Assignee
財團法人工業技術研究院
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院 filed Critical 財團法人工業技術研究院
Publication of TW201838187A publication Critical patent/TW201838187A/zh
Application granted granted Critical
Publication of TWI650867B publication Critical patent/TWI650867B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/478—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] the 2D charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本發明提供一種半導體結構，包括：一矽基板，具有一凹溝，其中該凹溝之側壁之晶格方向為(111)，且該凹溝以一第一方向延伸；一磊晶層，設置於該凹溝之該等側壁上；以及一閘極，設置於該磊晶層上，並電性連接該磊晶層。本發明之半導體結構及其製造方法使得具有高電子遷移率、高崩潰電壓與耐熱性質的高電子遷移率電晶體可與互補式金氧半電路同時整合於同一矽(100)基板上，提升系統晶片對於處理功率及射頻功率訊號的能力。

Description

半導體結構及其製造方法
本發明係有關於一種半導體結構，特別是有關於一種於矽(100)基板上設置有高電子遷移率電晶體(HEMT)的半導體結構及其製造方法。
氮化鎵(GaN)與碳化矽(SiC)的半導體材料具備了優異的物理性質，例如寬能隙、高崩潰電場、以及相對較高的電子遷移率。在這兩種半導體材料上所製作的元件特別適合用於功率電子的領域。目前，對於高品質的碳化矽(SiC)基板已有相當程度地開發，其成本合理且可應用於市場及相關的製程技術(例如佈植製程與熱製程)。碳化矽(SiC)已被用來製作Schottky barrier二極體、BJT與MOSFET等。然而，儘管經過長時間之研究，氮化鎵(GaN)基板的品質仍未達到可供高效元件使用的水準。不過，氮化鎵(GaN)與其它相關的三族氮化物材料可順利成長於例如藍寶石、氮化鋁(AlN)與碳化矽(SiC)等的基板上。研究顯示，氮化鎵鋁(AlGaN)/氮化鎵(GaN)異質結構的三族氮化物半導體是製作高電子遷移率電晶體(HEMT)的極佳材料。該結構同時提供了高載子濃度與高載子遷移率這兩項優越的特性。在無任何摻雜情況下，在三族氮化物材料系統的 異質接面中可形成濃度約1013/cm2超高濃度的二維電子層。而在氮化鎵(GaN)與氮化鎵鋁(AlGaN)異質接面所形成的量子井中，其電子遷移率可高達1,400cm2/Vs。由於上述這兩項特性，使得三族氮化物材料在功率電子元件與射頻電子元件的應用上具備了極佳潛力。
早期，大部分的三族氮化物元件製作在碳化矽(SiC)基板上。製作在碳化矽(SiC)上的三族氮化物元件雖具備極佳效能，特別是在功率管理應用上，然而在製造成本上，卻相當昂貴。為求降低成本，於是開發了將元件製作在矽基板上的技術。矽晶體在(111)平面顯示的晶格結構為六方晶格，相同於三族氮化物在c-軸的晶格構造，而兩者之間所存在的晶格失配率(Mismatch)約為可接受的16%，故兩種異質半導體之間的介面可以達成相當良好之匹配。雖製作在矽(111)基板上的三族氮化物元件顯示了良好的功率與射頻效能，且與碳化矽(SiC)基板相較，矽(111)基板確實提供了更經濟與更低的成本。然而，矽(111)基板究竟非目前業界之主流，在進一步降低材料取得與管理成本之考量下，繼續尋求以矽(100)為基板的可能性仍有強烈之誘因與推動力。
主流的以矽為基礎之CMOS工業是以矽(100)基板作為主要基材。若三族氮化物亦可製作在矽(100)基板上，則三族氮化物元件不僅可受益於低成本主流材料的供應，亦可打開將三族氮化物元件整合於CMOS系統晶片的可能性。
為滿足矽CMOS工業以矽(100)基板作為主要基材 的現況、並尋求更低材料成本、以及能有效利用三族氮化物元件所具備處理功率及射頻訊號的優異能力，本發明提供一種於矽(100)基板上設置有高電子遷移率電晶體(HEMT)的半導體結構及其製造方法。
本發明之一實施例，提供一種半導體結構，包括：一矽基板，具有一凹溝，其中該凹溝之側壁之晶格方向為(111)，且該凹溝以一第一方向延伸；一磊晶層，設置於該凹溝之該等側壁上；以及一閘極，設置於該磊晶層上，並電性連接該磊晶層。
本發明之一實施例，提供一種半導體結構之製造方法，包括下列步驟：提供一矽基板；蝕刻該矽基板，以於該矽基板中形成一凹溝(groove)，其中該凹溝之側壁之晶格方向為(111)，且該凹溝以一第一方向延伸；形成一磊晶層於該凹溝之該等側壁上；以及形成一閘極於該磊晶層上，並電性連接該磊晶層。
本發明利用鹼性蝕刻液(例如氫氧化鉀)對傳統矽(100)基板進行簡單的濕蝕刻以於矽(100)基板中形成矽(111)斜面供高電子遷移率電晶體(HEMT)(三族氮化物層)設置於其上，使得具有高電子遷移率、高崩潰電壓與耐熱性質的高電子遷移率電晶體(HEMT)可因此與互補式金氧半(CMOS)電路同時整合於同一矽(100)基板上，提升系統晶片對於處理功率及射頻功率訊號的能力。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明 如下。
10、100‧‧‧半導體結構
12、120‧‧‧矽基板
14‧‧‧凹溝
16‧‧‧磊晶層
18‧‧‧閘極
18’‧‧‧閘極的第一部分
18”‧‧‧閘極的第二部分
18’’’‧‧‧閘極的第三部分
20‧‧‧第一方向
22‧‧‧凹溝側壁
24‧‧‧氮化鎵層
26‧‧‧氮化鎵鋁層
28/30‧‧‧源極/汲極
32‧‧‧凹溝底部
34‧‧‧第二方向
36、44、48‧‧‧圖案化光阻層
38、46‧‧‧蝕刻製程
40‧‧‧溝槽
42‧‧‧介電材料層
50‧‧‧圖案化介電層
52‧‧‧源極/汲極預定區域
54‧‧‧導電插栓
56‧‧‧蝕刻穿孔
58‧‧‧閘極金屬
60‧‧‧高電子遷移率電晶體(HEMT)
62‧‧‧互補式金氧半(CMOS)電路
64‧‧‧淺溝槽隔離物(STI)
第1A圖係根據本發明之一實施例，一種半導體結構的剖面示意圖；第1B圖為第1A圖所示半導體結構的上視圖；第2A圖係根據本發明之一實施例，一種半導體結構的剖面示意圖；第2B圖為第2A圖所示半導體結構的上視圖；第3A圖係根據本發明之一實施例，一種半導體結構的剖面示意圖；第3B圖為第3A圖所示半導體結構的上視圖；第4A~4M圖係根據本發明之一實施例，一種半導體結構製造方法的剖面示意圖；第5A~5I圖係根據本發明之一實施例，一種半導體結構製造方法的剖面示意圖；第6圖係根據本發明之一實施例，一種半導體結構的剖面示意圖；以及第7圖係根據本發明之一實施例，一種半導體結構的剖面示意圖。
請參閱第1A與1B圖，根據本發明之一實施例，揭示一種半導體結構10。第1A圖為半導體結構10的剖面示意圖，第1B圖為第1A圖所示半導體結構10的上視圖。
在本實施例中，半導體結構10包括：一矽基板12、一凹溝(groove)14、一磊晶層16、以及一閘極18。凹溝14設置於矽基板12中，且以一第一方向20延伸，例如以一z方向延伸。磊晶層16設置於凹溝14的側壁22上，並延伸於凹溝14的底部32與矽基板12上。閘極18設置於磊晶層16上，並電性連接磊晶層16。在一實施例中，凹溝14的側壁22的晶格方向(lattice direction)為(111)。磊晶層16設置於凹溝14間有一介電材料層42，且彼此接觸，介電材料層42位於矽基板12上。
在本實施例中，矽基板12的本體的晶格方向為(100)。
在本實施例中，凹溝14的側壁22為斜面，兩斜面間形成一夾角。
在本實施例中，磊晶層16包括氮化鎵(GaN)層24及設置於其上的氮化鎵鋁(AlGaN)層26。
在其他實施例中，磊晶層16亦可包括任意單層或多層且適合的三族氮化物層。
在本實施例中，半導體結構10更包括一緩衝層(未圖示)，設置於矽基板12與磊晶層16之間。
在本實施例中，如第1A圖所示，閘極18包括一第一部分18’、一第二部分18”、以及一第三部分18’’’，第一部分18’大致平行於矽基板12，第二部分18”連接第一部分18’的其中一端與磊晶層16，第三部分18’’’則連接第一部分18’的其中另一端與磊晶層16。
在本實施例中，半導體結構10更包括源極/汲極 (28/30)，分別設置於矽基板12上與凹溝14的底部32，且閘極18、源極/汲極(28/30)以一第二方向34延伸，例如以一z方向延伸，第二方向34平行於第一方向20。
在本實施例中，源極/汲極(28/30)包括鈦/鋁/鎳/金的複合材料。
在其他實施例中，源極/汲極(28/30)亦可包括任何適合的金屬或其合金材料。
在其他實施例中，源極/汲極(28/30)更包括設置於凹溝14的側壁22上，如第1A圖所示。
在其他實施例中，通道(未圖示)延伸形成於凹溝14的側壁22，且垂直第一方向20。
在本實施例中，磊晶層16、閘極18、源極/汲極(28/30)構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
請參閱第2A與2B圖，根據本發明之一實施例，揭示一種半導體結構10。第2A圖為半導體結構10的剖面示意圖，第2B圖為第2A圖所示半導體結構10的上視圖。
在本實施例中，半導體結構10包括：一矽基板12、一凹溝(groove)14、一磊晶層16、以及一閘極18。凹溝14設置於矽基板12中，且以一第一方向20延伸，例如以一z方向延伸。磊晶層16設置於凹溝14的側壁22上，並延伸於凹溝14的底部32與矽基板12上。閘極18設置於磊晶層16上，並電性連接磊晶層16。在一實施例中，凹溝14的側壁22的晶格方向(lattice direction)為(111)。磊晶層16設置於凹溝14間有一介電材料層 42，且彼此接觸，介電材料層42位於矽基板12上。
在本實施例中，矽基板12的本體的晶格方向為(100)。
在本實施例中，凹溝14的側壁22為斜面，兩斜面間形成一夾角。
在本實施例中，磊晶層16包括氮化鎵(GaN)層24及設置於其上的氮化鎵鋁(AlGaN)層26。
在其他實施例中，磊晶層16亦可包括任意單層或多層且適合的三族氮化物層。
在本實施例中，半導體結構10更包括一緩衝層(未圖示)，設置於矽基板12與磊晶層16之間。
在本實施例中，如第2A圖所示，閘極18包括一第一部分18’、一第二部分18”、以及一第三部分18’’’，第一部分18’向下凹陷形成一凹面結構，例如第一部分18’中的一部分結構較其他部分於空間上更為鄰近磊晶層16，第二部分18”連接第一部分18’的其中一端與磊晶層16，第三部分18’’’則連接第一部分18’的其中另一端與磊晶層16。
在本實施例中，半導體結構10更包括源極/汲極(28/30)，分別設置於矽基板12上與凹溝14的底部32，且閘極18、源極/汲極(28/30)以一第二方向34延伸，例如以一z方向延伸，第二方向34平行於第一方向20。
在本實施例中，源極/汲極(28/30)包括鈦/鋁/鎳/金的複合材料。
在其他實施例中，源極/汲極(28/30)亦可包括任何 適合的金屬或其合金材料。
在其他實施例中，源極/汲極(28/30)更包括設置於凹溝14的側壁22上，如第2A圖所示。
在其他實施例中，通道(未圖示)延伸形成於凹溝14的側壁22，且垂直第一方向20。
在本實施例中，磊晶層16、閘極18、源極/汲極(28/30)構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
請參閱第3A與3B圖，根據本發明之一實施例，揭示一種半導體結構10。第3A圖為半導體結構10的剖面示意圖，第3B圖為第3A圖所示半導體結構10的上視圖。
在本實施例中，半導體結構10包括：一矽基板12、一凹溝(groove)14、一磊晶層16、以及一閘極18。凹溝14設置於矽基板12中，且以一第一方向20延伸，例如以一z方向延伸。磊晶層16設置於凹溝14的側壁22上。閘極18設置於磊晶層16上，並延伸於凹溝14的底部32與矽基板12上，電性連接磊晶層16。在一實施例中，凹溝14的側壁22的晶格方向(lattice direction)為(111)。磊晶層16設置於凹溝14間有一介電材料層42，且彼此接觸，介電材料層42位於矽基板12上。
在本實施例中，矽基板12的本體的晶格方向為(100)。
在本實施例中，凹溝14的側壁22為斜面，兩斜面間形成一夾角。
在本實施例中，磊晶層16包括氮化鎵(GaN)層24及 形成於其上的氮化鎵鋁(AlGaN)層26。
在其他實施例中，磊晶層16亦可包括任意單層或多層且適合的三族氮化物層。
在本實施例中，半導體結構10更包括一緩衝層(未圖示)，設置於矽基板12與磊晶層16之間。
在本實施例中，半導體結構10更包括源極/汲極(28/30)(如第3B圖所示)，分別設置於磊晶層16上，並延伸於凹溝14的底部32與矽基板12上，且閘極18、源極/汲極(28/30)以一第二方向34延伸，例如以一x方向延伸，第二方向34垂直於第一方向20。
在本實施例中，源極/汲極(28/30)包括鈦/鋁/鎳/金的複合材料。
在其他實施例中，源極/汲極(28/30)亦可包括任何適合的金屬或其合金材料。
在其他實施例中，通道(未圖示)延伸形成於凹溝14的側壁22，且平行第一方向20。
在本實施例中，磊晶層16、閘極18、源極/汲極(28/30)構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
請參閱第4A~4M圖，根據本發明之一實施例，揭示一種半導體結構的製造方法。第4A~4M圖為半導體結構製造方法的剖面示意圖。
如第4A圖所示，提供一矽基板12，並清潔矽基板12。
在本實施例中，矽基板12的本體的晶格方向為(100)。
之後，如第4B圖所示，形成一圖案化光阻層36於矽基板12上。接著，以圖案化光阻層36為罩幕，進行顯影製程，並對矽基板12進行一蝕刻製程38，例如進行非等向性蝕刻的乾蝕刻製程。
如第4C圖所示，於上述蝕刻製程後，於矽基板12中，形成一溝槽40，之後，移除圖案化光阻層36。
之後，如第4D圖所示，於溝槽40中，填入一介電材料層42。
在本實施例中，介電材料層42由二氧化矽(SiO2)所構成。
在其他實施例中，介電材料層42亦可由其他適合作為抵抗鹼性溶液蝕刻的介電材料所構成。
之後，如第4E圖所示，形成一圖案化光阻層44於矽基板12上。接著，以圖案化光阻層44為罩幕，進行顯影製程，並對矽基板12進行一蝕刻製程46，例如進行等向性蝕刻的濕蝕刻製程，以於矽基板12中形成一凹溝(groove)14。值得注意的是，凹溝14的側壁22的晶格方向為(111)，且凹溝14以一第一方向20延伸，例如以一z方向延伸。
在本實施例中，使用作為蝕刻矽基板12的蝕刻液為氫氧化鉀。
在其他實施例中，其他適合使用作為蝕刻矽基板12的鹼性蝕刻液如氫氧化鈉(NaOH)或如AZ400K顯影液等。
在本實施例中，凹溝14的側壁22為斜面，兩斜面間形成一夾角。
之後，如第4F圖所示，對凹溝14中的介電材料層42進行薄化。接著，形成一磊晶層16於凹溝14的側壁22上，並延伸於凹溝14的底部32與矽基板12上。之後，形成一圖案化光阻層48於部分的磊晶層16上。介電材料層42位於磊晶層16與凹溝14間，且彼此接觸，介電材料層42位於矽基板12上。
在本實施例中，以氫氟酸溶液對凹溝14中的介電材料層42進行薄化。
在其他實施例中，亦可使用其他適合的酸性蝕刻液對凹溝14中的介電材料層42進行薄化。
在本實施例中，磊晶層16由氮化鎵(GaN)層24及形成於其上的氮化鎵鋁(AlGaN)層26所構成。
在其他實施例中，磊晶層16亦可由任意單層或多層且適合的三族氮化物層所構成。
在其他實施例中，更包括形成一緩衝層(未圖示)於矽基板12與磊晶層16之間，以緩和矽基板12與磊晶層16之間因巨大晶格錯位所產生的應力。
在其他實施例中，緩衝層可由氮化鎵、氮化鎵/氮化鋁構成之超晶格結構(Super Lattice)或氮化鋁等材料所構成。
之後，以圖案化光阻層48為罩幕，對未覆蓋圖案化光阻層48的部分磊晶層16進行蝕刻移除，以形成圖案化磊晶層16，以利後續進行元件間的隔離(isolation)作業，如第4G圖 所示。
在本實施例中，以感應耦合電漿離子蝕刻(inductively coupled plasma reactive ion etching)製程對未覆蓋圖案化光阻層48的部分磊晶層16進行蝕刻移除。
在其他實施例中，亦可使用其他適合的乾蝕刻(dry etching)製程對未覆蓋圖案化光阻層48的部分磊晶層16進行蝕刻移除。
之後，如第4H圖所示，形成一圖案化介電層50於磊晶層16與矽基板12上，露出多個源極/汲極預定區域52。
之後，如第4I圖所示，沈積一複合材料層於源極/汲極預定區域52，以定義源極/汲極(28/30)。
如第4I圖所示，源極/汲極(28/30)分別形成於矽基板12上與凹溝14的底部32。
在本實施例中，源極/汲極(28/30)包括鈦/鋁/鎳/金的複合材料。
在其他實施例中，源極/汲極(28/30)亦可包括任何適合的金屬或其合金材料。
在其他實施例中，源極/汲極(28/30)更包括自矽基板12上延伸至凹溝14的側壁22上，如第4I圖所示。
之後，如第4J圖所示，形成多個導電插栓(plug)54於介電層50中，以電性連接源極/汲極(28/30)。
之後，如第4K圖所示，對介電層50進行蝕刻，以形成多個蝕刻穿孔56。
之後，如第4L圖所示，填入閘極金屬58於蝕刻穿 孔56中，以電性連接位於凹溝14側壁22上的磊晶層16。
之後，如第4M圖所示，形成一閘極18於介電層50上，並電性連接磊晶層16。
在本實施例中，閘極18為一平面結構，如第4M圖所示。
在其他實施例中，閘極18亦可為其他結構態樣，例如為一凹面結構，即，閘極18中的一部分結構較其他部分於空間上更為鄰近磊晶層16，如第2A圖所示。
在本實施例中，閘極18、源極/汲極(28/30)以一第二方向34延伸，例如以一z方向延伸，第二方向34平行於第一方向20。
在本實施例中，磊晶層16、閘極18、源極/汲極(28/30)構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
請參閱第5A~5I圖，根據本發明之一實施例，揭示一種半導體結構的製造方法。第5A~5I圖為半導體結構製造方法的剖面示意圖。
如第5A圖所示，提供一矽基板12，並清潔矽基板12。
在本實施例中，矽基板12的本體的晶格方向為(100)。
之後，如第5B圖所示，形成一圖案化光阻層36於矽基板12上。接著，以圖案化光阻層36為罩幕，進行顯影製程，並對矽基板12進行一蝕刻製程38，例如進行非等向性蝕刻的乾 蝕刻製程。
如第5C圖所示，於上述蝕刻製程後，於矽基板12中，形成一溝槽40，之後，移除圖案化光阻層36。
之後，如第5D圖所示，於溝槽40中，填入一介電材料層42。
在本實施例中，介電材料層42由二氧化矽(SiO2)所構成。
在其他實施例中，介電材料層42亦可由其他適合作為抵抗鹼性溶液蝕刻的介電材料所構成。
之後，如第5E圖所示，形成一圖案化光阻層44於矽基板12上。接著，以圖案化光阻層44為罩幕，進行顯影製程，並對矽基板12進行一蝕刻製程46，例如進行等向性蝕刻的濕蝕刻製程，以於矽基板12中形成一凹溝(groove)14。值得注意的是，凹溝14的側壁22的晶格方向為(111)，且凹溝14以一第一方向20延伸，例如以一z方向延伸。
在本實施例中，使用作為蝕刻矽基板12的蝕刻液為氫氧化鉀。
在其他實施例中，其他適合使用作為蝕刻矽基板12的鹼性蝕刻液如氫氧化鈉(NaOH)或如AZ400K顯影液等。
在本實施例中，凹溝14的側壁22為斜面，兩斜面間形成一夾角。
之後，如第5F圖所示，對凹溝14中的介電材料層42進行薄化。接著，形成一磊晶層16於凹溝14的側壁22上，並延伸於凹溝14的底部32與矽基板12上。之後，形成一圖案化光 阻層(未圖示)於部分的磊晶層16上。介電材料層42位於磊晶層16與凹溝14間，且彼此接觸，介電材料層42位於矽基板12上。
在本實施例中，以氫氟酸溶液對凹溝14中的介電材料層42進行薄化。
在其他實施例中，亦可使用其他適合的酸性蝕刻液對凹溝14中的介電材料層42進行薄化。
在本實施例中，磊晶層16包括氮化鎵(GaN)層24及形成於其上的氮化鎵鋁(AlGaN)層26。
在其他實施例中，磊晶層16亦可包括任意單層或多層且適合的三族氮化物層。
在其他實施例中，更包括形成一緩衝層(未圖示)於矽基板12與磊晶層16之間，以緩和矽基板12與磊晶層16之間因巨大晶格錯位所產生的應力。
在其他實施例中，緩衝層可由氮化鎵、氮化鎵/氮化鋁構成之超晶格結構(Super Lattice)或氮化鋁等材料所構成。
之後，以上述圖案化光阻層為罩幕，對未覆蓋上述圖案化光阻層的部分磊晶層16進行蝕刻移除，以形成圖案化磊晶層16。
在本實施例中，圖案化磊晶層16僅位於凹溝14的側壁22上，如第5G圖所示。
在本實施例中，以感應耦合電漿離子蝕刻(inductively coupled plasma reactive ion etching)製程對未覆蓋上述圖案化光阻層的部分磊晶層16進行蝕刻移除。
在其他實施例中，亦可使用其他適合的乾蝕刻(dry etching)製程對未覆蓋上述圖案化光阻層的部分磊晶層16進行蝕刻移除。
之後，如第5H圖所示，形成一介電層(未圖示)於凹溝14與矽基板12上。接著，蝕刻上述介電層，以形成多個閘極、源極/汲極預定區域(未圖示)。之後，沈積一複合材料層於源極/汲極預定區域，以定義源極/汲極(28/30)。
在本實施例中，源極/汲極(28/30)(如第3B圖所示)，分別形成於磊晶層16上，並延伸於凹溝14的底部32與矽基板12上。
在本實施例中，源極/汲極(28/30)包括鈦/鋁/鎳/金的複合材料。
在其他實施例中，源極/汲極(28/30)亦可包括任何適合的金屬或其合金材料。
之後，如第5I圖所示，形成一閘極18於磊晶層16上，並延伸於凹溝14的底部32與矽基板12上，電性連接磊晶層16。
在本實施例中，閘極18、源極/汲極(28/30)以一第二方向34延伸，例如以一x方向延伸，第二方向34垂直於第一方向20。
在本實施例中，磊晶層16、閘極18、源極/汲極(28/30)構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
請參閱第6圖，根據本發明之一實施例，揭示一種 半導體結構100。第6圖為半導體結構100的剖面示意圖。
在半導體結構100(矽基板120)中，一側的元件為如第1A圖所示由磊晶層16、閘極18、源極/汲極(28/30)所構成的高電子遷移率電晶體(high electron mobility transistor，HEMT)60，另一側的元件則為互補式金氧半(CMOS)電路62，兩者之間以淺溝槽隔離物(STI)64電性隔離。
在本實施例中，矽基板120的本體的晶格方向為(100)。
請參閱第7圖，根據本發明之一實施例，揭示一種半導體結構100。第7圖為半導體結構100的剖面示意圖。
在半導體結構100(矽基板120)中，一側的元件為如第3A圖所示由磊晶層16、閘極18、源極/汲極(28/30)所構成的高電子遷移率電晶體(high electron mobility transistor，HEMT)60，另一側的元件則為互補式金氧半(CMOS)電路62，兩者之間以淺溝槽隔離物(STI)64電性隔離。
在本實施例中，矽基板120的本體的晶格方向為(100)。
本發明利用鹼性蝕刻液(例如氫氧化鉀)對傳統矽(100)基板進行簡單的濕蝕刻以於矽(100)基板中形成矽(111)斜面供高電子遷移率電晶體(HEMT)(三族氮化物層)設置於其上，使得具有高電子遷移率、高崩潰電壓與耐熱性質的高電子遷移率電晶體(HEMT)可因此與互補式金氧半(CMOS)電路同時整合於同一矽(100)基板上，提升系統晶片對於處理功率及射頻功率訊號的能力。
雖然本發明已以數個較佳實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (25)

  1. 一種半導體結構，包括：一矽基板，具有一凹溝，其中該凹溝之側壁之晶格方向為(111)，且該凹溝以一第一方向延伸；一磊晶層，包括一第一部分與一第二部分，該第一部分與該第二部分對向設置於該凹溝之該等側壁上，並接觸該等側壁；以及一閘極，設置於該磊晶層上，並電性連接該磊晶層。
  2. 如申請專利範圍第1項所述之半導體結構，其中該矽基板之晶格方向為(100)。
  3. 如申請專利範圍第1項所述之半導體結構，其中該凹溝之該等側壁為斜面。
  4. 如申請專利範圍第1項所述之半導體結構，其中該磊晶層形成於該凹溝之該等側壁上，並延伸於該凹溝之底部與該矽基板上。
  5. 如申請專利範圍第1項所述之半導體結構，其中該磊晶層包括三族氮化物。
  6. 如申請專利範圍第4項所述之半導體結構，更包括一源極與一汲極，分別設置於該矽基板上與該凹溝之該底部，且該閘極、該源極與該汲極以一第二方向延伸，該第二方向平行於該第一方向。
  7. 如申請專利範圍第6項所述之半導體結構，其中該源極與該汲極更包括設置於該凹溝之該等側壁上。
  8. 如申請專利範圍第6項所述之半導體結構，其中該磊晶 層、該閘極、該源極與該汲極構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
  9. 如申請專利範圍第8項所述之半導體結構，更包括一互補式金氧半電路，設置於該矽基板中，並與該高電子遷移率電晶體電性隔離。
  10. 如申請專利範圍第1項所述之半導體結構，更包括一源極與一汲極，分別設置於該磊晶層上，其中該閘極、該源極與該汲極延伸於該凹溝之底部與該矽基板上，且該閘極、該源極與該汲極以一第二方向延伸，該第二方向垂直於該第一方向。
  11. 如申請專利範圍第10項所述之半導體結構，其中該磊晶層、該閘極、該源極與該汲極構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
  12. 如申請專利範圍第11項所述之半導體結構，更包括一互補式金氧半電路，設置於該矽基板中，並與該高電子遷移率電晶體電性隔離。
  13. 一種半導體結構之製造方法，包括：提供一矽基板；蝕刻該矽基板，以於該矽基板中形成一凹溝，其中該凹溝之側壁之晶格方向為(111)，且該凹溝以一第一方向延伸；形成一磊晶層於該凹溝之該等側壁上，其中該磊晶層包括一第一部分與一第二部分，該第一部分與該第二部分對向設置於該凹溝之該等側壁上，並接觸該等側壁；以及形成一閘極於該磊晶層上，並電性連接該磊晶層。
  14. 如申請專利範圍第13項所述之半導體結構之製造方法，其中該矽基板之晶格方向為(100)。
  15. 如申請專利範圍第13項所述之半導體結構之製造方法，其中以氫氧化鉀或氫氧化鈉蝕刻該矽基板，以於該矽基板中形成該凹溝。
  16. 如申請專利範圍第13項所述之半導體結構之製造方法，其中該凹溝之該等側壁為斜面。
  17. 如申請專利範圍第13項所述之半導體結構之製造方法，其中該磊晶層形成於該凹溝之該等側壁上，並延伸於該凹溝之底部與該矽基板上。
  18. 如申請專利範圍第13項所述之半導體結構之製造方法，其中該磊晶層包括三族氮化物。
  19. 如申請專利範圍第17項所述之半導體結構之製造方法，更包括形成一源極與一汲極，分別於該矽基板上與該凹溝之該底部，且該閘極、該源極與該汲極以一第二方向延伸，該第二方向平行於該第一方向。
  20. 如申請專利範圍第19項所述之半導體結構之製造方法，其中該源極與該汲極更包括自該矽基板上延伸至該凹溝之該等側壁上。
  21. 如申請專利範圍第19項所述之半導體結構之製造方法，其中該磊晶層、該閘極、該源極與該汲極構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
  22. 如申請專利範圍第21項所述之半導體結構之製造方法，更包括形成一互補式金氧半電路於該矽基板中，並與該高 電子遷移率電晶體電性隔離。
  23. 如申請專利範圍第13項所述之半導體結構之製造方法，更包括形成一源極與一汲極，分別於該磊晶層上，其中該閘極、該源極與該汲極延伸於該凹溝之底部與該矽基板上，且該閘極、該源極與該汲極以一第二方向延伸，該第二方向垂直於該第一方向。
  24. 如申請專利範圍第23項所述之半導體結構之製造方法，其中該磊晶層、該閘極、該源極與該汲極構成一高電子遷移率電晶體(high electron mobility transistor，HEMT)。
  25. 如申請專利範圍第24項所述之半導體結構之製造方法，更包括形成一互補式金氧半電路於該矽基板中，並與該高電子遷移率電晶體電性隔離。
TW106123311A 2016-12-28 2017-07-12 半導體結構及其製造方法 TWI650867B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??201611237175.X 2016-12-28
CN201611237175.XA CN108258042A (zh) 2016-12-28 2016-12-28 半导体结构及其制造方法

Publications (2)

Publication Number Publication Date
TW201838187A TW201838187A (zh) 2018-10-16
TWI650867B true TWI650867B (zh) 2019-02-11

Family

ID=62630623

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106123311A TWI650867B (zh) 2016-12-28 2017-07-12 半導體結構及其製造方法

Country Status (3)

Country Link
US (1) US20180182877A1 (zh)
CN (1) CN108258042A (zh)
TW (1) TWI650867B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI747377B (zh) * 2019-07-17 2021-11-21 美商安托梅拉公司 設有含超晶格之突陡接面區之半導體元件及相關方法
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
US11222849B2 (en) 2020-04-24 2022-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate loss reduction for semiconductor devices
CN114975127B (zh) * 2022-08-01 2022-10-21 南京融芯微电子有限公司 一种碳化硅平面式功率mosfet器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201225286A (en) * 2010-12-09 2012-06-16 Ind Tech Res Inst Nitride semiconductor template and fabricating method thereof
TW201528336A (zh) * 2013-09-27 2015-07-16 Intel Corp 矽晶圓上之ｉｉｉ－ｖ族裝置的集成
TW201535516A (zh) * 2014-01-23 2015-09-16 Intel Corp 在矽溝槽中的三族氮化物裝置
TW201535715A (zh) * 2013-12-26 2015-09-16 Intel Corp 使用ＩｎＡｌＮ及ＡｌＧａＮ雙層封頂堆疊之矽基板上的低薄膜電阻ＧａＮ通道

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507304B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
US9520472B2 (en) * 2012-05-04 2016-12-13 Stc.Unm Growth of cubic crystalline phase strucure on silicon substrates and devices comprising the cubic crystalline phase structure
US9129889B2 (en) * 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
US20150079738A1 (en) * 2013-06-18 2015-03-19 Stephen P. Barlow Method for producing trench high electron mobility devices
DE102013222160A1 (de) * 2013-10-31 2015-04-30 Robert Bosch Gmbh Halbleiterbauelement sowie ein Verfahren zur Erzeugung eines Halbleiterbauelementes in einem eine kristallographische (100)-Orientierung aufweisenden Substrat

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201225286A (en) * 2010-12-09 2012-06-16 Ind Tech Res Inst Nitride semiconductor template and fabricating method thereof
TW201528336A (zh) * 2013-09-27 2015-07-16 Intel Corp 矽晶圓上之ｉｉｉ－ｖ族裝置的集成
TW201535715A (zh) * 2013-12-26 2015-09-16 Intel Corp 使用ＩｎＡｌＮ及ＡｌＧａＮ雙層封頂堆疊之矽基板上的低薄膜電阻ＧａＮ通道
TW201535516A (zh) * 2014-01-23 2015-09-16 Intel Corp 在矽溝槽中的三族氮化物裝置

Also Published As

Publication number Publication date
TW201838187A (zh) 2018-10-16
US20180182877A1 (en) 2018-06-28
CN108258042A (zh) 2018-07-06

Similar Documents

Publication Publication Date Title
US9768257B2 (en) Semiconductor device
US11139290B2 (en) High voltage cascode HEMT device
US8592292B2 (en) Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
US10366926B1 (en) Structure and formation method of semiconductor device structure
TWI650867B (zh) 半導體結構及其製造方法
CN103367440A (zh) 用于FinFET器件的鳍结构
WO2015096723A1 (zh) 一种增强型器件的制造方法
JP6834546B2 (ja) 半導体装置及びその製造方法
CN102769033B (zh) 具有高击穿电压的hemt及其制造方法
CN106030816A (zh) 具有增强的击穿电压的iii-n晶体管
TWI658586B (zh) 半導體結構及其製造方法
CN114127955B (zh) 半导体装置及其制造方法
CN103779222A (zh) Mosfet的制造方法
TW201947766A (zh) 高電子遷移率電晶體
CN103367394B (zh) 半导体器件及其制造方法
US20240387733A1 (en) Semiconductor device structure with gate stacks
TWI493617B (zh) 部分隔離矽基板之三族氮化物半導體裝置之製作方法
TW201737354A (zh) 半導體裝置，電子部件，電子設備及用於製造半導體裝置之方法
TWI692039B (zh) 半導體裝置的製作方法
WO2021218371A1 (zh) 一种iii族氮化物半导体集成电路结构、制造方法及其应用
WO2012174696A1 (zh) 半导体器件及其制造方法
CN117438318B (zh) 一种半导体器件及其制备方法
TW202404084A (zh) 同時具備耗盡模式與增強模式氮化鎵元件特徵的半導體結構及其半導體製程
TW202407775A (zh) 半導體裝置以及其製作方法
CN115663015A (zh) 一种半导体器件结构及其制备方法