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TWI493617B - 部分隔離矽基板之三族氮化物半導體裝置之製作方法 - Google Patents

部分隔離矽基板之三族氮化物半導體裝置之製作方法 Download PDF

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TWI493617B
TWI493617B TW102136251A TW102136251A TWI493617B TW I493617 B TWI493617 B TW I493617B TW 102136251 A TW102136251 A TW 102136251A TW 102136251 A TW102136251 A TW 102136251A TW I493617 B TWI493617 B TW I493617B
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semiconductor device
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TW102136251A
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Inventor
Yu Syuan Lin
Shuo Hung Hsu
Yi Wei Lien
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Nat Univ Tsing Hua
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Description

部分隔離矽基板之三族氮化物半導體裝置之製作方法
本發明係有關於一種部分隔離矽基板之三族氮化物半導體裝置之製作方法，尤指涉及一種從晶片上方直接蝕刻，不需要進行基板轉移以及矽基板深蝕刻之製程，特別係指能有效解決線寬問題，並省去基板轉移中必須磨薄矽基板造成元件接續製程不易與大尺寸晶片容易產生彎曲（Bowing）現象等製程問題者。
由於氮化鎵及其他金屬氮合物（如：氮化鋁及氮化銦）半導體元件之高輸出電流密度、高耐壓及高輸出功率等特性，廣泛被應用於高頻元件及功率元件上。近年來磊晶技術成長不斷突破，氮化鎵元件已經可以在藍寶石、碳化矽及矽基板上展現其優異特性。相較於其他基板，氮化鎵元件成長於大尺寸矽基板擁有相當大之優勢，如不錯的散熱效果、大幅降低製造成本及有機會整合現有先進矽製程等。
然而，異質接面氮化物元件成長於矽基板之元件中，仍然有下列幾點問題：
1.其元件耐壓特性一直相差理想值甚鉅。根據理論計算，氮化鎵應該可以承受至大約3.3MV/cm之崩潰電場（矽材料則大約0.3MV/cm）。異質接面氮化物蕭特基二極體中可以觀察到隨著元件側向漂移長度增加，崩潰電壓也跟著線性增長之趨勢（斜率約100V/μm）。但是氮化物元件於矽基板上隨著漂移區長度（Drift Length, Ldrift ）之增加，其崩潰電壓則會顯示飽和之趨勢，使元件之耐壓不如預期。其一原因在於元件成核層（Nucleation layer；通常為氮化鎵、氮化鋁或氮化鋁鎵材料）與矽基板之異質接面處會因能帶不連續（ΔEg）而產生一個寄生通道（Parasitic channel），如第９圖所示。此寄生通道在元件施加陽極（Anode）端（即蕭特基接面處）逆向偏壓較大時，會形成一漏電路徑（Leaky Path），使蕭特基接面所產生之大量電子沿此漏電路徑注入陰極（Cathode）端（即歐姆接面處），導致元件漏電流激增及元件提早崩潰於矽基板或矽基板與成核層之間接面處之現象。因此當氮化物二極體元件於矽基板之元件操作在較大之逆向偏壓時（約數百伏特），電子很容易地會從矽基板經由緩衝層/成核層流往陰極端產生大量流往基板之垂直向漏電流。此種垂直方向上之漏電流係造成元件提早崩潰及損耗之主要問題。
2.為解決前述崩潰電壓及漏電流問題，IMEC於2010年提出將矽基板完全蝕刻後再進行量測，其實驗流程如第１０圖所示。將矽完全蝕刻光，再將其元件轉移至另一絕緣基板上後，可以發現其崩潰電壓及漏電流之顯著改進，如第１１圖所示元件於關閉狀態（閘極逆偏，汲極順偏時）之元件輸出電壓電流曲線。主要原因為藉由蝕刻矽基板，其存在於成核層與矽基板之寄生通道也跟著被移除。另外，完全除去矽基板後，可觀察到如預期中元件崩潰電壓與漂移區長度（Length between gate and drain, Lgd ）之線性關係，如第１２圖所示元件崩潰電壓與漂移區長度之線性關係（Bin Lu, et al, “Breakdown mechanism in AlGaN/GaN HEMTs on Si substrate”,Device Research Conference (DRC) , 2010）。然而，此種方法也有其缺點：將基板完全去除後，再將元件轉移至玻璃基板上之散熱問題會造成其元件導通電阻之增加及導通電流之降低。如第１３圖所示元件導通狀態之元件輸出電壓電流曲線（P. Strivastava, et al,”Silicon substrate removal of GaN DHFETs for enhanced (>1100 V) breakdown voltage”, IEEE, Electron Device Letters, Vol. 31, No.8, 2010）。
3.為解決前述散熱問題，IMEC於2011年IEDM會議上提出採用矽溝槽環繞汲極（Si Trench Around the Drain, STAD）之局部蝕刻方式，只針對汲極正下方之矽基板進行蝕刻製程，可以剩餘之矽基板幫助減緩散熱問題（P. Srivastava, et al, “Si trench around drain STAD technology of GaN-DHFETs on Si substrate for boosting power performance” IEEE, International Electron Devices Meeting (IEDM), 2011）。其中IMEC係藉由蝕刻方式將矽區域性移除，其採用了如下步驟：
（１）將矽基板以研磨（Polish）方式打磨拋光至50～100 μm之厚度；
（２）將氮化鎵於矽基板元件利用直接接合（Direct Bonding）之方式轉移至另一基板上，如玻璃基板；以及
（３）定義蝕刻區域，並對矽基板進行50～100 μm深度之深蝕刻製程。
然而，上述方式仍含有下列幾項主要缺點：
1.晶片底部磨薄矽基板至大約50～100 μm左右，以利後續之矽基板深蝕刻製程，惟在晶片被磨薄後，通常會造成晶片彎曲（Bowling）之現象，過於嚴重之晶片彎曲會容易造成元件磊晶結構上之破壞，甚至後續製程之良率大為衰減，尤其針對大尺寸面積之晶片，此種現象將更加嚴重，會造成量產上之一大隱憂。
2.基板轉移需要使用直接接合或覆晶技術（Flip-Chip）技術將之接合。
3.對矽基板進行深蝕刻製程之線寬控制不易，未來將會面臨線寬無法持續微縮之問題。
爰此，故，ㄧ般習用者係無法符合使用者於實際使用時之所需。
本發明之主要目的係在於，克服習知技藝所遭遇之上述問題並提供一種從晶片上方直接蝕刻，不需要進行基板轉移以及矽基板深蝕刻之部分隔離矽基板之三族氮化物半導體裝置之製作方法。
本發明之次要目的係在於，提供一種省去基板轉移中必須磨薄矽基板造成元件接續製程不易與大尺寸晶片容易產生彎曲（Bowing）現象等製程問題之部分隔離矽基板之三族氮化物半導體裝置之製作方法。
本發明之另一目的係在於，提供一種可以簡化元件製程複雜度、降低製程成本之同時，亦可與現有製程相容，並能通用於大尺寸晶片製造，使其可以提升元件之崩潰電壓，更透過不用磨薄矽基板，將矽保留而使導通電流不會降低之外，亦能減緩其散熱問題之部分隔離矽基板之三族氮化物半導體裝置之製作方法。
為達以上之目的，本發明係一種部分隔離矽基板之三族氮化物半導體裝置之製作方法，其至少包含下列步驟：（Ａ）製作一二極體元件，其包含備製一矽基板，於該矽基板上形成一成核層（Nuclear），並於該成核層上形成一緩衝層（Buffer），且在該緩衝層上具有為一隔離結構所隔離之主動區，在該主動區內，一通道層（Channel）形成於該緩衝層上；一阻障層（Barrier）形成於該通道層上；以及一陽極（Anode）與一陰極（Cathode），形成於該阻障層或該通道層上，並在該陽極與該陰極之間之矽基板內形成一漂移區；（Ｂ）定義該二極體元件蝕刻區域後，直接由晶片上方進行蝕刻，將該阻障層、該通道層、該緩衝層、該成核層及部分矽基板區域蝕刻掉，其中，該蝕刻區域係可定義為該二極體元件主動區內或外圍；以及（Ｃ）針對矽基板之側向方向進行等向性/非等向性蝕刻之側向蝕刻製程，利用側向蝕刻該矽基板至該二極體元件漂移區。
於本發明上述實施例中，該二極體元件係為氮化物蕭特基（Schottky）二極體元件。
於本發明上述實施例中，該步驟（Ｂ）係藉由乾式蝕刻將該阻障層、該通道層、該緩衝層、該成核層及部分矽基板區域蝕刻掉，且該乾式蝕刻可為電感偶合式電漿（Inductive Couple Plasma, ICP）或反應性離子蝕刻（Reactive Ion Etching, RIE）。
於本發明上述實施例中，該步驟（Ｂ）之蝕刻區域係在該二極體元件主動區內，直接蝕刻該阻障層、該通道層、該緩衝層、該成核層及部分矽基板。
於本發明上述實施例中，該步驟（Ｂ）之蝕刻區域係在該二極體元件主動區外圍邊緣處，直接蝕刻該緩衝層、該成核層及部分矽基板。
於本發明上述實施例中，該步驟（Ｂ）之蝕刻區域可以為連續型蝕刻（Continuous Etching）圖案或非連續型蝕刻（Discrete Etching）圖案，同時蝕刻該阻障層、該通道層、該緩衝層、該成核層及部分矽基板。
於本發明上述實施例中，該步驟（Ｃ）係在該步驟（Ｂ）之蝕刻區域利用等向性/非等向側向蝕刻，將該陰極端及/或該陽極端下方之矽基板蝕刻掉。
於本發明上述實施例中，該步驟（Ｃ）側向蝕刻製程係為利用氫氧化鈉（NaOH）、氫氧化鉀（KOH）、乙二胺鄰苯二酚（Ethylenediamine Pyrocatechol, EDP）、或氫氧化四甲基銨溶液（Tetramethyl Ammonium Hydroxide, TMAH）之液體進行濕式蝕刻。
於本發明上述實施例中，該步驟（Ｃ）側向蝕刻製程係為利用二氟化氙（XeF2 ）或四氟化氙（XeF4 ）之可蝕刻該矽基板材料之含氟（F）離子當作氣體源，利用電漿方式進行側向蝕刻。
於本發明上述實施例中，該步驟（Ｃ）係在該二極體元件主動區內靠近該陽極端及/或該陰極端，利用等向性/非等向蝕刻，將該陽極端及/或該陰極端正下方之矽基板蝕刻掉。
１００‧‧‧二極體元件
１０‧‧‧矽基板
１１‧‧‧成核層
１２‧‧‧緩衝層
１３‧‧‧隔離結構
１４‧‧‧主動區
１５‧‧‧通道層
１６‧‧‧阻障層
１７‧‧‧陽極
１８‧‧‧陰極
１９‧‧‧漂移區
第１Ａ圖，係本發明第一～六實施例之二極體元件之剖面示意圖。
第１Ｂ圖，係本發明第一實施例之垂直蝕刻二極體元件之剖面示意圖。
第１Ｃ圖，係本發明第一實施例之側向蝕刻二極體元件之剖面示意圖。
第２Ａ圖，係本發明第二實施例之垂直蝕刻二極體元件之剖面示意圖。
第２Ｂ圖，係本發明第二實施例之側向蝕刻二極體元件之剖面示意圖。
第３Ａ圖，係本發明第三實施例之垂直蝕刻二極體元件之剖面示意圖
第３Ｂ圖，係本發明第三實施例之側向蝕刻二極體元件之剖面示意圖。
第４圖，係本發明之連續型蝕刻示意圖。
第５圖，係本發明之非連續型蝕刻示意圖。
第６圖，係本發明第四實施例之剖面示意圖。
第７圖，係本發明第五實施例之剖面示意圖。
第８圖，係本發明第六實施例之剖面示意圖。
第９圖，係習用之二極體元件之剖面示意圖。
第１０圖，係習用移除矽基板之蝕刻製程示意圖。
第１１圖，係習用元件於關閉狀態之元件輸出電壓電流曲線示意圖。
第１２圖，係習用元件之崩潰電壓與漂移區長度之線性關係示意圖。
第１３圖，係習用元件導通狀態之元件輸出電壓電流曲線示意圖。
請參閱『第１Ａ～１Ｃ圖、第２Ａ～２Ｂ圖、第３Ａ～３Ｂ圖、及第４、５圖』所示，係分別為本發明第一～六實施例之二極體元件之剖面示意圖、本發明第一實施例之垂直蝕刻二極體元件之剖面示意圖、本發明第一實施例之側向蝕刻二極體元件之剖面示意圖、本發明第二實施例之垂直蝕刻二極體元件之剖面示意圖、本發明第二實施例之側向蝕刻二極體元件之剖面示意圖、本發明第三實施例之垂直蝕刻二極體元件之剖面示意圖、本發明第三實施例之側向蝕刻二極體元件之剖面示意圖、本發明之連續型蝕刻示意圖、及本發明之非連續型蝕刻示意圖。如圖所示：本發明係一種部分隔離矽基板之三族氮化物半導體裝置之製作方法，其至少包含下列步驟：
（Ａ）製作一二極體元件１００，且該二極體元件１００係為氮化物蕭特基（Schottky）二極體元件。如第１Ａ圖所示，其包含備製一矽基板１０，於該矽基板１０上形成一成核層（Nuclear）１１，並於該成核層１１上形成一緩衝層（Buffer）１２，且在該緩衝層１２上具有為一隔離結構１３所隔離之主動區１４，在該主動區１４內，一通道層（Channel）１５形成於該緩衝層１２上；一阻障層（Barrier）１６形成於該通道層１５上；以及一陽極（Anode）１７與一陰極（Cathode）１８，形成於該阻障層１６或該通道層１５上，並在該陽極１７與該陰極１８之間之矽基板１０內形成一漂移區１９；
（Ｂ）定義該二極體元件１００蝕刻區域後，直接由晶片上方進行蝕刻，藉由乾式蝕刻或濕式蝕刻將該阻障層１６、該通道層１５、該緩衝層１２、該成核層１１及部分矽基板１０區域蝕刻掉，其中，該蝕刻區域係可定義為該二極體元件１００主動區１４內或外圍，且靠近該陽極１７端、該陰極１８端、或靠近該陽極１７及該陰極１８兩端同時進行蝕刻之區域；以及
（Ｃ）針對矽基板１０之側向方向進行等向性/非等向性蝕刻之側向蝕刻製程，利用側向蝕刻該矽基板１０至該二極體元件１００漂移區１９。
上述步驟（Ａ）所提之通道層可為三族氮化物，例如氮化鎵（GaN）、氮化銦（InN）、氮化鋁（AlN）或其合金氮化物，該合金氮化物並可為氮化鋁鎵（AlGaN）或氮化鋁銦（AlInN）等任一材料；該阻障層可為任一三族氮化物或合金氮化物，例如AlGaN或AlInN等。
上述步驟（Ｂ）所提之乾式蝕刻可為電感偶合式電漿（Inductive Couple Plasma, ICP）或反應性離子蝕刻（Reactive Ion Etching, RIE）。當步驟（Ｂ）係針對該二極體元件主動區外圍之蝕刻區域進行蝕刻時，該蝕刻區域為連續型蝕刻（Continuous Etching）圖案，如第４圖所示；當步驟（Ｂ）係針對該二極體元件主動區內之蝕刻區域進行蝕刻時，該蝕刻區域可為連續型蝕刻圖案或非連續型蝕刻（Discrete Etching）圖案，如第５圖所示。
上述該步驟（Ｃ）所提之側向蝕刻製程係為利用氫氧化鈉（NaOH）、氫氧化鉀（KOH）、乙二胺鄰苯二酚（Ethylenediamine Pyrocatechol, EDP）、或氫氧化四甲基銨溶液（Tetramethyl Ammonium Hydroxide, TMAH）之液體進行濕式蝕刻；或為利用二氟化氙（XeF2 ）或四氟化氙（XeF4 ）之可蝕刻該矽基板材料之含氟（F）離子當作氣體源，利用電漿方式進行側向蝕刻；抑或為利用氫氟酸（HF）蒸氣之可蝕刻該矽基板之氣體直接進行側向蝕刻。
如是，藉由上述揭露之流程構成一全新之部分隔離矽基板之三族氮化物半導體裝置之製作方法。
於第一實施例中，如第１Ａ～１Ｃ圖所示之結構，首先由上述步驟（Ａ）製作取得異質接面氮化物蕭特基二極體元件１００，藉由電感偶合式電漿或反應性離子蝕刻，在該二極體元件１００主動區１４外圍靠近該陽極１７端，直接蝕刻該緩衝層１２、該成核層１１及部分矽基板１０，再利用F離子朝該二極體元件１００之陽極１７端正下方進行側向蝕刻，將該陽極１７端正下方之矽基板１０蝕刻掉。
於第二實施例中，如第２Ａ及２Ｂ圖所示之結構，其製程順序皆同上述第一實施例，唯有元件布局上之差異。首先，同第１Ａ圖所示之結構，製作取得異質接面氮化物蕭特基二極體元件１００，藉由電感偶合式電漿或反應性離子蝕刻，在該二極體元件１００主動區１４外圍靠近該陰極１８端，直接蝕刻該緩衝層１２、該成核層１１及部分矽基板１０，再利用F離子朝該二極體元件１００之陰極１８端正下方進行側向蝕刻，將該陰極１８端正下方之矽基板蝕１０刻掉。
於第三實施例中，如第３Ａ及３Ｂ圖所示之結構，其製程順序皆同上述第一實施例，唯有元件布局上之差異。首先，同第１Ａ圖所示之結構，製作取得異質接面氮化物蕭特基二極體元件１００，藉由任意乾式或溼式蝕刻之方式，在該二極體元件１００主動區１４外圍靠近該陽極１７及該陰極１８兩端，同時蝕刻該緩衝層１２、該成核層１１及部分矽基板１０，再利用等向性/非等向蝕刻，朝該陽極１７及該陰極１８兩端正下方同時進行側向蝕刻，將該陽極１７及該陰極１８兩端正下方之矽基板１０蝕刻掉。
請參閱『第６圖～第８圖』所示，係分別為本發明第四實施例之剖面示意圖、本發明第五實施例之剖面示意圖、及本發明第六實施例之剖面示意圖。如圖所示：上述第一～三實施例所示之元件佈局，皆從元件之主動區外圍進行側向蝕刻至陽極或/及陰極之正下方矽基板區域。另外，本發明也可以從元件之主動區內進行蝕刻，如第６圖～第８圖所示之元件結構，其中：
於第四實施例中，如第６圖所示之結構，製作取得第１Ａ圖所示之異質接面氮化物蕭特基二極體元件１００，藉由任意乾式或溼式蝕刻之方式，在該二極體元件１００主動區１４內靠近該陽極１７端，直接蝕刻該阻障層１６、該通道層１５、該緩衝層１２、該成核層１１及部分矽基板１０，再利用等向性/非等向蝕刻，朝該陽極１７端正下方進行側向蝕刻，將該陽極１７端正下方之矽基板１０蝕刻掉。
於第五實施例中，如第７圖所示之結構，製作取得第１Ａ圖所示之異質接面氮化物蕭特基二極體元件１００，藉由任意乾式或溼式蝕刻之方式，在該二極體元件１００主動區１４內靠近該陰極１８端，直接蝕刻該阻障層１６、該通道層１５、該緩衝層１２、該成核層１１及部分矽基板１０，再利用等向性/非等向蝕刻，朝該陰極１８端正下方進行側向蝕刻，將該陰極１８端正下方之矽基板１０蝕刻掉。
於第六實施例中，如第８圖所示之結構，製作取得第１Ａ圖所示之異質接面氮化物蕭特基二極體元件１００，藉由任意乾式或溼式蝕刻之方式，在該二極體元件１００主動區１４內靠近該陽極１７及該陰極１８兩端，同時蝕刻該阻障層１６、該通道層１５、該緩衝層１２、該成核層１１及部分矽基板１０，再利用等向性/非等向蝕刻，朝該陽極１７及該陰極１８兩端正下方同時進行側向蝕刻，將該陽極１７及該陰極１８兩端正下方之矽基板１０蝕刻掉。
因此，本發明提出一種從晶片上方直接蝕刻，不需要進行基板轉移以及矽基板深蝕刻之製程，可使其線寬問題有效解決，並且省去基板轉移中必須磨薄矽基板造成元件接續製程不易與大尺寸晶片容易產生彎曲（Bowing）現象等製程問題，使本發明得以簡化其元件製程複雜度、降低製程成本之同時，亦可與現有製程相容，並能通用於大尺寸晶片製造，使其可以提升元件之崩潰電壓，更透過不用磨薄矽基板，將矽保留而使導通電流不會降低之外，亦能減緩其散熱問題。
綜上所述，本發明係一種部分隔離矽基板之三族氮化物半導體裝置之製作方法，可有效改善習用之種種缺點，係從晶片上方直接蝕刻，不需要進行基板轉移以及矽基板深蝕刻之製程，可使其線寬問題有效解決，並且省去基板轉移中必須磨薄矽基板造成元件接續製程不易與大尺寸晶片容易產生彎曲（Bowing）現象等製程問題，可以簡化元件製程複雜度、降低製程成本之同時，亦可與現有製程相容，並能通用於大尺寸晶片製造，使其可以提升元件之崩潰電壓，更透過不用磨薄矽基板，將矽保留而使導通電流不會降低之外，亦能減緩其散熱問題，進而使本發明之産生能更進步、更實用、更符合使用者之所須，確已符合發明專利申請之要件，爰依法提出專利申請。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單的等效變化與修飾，皆應仍屬本發明專利涵蓋之範圍內。
10‧‧‧矽基板
11‧‧‧成核層
12‧‧‧緩衝層
13‧‧‧隔離結構
14‧‧‧主動區
15‧‧‧通道層
16‧‧‧阻障層
17‧‧‧陽極
18‧‧‧陰極
19‧‧‧漂移區
100‧‧‧二極體元件

Claims (10)

  1. 一種部分隔離矽基板之三族氮化物半導體裝置之製作方法，其至少包含下列步驟：
    （Ａ）製作一二極體元件，其包含備製一矽基板，於該矽基板上形成一成核層（Nuclear），並於該成核層上形成一緩衝層（Buffer），且在該緩衝層上具有為一隔離結構所隔離之主動區，在該主動區內，一通道層（Channel）形成於該緩衝層上；一阻障層（Barrier）形成於該通道層上；以及一陽極（Anode）與一陰極（Cathode），形成於該阻障層或該通道層上，並在該陽極與該陰極之間之矽基板內形成一漂移區；
    （Ｂ）定義該二極體元件蝕刻區域後，直接由晶片上方進行蝕刻，將該阻障層、該通道層、該緩衝層、該成核層及部分矽基板區域蝕刻掉，其中，該蝕刻區域係可定義為該二極體元件主動區內或外圍；以及
    （Ｃ）針對矽基板之側向方向進行等向性/非等向性蝕刻之側向蝕刻製程，利用側向蝕刻該矽基板至該二極體元件漂移區。
  2. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該二極體元件係為氮化物蕭特基（Schottky）二極體元件。
  3. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該步驟（Ｂ）係藉由乾式蝕刻將該阻障層、該通道層、該緩衝層、該成核層及部分矽基板區域蝕刻掉，且該乾式蝕刻可為電感偶合式電漿（Inductive Couple Plasma, ICP）或反應性離子蝕刻（Reactive Ion Etching, RIE）。
  4. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該步驟（Ｂ）之蝕刻區域係在該二極體元件主動區內，直接蝕刻該阻障層、該通道層、該緩衝層、該成核層及部分矽基板。
  5. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該步驟（Ｂ）之蝕刻區域係在該二極體元件主動區外圍邊緣處，直接蝕刻該緩衝層、該成核層及部分矽基板。
  6. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該步驟（Ｂ）之蝕刻區域可以為連續型蝕刻（Continuous Etching）圖案或非連續型蝕刻（Discrete Etching）圖案，同時蝕刻該阻障層、該通道層、該緩衝層、該成核層及部分矽基板。
  7. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該步驟（Ｃ）係在該步驟（Ｂ）之蝕刻區域利用等向性/非等向側向蝕刻，將該陰極端及/或該陽極端下方之矽基板蝕刻掉。
  8. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該步驟（Ｃ）側向蝕刻製程係為利用氫氧化鈉（NaOH）、氫氧化鉀（KOH）、乙二胺鄰苯二酚（Ethylenediamine Pyrocatechol, EDP）、或氫氧化四甲基銨溶液（Tetramethyl Ammonium Hydroxide, TMAH）之液體進行濕式蝕刻。
  9. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該步驟（Ｃ）側向蝕刻製程係為利用二氟化氙（XeF2 ）或四氟化氙（XeF4 ）之可蝕刻該矽基板材料之含氟（F）離子當作氣體源，利用電漿方式進行側向蝕刻。
  10. 依申請專利範圍第１項所述之部分隔離矽基板之三族氮化物半導體裝置之製作方法，其中，該步驟（Ｃ）係在該二極體元件主動區內靠近該陽極端及/或該陰極端，利用等向性/非等向蝕刻，將該陽極端及/或該陰極端正下方之矽基板蝕刻掉。
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