CN102916046B - 硅衬底上氮化物高压器件及其制造方法 - Google Patents

Abstract

本发明提供了一种硅衬底上氮化物高压器件及其制造方法。该硅衬底上氮化物高压器件通过在漏极区域引入高电压耐受层，局部增加外延层的厚度来承担较高的压降，从而实现可以耐高击穿电压的器件。通过这种局部生长方法，不仅可以实现耐高击穿电压的器件，也可以避免整体材料过厚带来的氮化物外延层翘曲龟裂问题，保证材料生长质量，并且提高材料生长效率，降低成本。

Description

硅衬底上氮化物高压器件及其制造方法

技术领域

本发明属于微电子技术领域，尤其涉及一种硅衬底上氮化物高压器件，以及该氮化物高压器件的制造方法。

背景技术

宽禁带化合物半导体材料由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，在高频、高温、大功率等领域显示出极大的潜力，尤其是氮化镓高电子迁移率器件更以其优越的性能和巨大的发展潜力而备受全世界众多研究者的关注。

以往氮化镓功率器件都是在蓝宝石或碳化硅衬底上制成的，这类衬底材料比较贵且难以实现大尺寸的衬底材料和外延层，所以氮化镓功率器件成本很高，限制了其市场化。目前在硅衬底上生长氮化镓外延层制作氮化镓功率器件的技术正日趋成熟，因为其成本较低，极大的促进了氮化镓功率器件的市场化。

对于半导体器件来说，其击穿电压由阳极和阴极或者栅极和漏极之间的距离决定。对于垂直结构的半导体器件来说，击穿电压是由漂移区的厚度决定；而水平结构的半导体器件，如LDMOS，其击穿电压由栅极和漏极之间的漂移区的长度决定。

当氮化物高压器件的衬底变为硅材料时，由于硅材料的导电性以及较低的击穿电场，硅衬底可承受的压降要小很多，大部分压降都集中在氮化物外延层上。而氮化物外延层的厚度一般是比较薄的，比栅漏间距小很多，器件很容易在纵向上击穿，器件的击穿电压主要取决于漏极与硅衬底之间氮化物外延层的纵向耐压加上栅极与硅衬底之间氮化物外延层的纵向耐压。尤其是当硅衬底接地时，高电压主要落在漏极与硅衬底电极之间的纵向区域，击穿电压相比衬底不接地情况要减少一半。

通过增加外延层厚度的方法可以提高硅衬底氮化物高压器件的纵向区域击穿电压，在现有的结构中，为了提高硅衬底氮化物高压器件的击穿电压，需要将硅衬底上的氮化物外延层做厚，外延层主要包括氮化物势垒层、沟道层、缓冲层，以及其他一些为优化器件特性或外延层材料质量而引入的氮化物层，其中器件的沟道层和势垒层受电学性质的影响一般结构比较固定，厚度变化不大，对整个外延层厚度的限制较大，因此通常将缓冲层做的比较厚。

尽管目前在硅材料上生长氮化物外延层的技术正日趋成熟，但是因为硅材料和氮化物之间存在巨大的晶格失配和热失配，生长的氮化物外延层厚度受到极大的限制，一般来说大约在2微米至4微米左右，生长过厚的氮化物外延层不仅会需要更长的时间，提高成本、降低产能，而且外延层的质量会变差，容易翘曲或龟裂，增加工艺难度，降低成品率等等。

发明内容

有鉴于此，本发明根据现有结构的不足，提供了一种通过在硅衬底上氮化物高压器件的漏极区域引入高电压耐受层，局部增加外延层的厚度来承担较高的压降，从而实现可以耐高击穿电压的器件。通过这种局部生长方法，不仅可以实现耐高击穿电压的器件，也可以增大生长速度，减少外延时间，提高产量。另外，本发明的另一目的在于还提出了上述器件的制造方法。

高电压一般是加载在器件的漏极上，栅漏区域是高电压的主要耐受区域，在栅漏间距离比较大的情况下，漏极区域外延层的厚度便是影响器件耐压的主要因素，尤其是在硅衬底接地情况下，电压主要落在漏极和硅衬底电极之间区域，提高此区域耐压可以提高器件总的击穿电压，而加厚局部区域外延层厚度技术上很容易实现，因此不需要加厚整个氮化物外延层，只需要加厚主要承担高电压的漏极区域外延层厚度，这种局部增厚外延层的方法不仅可以提高器件纵向耐压，还可以避免整体外延层材料过厚带来的氮化物外延层翘曲龟裂问题，可以保证材料生长质量，并且提高材料生长效率，降低成本。

根据本发明的一个方面，提供了一种硅衬底上氮化物高压器件，其特征在于包括：硅衬底；形成于所述硅衬底上的氮化物多层外延结构；所述外延多层结构从衬底方向依次包括氮化物缓冲层、氮化物沟道层、氮化物势垒层，以及在所述势垒层上有选择地在部分区域形成的高电压耐受层；所述氮化物沟道层和势垒层组成了半导体异质结，并在结面处形成二维电子气；与上述高电压耐受层相接触的漏极；

在上述势垒层上形成的与上述半导体异质结中的二维电子气形成接触的源极；

在上述势垒层上形成的，位于该漏极和源极间的栅极。

优选的，所述高电压耐受层为半导体，其材质为氮化物、氧化物、金刚石、多晶硅、化合物半导体、锗硅或其任意组合。

优选的，高电压耐受层的半导体可以是n型、p型掺杂或者非故意掺杂。

优选的氮化物势垒层上还设有介质层。

优选的，所述高电压耐受层形成在势垒层上或者与沟道层直接接触。

优选的，所述介质层包括SiN、SiO2、SiON、Al2O3、HfO2、HfAlOx中的一种，或者是其任意组合。

优选的，还包括在所述势垒层上的氮化镓冒层。

优选的，还包括在所述势垒层和沟道层之间的AlN插入层。

优选的，还包括在上述缓冲层和沟道层之间的AlGaN背势垒层。

优选的，所述栅极下方还设有绝缘介质层。

优选的，在所述源极和/或栅极上还设有场板。

优选的，所述栅极进一步设有倾斜场板。

优选的，所述栅极下方的势垒层具有凹槽，栅极至少部分的嵌入至势垒层中。

同时，本发明还提出了一种用于制造上述硅衬底上氮化物高压器件的方法，包括以下步骤：

依次在硅衬底上生长缓冲层、沟道层、势垒层；

在所述势垒层上有选择地在部分区域形成高电压耐受层；

形成与上述高电压耐受层相接触的漏极；

形成与上述势垒层相接触的源极；

在上述源极和漏极之间形成栅极。

优选的，在势垒层上可以添加介质层。

优选的，上述高电压耐受层的制备方法为外延生长，包括MOCVD、MBE、HVPE、CVD中的一种。

附图说明

图1为普通硅衬底上氮化物器件结构示意图；

图2A为本发明第一实施方式的硅衬底上氮化物高压器件结构示意图；

图2B是在图2A实施方式下的一种变形结构;

图3为本发明第二实施方式的硅衬底上氮化物高压器件结构示意图；

图4为本发明第三实施方式的硅衬底上氮化物高压器件结构示意图；

图5为本发明第四实施方式的硅衬底上氮化物高压器件结构示意图；

图6为本发明第五实施方式的硅衬底上氮化物高压器件结构示意图；

图7为本发明第六实施方式的硅衬底上氮化物高压器件结构示意图；

图8A—8B为本发明第七实施方式的硅衬底上氮化物高压器件结构示意图；

图9A—9B为本发明第九实施方式的硅衬底上氮化物高压器件结构示意图。

具体实施方式

下面就结合附图对本发明的技术方案做详细介绍。

图1为普通硅衬底上氮化物器件结构示意图，第1层为单晶硅衬底；在其上外延生长缓冲层2，缓冲层包括GaN或AlN或其他氮化物，起到匹配衬底材料和高质量外延氮化镓层的作用，影响上方由氮化镓/铝镓氮构成的异质结的晶体质量、表面形貌以及电学性质等参数；在缓冲层2上生长沟道层3，沟道层包含非掺杂GaN层；在沟道层3上生长势垒层4，势垒层包含AlGaN或其他氮化物；沟道层3和势垒层4一起组成半导体异质结结构，在界面处形成高浓度二维电子气，并在GaN沟道层的异质结界面处产生导电沟道；在势垒层4上沉积介质层8对材料表面进行钝化保护，介质层包括SiN、SiO₂、SiON、Al₂O₃、HfO₂、HfAlOx中的一种，或者是其组合；在源极5和漏极6之间的区域，介质层被刻蚀出凹槽，然后沉积金属形成栅极7。在该现有的结构中，为了拉高器件的击穿电压，需要将所有在硅衬底上外延的氮化物层做厚，这其中器件的沟道层和势垒层受电学性质的影响对厚度的限制较大，因此通常将缓冲层2做地较厚。然而正如背景技术中所述，在沉积大面积的外延层时，往往需要长时间的沉积工艺才能沉积出较厚的外延层，这样会使得在硅衬底上制作氮化物高压器件的成本大大提高。

本发明根据现有结构的不足，对硅衬底上氮化物器件的结构进行优化，在漏极下方设计了一层高电压耐受层，使漏极区的外延层厚度加大，从而提高器件的击穿电压。由于该高电压耐受层通过局部的选择性生长方式制作而成，相比较整体加厚缓冲层，具有更短的制作时间，减少了对产能的影响。

请见图2A，图2A为本发明第一实施方式的硅衬底上氮化物高压器件结构示意图。该高压器件包括：硅衬底1，形成于所述硅衬底1上的外延多层结构，所述外延多层结构上定义有漏极区、源极区和位于该漏极区和源极区之间的栅极区，以及分别形成于漏极区、源极区和栅极区的漏极6、源极5和栅极7。其中，外延多层结构从衬底方向依次包括缓冲层2、氮化物沟道层3、势垒层4、介质层8以及在所述势垒层4上有选择地在部分区域形成的高电压耐受层9。漏极6与高电压耐受层9接触，氮化物沟道层3和势垒层4组成了半导体异质结，并在结面处形成二维电子气。在上述势垒层4上形成的与上述半导体异质结中的二维电子气形成接触的源极5。上述的硅衬底1、缓冲层2、沟道层3、势垒层4、介质层8与现有技术中的结构相同，在此不再赘述。在本发明中，在漏极6和势垒层4之间，增加了一层高电压耐受层9，该高电压耐受层9是本发明的一个创新之处，局部提高了漏极区域外延层的厚度，可以承受较高的外加电压，从而提高器件的击穿电压。该高电压耐受层为半导体，如氮化物、氧化物、金刚石、多晶硅、化合物半导体、锗硅或其任意组合，可以是n型、p型掺杂或者非故意掺杂，具体结构可以根据实际工艺条件和设计要求而定。

参见图2B，图2B是在图2A实施方式下的一种变形结构。该变形结构是在图2A的基础上，将漏极区的势垒层4一并刻蚀去掉，使高电压耐受层9接触到沟道层3，然后再在高电压耐受层9上制作漏极6。

制作第一实施方式下的高压器件时，包括如下几个步骤：

首先依次在硅衬底上制作缓冲层、沟道层、势垒层等外延层，该些外延层的制作方法可以参考现有的外延制作工艺，此处不再赘述。

在势垒层4的部分区域选择性生长一层高电压耐受层9，使高电压耐受层9接触势垒层4或沟道层3。高电压耐受层的制备方法为外延生长，如金属氧化物化学气相沉积（MOCVD）、分子束外延（MBE）、氢化物气相外延（HVPE）和化学气相沉积（CVD）等。

最后在漏极区形成与上述高电压耐受层9相接触的漏极6；在源极区形成与上述势垒层4相接触的源极5；以及在上述源极5和漏极6之间形成栅极7。

进一步的，还可以在所述势垒层4上制作一层介质层9起到钝化保护的作用。

图3为本发明的第二实施方式的硅衬底上氮化物高压器件结构示意图。在该实施方式中，在势垒层4上进一步生长一层GaN冒层10，然后将介质层8生长于该冒层10之上。该冒层10起到防止势垒层/沟道层之间的应力释放，稳定势垒层4表面的作用。

图4为本发明的第三实施方式的硅衬底上氮化物高压器件结构示意图。该实施方式中，在势垒层4和沟道层3之间引入AlN插入层11，有效地将电子限制在异质结势阱中，提高了二维电子气的浓度；AlN插入层还将导电沟道与AlGaN势垒层隔离开，减小了势垒层对电子的散射效应，从而提高电子的迁移率，使得器件整体特性得以提高。

图5为本发明的第四实施方式的硅衬底上氮化物高压器件结构示意图。该实施方式中，在缓冲层2和沟道层3之间引入AlGaN背势垒层12，在一定外加电压下，沟道中的电子会进入缓冲层2，尤其是在短沟道器件中这种现象更为严重，使得栅极对沟道电子的控制相对变弱，出现短沟道效应；加上缓冲层2中的缺陷和杂质比较多，会对沟道中的二维电子气产生影响，如产生电流崩塌。通过引入AlGaN背势垒层12可以将沟道电子与缓冲层隔离开，将二维电子气有效地限制在沟道层中，改善短沟道效应及电流崩塌效应。

图6为本发明的第五实施方式的硅衬底上氮化物高压器件结构示意图。该实施方式中，栅极7下方插入绝缘介质层13，形成金属绝缘半导体场效应晶体管(MISFET)结构，可有效降低栅极漏电电流，绝缘介质层13包括SiN、SiO₂、SiON、Al₂O₃、HfO₂、HfAlOx中的一种，或者是其任意组合。

图7为本发明的第六实施方式的硅衬底上氮化物高压器件结构示意图。在该实施方式中，可以在源极5上进一步制作场板15，也可以在栅极7上进一步制作场板14。通过在栅极和/或源极引入场板（14、15），能够降低栅极近漏端电场强度，减小栅极漏电电流，提高器件击穿电压。

图8A—8B为本发明的第七实施方式的硅衬底上氮化物高压器件结构示意图。在该实施方式中，栅极7被设计成具有倾斜场板结构。通过优化刻蚀条件，在栅极区刻蚀介质层时形成斜面凹槽16，如图8A，再沉积金属形成栅极斜场板，如图8B，栅极斜场板技术既可以降低栅极近漏端电场强度，减小栅极漏电电流，提高器件击穿电压目的，又不会引入过大的寄生电容，对器件高频特性影响不大。

图9A—9B为本发明的第八实施方式的硅衬底上氮化物高压器件结构示意图。在该实施方式中，栅极7至少部分的嵌入至势垒层4中，从而拉近栅极7与沟道的距离。具体制作时，在刻蚀完栅极区的介质层8之后，进一步对该区域的势垒层进行刻蚀形成凹槽17，如图9A，再沉积金属形成栅极，如图9B，由于栅极距离导电沟道距离更近，对二维电子气的控制作用更强，提高了器件的高频特性；如果势垒层刻蚀深度较大，凹槽下的二维电子气会降低或消失，可以实现氮化物增强型器件。

综上所述，本发明提出了一种硅衬底上氮化物高压器件及其制作方法，通过在器件漏极下方引入高电压耐受层，局部提高了漏极区域外延层的厚度，可以承受较高的外加电压，从而提高器件的击穿电压。通过这种局部生长方法，不仅可以实现耐高击穿电压的器件，也可以增大生长速度，减少外延时间，提高产量。

需要注意的是，在本发明基础上，通过改变硅衬底上氮化物沟道层或势垒层的结构或器件制造工艺，也可以实现硅衬底氮化物高压器件增强型器件，如用氟离子轰击栅金属下方材料区域可以形成增强型器件等。

以上虽然通过一些示例性的实施例对本发明的硅衬底上氮化物高压器件以及用于制造氮化物高压器件的方法进行了详细的描述，但是以上这些实施例并不是穷举的，本领域技术人员可以在本发明的精神和范围内实现各种变化和修改。因此，本发明并不限于这些实施例，本发明的范围仅以所附权利要求书为准。例如，以上虽然以漏极区域选择性生长可耐高压的半导体材料为例进行了描述，但是应该理解，可以使用本领域的技术人员公知的其它结构或材料，本发明对此没有任何限制。

Claims (15)

1.一种硅衬底上氮化物高压器件，其特征在于包括：硅衬底；形成于所述硅衬底上的氮化物多层外延结构；所述外延多层结构从衬底方向依次包括氮化物缓冲层、氮化物沟道层、氮化物势垒层，以及在所述势垒层上有选择地在部分区域形成的高电压耐受层；所述氮化物沟道层和势垒层组成了半导体异质结，并在结面处形成二维电子气；

与上述高电压耐受层相接触的漏极；

在上述势垒层上形成的与上述半导体异质结中的二维电子气形成接触的源极；

在上述势垒层上形成的，位于该漏极和源极间的栅极，

所述高电压耐受层局部增加了漏极区域外延层的厚度，使器件的击穿电压提高，所述高电压耐受层是n型或者非故意掺杂。

2.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：所述高电压耐受层为半导体，其材质为氮化物、氧化物、金刚石、多晶硅、化合物半导体、锗硅或其任意组合。

3.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：氮化物势垒层上还设有介质层。

4.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：所述高电压耐受层形成在势垒层上或者与沟道层直接接触。

5.根据权利要求3所述的硅衬底上氮化物高压器件，其特征在于：所述介质层包括SiN、SiO₂、SiON、Al₂O₃、HfO₂、HfAlOx中的一种，或者是其任意组合。

6.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：还包括在所述势垒层上的氮化镓帽层。

7.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：还包括在所述势垒层和沟道层之间的AlN插入层。

8.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：还包括在上述缓冲层和沟道层之间的AlGaN背势垒层。

9.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：所述栅极下方还设有绝缘介质层。

10.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：在所述源极和/或栅极上还设有场板。

11.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：所述栅极进一步设有倾斜场板。

12.根据权利要求1所述的硅衬底上氮化物高压器件，其特征在于：所述栅极下方的势垒层具有凹槽，栅极至少部分的嵌入至势垒层中。

13.一种用于制造如权利要求1所述的硅衬底上氮化物高压器件的方法，其特征在于包括以下步骤：

依次在硅衬底上生长缓冲层、沟道层、势垒层；

在所述势垒层上有选择地在部分区域形成高电压耐受层；

形成与上述高电压耐受层相接触的漏极；

形成与上述势垒层相接触的源极；

在上述源极和漏极之间形成栅极。

14.根据权利要求13所述的一种用于制造硅衬底上氮化物高压器件的方法，其特征在于：在势垒层上添加介质层。

15.根据权利要求13所述的一种用于制造硅衬底上氮化物高压器件的方法，其特征在于：上述高电压耐受层的制备方法为外延生长，包括MOCVD、MBE、HVPE、CVD中的一种。