[go: up one dir, main page]

CN103367394B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103367394B
CN103367394B CN201210088153.7A CN201210088153A CN103367394B CN 103367394 B CN103367394 B CN 103367394B CN 201210088153 A CN201210088153 A CN 201210088153A CN 103367394 B CN103367394 B CN 103367394B
Authority
CN
China
Prior art keywords
epitaxial layer
layer
opening
hard mask
sti
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210088153.7A
Other languages
English (en)
Other versions
CN103367394A (zh
Inventor
尹海州
蒋葳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210088153.7A priority Critical patent/CN103367394B/zh
Priority to PCT/CN2012/000464 priority patent/WO2013143032A1/zh
Priority to US13/512,329 priority patent/US20130256810A1/en
Publication of CN103367394A publication Critical patent/CN103367394A/zh
Application granted granted Critical
Publication of CN103367394B publication Critical patent/CN103367394B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

本发明公开了半导体器件，包括：在衬底上的第一外延层；在第一外延层上的第二外延层，在第二外延层的有源区中形成MOSFET；反T型的STI，形成在第一外延层和第二外延层中，并且包围有源区。依照本发明的半导体器件及其制造方法，选择性刻蚀双层外延层从而形成反T型的STI，有效减少器件泄漏电流而同时又不会缩小有源区面积，提高了器件的可靠性。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有外延法形成反T型浅沟槽隔离的MOSFET及其制造方法。
背景技术
在传统的体硅CMOS中，阱区与衬底之间形成pn结，而MOSFET的源漏区与衬底之间也形成pn结，这些寄生的可控硅结构在一定条件下可能引起电源到地之间极大的泄漏电流，产生闩锁效应。特别是在0.25μm的逻辑电路工艺节点以下，这种寄生的闩锁效应极大阻碍了半导体器件性能的进一步提高。
有效的防止闩锁效应的一种方法是采用浅沟槽隔离(STI)技术。绝缘的填充有例如氧化硅的浅沟槽隔离切断了NMOS、PMOS之间可能形成的寄生电连接，提高了器件可靠性。此外，与局部场氧工艺(LOCOS)相比，STI占用沟道宽度较短、具有较小的隔离间距，因此不会侵蚀有源区从而避免了LOCOS的鸟嘴效应。此外，STI形成的隔离结构大部分位于衬底表面下方，因此利于整个器件表面的平坦化。
然而，随着器件特征尺寸持续缩短，STI自身的绝缘性能也相对急剧下降，传统的材料、形状和结构已难以提供小尺寸器件之间的良好绝缘。如何控制器件之间的泄漏电流成为制约小尺寸器件发展的重要难题。
因此，亟需一种能有效减少器件泄漏电流而同时又不会缩小有源区面积的新型STI，以及采用了这种STI的MOSFET及其制造方法。
发明内容
由上所述，本发明的目的在于提供一种具有外延法形成反T型浅沟槽隔离的MOSFET及其制造方法，以便能有效减少器件泄漏电流而同时又不会缩小有源区面积。
为此，本发明提供了一种半导体器件，包括：在衬底上的第一外延层；在第一外延层上的第二外延层，在第二外延层的有源区中形成MOSFET；反T型的STI，形成在第一外延层和第二外延层中，并且包围有源区。
其中，STI在第一外延层中的宽度大于在第二外延层中的宽度。其中，STI在第一外延层中一部分延伸进入有源区，并且位于第二外延层中源漏区的下方。
其中，第一外延层的材质与衬底和/或第二外延层的材质不同。其中，第一外延层的材质包括SiGe。
本发明还提供了一种半导体器件制造方法，包括以下步骤：在衬底上依次形成第一外延层、第二外延层；刻蚀第二外延层，形成第二外延层开口；刻蚀第一外延层，形成第一外延层开口，第一外延层开口与第二外延层开口构成反T型的沟槽；在反T型的沟槽中填充绝缘材料，形成STI，STI包围的第二外延层构成有源区；在第二外延层的有源区中形成MOSFET。
其中，第一外延层开口的宽度大于第二外延层开口的宽度。其中，STI在第一外延层中一部分延伸进入有源区，并且位于第二外延层中源漏区的下方。
其中，第一外延层的材质与衬底和/或第二外延层的材质不同。其中，第一外延层的材质包括SiGe。
其中，刻蚀第二外延层的步骤具体包括：在第二外延层上形成硬掩膜层；光刻/刻蚀硬掩膜层，直至暴露第二外延层，形成具有硬掩膜层开口的硬掩膜层图形；以硬掩膜层图形为掩膜，各向异性刻蚀第二外延层，直至暴露第一外延层，形成第二外延层开口。其中，硬掩膜层至少包括氧化物的第一硬掩膜层、以及氮化物的第二硬掩膜层。
其中，刻蚀第一外延层的步骤采用湿法刻蚀。
其中，填充绝缘材料包括旋涂玻璃。
依照本发明的半导体器件及其制造方法，选择性刻蚀双层外延层从而形成反T型的STI，有效减少器件泄漏电流而同时又不会缩小有源区面积，提高了器件的可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图6为依照本发明的MOSFET的制造方法各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了具有外延法形成反T型浅沟槽隔离的MOSFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下将参照图1至图6的剖面示意图来详细说明依照本发明的MOSFET的制造方法各步骤。
参照图1，在衬底1上依次形成第一外延层2和第二外延层3。
提供衬底1。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，为了与CMOS工艺兼容而应用于数字逻辑集成电路，衬底1为体硅(例如为Si晶片)。
采用PECVD、MBE、ALD等常规外延方法在衬底1上外延生长第一外延层2。优选地，第一外延层2的材质不同于衬底1的材质，例如为SiGe、SiC等等，从而具有与衬底1不同的晶格结构而产生应力，提高稍后形成的器件的沟道区中的载流子迁移率，进而提高器件驱动能力。优选地，第一外延层2的材质选择为与下层的衬底1或上层的其他材质具有较大的刻蚀选择比的材质，因此优选地采用SiGe。第一外延层2具有第一厚度t1，例如介于10～200nm。
类似地，采用PECVD、MBE、ALD、热分解等常规外延方法在第一外延层2上外延生长第二外延层3。第二外延层3的材质与第一外延层2的材质不同，以便在稍后的刻蚀过程中提高刻蚀选择比。优选地，第二外延层3的材质与衬底1材质相同，例如均为Si，以便用于形成器件的沟道区、源漏区。第二外延层3具有第二厚度t2，t2大于t1，例如介于300～1000nm。优选地，第二外延层3形成过程中进行同步的原位掺杂，或者形成之后进行离子注入掺杂，形成n-或者p-的器件有源区掺杂。
参照图2，在第二外延层3上沉积硬掩膜层4，并光刻/刻蚀形成具有开口的硬掩膜层图形，开口暴露部分的第二外延层3。硬掩膜层可以是单层也可以是多层，优选地，硬掩膜层至少包括氧化物(例如氧化硅)的第一硬掩膜层4A，以及氮化物(例如氮化硅)或氮氧化物(例如氮氧化硅)的第二硬掩膜层4B，这种硬掩膜叠层能够良好控制刻蚀图形的精度、并且良好保护所覆盖的将要被刻蚀的外延层。如图2所示，旋涂光刻胶(未示出)并曝光显影形成光刻胶图形，以光刻胶图形为掩膜采用等离子刻蚀等干法刻蚀，各向异性地在硬掩膜层4A/4B中刻蚀形成了开口4C，直至暴露第二外延层3。此时由于硬掩膜的叠层结构，第二外延层3的表面并未被过刻蚀，未增大表面缺陷密度。虽然开口4C在剖视图中为两个部分，但是实际上开口4C是环绕器件有源区的，也即在顶视图(未示出)中是环形结构，例如矩形环框。开口4C具有第一宽度(环框内外边界之间的间距)W1，例如介于200～400nm。
参照图3，以硬掩膜层图形为掩膜，刻蚀开口中暴露的部分第二外延层3，直至暴露第一外延层2。优选地，采用干法刻蚀各向异性地刻蚀第二外延层3。当第二外延层3为Si时，也可以采用TMAH这种各向异性较好的湿法腐蚀液来刻蚀。如图3所示，第二外延层3中也形成了开口3C，与开口4C具有相同的宽度W1。
参照图4，刻蚀暴露的第一外延层2，形成反T型沟槽结构。优选地，采用湿法腐蚀来选择性刻蚀第一外延层2。当第一外延层2的材质与第二外延层3、衬底1材质不同时，例如为SiGe、SiC时，选择合适的腐蚀液，使得第一外延层2的腐蚀速度高于第二外延层3的腐蚀速度，或者第二外延层3基本不被腐蚀。合适的腐蚀液包括氢氟酸与氧化剂的组合，氧化剂例如双氧水、硫酸、硝酸，氢氟酸与氧化剂的体积比例如1∶6。其工作原理是将第一外延层2中与Si不同的元素(例如Ge、C等)氧化成相应的氧化物从而一并用氢氟酸腐蚀去除，调整氢氟酸与氧化剂的比例以及工作温度可以控制腐蚀速度。如图4所示，第一外延层2中形成了开口2C，其具有第二宽度W2，W2大于W1，例如介于500～700nm，从而形成图4所示的反T型沟槽结构(3C/2C)。其中，反T型沟槽结构的上部宽度W1小于下部宽度W2。
值得注意的是，虽然以上说明书实施例中采用不同宽度的外延层开口来组合形成反T型沟槽，但是也可以采用其他几何结构形成反T型沟槽，例如第一外延层刻蚀时分步刻蚀或者选择不同的刻蚀溶液浓度以控制刻蚀速度，使得第一外延层2中开口本身就形成上窄下宽的反T型，而其上的第二外延层3中的开口与第一外延层2开口的上部等宽即可；又或者第二外延层3中开口为上窄下宽的反T型，第一外延层2开口与第二外延层3开口下部等宽。实施例仅列举了可能的一些形成方式，而只要能构成反T型结构，以便有效减少器件泄漏电流而同时又不会缩小有源区面积，所有的形成反T型结构的工艺方法都是可行的。
参照图5，在反T型沟槽结构中填充绝缘材料，形成反T型的STI。例如采用旋涂法在反T型沟槽结构3C/2C中填充旋涂玻璃(SOG)，或者采用LPCVD、PECVD、HDPCVD等方法在沟槽中沉积氧化硅、氮氧化硅；随后CMP平坦化直至露出硬掩膜层，退火之后形成反T型的STI5。其中STI5的上部宽度W1小于下部宽度W2，并且优选地，STI5下部的一部分位于第二外延层3的有源区范围内并延伸到源漏区下方，从而减小了可能的泄漏电流，提高了器件的可靠性。
参照图6，在STI包围的第二外延层3的有源区内，完成后续MOSFET制造。包括湿法腐蚀移除硬掩膜层4A/4B，在第二外延层3表面的有源区范围上沉积并刻蚀形成包括垫氧化层(例如氧化硅，未示出)、栅极绝缘层6(例如高k材料)、栅极导电层7(例如掺杂多晶硅、金属、金属合金、金属氮化物)的栅极堆叠，以栅极堆叠为掩膜进行源漏第一次离子注入形成轻掺杂的源漏扩展区8A，在栅极堆叠两侧的第二外延层3上形成氮化硅材质的栅极侧墙9，以栅极侧墙9为掩膜进行源漏第二次离子注入形成重掺杂的源漏区8B，源漏区8A/8B之间的第二外延层3部分构成沟道区8C，在源漏区8B上进行硅化物自对准工艺形成金属硅化物(未示出)以降低源漏电阻，在整个器件上形成氧化硅等低k材质的层间介质层(未示出)，在层间介质层中刻蚀形成直达金属硅化物的接触孔并填充金属形成接触塞(未示出)。
最终形成的MOSFET结构如图6所示，包括：衬底；在衬底上的第一外延层；在第一外延层上的第二外延层，第二外延层中有源区内形成源漏区、沟道区，第二外延层上有源区内形成栅极堆叠；反T型的浅沟槽隔离(STI)，形成在第一外延层和第二外延层中并且包围有源区。其中STI在第一外延层中的宽度(下部宽度)大于在第二外延层中的宽度(上部宽度)。其余各个部件的材质和形成方法已在前文中详述，在此不再赘述。
依照本发明的半导体器件及其制造方法，选择性刻蚀双层外延层从而形成反T型的STI，有效减少器件泄漏电流而同时又不会缩小有源区面积，提高了器件的可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (13)

1.一种半导体器件，包括：
在衬底上的第一外延层，具有第一开口；
在第一外延层上的第二外延层，在第二外延层的有源区中形成MOSFET，第二外延层具有上窄下宽的第二开口，第一开口与第二开口下部等宽；
反T型的STI，形成在第一外延层和第二外延层的第一和第二开口中，并且包围有源区，
其中MOSFET的源漏区完全在第二外延层中，第二外延层厚度大于第一外延层厚度。
2.如权利要求1的半导体器件，其中，STI在第一外延层中的宽度大于在第二外延层中上部的宽度。
3.如权利要求2的半导体器件，其中，STI在第一外延层中一部分延伸进入有源区，并且位于第二外延层中源漏区的下方。
4.如权利要求1的半导体器件，其中，第一外延层的材质与衬底和/或第二外延层的材质不同。
5.如权利要求4的半导体器件，其中，第一外延层的材质包括SiGe。
6.一种半导体器件制造方法，包括以下步骤：
在衬底上依次形成第一外延层、第二外延层，第二外延层厚度大于第一外延层厚度；
刻蚀第二外延层，形成第二外延层的第二开口，第二开口为上窄下宽的反T型；
刻蚀第一外延层，形成第一外延层的第一开口，第一开口与第二开口下部等宽，第一外延层的第一开口与第二外延层的第二开口构成反T型的沟槽；
在反T型的沟槽中填充绝缘材料，形成STI，STI包围的第二外延层构成有源区；
在第二外延层中形成MOSFET，其中MOSFET的源漏区完全在第二外延层中。
7.如权利要求6的半导体器件制造方法，其中，STI在第一外延层中一部分延伸进入有源区，并且位于第二外延层中源漏区的下方。
8.如权利要求6的半导体器件制造方法，其中，第一外延层的材质与衬底和/或第二外延层的材质不同。
9.如权利要求8的半导体器件制造方法，其中，第一外延层的材质包括SiGe。
10.如权利要求6的半导体器件制造方法，其中，刻蚀第二外延层的步骤具体包括：
在第二外延层上形成硬掩膜层；
光刻/刻蚀硬掩膜层，直至暴露第二外延层，形成具有硬掩膜层开口的硬掩膜层图形；
以硬掩膜层图形为掩膜，刻蚀第二外延层，直至暴露第一外延层，形成第二外延层的第二开口。
11.如权利要求10的半导体器件制造方法，其中，硬掩膜层至少包括氧化物的第一硬掩膜层、以及氮化物的第二硬掩膜层。
12.如权利要求6的半导体器件制造方法，其中，刻蚀第一外延层的步骤采用湿法刻蚀。
13.如权利要求6的半导体器件制造方法，其中，填充绝缘材料包括旋涂玻璃。
CN201210088153.7A 2012-03-29 2012-03-29 半导体器件及其制造方法 Active CN103367394B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210088153.7A CN103367394B (zh) 2012-03-29 2012-03-29 半导体器件及其制造方法
PCT/CN2012/000464 WO2013143032A1 (zh) 2012-03-29 2012-04-09 半导体器件及其制造方法
US13/512,329 US20130256810A1 (en) 2012-03-29 2012-04-09 Semiconductor Device and Method for Manufacturing the Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210088153.7A CN103367394B (zh) 2012-03-29 2012-03-29 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN103367394A CN103367394A (zh) 2013-10-23
CN103367394B true CN103367394B (zh) 2016-09-21

Family

ID=49258037

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210088153.7A Active CN103367394B (zh) 2012-03-29 2012-03-29 半导体器件及其制造方法

Country Status (2)

Country Link
CN (1) CN103367394B (zh)
WO (1) WO2013143032A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306003B2 (en) 2014-07-16 2016-04-05 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
CN105322011A (zh) * 2014-07-16 2016-02-10 中国科学院微电子研究所 半导体器件及其制造方法
CN105261647A (zh) * 2014-07-16 2016-01-20 中国科学院微电子研究所 半导体器件及其制造方法
CN109273532B (zh) * 2018-09-12 2022-03-11 上海华力微电子有限公司 应用于高压电路防静电保护的无回滞效应硅控整流器
CN115700217B (zh) * 2021-07-21 2024-08-13 本源量子计算科技（合肥）股份有限公司 一种空气桥的制备方法及一种超导量子器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465852B1 (en) * 1999-10-20 2002-10-15 Advanced Micro Devices, Inc. Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer
US6787423B1 (en) * 2002-12-09 2004-09-07 Advanced Micro Devices, Inc. Strained-silicon semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4264382A (en) * 1978-05-25 1981-04-28 International Business Machines Corporation Method for making a lateral PNP or NPN with a high gain utilizing reactive ion etching of buried high conductivity regions
US5976945A (en) * 1997-11-20 1999-11-02 Vanguard International Semiconductor Corporation Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor
US6627515B1 (en) * 2002-12-13 2003-09-30 Taiwan Semiconductor Manufacturing Company Method of fabricating a non-floating body device with enhanced performance
US6936522B2 (en) * 2003-06-26 2005-08-30 International Business Machines Corporation Selective silicon-on-insulator isolation structure and method
JP2011035181A (ja) * 2009-08-03 2011-02-17 Panasonic Corp 半導体装置及びその製造方法
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465852B1 (en) * 1999-10-20 2002-10-15 Advanced Micro Devices, Inc. Silicon wafer including both bulk and SOI regions and method for forming same on a bulk silicon wafer
US6787423B1 (en) * 2002-12-09 2004-09-07 Advanced Micro Devices, Inc. Strained-silicon semiconductor device

Also Published As

Publication number Publication date
WO2013143032A1 (zh) 2013-10-03
CN103367394A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
TWI520342B (zh) 半導體結構與鰭式場效電晶體的製造方法
US20160111496A1 (en) Method and Structure for III-V FinFET
WO2014059812A1 (zh) 堆叠纳米线mos晶体管制作方法
US9177956B2 (en) Field effect transistor (FET) with self-aligned contacts, integrated circuit (IC) chip and method of manufacture
TWI614869B (zh) 互連結構與其製造方法和應用其之半導體元件
CN104934472A (zh) Finfet结构及其制造方法
CN103367440A (zh) 用于FinFET器件的鳍结构
US9859276B2 (en) FinFET semiconductor device having fins with stronger structural strength
US9865709B2 (en) Selectively deposited spacer film for metal gate sidewall protection
US11676869B2 (en) Semiconductor device and manufacturing method thereof
CN103367394B (zh) 半导体器件及其制造方法
US8829642B2 (en) Semiconductor device and method for manufacturing the same
CN103839819A (zh) 半导体器件及其制造方法
US11316026B2 (en) Recessed channel structure in FDSOI
CN104022152B (zh) 带有压应变薄膜应变源的双栅p沟道MOSFET及制备方法
CN103367226B (zh) 半导体器件制造方法
CN109309052B (zh) 半导体装置及其制造方法
CN103367227B (zh) 半导体器件制造方法
WO2023108789A1 (zh) 一种半导体器件及其制造方法
WO2012174696A1 (zh) 半导体器件及其制造方法
US10680065B2 (en) Field-effect transistors with a grown silicon-germanium channel
US20130256810A1 (en) Semiconductor Device and Method for Manufacturing the Same
CN103367395B (zh) 半导体器件及其制造方法
CN113675090B (zh) 半导体结构的形成方法
CN117594447A (zh) 高空穴迁移率沟道的围栅堆叠纳米片器件及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant