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TW201528336A - 矽晶圓上之ｉｉｉ－ｖ族裝置的集成 - Google Patents

矽晶圓上之ｉｉｉ－ｖ族裝置的集成 Download PDF

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TW201528336A
TW201528336A TW103132261A TW103132261A TW201528336A TW 201528336 A TW201528336 A TW 201528336A TW 103132261 A TW103132261 A TW 103132261A TW 103132261 A TW103132261 A TW 103132261A TW 201528336 A TW201528336 A TW 201528336A
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layer
iii
insulating layer
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TW103132261A
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TWI544518B (zh
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Sansaptak Dasgupta
Han Wui Then
Seung-Hoon Sung
Sanaz K Gardner
Marko Radosavljevic
Benjamin Chu-Kung
Robert S Chau
Original Assignee
Intel Corp
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Publication date
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Abstract

一絕緣層係保形地沉積於一基板上之一溝槽中的複數個平臺式結構上。絕緣層填充在平臺式結構外部的一間隔。一成核層係沉積於平臺式結構上。一Ⅲ-V族材料層係沉積於成核層上。Ⅲ-V族材料層係側向地生長在絕緣層上方。

Description

矽晶圓上之III-V族裝置的集成
如本文所述之實施例關於電子系統製造的領域，尤其是製造Ⅲ-V族材料為基的裝置。
一般而言，為了整合對系統晶片(「SoC」)高電壓和無線電頻率(「RF」)裝置在沿著<100>晶向(「Si(100)」)排列的矽(「Si」)基板上的Ⅲ-V族材料與互補金屬氧化物半導體(「CMOS」)電晶體，由於Ⅲ-V族材料和矽的不同晶格特性而產生巨大的挑戰。通常，當Ⅲ-V族材料在(「Si」)基板上生長時，由於在Ⅲ-V族材料與Si之間的晶格不匹配而產生缺陷。這些缺陷會降低在Ⅲ-V族材料中的載體(例如，電子、電洞、或這兩者)之移動率。
目前，Si(100)晶圓上之GaN(或任何其他Ⅲ-N族材料)的集成包含使用厚的緩衝層(>1.5um)和具有2-8°誤切角的起始誤切Si(100)晶圓以獲得足夠低的缺陷密度層來生長裝置層。通常，Si(100)晶圓上之 GaN(或任何其他Ⅲ-N族材料)的集成包含毯式外延生長程序，其發生在整個晶圓而不是選擇性區域或特定圖案上方。另外，目前技術不提供對彼此接近的GaN電晶體與Si CMOS電路兩者之共集成的途徑。
100‧‧‧剖面圖
101‧‧‧基板
102‧‧‧絕緣層
103‧‧‧硬遮罩層
200‧‧‧視圖
104‧‧‧溝槽
201‧‧‧深度
127‧‧‧寬度
123‧‧‧溝槽
122‧‧‧長度
300‧‧‧視圖
301‧‧‧底部
105‧‧‧硬遮罩層
400‧‧‧視圖
106‧‧‧平臺式結構
107‧‧‧平臺式結構
108‧‧‧寬度
110‧‧‧高度
109‧‧‧距離
1510‧‧‧視圖
1501‧‧‧矽晶圓
1502‧‧‧方向
1503‧‧‧方向
1504‧‧‧方向
500‧‧‧視圖
111‧‧‧絕緣層
112‧‧‧側壁
113‧‧‧側壁
600‧‧‧視圖
114‧‧‧頂部表面
700‧‧‧視圖
115‧‧‧成核層
800‧‧‧視圖
116‧‧‧Ⅲ-V族材料層
801‧‧‧部分
802‧‧‧部分
803‧‧‧部分
811‧‧‧LEO部分
812‧‧‧LEO部分
813‧‧‧LEO部分
900‧‧‧視圖
117‧‧‧裝置層
118‧‧‧裝置層
1000‧‧‧視圖
121‧‧‧裝置接點
131‧‧‧裝置接點
141‧‧‧裝置接點
151‧‧‧閘極介電質
161‧‧‧源極區
171‧‧‧汲極區
1200‧‧‧剖面圖
124‧‧‧穿透錯位
2100‧‧‧視圖
2110‧‧‧視圖
2101‧‧‧側壁
2102‧‧‧側壁
2103‧‧‧側壁
2104‧‧‧側壁
2015‧‧‧高度
2200‧‧‧視圖
2300‧‧‧視圖
2311‧‧‧間隔
1300‧‧‧剖面圖
126‧‧‧寬度
1400‧‧‧剖面圖
1500‧‧‧剖面圖
128‧‧‧平面
129‧‧‧小平面
1600‧‧‧剖面圖
130‧‧‧部分
131‧‧‧部分
1700‧‧‧剖面圖
1701‧‧‧平面矽基板
1702‧‧‧Ⅲ-V族材料堆疊
1710‧‧‧剖面圖
1711‧‧‧部分
1712‧‧‧LEO部分
1720‧‧‧原子力顯微鏡圖
1800‧‧‧俯視圖
1801‧‧‧平面基板
1802‧‧‧俯視圖
1803‧‧‧無裂縫區域
1804‧‧‧無裂縫區域
1820‧‧‧圖
1811‧‧‧電流
1812‧‧‧電壓
1813‧‧‧主體洩漏電流曲線
1814‧‧‧閘極電流曲線
1815‧‧‧源極電流曲線
1901‧‧‧剖面圖
1902‧‧‧部分
1903‧‧‧俯視圖
1920‧‧‧俯視圖
1904‧‧‧原子力顯微鏡影像
1905‧‧‧部分
2000‧‧‧計算裝置
2002‧‧‧主機板
2001‧‧‧處理器
2004‧‧‧通訊晶片
2008‧‧‧DRAM
2010‧‧‧ROM
2012‧‧‧圖形處理器
2006‧‧‧晶片組
2016‧‧‧天線
2017‧‧‧觸控螢幕顯示器
2011‧‧‧觸控螢幕控制器
2018‧‧‧電池
2009‧‧‧功率放大器
2013‧‧‧GPS
2014‧‧‧羅盤
2015‧‧‧揚聲器
2003‧‧‧照相機
2005‧‧‧通訊晶片
第1圖顯示根據一實施例之電子裝置結構的剖面圖。
第2圖係根據一實施例之在移除絕緣層和基板的部分之後之類似於第1圖的視圖。
第3圖係根據一實施例之在溝槽之底部形成圖案化的硬遮罩層之後之類似於第2圖的視圖。
第4圖係根據一實施例之在蝕刻基板遍及圖案化的硬遮罩層以形成複數個平臺式結構之後之類似於第3圖的視圖。
第5圖係根據一實施例之在基板上之溝槽中的平臺式結構上之圖案化的硬遮罩層上保形地沉積絕緣層之後之類似於第4圖的視圖。
第6圖係根據一實施例之在移除頂部硬遮罩上之絕緣層的部分以暴露平臺式結構的頂部表面之後之類似於第5圖的視圖。
第7圖係根據一實施例之在平臺式結構的頂部表面上沉積成核層之後之類似於第6圖的視圖。
第8圖係根據一實施例之在成核層上沉積Ⅲ- V族材料層之後之類似於第7圖的視圖。
第9圖係根據一實施例之在Ⅲ-V族材料層的LEO部分上方沉積裝置層之後之類似於第8圖的視圖。
第10圖係根據一實施例之在Ⅲ-V族材料層的LEO部分上方之裝置層的部分上方形成接點以形成一或更多Ⅲ-V族材料為基的裝置之後之類似於第9圖的視圖。
第11圖係描繪於第2圖中之剖面部分的電子裝置結構之立體圖。
第12圖係類似於第9圖的剖面圖，其顯示根據一實施例之在平臺式結構上方所產生的穿透錯位。
第13圖係根據一實施例之第12圖所示之結構的一部分之剖面圖以展示來自平臺式結構之尺寸的缺陷密度之依賴性。
第14圖係根據一實施例之第12圖所示之結構的一部分之剖面圖以展示在絕緣層111上沉積Ⅲ-V族材料層的LEO部分之優點。
第15A圖係根據一實施例之第14圖所示之結構的一部分之剖面圖1500以展示Ⅲ-V族材料層的側向過生長。
第15B圖係繪示根據一實施例之在矽晶圓上的矽平臺式結構定向之實例的視圖。
第16圖係根據一實施例之類似於第12圖的剖面圖以展示Ⅲ-V族材料層之兩個接近LEO部分。
第17A圖顯示根據一實施例之在平面矽基板上生長的Ⅲ-V族材料緩衝層堆疊之剖面圖。
第17B圖顯示根據一實施例之類似於第12圖的剖面圖以展示在相較於第17A圖所示之結構之具有縮減緩衝厚度的Si平臺上之GaN的生長。
第17C圖係第17B圖所示之結構的一部分之原子力顯微鏡圖。
第18A圖係顯示根據一實施例之在平面結構上所生長之Ⅲ-V族材料堆疊結構的俯視圖。
第18B圖係顯示根據一實施例之在平臺式結構上所生長之Ⅲ-V族材料堆疊結構的俯視圖。
第18C圖係顯示根據一實施例之用於使用矽平臺所生長之GaN電晶體的電流對電壓曲線之圖。
第19A圖顯示根據一實施例之類似於第12圖的剖面圖1901以展示Ⅲ-V族材料層之LEO部分的無縫合併。
第19B圖係由掃描電子顯微鏡(「SEM」)製造之部分的俯視圖。
第19C圖係根據一實施例之具有側向地生長在矽平臺之間之絕緣層上方的GaN材料之部分的結構之俯視圖的原子力顯微鏡影像。
第20圖繪示依照一個實施例的計算裝置。
第21A圖係根據一實施例之在基板上的溝槽中之平臺式結構上之圖案化的硬遮罩上保形地沉積絕緣層 之後之類似於第4圖的視圖。
第21B圖係根據一實施例之在移除硬遮罩上的絕緣層之後之類似於第21A圖的視圖。
第22圖係根據一實施例之在平臺式結構的頂部表面上沉積成核層之後之類似於第21B圖的視圖。
第23圖係根據一實施例之在成核層上的Ⅲ-V族材料層上沉積裝置層之後之類似於第22圖的視圖。
【發明內容及實施方式】
在下面的說明中，提出許多具體細節(如具體材料、元件尺寸等)以提供對如本文所述之一或更多實施例的全面性了解。然而，本領域之通常技術者將清楚明白無須這些具體細節便可能實行如本文所述之一或更多實施例。在其他情況下，未更詳細說明半導體製造程序、技術、材料、設備等以免不必要地模糊本說明。
儘管在附圖中說明和顯示了某些示範實施例，但將了解上述實施例僅為說明性而不是限制性的，且實施例並不限於所示和所述之特定構造和佈置，因為對於本領域之那些通常技術者而言可能發生修改。
在本說明書中提到「一個實施例」、「另一實施例」、或「一實施例」表示結合實施例所述之特定特徵、結構、或特性係包括在至少一實施例中。因此，在整篇說明書的各處中出現如「一個實施例」和「一實施例」之說法不一定都指相同實施例。再者，在一或更多實施例 中，特定特徵、結構、或特性可能以任何適當方式來結合。
再者，本發明態樣落在少於單一揭露之實施例的所有特徵。因此，在詳細說明之後的申請專利範圍特此被明確地併入此詳細說明中，其中每個申請專利範圍主張其本身作為單獨的實施例。儘管本文已說明了示範實施例，但本領域之那些技術者將認可能以如本文所述之修改和變更來實行這些示範實施例。因此，本說明被視為說明性而不是限制性的。
本文中說明了用以製造一電子裝置的方法和設備。絕緣層係保形地沉積於一基板上之一溝槽中的複數個平臺式結構上。絕緣層填充在平臺式結構外部的間隔。成核層係沉積於平臺式結構上。Ⅲ-V族材料層係沉積於成核層上。Ⅲ-V族材料層係側向地生長在絕緣層上方。
一般而言，Ⅲ-V族材料係指一化合物半導體材料，其包含週期表的Ⅲ族元素之至少一者，例如，鋁(「Al」)、鎵(「Ga」)、銦(「In」)、及週期表的V族元素之至少一者，例如，氮(「N」)、磷(「P」)、砷(「As」)、銻(「Sb」)。在至少一些實施例中，基板包括矽，且Ⅲ-V族層包括GaN。
在至少一些實施例中，說明了用以對接近用於系統晶片(「SoC」)產品的矽互補金屬氧化物半導體(「CMOS」)電路之電源管理積體電路(「PMIC」)和RF功率放大器(「PA」)應用共集成GaN裝置(例如， 電晶體、及其他GaN為基的裝置)之方法。在至少一些實施例中，電子裝置(例如，電晶體)、或包含外延生長之Ⅲ-氮化物(「N」)族材料的任何其他電子裝置係形成在嵌入於沿著(100)晶向排列之Si晶圓中的小島內。在嵌入於沿著(100)晶向排列之Si晶圓中的島中形成電子裝置允許共集成Ⅲ-V族材料為基的電晶體與低缺陷密度和低主體洩漏併靠Si CMOS電路。
在一實施例中，為了對接近CMOS電晶體的SoC高電壓和RF裝置在Si(100)上集成GaN，GaN電晶體堆疊係選擇性地生長在Si CMOS晶圓內的預定溝槽內部。從裝置的觀點來看，溝槽之每側的尺寸係從約70微米(「μm」)至約100μm。在溝槽內，使用氧化物底層允許對GaN裝置實作導致低缺陷密度和低主體洩漏之GaN的側向外延過生長(「LEO」)。在一實施例中，所形成之Si平臺中斷位於Si基板中的溝槽底部之Si膜的連續性，其允許相較於沉積於用於相同缺陷和裂縫密度的平面Si(100)晶圓上之GaN外延堆疊整體的總厚度而減少GaN外延層堆疊總厚度。
第1圖顯示根據一實施例之電子裝置結構的剖面圖100。電子裝置結構包含基板101。在一實施例中，基板101係沿著預定晶向排列的基板。一般而言，電子裝置製造之領域之通常技術者已知晶向(例如，(100)、(111)、(110)、及其他晶向)。在一實施例中，基板101包括半導體材料(例如，單晶矽 (「Si」)、鍺(「Ge」)、鍺化矽(「SiGe」))、Ⅲ-V族材料為基的材料(例如，砷化鎵(「GaAs」))、或以上之任何組合。在一實施例中，基板101包括用於積體電路的金屬化互連層。在至少一些實施例中，基板101包括電子裝置(例如，電晶體、記憶體、電容器、電阻器、光電裝置、切換器)、及由電絕緣層(例如，層間介電質、溝槽絕緣層、或電子裝置製造之領域之通常技術者已知的任何其他絕緣層)分離的任何其他主動和被動電子裝置。在至少一些實施例中，基板101包括配置以連接金屬化層的互連，例如，通孔。
在一實施例中，基板101係一絕緣體上半導體(SOI)基板，包括沿著預定晶向(例如，<100>晶向)排列的塊體下基板、中間絕緣層、及頂部單晶矽層。頂部單晶矽層可能包含上面列出的任何材料，例如，矽。
在一實施例中，基板101係沿著<100>晶向排列(「Si(100)」)的矽基板。絕緣層102係沉積於基板上。
絕緣層102可以是適用於絕緣相鄰裝置且防止洩漏的任何材料。在一實施例中，電絕緣層102係氧化層，例如，二氧化矽，或電子裝置設計所決定的任何其他電絕緣層。在一實施例中，絕緣層102包含層間介電質(ILD)，例如，二氧化矽。在一實施例中，絕緣層102可能包括聚醯亞胺、環氧樹脂、光可定義材料(如苯並環丁烯(BCB))、和WPR系列材料、或旋塗玻璃。在一 實施例中，絕緣層102係一低電容率(低k)ILD層。通常，低k係指具有低於二氧化矽的電容率之介電常數(電容率k)的介電質。
在一實施例中，絕緣層102係一淺溝槽隔離(STI)層，用以提供場隔離區，其在基板101上隔離一個島與其他島。在一實施例中，層102的厚度係大約在20奈米(「nm」)至350奈米的範圍中。能使用電子裝置製造之領域之通常技術者已知的任何技術(例如，但不限於化學蒸氣沉積(CVD)、和物理蒸氣沉積(PVD))來毯式沉積絕緣層102。圖案化層103係形成在絕緣層102上以暴露絕緣層102的部分。在一實施例中，層103係一圖案化的硬遮罩層。能使用電子裝置製造之領域之通常技術者已知的圖案化和蝕刻技術之其一者來圖案化硬遮罩層。在至少一些實施例中，硬遮罩層103包含氧化鋁(例如，Al2O3)；多晶矽、非晶矽、多晶鍺(「Ge」)、耐火金屬(例如，鎢「W」、鉬「Mo」、或其他耐火金屬)、或以上之任何組合。在一實施例中，層103係一光阻層。
第2圖係根據一實施例之在移除絕緣層和基板的部分之後之類似於第1圖的視圖200。移除硬遮罩103所暴露之絕緣層102的部分以暴露基板101。能使用電子裝置製造之領域之通常技術者已知的蝕刻技術(例如但不限於濕蝕刻、和乾蝕刻)來移除絕緣層102的部分。
在一實施例中，使用氫氟酸(「HF」)溶液 來蝕刻氧化矽的絕緣層104。
如第2圖所示，移除絕緣層102所暴露之基板101的一部分以形成溝槽104。溝槽具有深度201和寬度127。在一實施例中，深度201係從約2微米(「μm」)至約3μm，且寬度127係從約20μm至約500μm。在一實施例中，使用電子裝置製造之領域之通常技術者已知的一或更多蝕刻技術來蝕刻基板101的部分。在一實施例中，蝕刻溶液(例如，氫氧化四甲銨(「TMAH」)、氫氧化鉀(「KOH」)、氫氧化銨(「NH4OH」))係用以各向異性地蝕刻Si基板。在一實施例中，使用氣體SF6、XeF2、BCl3、Cl2、或以上之任何組合的乾蝕刻係用以蝕刻矽基板。
如第2圖所示，從絕緣層102移除硬遮罩103。能藉由拋光程序(如本電子裝置製造之領域之通常技術者已知的化學機械平面化(「CMP」)程序)來從絕緣層移除硬遮罩。
第11圖係描繪於第2圖中之剖面部分的電子裝置結構之立體(「3D」)圖。如第11圖所示，絕緣層102係沉積於基板101上。溝槽(如溝槽104和123)係形成通過絕緣層102在基板101中，如上所述。溝槽104具有長度122和寬度127。在一實施例中，長度122係從約50μm至約100μm，且寬度127係從約50μm至約100μm。在至少一些實施例中，溝槽104和123包含島，其中Ⅲ-V族材料為基的裝置係如下進一步詳細所述地形 成。在至少一些實施例中，絕緣層102覆蓋在基板101上的CMOS裝置區域。在至少一些實施例中，溝槽(如溝槽104和123)係在Si CMOS處理之前在Si CMOS晶圓內建立。在至少一些實施例中，溝槽(如溝槽104和123)係由電路設計者預定義。
第3圖係根據一實施例之在溝槽104之底部301形成圖案化的硬遮罩層105之後之類似於第2圖的視圖300。能使用本電子裝置製造之領域之通常技術者已知的圖案化和蝕刻技術之其一者能圖案化沉積於溝槽104之底部301的硬遮罩層105。在至少一些實施例中，硬遮罩層105包含氧化鋁(例如，Al2O3)；多晶矽、非晶矽、多晶鍺(「Ge」)、耐火金屬(例如，鎢「W」、鉬「Mo」、或其他耐火金屬)、或以上之任何組合。
第4圖係根據一實施例之在蝕刻基板遍及圖案化的硬遮罩層105以形成複數個平臺式結構(如平臺式結構106和平臺式結構107)之後之類似於第3圖的視圖400。如第4圖所示，平臺式結構具有高度(如高度110)和寬度(如寬度108)。在至少一些實施例中，平臺式結構的高度係從約100nm至500nm。在至少一些實施例中，平臺式結構的寬度係從約5μm至約10μm。平臺式結構被分離一距離109。在至少一些實施例中，在平臺式結構之間的距離係由之後在程序中形成於平臺式結構上方之Ⅲ-V族材料層的側向過生長率與垂直生長率的比率預定。例如，若Ⅲ-V族材料層的側向過生長率與垂直生 長率的比率約為10：1，則Ⅲ-V族材料層的厚度約為1μm，在平臺式結構之間的距離約為20μm。在至少一些實施例中，在平臺式結構之間的距離係從約1μm至約50μm。
平臺式結構能具有正方形形狀；矩形形狀、多邊形形狀、或以上之任何組合。
在一實施例中，在矽基板上的溝槽(如溝槽104)內，有數個具有暴露矽表面的矽平臺式結構用於Ⅲ-氮化物(「N」)族外延。這些平臺式結構可能是正方形、矩形或類似多邊形的形狀，且能定向在各種方向用於有效Ⅲ-N族側向生長。
在一實施例中，使用本電子裝置製造之領域之通常技術者已知的一或更多蝕刻技術來形成平臺式結構。在一實施例中，藉由使用蝕刻溶液(例如，氫氧化四甲銨(「TMAH」)、氫氧化鉀(「KOH」)、氫氧化銨(「NH4OH」))來蝕刻在溝槽內之圖案化的硬遮罩層所暴露之Si基板的部分來形成平臺式結構。在一實施例中，藉由使用氣體SF6、XeF2、BCl3、Cl2、或以上之任何組合來乾蝕刻在溝槽內之圖案化的硬遮罩層所暴露之Si基板的部分來形成平臺式結構。在一實施例中，平臺式結構104係沿著預定晶向定向。
第15B圖係繪示根據一實施例之在矽晶圓1501上的矽平臺式結構定向之實例的視圖1510。如第15B圖所示，在Si(100)晶圓1501上有不同的晶向，如 方向1502、1503、和1504。每個平臺式結構能沿著這些方向之其一者排列。在一實施例中，平臺式結構104係沿著<110>晶向排列。在一實施例中，平臺式結構104係沿著<100>晶向排列。在一實施例中，平臺式結構104係沿著<010>晶向排列。
第5圖係根據一實施例之在基板上之溝槽中的平臺式結構上之圖案化的硬遮罩層105上保形地沉積絕緣層111之後之類似於第4圖的視圖500。絕緣層111填充在平臺式結構外部的間隔且覆蓋溝槽的側壁。如第5圖所示，絕緣層填充在平臺式結構106與107之間、在平臺式結構106與溝槽104的側壁112之間、及在平臺式結構107與溝槽104的側壁113之間的間隔。絕緣層111覆蓋溝槽的側壁112和側壁113。在一實施例中，絕緣層111係二氧化矽(例如，SiO2)層、氮化矽層、氧化鋁(「Al2O3」)、氧氮化矽(「SiON」)、其他氧化物/氮化物層、以上之任何組合、或電子裝置設計所決定的其他電絕緣層。在一實施例中，絕緣層111的厚度係從約100nm至約500nm。在一實施例中，整個溝槽104係由薄(從約50至約100nm)的氧化物或氮化物層作為內襯。氮化物/氧化物層也填滿矽平臺之間的區域。在一實施例中，絕緣層111包含層間介電質(ILD)，例如，二氧化矽。在一實施例中，絕緣層111係一低電容率(低k)ILD層。通常，低k係指具有低於二氧化矽的電容率之介電常數(電容率k)的介電質。
能使用任何保形沉積技術(例如但不限於化學蒸氣沉積(CVD)、和物理蒸氣沉積(PVD)、分子束外延(「MBE」)、金屬有機化學蒸氣沉積(「MOCVD」)、原子層沉積(「ALD」)、或本電子裝置製造之領域之通常技術者已知的其他保形生長技術)來在平臺式結構上方保形地沉積絕緣層111。在一實施例中，使用低溫CVD程序來在平臺式結構上方保形地沉積絕緣層111。
第6圖係根據一實施例之在移除頂部硬遮罩105上之絕緣層111的部分以暴露平臺式結構的頂部表面114之後之類似於第5圖的視圖600。在一實施例中，選擇性地濕蝕刻在絕緣層111下方的硬遮罩105以底切硬遮罩層。藉由剝離底切硬遮罩105來移除絕緣層111以暴露平臺式結構的頂部表面114。在一實施例中，使用酸為基的化學來選擇性地濕蝕刻硬遮罩105。作為一實例，當硬遮罩105是鎢(「W」)且絕緣層111是SiO2時，接著能在包含對SiO2絕緣層為選擇性之NH4OH：H2O2為1：2之比率的濕蝕刻溶液中濕蝕刻W的硬遮罩。
第7圖係根據一實施例之在平臺式結構的頂部表面上沉積成核層之後之類似於第6圖的視圖700。如第7圖所示，成核層115被選擇性地沉積至平臺式結構107和106的頂部表面上。在一實施例中，成核層115係氮化鋁(「AlN」)層。能使用其中一種外延技術(例如，化學蒸氣沉積(CVD)、金屬有機化學蒸氣沉積 (「MOCVD」)、原子層沉積(「ALD」)、分子束外延(「MBE」)、或本電子裝置製造之領域之通常技術者已知的其他外延生長技術)來沉積成核層115。
在一實施例中，在高於1000℃的溫度下使用MOCVD技術來沉積成核層115。在一實施例中，在從約750℃至約800℃的溫度下使用MBE技術來沉積成核層115。在一實施例中，氮化鋁(「AlN」)的成核層係沉積至平臺式結構的頂部表面上從約5nm至約200nm的厚度。在一實施例中，AlN的成核層115係用以防止形成Ⅲ族元素和矽(例如，GaSi)複合物，其若Ⅲ-V族材料層係直接沉積至矽上則能被形成。在一實施例中，成核層115係用以對之後在程序中形成在成核層上的Ⅲ-V族材料層提供種子六方晶體結構。在一實施例中，成核層115係用以擷取由於在Ⅲ-V族材料與矽之間的晶格不匹配而形成的介面缺陷。
第8圖係根據一實施例之在成核層上沉積Ⅲ-V族材料層之後之類似於第7圖的視圖800。Ⅲ-V族材料層116係選擇性地沉積在成核層115上。Ⅲ-V族材料層116係側向地生長在平臺式結構106和107外部之絕緣層111的部分801、802、和803上方以形成LEO部分，例如，如第8圖所示之LEO部分811、812、和813。
在一實施例中，使用選擇性區域外延來在成核層115上局部地生長Ⅲ-V族材料層116。能使用本電子裝置製造之領域之通常技術者已知的其中一種外延技術 (例如，化學蒸氣沉積(CVD)、金屬有機化學蒸氣沉積(「MOCVD」)、原子層沉積(「ALD」)、或本電子裝置製造之領域之通常技術者已知的其他外延生長技術)來選擇性地沉積Ⅲ-V族材料層116。
在一實施例中，在1000℃-1100℃之大概範圍中的溫度下使用MOCVD技術來在成核層115上垂直地生長Ⅲ-V族材料層116。在一實施例中，在成核層115上生長的Ⅲ-V族材料層藉由修改至少一個外延生長參數(如溫度、壓力)來在絕緣層111上方的側向方向上擴展。在一實施例中，Ⅲ-V族材料層的LEO率與垂直生長率的比率至少為5。在一實施例中，Ⅲ-V族材料層116藉由將溫度增加高於1100℃來在絕緣層111上方的側向方向上擴展。在一實施例中，Ⅲ-V族材料層116藉由將生長室中的壓力降至低於200Torr(更具體來說是降至約50Torr)來在絕緣層111上方的側向方向上擴展。在一實施例中，Ⅲ-V族材料層116藉由將化學元素(例如，鎂(「Mg」)、銻(「Sb」)、銦(「In」)、或其他化學元素)添加至生長室中以相對於側向生長率而降低垂直生長率來在絕緣層111上方的側向方向上擴展。這些化學元素當作在Ⅲ-V族材料層生長期間附著於矽平臺式結構之頂部表面的表面活性劑，藉此降低在矽平臺上方的Ⅲ-V族材料層之垂直生長率。在一實施例中，於GaN生長期間在生長室中的Mg之氣相濃度係從約1%至約5%的總Ga氣相濃度。在一實施例中，於GaN生長期間在生長室 中的Sb之氣相濃度係從約0.5%至約5%的總Ga氣相濃度。在一實施例中，於GaN生長期間在生長室中的In之氣相濃度係從約0.1%至約5%的總Ga氣相濃度。在一實施例中，Ⅲ-V族材料層116係GaN、InGaN、任何其他Ⅲ-N族材料、任何其他Ⅲ-V族材料、或以上之任何組合。在一實施例中，Ⅲ-V族材料層116的厚度係從約250nm至約2μm。
在一實施例中，Ⅲ-N族材料層係在矽平臺式結構的暴露表面上成核，且之後隨著生長條件的改變而側向地生長在氧化物/氮化物層上方。在氮化物材料系統中，穿透錯位一般以最小角度沿著[0001]方向滑動，且因此藉由使用側向生長，建立了實質上無缺陷或低缺陷密度的GaN膜。此無缺陷的LEO GaN層位於氧化物/氮化物層的頂部，且因此建立絕緣體上覆GaN的架構以建立GaN電晶體。GaN係寬帶隙材料(3.4eV)且結合底層絕緣體能導致用於電晶體的極低主體洩漏電流(約毫微微至微微amps/mm)，這使它適用於RF應用。雖然這是一種外延的形式，但這需要使用底層緩衝層來降低缺陷密度且緩和表面裂縫形成，使用溝槽內部之多個平臺式結構來圖案化且因此分離矽基板導致降低在GaN外延層中建立的總熱應力。由此，不需要非常複雜且厚的緩衝層，且藉由使用更薄的外延層來獲得零表面裂縫和低缺陷密度。
第9圖係根據一實施例之在Ⅲ-V族材料層116的LEO部分上方沉積裝置層118之後之類似於第8圖 的視圖900。在一實施例中，裝置層118係沉積在Ⅲ-V族材料層116上的裝置層117上。在一實施例中，沉積裝置層117以提高在Ⅲ-V族材料層116之二維電子氣體(「2DEG」)部分120中的移動率。在一實施例中，裝置層117係AlN層。在一實施例中，裝置層117的厚度係從約1nm至約3nm。
在一實施例中，裝置層118包括Ⅲ-V族材料(例如，AlGaN、AlInN、AlN)、任何其他Ⅲ-V族材料、或以上之任何組合。在一實施例中，裝置層118係AlxGa1-xN層，其中x係從約15%至約40%。在一實施例中，裝置層118係AlxIn1-xN層，其中x係大於約85%。在一實施例中，裝置層118係AlN層。裝置層202的厚度係由裝置設計決定。在一實施例中，裝置層202的厚度係從約2nm至約40nm。
在一實施例中，使用其中一種外延生長技術(例如，化學蒸氣沉積(CVD)、金屬有機化學蒸氣沉積(「MOCVD」)、原子層沉積(「ALD」)、MBE、或本電子裝置製造之領域之通常技術者已知的其他外延生長技術)來沉積裝置層118和117之各者。
第10圖係根據一實施例之在Ⅲ-V族材料層116的LEO部分上方之裝置層118的部分上方形成接點以形成一或更多Ⅲ-V族材料為基的裝置之後之類似於第9圖的視圖1000。Ⅲ-V族材料為基的裝置可以是例如高電壓電晶體(例如，GaN電晶體)、RF功率放大器、電源管 理積體電路、或其他Ⅲ-V族材料為基的電子裝置。如第10圖所示，裝置接點121、131、和141係形成在Ⅲ-V族材料層116的LEO部分上方之裝置層的部分上。在一實施例中，裝置接點121係在Ⅲ-V族材料層116之LEO部分813上方的裝置層118上之閘極介電質151上方的閘極電極。接點141係在源極區161上的源極接點，且接點131係在Ⅲ-V族材料層116之LEO部分上方的裝置層118之汲極區171上的汲極接點。能使用本電子裝置製造之領域之通常技術者已知的技術來在Ⅲ-V族材料裝置層上形成接點121、131、和121、閘極介電質151、汲極和源極區161和171。
第12圖係在其中Ⅲ-V族材料為基的裝置能類似於第9圖而製造之溝槽內部之結構的剖面圖1200，其顯示根據一實施例之在平臺式結構上方所產生的穿透錯位124。穿透錯位124以約90度角跨Ⅲ-V族材料層116的部分來傳播至平臺式結構106和107的頂部表面。跨LEO部分811、812、和813沒有任何穿透錯位。在一實施例中，Ⅲ-V族材料層的LEO部分沒有穿透錯位。
在一實施例中，裝置層係在形成於母Si CMOS晶圓內之重定義溝槽內部生長的GaN層。此區域係稱為GaN島且能用以製造SoC晶片的PMIC和RF-PA部分。溝槽可以是正方形或矩形形狀。溝槽能沿著<110>方向或在<110>方向的45度角定向。在一實施例中，溝槽的深度約為2-3μm。在溝槽內部，建立了矽平臺，其能從 約100nm至約300nm高，如上所述。
在一實施例中，在平臺之間的間隔填滿了氧化物/氮化物層且溝槽也由此相同的氧化物/氮化物層作為內襯，如上所述。此氧化物/氮化物層當作溝槽側壁上的內襯以防止相鄰的矽晶格隨著GaN層成長而變形且在內襯中停止。
在一實施例中，當GaN在此絕緣層上方側向地生長時，建立了絕緣體上覆GaN類型的架構，這導致在電晶體中極低的主體洩漏電流、對RF應用的重要要求。
在一實施例中，Ⅲ-N族材料層外延在矽平臺上開始。矽平臺式結構係藉由圖案化溝槽內的矽來建立，如上所述。這些平臺對Ⅲ-N族外延提供起始成核。圖案化矽基板以建立平臺式結構導致降低系統中的熱應力，因此不需要使用複雜的緩衝層(其存在於目前溶液中)來減少表面裂縫和缺陷密度。這些矽平臺的定向及其尺寸係用以控制在島內之GaN的表面裂縫密度和缺陷密度兩者。
接著，裝置層118係生長在整個Ⅲ-V族材料層上方，如上所述。在一實施例中，裝置層118係藉由偏極化來引起2DEG的層。在一實施例中，裝置層118係合金，例如，具有底層AlN薄間隔物的AlGaN、或具有底層AlN薄間隔物的InAlN。在一實施例中，AlN間隔物的厚度約為1nm，且AlGaN和InAlN之其一者的厚度係在2-20nm的大概範圍中。
在一實施例中，可能使用蝕刻程序來移除在穿透錯位124所位於的成核層115正上方之Ⅲ-V族材料層116的部分，留下LEO部分811、812、和813。蝕刻程序可能也移除成核層115及平臺式結構106和107。在上述一實施例中，蝕刻程序所建立的空隙可能填滿了絕緣材料，如在絕緣層111中使用的材料。
第21A圖係根據一實施例之在基板101上的溝槽中之平臺式結構上之圖案化的硬遮罩層105上保形地沉積絕緣層111之後之類似於第4圖的視圖2110。絕緣層111覆蓋平臺式結構和溝槽的側壁且填充在平臺式結構外部的間隔，如以上關於第5圖所述。第21A圖與第5圖的不同之處在於絕緣層111被保形地沉積為小於平臺式結構106和107之高度的厚度。
第21B圖係根據一實施例之在從平臺式結構的部分移除硬遮罩105上的絕緣層111之後之類似於第21A圖的視圖2100。如第21圖所示，從平臺式結構107的側壁2103和2104的部分及平臺式結構106的側壁2101和2102的部分移除絕緣層111。在一實施例中，選擇性地濕蝕刻在絕緣層111下方的硬遮罩105以底切硬遮罩層。在一實施例中，使用酸為基的化學來選擇性地濕蝕刻硬遮罩105，如以上關於第6圖所述。在一實施例中，藉由剝離底切硬遮罩105來移除絕緣層111以暴露平臺式結構的頂部表面114及平臺式結構106和107之側壁的部分。在一實施例中，使用本電子裝置製造之領域之通常技 術者已知的其中一種蝕刻技術(例如但不限於濕蝕刻、和乾蝕刻)來從平臺式結構之側壁的部分移除絕緣層111。在一實施例中，使用氫氟酸(「HF」)溶液來蝕刻氧化矽的絕緣層111。
在一實施例中，平臺式結構之暴露部分的高度(如高度2015)係由電子裝置設計決定。在一實施例中，平臺式結構之暴露部分的高度(如高度2015)至少約為100nm。
第22圖係根據一實施例之在平臺式結構的頂部表面上沉積成核層之後之類似於第21B圖的視圖2200。如第22圖所示，成核層115被選擇性地沉積至平臺式結構107和106的頂部表面上，如上所述。在一實施例中，成核層115係氮化鋁(「AlN」)層。能使用其中一種外延技術來沉積成核層115，如上所述。
第23圖係根據一實施例之在成核層115上的Ⅲ-V族材料層116上沉積裝置層118之後之類似於第22圖的視圖2300。Ⅲ-V族材料層116係選擇性地沉積在成核層115上。Ⅲ-V族材料層116係側向地生長在平臺式結構106和107外部以形成LEO部分，如LEO部分811、812、和813。如第23圖所示，LEO部分811、812、和813不與絕緣層111直接接觸且懸置在平臺式結構106和107上方。如第23圖所示，LEO部分811、812、和813與基板101上的絕緣層111分離一間隔(如間隔2311)。在一實施例中，從在LEO部分811、812、和 813下方之基板101的部分移除絕緣層111，且在基板與LEO部分之間建立間隔。
在一實施例中，間隔係由平臺式結構的側壁之暴露部分的高度和成核層115的厚度定義。在一實施例中，在絕緣層與LEO部分之間的間隔2311係從約150nm至約400nm。
在一實施例中，使用選擇性區域外延來在成核層115上局部地生長Ⅲ-V族材料層116，如上所述。在一實施例中，在成核層115上生長的Ⅲ-V族材料層藉由修改至少一個外延生長參數(如溫度、壓力)來在側向方向上擴展以懸置在絕緣層111上方，如上所述。在一實施例中，Ⅲ-V族材料層116藉由將化學元素添加至生長室中以相對於側向生長率而降低垂直生長率來在側向方向上擴展以懸置在平臺式結構外部，如上所述。如第23圖所示，裝置層118係沉積在Ⅲ-V族材料層116上方，如上所述。在一實施例中，增加移動層(未示出)係沉積在裝置層118與Ⅲ-V族材料層116之間，如上所述。
如第23圖所示，穿透錯位124以約90度角跨Ⅲ-V族材料層116的部分來傳播至平臺式結構106和107的頂部表面。跨LEO部分811、812、和813沒有任何穿透錯位。在一實施例中，Ⅲ-V族材料層的LEO部分沒有穿透錯位。在一實施例中，與底層絕緣體分離一間隔之在平臺式結構外部的寬帶隙Ⅲ-V族材料之側向生長能導致比在第9圖所示之結構中更低的主體洩漏電流。
第13圖係根據一實施例之第12圖所示之結構的一部分之剖面圖1300以展示來自平臺式結構之尺寸的缺陷密度之依賴性。平臺式結構106具有寬度126。平臺式結構106係與另一平臺式結構(未示出)分離距離109。在一實施例中，GaN在氧化層上側向地生長，導致低缺陷密度GaN膜。這是由於氮化物之錯位缺陷的性質，其傾向於幾乎垂直地穿透(沿著0001方向)且因此不會為了在氧化物上側向過生長的GaN出現。由此，這種方法導致過度降低Si(100)上之GaN外延膜的缺陷密度。在一實施例中，Ⅲ-V族材料層116的總缺陷密度取決於平臺式結構之尺寸(寬度126)與距離109的比率。在一實施例中，距離109約為100μm，寬度126約為2μm提供在GaN之LEO區域中約為107cm-2的缺陷密度，且在平臺式結構上方的GaN層之區域中上方約為109cm-2的缺陷密度。因此，在GaN層中的平均缺陷密度係從約107cm-2至約2×107cm-2。
第14圖係根據一實施例之第12圖所示之結構的一部分之剖面圖1400以展示在絕緣層111上沉積Ⅲ-V族材料層116的LEO部分之優點。如第14圖所示，絕緣層111(例如，氧化物/氮化物)當作內襯以防止Ⅲ-V族材料(例如，GaN)直接接觸矽基板102之相鄰側壁112，其能防止矽基板102損壞。
形成在矽平臺之間的絕緣層(例如，氧化物/氮化物)層提供至少兩個優點：a)絕緣層降低在GaN電 晶體中的主體洩漏電流，從其中若在Si上形成GaN電晶體，則它將已降低。亦即，絕緣層111提供類似於在RF應用中使用之絕緣體上覆矽的方法之絕緣體上覆Ⅲ-V族材料的方法。b)絕緣層能側向地外延過生長Ⅲ-V族材料。針對第15A圖來進一步說明此。
第15A圖係根據一實施例之第14圖所示之結構的一部分之剖面圖1500用以展示Ⅲ-V族材料層的側向過生長。在一實施例中，當Ⅲ-V族材料層116(例如，GaN)在絕緣層111(例如，氧化矽)上方生長時，{1-100}小平面129快速地生長出且稱為側向過生長而不是生長{0001}平面128的垂直生長。由於氮化物之錯位的性質，因此穿透錯位缺陷124不存在於LEO GaN區域中，且因此有效地在矽平臺上方的區域內「被擷取」。於是，LEO GaN膜具有實質上低的缺陷密度且實質上無缺陷，而在平臺式結構上方生長的GaN層具有穿透錯位124和從約1×109cm-2至約8×109cm-2的缺陷密度。
第16圖係根據一實施例之類似於第12圖的剖面圖1600以展示Ⅲ-V族材料層之兩個接近LEO部分。在一實施例中，將矽基板101圖案化至平臺式結構106和107中提供下面的優點：a)矽平臺式結構的定向、尺寸、和形狀係用以致能Ⅲ-V族材料層116(例如，GaN)的側向外延過生長及Ⅲ-V族材料層116之側向小平面的生長率。矽平臺式結構的定向、尺寸、和形狀對於Ⅲ-V族材料層116之兩個部分 130和131的無縫合併(由於LEO生長而彼此接近)而言也是重要的。矽平臺106和107的定向判斷在絕緣層111(例如，SiO2)上方過生長之部分130和131的Ⅲ-V族材料(例如，GaN)小平面是否將具有實質上垂直的平面以供無縫合併。
由於圖案化矽平臺，因此在Ⅲ-V族材料層116(例如，GaN)與矽基板101之間的淨熱應力不匹配被分配且相較於對在連續Si基板上生長之GaN膜開發的熱應力而降低。這是有利的，因為於冷卻後外延期間在Si上之GaN膜中開發的拉伸應力會是巨大的(約為GPa)，其導致在GaN外延層中的表面裂縫形成。為了減輕此，通常使用複雜的緩衝層堆疊(目前溶液)來抗衡此拉伸應力。藉由透過將Si基板圖案化至平臺式結構中來降低此熱應力，移除了對此複雜的緩衝層堆疊之需要。由此，當維持相同的缺陷密度和實質上零的表面裂縫密度時能幾乎減半總緩衝層厚度。
第17A圖顯示根據一實施例之在平面矽基板上生長的Ⅲ-V族材料緩衝層堆疊之剖面圖1700。如第17A圖所示，在平面矽基板1701上生長的厚Ⅲ-V族材料堆疊1702包含多個AlN/GaN層(例如，AlN/GaN/AlN/GaN/AlN/GaN/AlN/GaN/AlN)。通常，Ⅲ-V族材料堆疊1702的厚度大於約2.5微米。
第17B圖顯示根據一實施例之類似於第12圖的剖面圖1710以展示相較於第17A圖所示之結構之具有 縮減緩衝厚度的Si平臺上之GaN的生長。如第17B圖所示，GaN層的LEO部分1712係生產在平臺式結構外部的SiO2絕緣層上方。LEO部分1712係實質上無表面裂縫的，如第17B圖所示。第17C圖係第17B圖所示之結構的一部分1711之原子力顯微鏡(「AFM」)圖1720。如第17C圖所示，部分1711具有擁有用於與其他LEO部分無縫合併之垂直平面的LEO部分1712。AFM圖顯示藉由LEO區域之側向過生長和無縫合併所生長的高品質GaN。AFM圖也顯示非常平滑的表面和受控的GaN過生長。GaN緩衝厚度係相較於在第17A圖所示之平面基板1701上所生長之GaN緩衝堆疊的厚度而縮減。在一實施例中，GaN緩衝厚度約為1.1微米。
第18A圖係顯示根據一實施例之在平面基板1801上所生長之Ⅲ-V族材料堆疊結構的俯視圖1800。這種結構具有約4×109cm-2的缺陷密度。第18B圖係顯示根據一實施例之在平臺式結構上所生長之Ⅲ-V族材料堆疊結構的俯視圖1802。這種結構具有無裂縫區域1803和1804。如第18B圖所示，藉由使用矽平臺來側向地過生長GaN材料，建立了無裂縫區域，且形成了較薄的GaN堆疊。
第18C圖係顯示根據一實施例之用於使用矽平臺所生長之GaN電晶體的電流1801對電壓1812曲線之圖1820。圖1820繪示主體洩漏電流曲線1813、閘極電流曲線1814、及源極電流曲線1815。如第18C圖所示， 使用矽平臺所生長之GaN電晶體的主體洩漏電流1813很低(例如，小於1×10-12A)。
第19A圖顯示根據一實施例之類似於第12圖的剖面圖1901以展示Ⅲ-V族材料層之LEO部分的無縫合併。如第19A圖所示，基板的一部分1902包括在平臺式結構之間的SiO2層上方形成之GaN層的LEO部分。第19B圖係由掃描電子顯微鏡(「SEM」)製造之部分1902的俯視圖1903。SEM圖顯示具有無縫合併之側向過生長的GaN 1902。正方形1904顯示GaN從中生長出的窗口。第19C圖係根據一實施例之具有側向地生長在矽平臺之間之絕緣層上方的GaN材料之部分的結構之俯視圖1920的原子力顯微鏡(「AFM」)影像1904。如第19C圖所示，在兩個平臺之間形成之GaN材料的兩個LEO部分被無縫地合併至單一部分1905中。
第20圖繪示依照一個實施例的計算裝置2000。計算裝置2000容納主機板2002。主機板2002可能包括一些元件，包括但不限於處理器2001和至少一個通訊晶片2004。處理器2001係實體且電性耦接至主機板2002。在一些實作中，至少一個通訊晶片也是實體且電性耦接至主機板2002。在其他實作中，至少一個通訊晶片2004是處理器2001的一部分。
依據其應用，計算裝置2000可能包括可能或可能不是實體且電性耦接至主機板2002的其他元件。這些其他元件包括，但不限於如揮發性記憶體2008(例 如，DRAM)、非揮發性記憶體2010(例如，ROM)的記憶體、快閃記憶體、圖形處理器2012、數位信號處理器(未示出)、密碼處理器(未示出)、晶片組2006、天線2016、顯示器(例如，觸控螢幕顯示器2017)、顯示控制器(例如，觸控螢幕控制器2011)、電池2018、音頻編解碼器(未示出)、視頻編解碼器(未示出)、放大器(例如，功率放大器2009)、全球定位系統(GPS)裝置2013、羅盤2014、加速計(未示出)、陀螺儀(未示出)、揚聲器2015、照相機2003、及大容量儲存裝置(如硬碟機、光碟(CD)、數位化多功能光碟(DVD)等等)(未示出)。
通訊晶片(例如通訊晶片2004)啟動無線通訊來傳輸資料至計算裝置2000且從計算裝置2000傳輸資料。「無線」之詞及其衍生詞可能用以說明可能藉由使用透過非固態媒體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能並非如此。通訊晶片2004可能實作一些無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物之任一者、以及指定為3G、4G、5G以上的任何其他無線協定。計算裝置2000可能包括複數個通訊晶片。 例如，通訊晶片2004可能專用於如Wi-Fi和藍芽之較短範圍的無線通訊，且通訊晶片2036可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之較長範圍的無線通訊。
在至少一些實施例中，計算裝置2000的處理器2001包括具有與如本文所述之矽晶圓上的Si CMoS裝置共集成之Ⅲ-V族裝置的積體電路晶粒。處理器的積體電路晶粒包括一或更多裝置，如本文所述之電晶體或金屬互連。「處理器」之詞可能指任何裝置或部分之處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成可能儲存在暫存器及/或記憶體中之其他電子資料的裝置。通訊晶片2005也包括具有與根據本文所述之實施例之矽晶圓上的Si CMoS裝置共集成之Ⅲ-V族裝置的積體電路晶粒。
在其他實作中，容納在計算裝置2000內的另一元件可能包含具有與根據本文所述之實施例之矽晶圓上的Si CMoS裝置共集成之Ⅲ-V族裝置的積體電路晶粒。
依照一個實作，通訊晶片的積體電路晶粒包括一或更多裝置，例如電晶體和金屬互連，如本文所述。在各種實施例中，計算裝置2000可能是膝上型電腦、小筆電、筆記型電腦、纖薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、纖薄型行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或 數位攝影機。在其他實作中，計算裝置2000可能是任何其他處理資料的電子裝置。
下面的實例關於其他實施例：一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上保形地沉積一絕緣層；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方；及在側向生長的Ⅲ-V族材料層上沉積一裝置層。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方，且其中Ⅲ-V族材料層包括GaN，且基板包括矽。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ- V族材料層係側向地生長在絕緣層上方，其中絕緣層包括氧化矽、氮化矽、或以上之組合。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方，其中成核層包括AlN。
一種用以製造一電子裝置的方法包含在基板上沉積一絕緣層；圖案化基板上的絕緣層；蝕刻基板遍及圖案化的絕緣層以形成一溝槽；在填充在平臺式結構外部之間隔的基板上之溝槽內的複數個平臺式結構上沉積一絕緣層；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在平臺式結構外部的絕緣層上方。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中沉積一硬遮罩層；圖案化硬遮罩層；蝕刻基板遍及圖案化的硬遮罩層以形成複數個平臺式結構；移除硬遮罩層；在基板上之溝槽內的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在平臺式結構外部的絕緣層上方。
一種用以製造一電子裝置的方法包含在一基 板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方，其中在平臺式結構之間的距離係由Ⅲ-V族材料層的側向過生長率決定。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方，且其中絕緣層覆蓋溝槽的一側壁。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方，且其中Ⅲ-V族材料層在絕緣層上方比在成核層上方生長得更快。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方，且其中至少一平臺式結構具有正方形形狀、矩形形狀、或多邊形形狀。
一種用以製造一電子裝置的方法包含在一基 板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方，且其中至少一平臺式結構的尺寸係從2微米至10微米。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽中的複數個平臺式結構上沉積一絕緣層，絕緣層填充在平臺式結構外部的間隔；在平臺式結構上沉積一成核層；及在成核層上沉積一Ⅲ-V族材料層，其中Ⅲ-V族材料層係側向地生長在絕緣層上方，且其中側向生長的Ⅲ-V族材料層係與絕緣層分離一間隔。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方；及一裝置層，在側向生長的Ⅲ-V族材料層上。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構 上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中Ⅲ-V族材料層包括GaN，且基板包括矽。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中絕緣層包括氧化矽、氮化矽、或以上之組合。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中成核層包括AlN。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中在平臺式結構之間的距離係由Ⅲ-V族材料層的側向過生長率決定。
一種用以製造一電子裝置的設備，電子裝置 包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中絕緣層覆蓋溝槽的一側壁。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中至少一平臺式結構係沿著{0001}晶向排列。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中至少一平臺式結構具有正方形形狀、矩形形狀、或多邊形形狀。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中至少一平臺式結構的寬度係從2微米至10微米且其中至少 一平臺式結構的高度係從100奈米至200奈米。
一種用以製造一電子裝置的設備，電子裝置包含一絕緣層，在基板上之一溝槽中的複數個平臺式結構上，絕緣層填充在平臺式結構外部的間隔；一成核層，在平臺式結構上；及一Ⅲ-V族材料層，在成核層上，其中Ⅲ-V族材料層係側向地生長在第一絕緣層上方，且其中側向生長的Ⅲ-V族材料層係與絕緣層分離一間隔且至少一平臺式結構的高度係從100奈米至200奈米。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽內形成複數個平臺式結構；在溝槽內保形地沉積一第一絕緣層；在平臺式結構上沉積一成核層；在成核層上沉積一Ⅲ-V族材料層；及從第一絕緣層上方的成核層側向地生長Ⅲ-V族材料層。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽內形成複數個平臺式結構；在溝槽內保形地沉積一第一絕緣層；在平臺式結構上沉積一成核層；在成核層上沉積一Ⅲ-V族材料層；及從第一絕緣層上方的成核層側向地生長Ⅲ-V族材料層；及在側向生長的Ⅲ-V族材料層上沉積一裝置層。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽內形成複數個平臺式結構；在溝槽內保形地沉積一第一絕緣層；在平臺式結構上沉積一成核層；在成核層上沉積一Ⅲ-V族材料層；及從第一絕緣層上方的成核層側向地生長Ⅲ-V族材料層，其中Ⅲ-V族材料層在第一 絕緣層上方比在成核層上方生長得更快。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽內形成複數個平臺式結構；在溝槽內保形地沉積一第一絕緣層；在平臺式結構上沉積一成核層；在成核層上沉積一Ⅲ-V族材料層；及從第一絕緣層上方的成核層側向地生長Ⅲ-V族材料層，其中形成複數個平臺式結構包含在溝槽中沉積一遮罩層；圖案化遮罩層；及蝕刻基板遍及圖案化的遮罩層。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽內形成複數個平臺式結構；在溝槽內保形地沉積一第一絕緣層；在平臺式結構上沉積一成核層；在成核層上沉積一Ⅲ-V族材料層；及從第一絕緣層上方的成核層側向地生長Ⅲ-V族材料層，其中側向生長的Ⅲ-V族材料層係與第一絕緣層直接接觸。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽內形成複數個平臺式結構；在溝槽內保形地沉積一第一絕緣層；在平臺式結構上沉積一成核層；在成核層上沉積一Ⅲ-V族材料層；及從第一絕緣層上方的成核層側向地生長Ⅲ-V族材料層，其中至少一平臺式結構具有正方形形狀、矩形形狀、或多邊形形狀。
一種用以製造一電子裝置的方法包含在一基板上之一溝槽內形成複數個平臺式結構；在溝槽內保形地沉積一第一絕緣層；在平臺式結構上沉積一成核層；在成核層上沉積一Ⅲ-V族材料層；及從第一絕緣層上方的成核 層側向地生長Ⅲ-V族材料層，其中Ⅲ-V族材料層係與絕緣層分離一間隔。
101‧‧‧基板
102‧‧‧絕緣層
106‧‧‧平臺式結構
107‧‧‧平臺式結構
111‧‧‧絕緣層
116‧‧‧Ⅲ-V族材料層
117‧‧‧裝置層
118‧‧‧裝置層
121‧‧‧裝置接點
131‧‧‧裝置接點
141‧‧‧裝置接點
151‧‧‧閘極介電質
161‧‧‧源極區
171‧‧‧汲極區
813‧‧‧LEO部分
1000‧‧‧視圖

Claims (25)

  1. 一種用以製造一電子裝置的方法，包含：在一基板上之一溝槽中的複數個平臺式結構周圍保形地沉積一第一絕緣層；在該些平臺式結構上沉積一成核層；及在該成核層上沉積一Ⅲ-V族材料層，其中該Ⅲ-V族材料層係側向地生長在該第一絕緣層上方。
  2. 如申請專利範圍第1項所述之方法，更包含在側向生長的該Ⅲ-V族材料層上沉積一裝置層。
  3. 如申請專利範圍第1項所述之方法，其中該Ⅲ-V族材料層包括氮化鎵，且基板包括矽。
  4. 如申請專利範圍第1項所述之方法，其中該第一絕緣層包括氧化矽、氮化矽、或以上之組合。
  5. 如申請專利範圍第1項所述之方法，其中該成核層包括AlN。
  6. 如申請專利範圍第1項所述之方法，更包含在該基板上沉積一第二絕緣層；圖案化該第二絕緣層；蝕刻該基板遍及圖案化的該第二絕緣層以形成該溝槽。
  7. 如申請專利範圍第1項所述之方法，更包含在該溝槽內沉積一硬遮罩層；圖案化該硬遮罩層；及蝕刻該基板遍及圖案化的該硬遮罩層以形成該些平臺 式結構；及移除該硬遮罩層。
  8. 如申請專利範圍第1項所述之方法，其中該第一絕緣層覆蓋該溝槽的一側壁。
  9. 如申請專利範圍第1項所述之方法，其中側向生長的該Ⅲ-V族材料層係形成與該第一絕緣層直接接觸。
  10. 如申請專利範圍第1項所述之方法，其中側向生長的該Ⅲ-V族材料層係與該絕緣層分離一間隔。
  11. 一種電子裝置，包含：複數個平臺式結構，在該基板上的一溝槽內；一絕緣層，填充在該些平臺式結構周圍的一間隔；一成核層，在該些平臺式結構上；及一Ⅲ-V族材料層，在該成核層上，其中該Ⅲ-V族材料層側向地延伸在該絕緣層上方。
  12. 如申請專利範圍第11項所述之電子裝置，更包含一裝置層，在側向延伸的該Ⅲ-V族材料層上。
  13. 如申請專利範圍第11項所述之電子裝置，其中該Ⅲ-V族材料層包括GaN且該些平臺式結構包括矽。
  14. 如申請專利範圍第11項所述之電子裝置，其中該絕緣層包括氧化矽、氮化矽、或以上之組合。
  15. 如申請專利範圍第11項所述之電子裝置，其中該成核層包括AlN。
  16. 如申請專利範圍第11項所述之電子裝置，其中該第一絕緣層覆蓋該溝槽的一側壁。
  17. 如申請專利範圍第11項所述之電子裝置，其中該些平臺式結構之至少一者係沿著{0001}晶向排列。
  18. 如申請專利範圍第11項所述之電子裝置，其中側向延伸的該Ⅲ-V族材料層係形成與該第一絕緣層直接接觸。
  19. 如申請專利範圍第11項所述之電子裝置，其中側向延伸的該Ⅲ-V族材料層並非形成與該第一絕緣層直接接觸。
  20. 一種用以製造一電子裝置的方法，包含：在一基板上之一溝槽內形成複數個平臺式結構；在該溝槽內保形地沉積一第一絕緣層；在該些平臺式結構上沉積一成核層；在該成核層上沉積一Ⅲ-V族材料層；及從在該第一絕緣層上方的該成核層側向地生長該Ⅲ-V族材料層。
  21. 如申請專利範圍第20項所述之方法，更包含在側向生長的該Ⅲ-V族材料層上沉積一裝置層。
  22. 如申請專利範圍第20項所述之方法，其中形成該複數個平臺式結構包含在該溝槽中沉積一遮罩層；圖案化該遮罩層；及蝕刻該基板遍及圖案化的該遮罩層。
  23. 如申請專利範圍第20項所述之方法，其中側向延伸的該Ⅲ-V族材料層係形成與該第一絕緣層直接接觸。
  24. 如申請專利範圍第20項所述之方法，其中該Ⅲ-V族材料層係與該絕緣層分離一間隔。
  25. 如申請專利範圍第20項所述之方法，更包含：移除在該成核層正上方之該Ⅲ-V族材料層的部分，藉此留下在該第一絕緣層正上方之該Ⅲ-V族材料層的遺留部分。
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