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TWI643464B - 具有時間轉數位轉換器之管線式逐次逼近暫存器 - Google Patents

具有時間轉數位轉換器之管線式逐次逼近暫存器 Download PDF

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TWI643464B
TWI643464B TW105138981A TW105138981A TWI643464B TW I643464 B TWI643464 B TW I643464B TW 105138981 A TW105138981 A TW 105138981A TW 105138981 A TW105138981 A TW 105138981A TW I643464 B TWI643464 B TW I643464B
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馬丁 金尤瓦
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台灣積體電路製造股份有限公司
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Abstract

本揭露係關於一種混合逐次逼近暫存器(SAR)-類比轉數位轉換器(ADC)，其使用基於電壓之訊號處理及基於時間之訊號處理之一組合來將一類比輸入訊號轉換成一數位輸出訊號。在一些實施例中，該混合SAR-ADC具有一基於電壓之訊號處理元件，其經組態以將一類比輸入訊號轉換成具有複數個最高有效位元(MSB)之一第一數位訊號且自一輸入電壓及該第一數位訊號產生一殘餘電壓。一電壓轉時間轉換元件經組態以將該殘餘電壓轉換成一時域表示。一基於時間之訊號處理元件經組態以將該時域表示轉換成包括複數個最低有效位元(LSB)之一第二數位訊號。藉由使用基於電壓之訊號處理來判定該複數個MSB且使用基於時間之訊號處理來判定該複數個LSB，該混合SAR-ADC能夠達成低功率及精巧面積。

Description

具有時間轉數位轉換器之管線式逐次逼近暫存器
本發明實施例係有關類比數位轉換器裝置及類比轉換數位的方法。
一類比轉數位轉換器(ADC)係將一類比輸入訊號轉換成一數位輸出訊號之一裝置，該數位輸出訊號包括表示該類比輸入訊號之一振幅之一位元序列。一ADC通常具有該類比輸入訊號與其比較之一類比參考電壓或電流。該數位輸出訊號指示該類比輸入訊號之該振幅在該參考電壓中之占比是多少。現代數位電子系統廣泛使用類比轉數位轉換器(ADC)來將類比訊號轉換成可由數位電子系統使用之數位訊號。
在一些實施例中，本揭露係關於一種混合SAR-ADC。該混合SAR-ADC包括經組態以將一類比輸入訊號轉換成具有複數個最高有效位元之一第一數位訊號且基於該第一數位訊號而產生一殘餘電壓之一基於電壓之訊號處理元件。該混合SAR-ADC進一步包括經組態以將該殘餘電壓轉換成一時域表示之一電壓轉時間轉換元件。該混合SAR-ADC進一步包括經組態以將該時域表示轉換成包括複數個最低有效位元之一第二數位訊號之一基於時間之訊號處理元件。 在其他實施例中，本揭露係關於一種混合SAR-ADC。該混合SAR-ADC包括經組態以基於一比較訊號而產生一第一數位訊號之一SAR邏輯單元，該比較訊號具有自一殘餘電壓與一接地電位之一比較判定之一值。該混合SAR-ADC進一步包括：一電容式數位轉類比轉換器(CDAC)，其經組態以接收該第一數位訊號且基於該第一數位訊號之值而輸出一DAC電壓；及一算術單元，其經組態以藉由計算一輸入電壓與該DAC電壓之一差而產生該殘餘電壓。該混合SAR-ADC進一步包括一放電電流源，其耦合至該算術單元之一輸出端且經組態以選擇性地產生使該CDAC內之複數個電容器放電之一放電電流。該混合SAR-ADC進一步包括：一電壓轉時間轉換元件，其耦合至該算術單元且經組態以產生該殘餘電壓之一時域表示；及一時間轉數位轉換元件，其經組態以將該時域表示轉換成具有複數個最低有效位元之一第二數位訊號。 在其他實施例中，本揭露係關於一種執行一類比轉數位轉換之方法。該方法包括：對一類比輸入訊號取樣以判定輸入電壓；及基於該輸入電壓與一DAC電壓之一差而判定一殘餘電壓。該方法進一步包括：將該殘餘電壓轉換成包括複數個最高有效位元(MSB)之一第一數位訊號。該方法進一步包括：將該殘餘電壓轉換成一時域表示；及將該時域表示轉換成包括複數個最低有效位元(LSB)之一第二數位訊號。
以下揭露提供用於實施所提供標的之不同構件之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一構件形成於一第二構件上方或形成於一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間之一關係。 此外，為便於描述，空間相對術語(諸如「底下」、「下方」、「下」、「上方」、「上」及其類似者)可在本文中用於描述一元件或構件與另外(若干)元件或(若干)構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)，且亦可相應地解譯本文中所使用之空間相對描述詞。 逐次逼近暫存器-類比轉數位轉換器(SAR-ADC)係常用於積體晶片中之一類比轉數位轉換器類型。一SAR-ADC經由收斂於一類比輸入訊號上之二元搜尋演算法而將該類比輸入訊號轉換成具有複數個位元之一數位輸出訊號。通常，SAR-ADC可藉由一基於電壓之訊號處理而操作。在基於電壓之訊號處理中，將該類比輸入訊號轉換成一電壓，該電壓與一參考電壓比較以判定一第一位元。在判定一第一位元之後，該SAR-ADC移動至下一位元且執行與基於該第一位元所產生之一更新參考電壓之另一比較。比較之序列繼續，直至產生一n位元數位字。 使用基於電壓之訊號處理之傳統ADC之功率效率隨著積體晶片之尺度擴展而降低。此係因為此等ADC (例如管線式ADC)使用消耗大量功率且無法容易地縮放至新興技術節點(例如具有16 nm、10 nm等等之一最小構件大小之一技術節點)之高增益放大器。 本揭露係關於一種使用基於電壓之訊號處理及基於時間之訊號處理之一組合來將一類比輸入訊號轉換成一數位輸出訊號之混合SAR-ADC及其相關聯方法。在一些實施例中，該混合SAR-ADC包括一基於電壓之訊號處理元件，其經組態以將一類比輸入訊號轉換成具有複數個最高有效位元(MSB)之一第一數位訊號且自一輸入電壓及該第一數位訊號產生一殘餘電壓。一電壓轉時間轉換元件經組態以將該殘餘電壓轉換成一時域表示。一基於時間之訊號處理元件經組態以將該時域表示轉換成包括複數個最低有效位元(LSB)之一第二數位訊號。藉由使用基於電壓之訊號處理來判定該複數個MSB且使用基於時間之訊號處理來判定該複數個LSB，該混合SAR-ADC能夠達成一低功率及一精巧面積。 圖1繪示一混合逐次逼近暫存器-類比轉數位轉換器(SAR-ADC) 100之一些實施例之一方塊圖。 混合SAR-ADC 100包括一基於電壓之訊號處理元件(SPE) 102及一基於時間之訊號處理元件(SPE) 104，其等經共同組態以將一類比輸入訊號SIN 轉換成一數位輸出訊號Dout 。基於電壓之訊號處理元件102經組態以產生對應於複數個最高有效位元(MSB)之一第一數位訊號dMSB ，而基於時間之訊號處理元件104經組態以產生對應於複數個最低有效位元(LSB)之一第二數位訊號dLSB 。 在一些實施例中，基於電壓之訊號處理元件102包括一逐次逼近暫存器(SAR)區塊108。SAR區塊108經組態以實施二元搜尋演算法來判定第一數位訊號dMSB 之數位值。該等數位值對應於用於複數個最高有效位元(MSB)之類比輸入訊號SIN 。SAR區塊108亦經組態以產生一殘餘電壓VRES 。殘餘電壓VRES 對應於自類比輸入訊號判定之一輸入電壓與對應於第一數位訊號dMSB 之一電壓之間之一差。 當判定用於第一數位訊號dMSB 之數位值時，收斂於類比輸入訊號SIN 上之電壓及殘餘電壓VRES (即，輸入電壓與參考電壓之間之差)減小。VTC元件110經組態以藉由執行自SAR區塊108輸出之殘餘電壓VRES 之一電壓轉時間轉換而產生殘餘電壓VRES 之一時域表示TDIS 。時域表示TDIS 包括具有對應於殘餘電壓VRES 之一值之一寬度之一脈衝。例如，在一些實施例中，一較大殘餘電壓VRES 可引起時域表示TDIS 具有擁有大於一較小殘餘電壓之一脈衝寬度之一脈衝。 將時域表示TDIS 提供至基於時間之訊號處理元件104。在一些實施例中，基於時間之訊號處理元件104可包括經組態以將時域表示TDIS 轉換成一第二數位訊號dLSB 之一時間轉數位轉換器112。第二數位訊號dLSB 具有用於複數個最低有效位元(LSB)之數位值。 將第一數位訊號dMSB 及第二數位訊號dLSB 提供至一數位輸出訊號產生元件106。數位輸出訊號產生元件106經組態以組合第一數位訊號dMSB 及第二數位訊號dLSB 來產生一數位輸出訊號Dout 。藉由採用基於電壓之訊號處理及基於時間之訊號處理之一組合，混合SAR-ADC 100能夠達成一小功率及一精巧面積。此係因為基於時間之訊號處理能夠在允許混合SAR-ADC 100之總功率較低之低電壓處工作。此外，混合SAR-ADC 100提供使用深亞微米尺度(例如，縮放至具有16 nm、10 nm等等之一最小構件大小之一技術節點)來改良之一解析度以對混合SAR-ADC 100提供優於傳統SAR-ADC之可縮放性益處。 圖2繪示一混合逐次逼近暫存器-類比轉數位轉換器(SAR-ADC) 200之一些額外實施例。 混合SAR-ADC 200包括一SAR區塊202，其經組態以產生對應於一類比輸入訊號SIN 之複數個最高有效位元(MSB)之一第一數位訊號dMSB 。SAR區塊202包括一追蹤及保持電路204，其耦合至經組態以接收類比輸入訊號SIN 之一輸入節點。追蹤及保持電路204經組態以取樣(即，擷取)類比輸入訊號SIN 之一值且使取樣值在一時間段內保持為一恆定位準。追蹤及保持電路204經組態以將取樣值作為一輸入電壓VIN 輸出至一算術單元206。算術單元206經組態以判定一殘餘電壓VRES ，其等於輸入電壓VIN 與自一電容式數位轉類比轉換器(CDAC) 212輸出之一DAC電壓VDAC 之一差。 將殘餘電壓VRES 自算術單元206提供至一比較器208。比較器208經組態以進行一比較而判定輸入電壓VIN 是否大於或小於DAC電壓VDAC 。例如，比較器208經組態以基於殘餘電壓VRES 與一接地電位GND之一比較而產生一比較器訊號Scomp 。比較器訊號Scomp 用於判定第一數位訊號dMSB 之下一位元之一值。例如，若輸入電壓VIN 大於DAC電壓VDAC ，則比較器訊號Scomp 將引起第一數位訊號dMSB 之下一位元具有一第一值(例如一「1」)，而若輸入電壓VIN 小於DAC電壓VDAC ，則比較器訊號Scomp 將引起第一數位訊號dMSB 之下一位元具有一不同第二值(例如一「0」)。 將比較器訊號Scomp 提供至一SAR邏輯單元210。SAR邏輯單元210經組態以基於比較器208之輸出而產生控制位元。CDAC 212經組態以基於控制位元而產生用於判定第一數位訊號dMSB 之下一位元之一新DAC電壓VDAC 。在一些實施例中，來自由SAR區塊202實施之二元搜尋演算法之逐次迭代之控制位元可儲存於SAR邏輯單元210內之一暫存器211中且可提供為第一數位訊號dMSB 。 例如，可將第一數位訊號dMSB 最初設定成「100000」之一值(即，具有設定成「1」之一最高有效位元)以實施二元搜尋演算法。此值可引起DAC電壓VDAC 等於VREF /2，其中VREF 係提供至CDAC 212之一參考電壓。算術單元206自DAC電壓VDAC 與輸入電壓VIN 之間之一差判定一殘餘電壓VRES ，且比較器208執行一比較以判定輸入電壓VIN 是否大於或小於DAC電壓VDAC 。若輸入電壓VIN 大於DAC電壓VDAC ，則比較器208輸出一高邏輯狀態(即，一「1」)且第一數位訊號dMSB 之MSB保持為1。相反地，若輸入電壓VIN 小於DAC電壓VDAC ，則比較器208輸出一低邏輯狀態(即，一「0」)且第一數位訊號dMSB 之MSB改變成該邏輯低狀態。接著，SAR邏輯單元210移動至下一位元且執行另一比較。序列針對若干位元而繼續，直至第一數位訊號dMSB 包括一n位元數位字。 亦將殘餘電壓VRES 提供至一電壓轉時間轉換(VTC)元件214。VTC元件214經組態以執行殘餘電壓VRES 至一時域表示TDIS 之一電壓轉時間轉換。VTC元件214包括經組態以使來自SAR區塊202之殘餘電壓VRES 放電之一電流源元件IDIS 215。使殘餘電壓VRES 放電所花費之時間直接與殘餘電壓VRES 之值成正比。在一些實施例中，一殘餘偏移電路217經組態以將一偏移電壓VOS 提供至算術單元206。偏移電壓VOS 經組態以引起殘餘電壓VRES 沿與殘餘電壓VRES 之一正負號無關之一方向放電，使得VTC元件214之輸出係線性的。 在一些實施例中，VTC元件214包括經組態以放大殘餘電壓VRES 之一放大器218。接著，將放大殘餘電壓VRES '提供至一零交叉(zero-crossing)偵測器220。零交叉偵測器220經組態以將放大殘餘電壓VRES '轉換成一時域表示TDIS 。在一些實施例中，零交叉偵測器220可包括一比較器，其經組態以藉由比較放大殘餘電壓VRES '與一接地電位GND而產生時域表示TDIS ，使得每當放大殘餘電壓VRES '與接地電位GND交叉時，零交叉偵測器220產生一輸出狀態變化。在一些實施例中，放大器218可包括一開環放大器。使用一開環放大器最小化電壓轉時間轉換(VTC)元件214之功率消耗。 將時域表示TDIS 提供至經組態以將時域表示TDIS 轉換成第二數位訊號dLSB 之一時間轉數位轉換元件221。在一些實施例中，時間轉數位轉換元件221可包括一脈衝產生器222，其經組態以接收時域表示TDIS 且產生提供至一時間轉數位轉換器(TDC) 224之脈衝式停止及開始訊號。該等脈衝式停止及開始訊號之時間偏移達與時域表示TDIS 成比例之一量。TDC 224經組態以將該等脈衝式停止及開始訊號轉換成對應於類比輸入訊號SIN 之複數個最低有效位元(LSB)之一第二數位訊號dLSB 。 將第一數位訊號dMSB 及第二數位訊號dLSB 提供至經組態以自其產生一數位輸出訊號Dout 之一數位錯誤校正元件226。在各種實施例中，第一數位訊號dMSB 及/或第二數位訊號dLSB 可具有任何數目個位元。在一些實施例中，第一數位訊號dMSB 及/或第二數位訊號dLSB 可具有冗餘位元，其可由數位錯誤校正元件226用於判定混合SAR-ADC 200中之錯誤。例如，第一數位訊號dMSB 可包括一8位元訊號且第二數位訊號dLSB 可包括一6位元訊號，該等訊號可由數位錯誤校正元件226組合以產生一12位元數位輸出訊號Dout 。在一些實施例中，數位錯誤校正元件226可包括一或多個移位暫存器，其等經組態以在將來自第一數位訊號dMSB 及第二數位訊號dLSB 之位元提供至數位錯誤校正邏輯之前使該等位元時間對準。 圖3展示時序圖300之一些實施例，其繪示圖2之混合SAR-ADC 200之操作。 曲線圖302展示依據時間(沿x軸展示)而變化之DAC電壓VDAC 及輸入電壓VIN (沿y軸展示)。曲線圖304展示依據時間而變化之殘餘電壓VRES 。殘餘電壓VRES 等於DAC電壓VDAC 及輸入電壓VIN 之一差(即，VRES =VDAC -VIN )。如曲線圖304中所展示，當SAR區塊圖202判定第一數位訊號dMSB 之多個位元時，殘餘電壓VRES 接近為0 (即，DAC電壓VDAC 收斂於輸入電壓VIN 上)。 曲線圖306繪示第一數位訊號dMSB (即，SAR邏輯元件之控制位元)。最初，將第一數位訊號dMSB 設定成「100000」。在自t0 至t1 之一第一時間段期間，執行一第一比較。由於殘餘電壓VRES 大於0 (即，輸入電壓VIN 大於DAC電壓VDAC )，因此MSB保持為1，如曲線圖306中所展示。在自t1 至t2 之一第二時間段期間，執行一第二比較。由於殘餘電壓VRES 小於0 (即，輸入電壓VIN 小於DAC電壓VDAC )，因此一第二位元保持為0，使得DAC被設定成「100000」。在自t2 至t3 之一第三時間段期間，執行一第三比較。由於殘餘電壓VRES 大於0，因此將一第三位元改變成「1」，使得SAR邏輯元件之控制位元設定成「101000」。逐次比較導致具有「101000」之一值之一第一數位訊號dMSB 。 曲線圖308繪示殘餘電壓VRES 之一時域表示TDIS 。時域表示TDIS 具有包括取決於殘餘電壓VRES 之一寬度w之一脈衝。自時域表示TDIS 產生一第二數位訊號dLSB 。由於時域表示TDIS 對應於SAR區塊202之一殘餘，因此第二數位訊號dLSB 對應於類比輸入訊號之一LSB。 圖4繪示一混合逐次逼近暫存器-類比轉數位轉換器(SAR-ADC) 400之一更詳細實施例。 混合SAR-ADC 400包括一SAR區塊401及一VTC元件214。SAR區塊401經組態以產生對應於一輸入電壓VIN 之複數個最高有效位元(MSB)之一第一數位訊號dMSB 。VTC元件214經組態以自SAR區塊401接收一殘餘電壓VRES 且產生殘餘電壓VRES 之一時域表示TDIS 。在一些實施例中，經組態以產生一偏移電壓VOS 之一殘餘偏移電路217藉由一切換元件406而選擇性地耦合至VTC元件214。 SAR區塊401包括連接至SAR邏輯單元210之一輸出端之一電容式數位轉類比轉換器(CDAC) 402。CDAC 402包括耦合於一共同端子403與自由端子之間之複數個電容器404。複數個電容器404具有二進位加權值。共同端子403藉由一第一切換元件S1 而選擇性地耦合至一接地電位GND。自由端子藉由額外切換元件SB而選擇性地耦合至輸入電壓VIN 及/或一或多個參考電壓VREFM 及VREFP 。 在一獲取階段期間，共同端子403保持於接地電位GND處且自由端子連接至一輸入電壓VIN 。在獲取階段之後，共同端子403與接地電位GND斷開且自由端子與輸入電壓VIN 斷開以引起複數個電容器404保持與輸入電壓VIN 成比例之一電荷。接著，複數個電容器404之自由端子連接至一最小參考電壓VREFM (例如接地)以將共同端子403驅動至等於-VIN 之一電壓。接著，MSB電容器與最小參考電壓VREFM 斷開且連接至一最大參考電壓VREFP 以沿正方向驅動共同端子403達等於½VREF 之一量，使得VDAC =-VIN +½VREF 。若VRES ＜0，則比較器208經組態以輸出一「1」，或若VRES ＞0，則比較器208經組態以輸出一「0」。若比較器208輸出一「1」，則MSB電容器404a保持連接至一最大參考電壓VREFP 。否則，MSB電容器404a連接回至最小參考電壓VREFM (例如接地)。接著，下一較小電容器404b連接至最小參考電壓VREFM 且新DAC電壓VDAC 與最小參考電壓VREFM 比較。此程序繼續，直至已判定第一數位訊號dMSB 。 圖5繪示一混合SAR-ADC 500內之一基於時間之訊號處理元件502之一更詳細實施例。 基於時間之訊號處理元件502經組態以自一電壓轉時間轉換(VTC)元件214接收一殘餘電壓VRES 之一時域表示TDIS 。在一些實施例中，基於時間之訊號處理元件502可包括一時間轉數位轉換器(TDC)。基於時間之訊號處理元件502包括一分接延遲線506，其包括串聯配置至一脈衝產生器504之複數個延遲元件506a至506n。複數個延遲元件506a至506n經組態以將一延遲引入至由脈衝產生器504產生之一開始訊號Sd0 中而產生複數個延遲訊號Sd1 至Sdn 。 複數個延遲元件506a至506n分別具有耦合至一對應正反器508a至508n之一D輸入端之一輸出。正反器508a至508n進一步包括一時脈輸入端。在一些實施例中，該時脈輸入端耦合至充當一停止訊號之時域表示TDIS 。在其他實施例中，該時脈輸入端可耦合至經組態以產生一停止訊號之一脈衝產生器(圖中未展示)，該停止訊號相對於開始訊號Sd0 延遲達與殘餘電壓VRES 之時域表示TDIS 成比例之一量。 在時域表示TDIS 到達時取樣分接延遲線506之狀態，使得時域表示TDIS (即，停止訊號)之一上升及/或下降邊緣鎖存分接延遲線506之狀態。在一些實施例中，可將複數個正反器508a至508n之輸出提供至經組態以產生第二數位輸出訊號dLSB 之一溫度計碼轉換器510。 由於VTC元件214已將殘餘電壓VRES 表示為其中由一上升/下降邊緣指示零交叉點之一時域表示TDIS ，因此基於時間之訊號處理元件502自該上升/下降邊緣發生之時間判定第二數位訊號dLSB 之一值(即，其指示使用時域訊號處理之殘餘電壓VRES 之一數位值)。換言之，開始訊號Sd0 與時域表示TDIS 之一上升/下降邊緣之間之一時間間隔與經取樣為透明之正反器之數目成比例，使得正反器508a至508n之輸出定義具有位元(其具有取決於殘餘電壓VRES 之值)之一第二數位訊號dLSB (例如，一第一時間差可提供具有一第一位元序列(例如「1000」)之一第二數位訊號dLSB ，而一第二時間差可提供具有一第二位元序列(例如「1110」)之一第二數位訊號dLSB )。 圖6A至圖6B繪示一混合SAR-ADC 600內之一電壓轉時間轉換元件602之一更詳細實施例。 混合SAR-ADC 600包括一SAR區塊401，其包括經組態以產生具有複數個位元之一DAC控制訊號ΦDAC 之一SAR邏輯單元210。將DAC控制訊號ΦDAC 提供至CDAC 402以控制CDAC 402內之複數個電容器404之偏壓。基於DAC控制訊號ΦDAC ，CDAC 402將輸出一DAC電壓VDAC 。將DAC電壓VDAC 提供至一算術單元206，算術單元206經組態以自一輸入電壓VIN 減去DAC電壓VDAC 而產生一殘餘電壓VRES 。將殘餘電壓VRES 提供至一電壓轉時間轉換(VTC)元件602。 VTC元件602包括連接至算術單元206之一放大器218及連接至放大器218之一零交叉偵測器220。放大器218進一步連接至一放電電流源606，放電電流源606經組態以產生使CDAC 402內之複數個電容器404放電之一放電電流IDIS 。使複數個電容器404放電所花費之時間與殘餘電壓VRES 成比例。因此，當達到殘餘電壓VRES 之零交叉點時，零交叉偵測器220將產生一時域表示TDIS ，時域表示TDIS 包括具有與殘餘電壓VRES 成比例之一寬度之一脈衝。隨後，可將時域表示TDIS 轉換成包括複數個最低有效位元之一第二數位訊號。 在一些實施例中，一殘餘偏移電路604連接至一放大器218。殘餘偏移電路604經組態以引起殘餘電壓VRES 沿一方向放電(例如，自一正值放電至0或自一負值放電至0)，不論殘餘電壓VRES 是否為正的或負的。由於引起殘餘電壓VRES 沿一方向放電，因此時域表示TDIS 係線性的(不論放大器218之特性如何)。 殘餘偏移電路604包括一COS電容元件608。COS電容元件608藉由切換元件S3 至S5 而選擇性地耦合至一接地電位GND及一偏移電壓源VOS 。COS電容元件608亦藉由切換元件S7 而耦合至放電電流源606。當放電電流源606產生放電電流IDIS 時，COS電容元件608亦放電以將一殘餘偏移電壓VOS 提供至放大器218。 圖6B繪示時序圖610，其繪示圖6A之混合SAR-ADC 600之操作。 曲線圖612繪示對應於自追蹤及保持電路204輸出之輸入電壓VIN 之一輸入訊號ΦTH 。輸入訊號ΦTH 在一時間段內保持為一類比輸入訊號之一值。例如，在時間t1 處，輸入訊號ΦTH 在自時間t1 持續至時間t2 之一時間段內保持為一第一值VIN1 。在其他時間處，輸入訊號ΦTH 保持呈低態。在一第一時間t1 處，當輸入訊號ΦTH 呈高態時，接通切換元件S1 至S4 ，藉此啟動(例如，連接至GND) CDAC 402內之電容器且亦重設COS電容元件608之電容值。在一第二時間t2 處，當輸入訊號ΦTH 呈低態時，切斷切換元件S1 至S4 ，藉此使電容器與接地電位GND斷開。 曲線圖614繪示提供至CDAC 402以控制CDAC 402內之複數個電容器404之偏壓之DAC控制訊號ΦDAC 。DAC控制訊號經組態以產生複數個脈衝ΦDAC,1 至ΦDAC,4 ，複數個脈衝ΦDAC,1 至ΦDAC,4 藉由操作切換區塊SB1 至SB4 以將複數個電容器404連接至一輸入電壓及/或一或多個參考電壓而依序加偏壓於CDAC 402中之複數個電容器404，如上文所描述。 曲線圖616繪示操作切換元件S6 以將比較器208選擇性地耦合至一接地電位GND之一控制位元訊號ΦBIT 。比較器208在控制位元訊號ΦBIT 之一下降邊緣上執行一比較。 曲線圖618繪示操作切換元件S7 以將放電電流源606選擇性地耦合至CDAC 402及COS電容元件608之一殘餘電壓放電訊號ΦDIS 。例如，在一時間t3 處，當自第一數位訊號dMSB 產生殘餘電壓VRES 時，將殘餘電壓放電訊號ΦDIS 設定成高態以將放電電流源606耦合至CDAC 402及COS電容元件608。放電電流引起來自CDAC 402內之複數個電容器404及COS電容元件608之電荷開始依一線性方式放電。一旦CDAC 402內之複數個電容器404已放電且殘餘電壓VRES 等於接地電位GND，則放大器218輸出引起零交叉偵測器220產生與殘餘電壓VRES 成比例之一脈衝之一訊號。 曲線圖620繪示一放大器控制訊號ΦA 。放大器控制訊號ΦA 操作切換元件S8 以將放大器218選擇性地耦合至SAR區塊401及殘餘偏移電路604。例如，在時間t4 處，將放大器控制訊號ΦA 設定成高態以接通切換元件S8 ，使得殘餘電壓VRES 及殘餘偏移電壓VOS 之一總和被提供至放大器218。放大器之所得輸出電壓Vo等於Vo=[(VIN -VDAC )+VOS -IDIS *TDIS /CT ]*AOL ，使得在TDIS =(VIN -VDAC +VOS )*CT /IDIS (其中CT 等於電容器404之總和)處偵測到輸出電壓Vo之零交叉。因此，不論放大器218之特性如何，零交叉處之時域表示TDIS 係線性的，使得放大器218可包括具有一適度線性低增益之低功率開環放大器。 曲線圖622繪示一放大器重設訊號ΦCM 。放大器重設訊號ΦCM 操作切換元件S9 以將放大器218選擇性地耦合至一接地電位GND。例如，在時間t5 處，將放大器控制訊號ΦCM 設定成高態以接通開關S9 ，使得時域表示TDIS 之值變為低態。 圖7繪示使用基於電壓之訊號處理及基於時間之訊號處理來執行一類比轉數位轉換之一方法700之一些實施例之一流程圖。 儘管本文中將所揭露之方法700繪示且描述成一系列動作或事件，但應瞭解，此等動作或事件之所繪示順序不應被解譯為意在限制。例如，一些動作可依不同順序發生及/或與除本文中所繪示及/或所描述之動作或事件之外之其他動作或事件同時發生。另外，無需全部所繪示之動作來實施本文中之描述之一或多個態樣或實施例。此外，可在一或多個單獨動作及/或階段中實施本文中所描繪之動作之一或多者。 在操作702中，對一類比輸入訊號取樣以判定一輸入電壓。 在操作704中，基於一輸入電壓與自第一數位訊號判定之一DAC電壓之一差而判定一殘餘電壓。 在操作706中，自該殘餘電壓判定包括複數個最高有效位元(MSB)之一第一數位訊號。在一些實施例中，可多次重複動作702至706 (如由箭頭708所展示)以判定該第一數位訊號之複數個位元。 在操作710中，在一些實施例中，將一殘餘偏移電壓加至該殘餘電壓。 在操作712中，將該殘餘電壓轉換成該殘餘電壓之一時域表示。 在操作714中，將該時域表示轉換成包括複數個最低有效位元(LSB)之一第二數位訊號。 在操作716中，組合該第一數位訊號及該第二數位訊號以產生一數位輸出訊號。 因此，本揭露係關於一種使用基於電壓之訊號處理及基於時間之訊號處理之一組合來將一類比輸入訊號轉換成一數位輸出訊號之混合SAR-ADC及其相關聯形成方法。 在一些實施例中，本揭露係關於一種混合SAR-ADC。該混合SAR-ADC包括經組態以將一類比輸入訊號轉換成具有複數個最高有效位元之一第一數位訊號且基於該第一數位訊號而產生一殘餘電壓之一基於電壓之訊號處理元件。該混合SAR-ADC進一步包括經組態以將該殘餘電壓轉換成一時域表示之一電壓轉時間轉換元件。該混合SAR-ADC進一步包括經組態以將該時域表示轉換成包括複數個最低有效位元之一第二數位訊號之一基於時間之訊號處理元件。 在其他實施例中，本揭露係關於一種混合SAR-ADC。該混合SAR-ADC包括經組態以基於一比較訊號而產生一第一數位訊號之一SAR邏輯單元，該比較訊號具有自一殘餘電壓與一接地電位之一比較判定之一值。該混合SAR-ADC進一步包括：一電容式數位轉類比轉換器(CDAC)，其經組態以接收該第一數位訊號且基於該第一數位訊號之值而輸出一DAC電壓；及一算術單元，其經組態以藉由計算一輸入電壓與該DAC電壓之一差而產生該殘餘電壓。該混合SAR-ADC進一步包括一放電電流源，其耦合至該算術單元之一輸出端且經組態以選擇性地產生使該CDAC內之複數個電容器放電之一放電電流。該混合SAR-ADC進一步包括：一電壓轉時間轉換元件，其耦合至該算術單元且經組態以產生該殘餘電壓之一時域表示；及一時間轉數位轉換元件，其經組態以將該時域表示轉換成具有複數個最低有效位元之一第二數位訊號。 在其他實施例中，本揭露係關於一種執行一類比轉數位轉換之方法。該方法包括：對一類比輸入訊號取樣以判定輸入電壓；及基於該輸入電壓與一DAC電壓之一差而判定一殘餘電壓。該方法進一步包括：將該殘餘電壓轉換成包括複數個最高有效位元(MSB)之一第一數位訊號。該方法進一步包括：將該殘餘電壓轉換成一時域表示；及將該時域表示轉換成包括複數個最低有效位元(LSB)之一第二數位訊號。 上文概述若干實施例之特徵，使得熟悉技術者可較佳理解本揭露之態樣。熟悉技術者應瞭解，其可易於將本揭露用作用於設計或修改用於實施相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構的一基礎。熟悉技術者亦應認知，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、替代及更改。
100‧‧‧混合逐次逼近暫存器-類比轉數位轉換器(SAR-ADC)
102‧‧‧基於電壓之訊號處理元件(SPE)
104‧‧‧基於時間之訊號處理元件(SPE)
106‧‧‧數位輸出訊號產生元件
108‧‧‧逐次逼近暫存器(SAR)區塊
110‧‧‧電壓轉時間轉換(VTC)元件
112‧‧‧時間轉數位轉換器(TDC)
200‧‧‧混合逐次逼近暫存器-類比轉數位轉換器(SAR-ADC)
202‧‧‧逐次逼近暫存器(SAR)區塊
204‧‧‧追蹤及保持電路
206‧‧‧算術單元
208‧‧‧比較器
210‧‧‧逐次逼近暫存器(SAR)邏輯單元
211‧‧‧暫存器
212‧‧‧電容式數位轉類比轉換器(CDAC)
214‧‧‧電壓轉時間轉換(VTC)元件
215‧‧‧電流源元件
217‧‧‧殘餘偏移電路
218‧‧‧放大器
220‧‧‧零交叉偵測器
221‧‧‧時間轉數位轉換元件
222‧‧‧脈衝產生器
224‧‧‧時間轉數位轉換器(TDC)
226‧‧‧數位錯誤校正元件
300‧‧‧時序圖
302‧‧‧曲線圖
304‧‧‧曲線圖
306‧‧‧曲線圖
308‧‧‧曲線圖
400‧‧‧混合逐次逼近暫存器-類比轉數位轉換器(SAR-ADC)
401‧‧‧逐次逼近暫存器(SAR)區塊
402‧‧‧電容式數位轉類比轉換器(CDAC)
403‧‧‧共同端子
404‧‧‧電容器
404a‧‧‧最高有效位元(MSB)電容器
404b‧‧‧較小電容器
406‧‧‧切換元件
500‧‧‧混合逐次逼近暫存器-類比轉數位轉換器(SAR-ADC)
502‧‧‧基於時間之訊號處理元件(SPE)
504‧‧‧脈衝產生器
506‧‧‧分接延遲線
506a至506n‧‧‧延遲元件
508a至508n‧‧‧正反器
510‧‧‧溫度計碼轉換器
600‧‧‧混合逐次逼近暫存器-類比轉數位轉換器(SAR-ADC)
602‧‧‧電壓轉時間轉換(VTC)元件
604‧‧‧殘餘偏移電路
606‧‧‧放電電流源
608‧‧‧COS電容元件
610‧‧‧時序圖
612‧‧‧曲線圖
614‧‧‧曲線圖
616‧‧‧曲線圖
618‧‧‧曲線圖
620‧‧‧曲線圖
622‧‧‧曲線圖
700‧‧‧方法
702‧‧‧操作/動作
704‧‧‧操作/動作
706‧‧‧操作/動作
708‧‧‧使動作重複
710‧‧‧操作
712‧‧‧操作
714‧‧‧操作
716‧‧‧操作
FA‧‧‧放大器控制訊號
FBIT‧‧‧控制位元訊號
FCM‧‧‧放大器重設訊號
FDAC‧‧‧DAC控制訊號
FDAC,1‧‧‧至FDAC,4‧‧‧脈衝
FDIS‧‧‧殘餘電壓放電訊號
FTH‧‧‧輸入訊號
dLSB‧‧‧第二數位訊號
dMSB‧‧‧第一數位訊號
Dout‧‧‧數位輸出訊號
GND‧‧‧接地電位
IDIS‧‧‧放電電流
S1‧‧‧至S9‧‧‧切換元件
SB‧‧‧額外切換元件
SB1‧‧‧至SB4‧‧‧切換區塊
Scomp‧‧‧比較器訊號
Sd0‧‧‧開始訊號
Sd1‧‧‧至Sdn‧‧‧延遲訊號
SIN‧‧‧類比輸入訊號
TDIS‧‧‧時域表示
VDAC‧‧‧DAC電壓
VIN‧‧‧輸入電壓
VIN1‧‧‧第一值
VOS‧‧‧偏移電壓
VREF‧‧‧參考電壓
VREFM‧‧‧最小參考電壓
VREFP‧‧‧最大參考電壓
VRES‧‧‧殘餘電壓
VRES '‧‧‧放大殘餘電壓
w‧‧‧寬度
自結合附圖來閱讀之[實施方式]最佳理解本揭露之態樣。應注意，根據工業標準實踐，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。 圖1繪示一混合逐次逼近暫存器(SAR)-類比轉數位轉換器(ADC)之一些實施例之一方塊圖。 圖2繪示一混合SAR-ADC之一些額外實施例。 圖3展示時序圖之一些實施例，其繪示圖2之混合SAR-ADC之操作。 圖4繪示一混合SAR-ADC內之一基於電壓之訊號處理元件之一更詳細實施例。 圖5繪示一混合SAR-ADC內之一基於時間之訊號處理元件之一更詳細實施例。 圖6A至圖6B繪示一所揭露之混合SAR-ADC內之一電壓轉時間轉換元件之一更詳細實施例。 圖7繪示使用基於電壓之訊號處理及基於時間之訊號處理來執行一類比轉數位轉換之一方法之一些實施例之一流程圖。

Claims (10)

  1. 一種混合逐次逼近暫存器(SAR)-類比轉數位轉換器(ADC)，其包括：一基於電壓之訊號處理元件，其經組態以將一類比輸入訊號轉換成具有複數個最高有效位元之一第一數位訊號且基於該第一數位訊號而產生一殘餘電壓，其中該基於電壓之訊號處理元件包括：一比較器，其經組態以產生具有自該殘餘電壓與一接地電位之一比較判定之一值之一比較訊號；一SAR邏輯單元，其經組態以基於該比較訊號而產生該第一數位訊號；一電容式數位轉類比轉換器(CDAC)，其經組態以接收該第一數位訊號且基於該第一數位訊號之值而輸出一DAC電壓；一追蹤及保持電路，其經組態以接收該類比輸入訊號且在一時間點處輸出包括該類比輸入訊號之一值之一輸入電壓；及一算術單元，其經組態以藉由計算該輸入電壓與該DAC電壓之一差而產生該殘餘電壓；一電壓轉時間轉換元件，其經組態以將該殘餘電壓轉換成一時域表示；及一基於時間之訊號處理元件，其經組態以將該時域表示轉換成包括複數個最低有效位元之一第二數位訊號。
  2. 如請求項1之混合SAR-ADC，其進一步包括：一數位輸出訊號產生元件，其經組態以自該第一數位訊號及該第二 數位訊號產生一數位輸出訊號，其中該數位輸出訊號具有對應於該類比輸入訊號之一值。
  3. 如請求項1之混合SAR-ADC，其進一步包括：一放電電流源，其耦合至該算術單元之一輸出端且經組態以選擇性地產生使該CDAC內之複數個電容器放電之一放電電流。
  4. 如請求項3之混合SAR-ADC，其進一步包括：一殘餘偏移電路，其耦合至該算術單元之該輸出端且經組態以提供一殘餘偏移電壓。
  5. 如請求項3之混合SAR-ADC，其中該電壓轉時間轉換元件包括：一放大器，其經組態以放大該殘餘電壓來產生一放大殘餘電壓；及一零交叉偵測器，其經組態以接收該放大殘餘電壓且自該放大殘餘電壓產生該時域表示。
  6. 如請求項1之混合SAR-ADC，其中該基於時間之訊號處理元件包括：一脈衝產生器，其經組態以接收該時域表示且產生脈衝式停止及開始訊號，其中該等脈衝式停止及開始訊號之時間偏移達基於該時域表示之一量；及一時間轉數位轉換器，其經組態以接收該等脈衝式停止及開始訊號且自該等脈衝式停止及開始訊號產生該第二數位訊號。
  7. 如請求項1之混合SAR-ADC，其中該電壓轉時間轉換元件包括：一放大器，其經組態以放大該殘餘電壓來產生一放大殘餘電壓；及一零交叉偵測器，其經組態以接收該放大殘餘電壓且自該放大殘餘電壓產生該時域表示。
  8. 如請求項1之混合SAR-ADC，另包括：一數位錯誤校正元件，用來接收該第一數位訊號及該第二數位訊號並據以產生一數位輸出訊號，其中該第一數位訊號具有一第一位元數，該第二數位訊號具有一第二位元數，以及該數位輸出訊號具有一第三位元數，該第三位元數係小於該第一位元數及該第二位元數之總和。
  9. 一種混合逐次逼近暫存器(SAR)-類比轉數位轉換器(ADC)，其包括：一SAR邏輯單元，其經組態以基於具有自一殘餘電壓與一接地電位之一比較判定之一值之一比較訊號而產生一第一數位訊號；一電容式數位轉類比轉換器(CDAC)，其經組態以接收該第一數位訊號且基於該第一數位訊號之值而輸出一DAC電壓；一算術單元，其經組態以藉由計算一輸入電壓與該DAC電壓之一差而產生該殘餘電壓；一放電電流源，其耦合至該算術單元之一輸出端且經組態以選擇性地產生使該CDAC內之複數個電容器放電之一放電電流；一電壓轉時間轉換元件，其耦合至該算術單元且經組態以產生該殘餘電壓之一時域表示； 一時間轉數位轉換元件，其經組態以將該時域表示轉換成具有複數個最低有效位元之一第二數位訊號；及一殘餘偏移電路，其耦合至該算術單元之該輸出端且經組態以提供一殘餘偏移電壓。
  10. 一種執行一類比轉數位轉換之方法，其包括：對一類比輸入訊號取樣以判定輸入電壓；基於該輸入電壓與一DAC電壓之一差而判定一殘餘電壓；自該殘餘電壓判定包括複數個最高有效位元(MSB)之一第一數位訊號；將該殘餘電壓轉換成一時域表示；在將該殘餘電壓轉換成該時域表示之前將一殘餘偏移電壓加至該殘餘電壓；及將該時域表示轉換成包括複數個最低有效位元(LSB)之一第二數位訊號。
TW105138981A 2015-12-04 2016-11-25 具有時間轉數位轉換器之管線式逐次逼近暫存器 TWI643464B (zh)

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