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CN107070455A - 混合逐次逼近型寄存器模数转换器及执行模数转换的方法 - Google Patents

混合逐次逼近型寄存器模数转换器及执行模数转换的方法 Download PDF

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CN107070455A
CN107070455A CN201611065211.9A CN201611065211A CN107070455A CN 107070455 A CN107070455 A CN 107070455A CN 201611065211 A CN201611065211 A CN 201611065211A CN 107070455 A CN107070455 A CN 107070455A
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Abstract

本发明涉及混合SAR‑ADC，该SAR‑ADC使用基于电压的信号处理和基于时间的信号处理的组合来将模拟输入信号转换为数字输出信号。在一些实施例中，混合SAR‑ADC具有基于电压的信号处理元件，该基于电压的信号处理元件配置为将模拟输入信号转换为具有多个MSB的第一数字信号并且从输入电压和第一数字信号生成残余电压。电压‑时间转换元件配置为将残余电压转换为时域表示。基于时间的信号处理元件配置为将时域表示转换为包括多个LSB的第二数字信号。通过使用基于电压的信号处理来确定多个MSB并且使用基于时间的信号处理来确定多个LSB，混合SAR‑ADC能够实现低功率和紧凑的面积。本发明还提供了另一种混合逐次逼近型寄存器模数转换器以及执行模数转换的方法。

Description

混合逐次逼近型寄存器模数转换器及执行模数转换的方法
技术领域
本发明涉及半导体领域，更具体地，涉及混合逐次逼近型寄存器模数转换器及执行模数转换的方法。
背景技术
模数转换器(ADC)是将模拟输入信号转换为数字输出信号的器件，其中，数字输出信号包括表示模拟输入信号的振幅的比特位的序列。ADC通常具有模拟参考电压或电流，并且模拟输入信号与该模拟参考电压或电流比较。数字输出信号指示参考电压的哪些部分是模拟输入信号的振幅。现代数字电子系统广泛使用模数转换器(ADC)来将模拟信号转换为数字电子系统能够使用的数字信号。
发明内容
根据本发明的一个方面，一种混合逐次逼近型寄存器(SAR)模数转换器(ADC)，包括：基于电压的信号处理元件，配置为将模拟输入信号转换为具有多个最高有效比特位的第一数字信号并且基于第一数字信号生成残余电压；电压-时间转换元件，配置为将残余电压转换为时域表示；以及基于时间的信号处理元件，配置为将时域表示转换为包括多个最低有效比特位的第二数字信号。
根据本发明的另一个方面，一种混合逐次逼近型寄存器(SAR)模数转换器(ADC)，包括：SAR逻辑单元，配置为基于具有从残余电压与接地电势的比较确定的值的比较信号来生成第一数字信号；电容式数模转换器(CDAC)，配置为接收第一数字信号，并且基于第一数字信号的值来输出DAC电压；算术单元，配置为通过采用输入电压与DAC电压的差值来生成残余电压；放电电流源，耦合至算术单元的输出端并且配置为选择性地生成使位于电容式数模转换器内的多个电容器放电的放电电流；电压-时间转换元件，耦合至算术单元并且配置为生成残余电压的时域表示；以及时间-数字转换元件，配置为将时域表示转换为具有多个最低有效比特位的第二数字信号。
根据本发明的又一方面，一种执行模数转换的方法，包括：对模拟输入信号进行采样以确定输入电压；基于输入电压与DAC电压的差值来确定残余电压；从残余电压确定包括多个最高有效比特位(MSB)的第一数字信号；将残余电压转换为时域表示；以及将时域表示转换为包括多个最低有效比特位(LSB)的第二数字信号。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了混合逐次逼近型寄存器(SAR)模数转换器(ADC)的一些实施例的框图。
图2示出了混合SAR-ADC的一些附加的实施例。
图3示出了说明图2的混合SAR-ADC的操作的时序图的一些实施例。
图4示出了混合SAR-ADC内的基于电压的信号处理元件的更加详细的实施例。
图5示出了混合SAR-ADC内的基于时间的信号处理元件的更加详细的实施例。
图6A至图6B示出了所公开的混合SAR-ADC内的电压-时间转换元件的更加详细的实施例。
图7示出了使用基于电压的信号处理和基于时间的信号处理来执行模数转换的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
逐次逼近型寄存器模数转换器(SAR-ADC)是集成芯片中常用的一种类型的模数转换器。SAR-ADC通过二进制搜索算法将模拟输入信号转换为收敛于模拟输入信号的数字输出信号，其中，数字输出信号具有多个比特位。通常，可以通过基于电压的信号处理的方式来操作SAR-ADC。在基于电压的信号处理中，将模拟输入信号转换为电压，将该电压与参考电压相比较以确定第一比特位。在确定第一比特位之后，SAR-ADC移动至下一比特位并且对基于第一比特位生成的更新的参考电压执行另一比较。继续比较的序列直到生成n比特位的数字字(digital word)。
随着集成芯片不断缩小，使用基于电压的信号处理的传统的ADC的功率效率降低。这是因为这种ADC(如，流水线型ADC)使用高增益放大器，该高增益放大器消耗大量的功率并且不能够很容易地缩小至新兴的技术节点(如，具有16nm、10nm等的最小化部件尺寸的技术节点)。
本发明涉及混合SAR-ADC及相关的方法，该SAR-ADC使用基于电压的信号处理和基于时间的信号处理的组合来将模拟输入信号转换为数字输出信号。在一些实施例中，混合SAR-ADC包括基于电压的信号处理元件，该基于电压的信号处理元件配置为将模拟输入信号转换为具有多个最高有效比特位(MSB)的第一数字信号并且从输入电压和第一数字信号生成残余电压。电压-时间转换元件配置为将残余电压转换为时域表示。基于时间的信号处理元件配置为将时域表示转换为包括多个最低有效比特位(LSB)的第二数字信号。通过使用基于电压的信号处理来确定多个MSB并且使用基于时间的信号处理来确定多个LSB，混合SAR-ADC能够实现低功率和紧凑的面积。
图1示出了混合逐次逼近型寄存器模数转换器(SAR-ADC)100的一些实施例的框图。
混合SAR-ADC 100包括基于电压的信号处理元件(SPE)102和基于时间的信号处理元件(SPE)104，它们一起配置为将模拟输入信号SIN转换为数字输出信号Dout。基于电压的信号处理元件102配置为生成与多个最高有效比特位(MSB)对应的第一数字信号dMSB，而基于时间的信号处理元件104配置为生成与多个最低有效比特位(LSB)对应的第二数字信号dLSB。
在一些实施例中，基于电压的信号处理元件102包括逐次逼近型寄存器(SAR)块108。SAR块108配置为实施二进制搜索算法以确定第一数字信号dMSB的数字值。对于多个最高有效比特位(MSB)，数字值对应于模拟输入信号SIN。SAR块108还配置为生成残余电压VRES。残余电压VRES对应于从模拟输入信号确定的输入电压和与第一数字信号dMSB对应的电压之间的差值。
由于确定了第一数字信号dMSB的数字值，所以电压收敛于模拟输入信号SIN，并且残余电压VRES(即，输入电压与参考电压之间的差值)减小。VTC元件110配置为通过执行从SAR块108输出的残余电压VRES的电压-时间转换来生成残余电压VRES的时域表示TDIS。时域表示TDIS包括具有与残余电压VRES的值对应的宽度的脉冲。例如，在一些实施例中，更大的残余电压VRES可以导致时域表示TDIS具有的脉冲具有比更小的残余电压更大的脉冲宽度。
将时域表示TDIS提供至基于时间的信号处理元件104。在一些实施例中，基于时间的信号处理元件104可以包括配置为将时域表示TDIS转换为第二数字信号dLSB的时间-数字转换器112。第二数字信号dLSB具有用于多个最低有效比特位(LSB)的数字值。
将第一数字信号dMSB和第二数字信号dLSB提供至数字输出信号生成元件106。数字输出信号生成元件106配置为组合第一数字信号dMSB和第二数字信号dLSB以生成数字输出信号Dout。通过采用基于电压的信号处理和基于时间的信号处理的组合，混合SAR-ADC 100能够实现低功率和紧凑的面积。这是因为基于时间的信号处理能够在较低的电压下工作，以允许混合SAR-ADC 100的整体功率较低。此外，混合SAR-ADC 100提供改进深亚微米缩放(如，至具有16nm、10nm等的最小部件尺寸的技术节点)的解决方案，从而提供相比于传统的SAR-ADC具有可缩放益处的混合SAR-ADC 100。
图2示出了混合逐次逼近型寄存器模数转换器(SAR-ADC)200的一些附加的实施例。
混合SAR-ADC 200包括SAR块202，该SAR块配置为生成与模拟输入信号SIN的多个最高有效比特位(MSB)对应的第一数字信号dMSB。SAR块202包括跟踪保持电路204，该跟踪保持电路耦合至配置为接收模拟输入信号SIN的输入节点。跟踪保持电路204配置为对模拟输入信号SIN的值进行采样(即，获取)并且在一段时间内将采样值保持在恒定的水平。跟踪保持电路204配置为将采样值作为输入电压VIN输出至算术单元206。算术单元206配置为确定残余电压VRES，其等于输入电压VIN和从电容式数模转换器(CDAC)212输出的DAC电压VDAC的差值。
将残余电压VRES从算术单元206提供至比较器208。比较器208配置为进行比较以确定输入电压VIN是否大于或小于DAC电压VDAC。例如，比较器208配置为基于残余电压VRES和接地电势GND的比较生成比较器信号Scomp。比较器信号Scomp用于确定第一数字信号dMSB的下一比特位。例如，如果输入电压VIN大于DAC电压VDAC，则比较器信号Scomp将使得第一数字信号dMSB的下一比特位具有第一值(如，“1”)，同时如果输入电压VIN小于DAC电压VDAC，则比较器信号Scomp将使得第一数字信号dMSB的下一比特位具有不同的第二值(如，“0”)。
将比较器信号Scomp提供至SAR逻辑单元210。SAR逻辑单元210配置为基于比较器208的输出生成控制比特位。CDAC 212配置为基于控制比特位生成新的DAC电压VDAC，该新的DAC电压用于确定第一数字信号dMSB的下一比特位。在一些实施例中，来自通过SAR块202实施的二进制搜索算法的逐次迭代的控制比特位可以储存在位于SAR逻辑单元210内的寄存器211中并且作为第一数字信号dMSB被提供。
例如，为了实施二进制搜索算法，第一数字信号dMSB可以被初始设置为值“100000”(即，具有被设置为“1”的最高有效比特位)。该值可以使得DAC电压VDAC等于VREF/2，其中，VREF为提供至CDAC 212的参考电压。算法单元206从DAC电压VDAC和输入电压VIN之间的差值确定残余电压VRES，并且比较器208执行比较以确定输入电压VIN是否大于或小于DAC电压VDAC。如果输入电压VIN大于DAC电压VDAC，则比较器208输出高逻辑状态(即，“1”)，并且第一数字信号dMSB的MSB仍为1。相反，如果输入电压VIN小于DAC电压VDAC，则比较器208输出低逻辑状态(即，“0”)，并且第一数字信号dMSB的MSB变为逻辑低状态。然后，SAR逻辑单元210移动至下一比特位，并且执行另一比较。对于多个比特位顺序进行直到第一数字信号dMSB包括n比特位的数字字。
还将残余电压VRES提供至电压-时间转换(VTC)元件214。VTC元件214配置为执行残余电压VRES至时域表示TDIS的电压-时间转换。VTC元件214包括电流源元件IDIS215，该电流源元件配置为使来自SAR块202的残余电压VRES放电。使残余电压VRES放电所需要的时间与残余电压VRES的值成正比。在一些实施例中，残余补偿电路217配置为将补偿电压VOS提供至算术单元206。补偿电压VOS配置为使得残余电压VRES在一个方向上放电，而不管残余电压VRES的符号如何，从而使得VTC元件214的输出为线性。
在一些实施例中，VTC元件214包括放大器218，该放大器配置为放大残余电压VRES。然后，将放大的残余电压VRES′提供至零点交叉检测器220。零点交叉检测器220配置为将放大的残余电压VRES′转换为时域表示TDIS。在一些实施例中，零点交叉检测器220可以包括配置为通过比较放大的残余电压VRES′与接地电势GND来生成时域表示TDIS的比较器，从而使得零点交叉检测器220在每当放大的残余电压VRES′穿过接地电势GND时产生输出状态变化。在一些实施例中，放大器218可以包括开环放大器。开环放大器的使用最小化电压-时间转换(VTC)元件214的功率消耗。
将时域表示TDIS提供至时间-数字转换元件221，该时间数字转换元件配置为将时域表示TDIS转换为第二数字信号dLSB。在一些实施例中，时间-数字转换元件221可以包括脉冲生成器222，该脉冲生成器配置为接收时域表示TDIS并且生成提供至时间-数字转换器(TDC)224的脉冲停止和开始信号。以与时域表示TDIS成比例的量及时补偿脉冲停止和开始信号。TDC224配置为将脉冲停止和开始信号转换为与模拟输入信号SIN的多个最低有效比特位(LSB)对应的第二数字信号dLSB。
将第一数字信号dMSB和第二数字信号dLSB提供至配置为生成数字输出信号Dout的数字误差修正元件226。在各个实施例中，第一数字信号dMSB和/或第二数字信号dLSB可以具有任何数量的比特位。在一些实施例中，第一数字信号dMSB和/或第二数字信号dLSB可以具有冗余比特位，数字误差修正元件226可以使用该冗余比特位来确定混合SAR-ADC 200中的误差。例如，第一数字信号dMSB可以包括8比特位信号，并且第二数字信号dLSB可以包括6比特位信号，数字误差修正元件226组合上述比特位信号以生成12比特位数字输出信号Dout。在一些实施例中，数字误差修正元件226可以包括一个或多个移位寄存器，该移位寄存器配置为在将比特位提供至数字误差修正逻辑之前按时间排列(time-align)来自第一数字信号dMSB和第二数字信号dLSB的比特位。
图3示出了说明图2的混合SAR-ADC 200的操作的时序图300的一些实施例。
图表302示出了作为时间(沿着x轴示出)的函数的DAC电压VDAC和输入电压VIN(沿着y轴示出)。图表304示出了作为时间的函数的残余电压VRES。残余电压VRES等于DAC电压VDAC和输入电压VIN的差值(即，VRES＝VDAC-VIN)。如图表304所示，随着SAR块202确定第一数字信号dMSB的更多的比特位，残余电压VRES接近零(即，DAC电压VDAC收敛于输入电压VIN)。
图表306示出了第一数字信号dMSB(即，SAR逻辑元件的控制比特位)。初始，第一数字信号dMSB设置为“100000”。在从t0至t1的第一时间段期间，执行第一比较。如图表306所示，由于残余电压VRES大于0(即，输入电压VIN大于DAC电压VDAC)，所以MSB仍为1。在从t1至t2的第二时间段期间，执行第二比较。由于残余电压VRES小于0(即，输入电压VIN小于DAC电压VDAC)，所以第二比特位仍为0，从而使得DAC被设置为“100000”。在从t2至t3的第三时间段期间，执行第三比较。由于残余电压VRES大于0，所以第三比特位变为“1”，从而使得SAR逻辑元件的控制比特位被设置为“101000”。逐次比较导致具有值“101000”的第一数字信号dMSB。
图表308示出了残余电压VRES的时域表示TDIS。时域表示TDIS具有包括宽度w的脉冲，该宽度取决于残余电压VRES。从时域表示TDIS生成第二数字信号dLSB。由于时域表示TDIS对应于SAR块202的残余，所以第二数字信号dLSB对应于模拟输入信号的LSB。
图4示出了混合逐次逼近型寄存器模数转换器(SAR-ADC)400的更加详细的实施例。
混合SAR-ADC 400包括SAR块401和VTC元件214。SAR块401配置为生成与输入信号VIN的多个最高有效比特位(MSB)对应的第一数字信号dMSB。VTC元件214配置为从SAR块401接收残余电压VRES并且生成残余电压VRES的时域表示TDIS。在一些实施例中，配置为生成补偿电压VOS的残余补偿电路217通过开关元件406的方式选择性地耦合至VTC元件214。
SAR块401包括连接至SAR逻辑单元210的输出端的电容式数模转换器(CDAC)402。CDAC 402包括耦合在公共端403和自由端之间的多个电容器404。多个电容器404具有二进制加权值。公共端403通过第一开关元件S1的方式选择性地耦合至接地电势GND。自由端通过附加的开关元件SB的方式选择性地耦合至输入电压VIN和/或一个或多个参考电压VREFM和VREFP。
在获取阶段期间，公共端403保持为接地电势GND，并且自由端连接至输入电压VIN。在获取阶段之后，公共端403从接地电势GND断开，并且自由端从输入电压VIN断开，使得多个电容器404保持与输入电压VIN成比例的电荷。然后，多个电容器404的自由端连接至最小参考电压VREFM(如，地)，以将公共端403驱动为等于-VIN的电压。然后，MSB电容器从最小参考电压VREFM断开并且连接至最大参考电压VREFP，以在正向方向上以等于1/2VREF的量来驱动公共端403，从而使得VDAC＝-VIN+1/2VREF。比较器208配置为：如果VRES<0，则输出1；如果VRES>0，则输出0。如果比较器208输出1，则MSB电容器404a保持连接至最大参考电压VREFP。否则，MSB电容器404a再次连接至最小参考电压VREFM(如，地)。然后，下一个更小的电容器404b连接至最小参考电压VREFM，并且比较新的DAC电压VDAC与最小参考电压VREFM。继续该工艺直到确定第一数字信号dMSB。
图5示出了混合SAR-ADC 500内的基于时间的信号处理元件502的更加详细的实施例。
基于时间的信号处理元件502配置为从电压-时间转换(VTC)元件214接收残余电压VRES的时域表示TDIS。在一些实施例中，基于时间的信号处理元件502可以包括时间-数字转换器(TDC)。基于时间的信号处理元件502包括抽头延迟线506，该抽头延迟线包括至脉冲生成器504的串联布置的多个延迟元件506a至506n。多个延迟元件506a至506n配置为向由脉冲生成器504生成的开始信号Sd0引入延迟，以生成多个延迟信号Sd1至Sdn。
多个延迟元件506a至506n分别具有耦合至对应的触发器508a至508n的D输入端的输出端。触发器508a至508n还包括时钟输入端。在一些实施例中，时钟输入端耦合至时域表示TDIS，以用作停止信号。在其他的实施例中，时钟输入端可以耦合至配置为生成停止信号的脉冲生成器(未示出)，相对于开始信号Sd0，以与残余电压VRES的时域表示TDIS成比例的量来使该停止信号延迟。
在时域表示TDIS到达的时刻对抽头延迟线506的状态进行采样，从而使得时域表示TDIS(即，停止信号)的上升/下降沿锁存抽头延迟线506的状态。在一些实施例中，可以将多个触发器508a至508n的输出提供至配置为生成第二数字输出信号dLSB的温度计码转换器510。
由于VTC元件214将残余电压VRES表示为时域表示TDIS，其中，通过上升/下降沿来指示零交叉点，所以基于时间的信号处理元件502从出现上升/下降沿时确定第二数字信号dLSB的值(即，使用时域信号处理来指示残余电压VRES的数字值)。换句话说，开始信号Sd0和时域表示TDIS的上升/下降沿之间的时间间隔与所采样的触发器的数量显然成比例，从而使得触发器508a至508n的输出限定具有包括取决于残余电压VRES的值的比特位的第二数字信号dLSB(如，第一时间差可以提供具有第一比特位序列(如，“1000”)的第二数字信号dLSB，而第二时间差可以提供具有第二比特位序列(如，“1110”)的第二数字信号dLSB)。
图6A至图6B示出了混合SAR-ADC 600内的电压-时间转换元件602的更加详细的实施例。
混合SAR-ADC 600包括SAR块401，该SAR块包括配置为生成具有多个比特位的DAC控制信号ΦDAC的SAR逻辑单元210。将DAC控制信号ΦDAC提供至CDAC 402以控制CDAC 402内的多个电容器404的偏置。基于DAC控制信号ΦDAC，CDAC 402将输出DAC电压VDAC。将DAC电压VDAC提供至配置为从输入电压VIN减去DAC电压VDAC的算术单元206，以生成残余电压VRES。将残余电压VRES提供至电压-时间转换(VTC)元件602。
VTC元件602包括连接至算术单元206的放大器218和连接至放大器218的零点交叉检测器220。放大器218还连接至配置为生成放电电流IDIS的放电电流源606，该放电电流使CDAC 402内的多个电容器404放电。使多个电容器404放电所花费的时间与残余电压VRES成比例。因此，当到达残余电压VRES的零交叉点时，零点交叉检测器220将生成包括具有与残余电压VRES成比例的宽度的脉冲的时域表示TDIS。随后，可以将时域表示TDIS转换为包括多个最低有效比特位的第二数字信号。
在一些实施例中，残余补偿电路604连接至放大器218。残余补偿电路604配置为使得残余电压VRES在一个方向上放电(如，从正值至零放电，或从负值至零放电)，而不管残余电压VRES为正还是负。通过使残余电压VRES在一个方向上放电，不管放大器218的特点如何，时域表示TDIS都为线性。
残余补偿电路604包括COS电容元件608。COS电容元件608通过开关元件S3至S5的方式选择性地耦合至接地电势GND和补偿电压源VOS。COS电容元件608还通过开关元件S6的方式耦合至放电电流源606。当放电电流源606生成放电电流IDIS时，COS电容元件608也放电以将残余补偿电压VOS提供至放大器218。
图6B示出了说明图6A的混合SAR-ADC 600的操作的时序图610。
图表612示出了与从跟踪保持电路204输出的输入电压VIN对应的输入信号ΦTH。输入信号ΦTH在一段时间内保持为模拟输入信号的值。例如，在时间处t1，在从时间t1至时间t2的时间段期间，输入信号ΦTH保持为第一值VIN1。在其他时间处，输入信号ΦTH保持为低。在时间t1处，当输入信号ΦTH为高时，开关元件S1至S4闭合，从而初始化(如，连接至GND)CDAC402内的电容器并且还复位COS电容元件608的电容值。在第二时间t2处，当输入信号ΦTH为低时，开关元件S1至S4断开，从而电容器从接地电势GND断开。
图表614示出了将DAC控制信号ΦDAC提供至CDAC 402以控制CDAC402内的多个电容器404的偏置。DAC控制信号配置为生成多个脉冲ΦDAC,1至ΦDAC,4，以通过操作开关块SB1至SB4以将多个电容器404连接至以上所述的输入电压和/或一个或多个参考电压来顺序偏置CDAC 402中的多个电容器。
图表616示出了操作开关元件S7以将比较器208选择性地耦合至接地电势GND的控制比特位信号ΦBIT。比较器208在控制比特位信号ΦBIT的下降沿上执行比较。
图表618示出了操作开关元件S6以将放电电流源606选择性地耦合至CDAC 402和COS电容元件608的残余电压放电信号ΦDIS。例如，在时间t3处，当从第一数字信号dMSB生成残余电压VRES时，将残余放电信号ΦDIS设置为高以将放电电流源606耦合至CDAC 402和COS电容元件608。放电电流使得来自位于CDAC 402内的多个电容器404和COS电容元件608的电荷以线性方式开始放电。一旦位于CDAC 402内的多个电容器404放电并且残余电压VRES等于接地电势GND，则放大器218输出使得零点交叉检测器220生成与残余电压VRES成比例的脉冲的信号。
图表620示出了放大器控制信号ΦA。放大器控制信号ΦA操作开关元件S8以选择性地将放大器218耦合至SAR块401和残余补偿电路604。例如，在时间t4处，放大器控制信号ΦA设置为高以断开开关元件S8，从而将残余电压VRES和残余补偿电压VOS的和提供至放大器218。所得到的放大器的输出电压Vo等于Vo＝[(VIN-VDAC)+VOS-IDIS*TDIS/CT]*AOL，从而将输出电压Vo的零交叉点检测为，TDIS＝(VIN-VDAC+VOS)*CT/IDIS(其中，CT等于电容器404的和)。因此，不管放大器218的特点如何，零交叉点处的时域表示TDIS都为线性，从而使得放大器218可以包括具有适度线性低增益的低功率开环放大器。
图表622示出了放大器复位信号ΦCM。放大器复位信号ΦCM操作开关元件S9以将放大器218选择性地耦合至接地电势GND。例如，在时间t5处，放大器复位信号ΦCM设置为高以断开开关S9，从而使得时域表示TDIS的值降低。
图7示出了使用基于电压的信号处理和基于时间的信号处理来执行模数转换的方法700的一些实施例的流程图。
虽然本文将所公开的方法700示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。
在操作702中，对模拟输入信号进行采样以确定输入电压。
在操作704中，基于输入电压和从第一数字信号确定的DAC电压的差值来确定残余电压。
在操作706中，从残余电压确定包括多个最高有效比特位(MSB)的第一数字信号。在一些实施例中，步骤702至706可以重复多次(如箭头708所示)以确定第一数字信号的多个比特位。
在操作710中，在一些实施例中，将残余补偿电压添加至残余电压。
在操作712中，将残余电压转换为残余电压的时域表示。
在操作714中，将时域表示转换为包括多个最低有效比特位(LSB)的第二数字信号。
在操作716中，组合第一数字信号和第二数字信号以生成数字输出信号。
因此，本发明涉及混合SAR-ADC及相关的形成方法，该SAR-ADC使用基于电压的信号处理和基于时间的信号处理来将模拟输入信号转换为数字输出信号。
在一些实施例中，本发明涉及一种混合SAR-ADC。混合SAR-ADC包括基于电压的信号处理元件，该基于电压的信号处理元件配置为将模拟输入信号转换为具有多个最高有效比特位的第一数字信号并且基于第一数字信号生成残余电压。混合SAR-ADC还包括电压-时间转换元件，该电压-时间转换元件配置为将残余电压转换为时域表示。混合SAR-ADC还包括基于时间的信号处理元件，该基于时间的信号处理元件配置为将时域表示转换为包括多个最低有效比特位的第二数字信号。
在其他的实施例中，本发明涉及一种混合SAR-ADC。混合SAR-ADC包括SAR逻辑单元，该SAR逻辑单元配置为基于具有从残余电压与接地电势的比较确定的值的比较信号来生成第一数字信号。混合SAR-ADC还包括电容式数模转换器(CDAC)和算术单元，该电容式数模转换器配置为接收第一数字信号并且基于第一数字信号输出DAC电压，该算术单元配置为通过采用输入电压与DAC电压的差值来生成残余电压。混合SAR-ADC还包括放电电流源，该放电电流源耦合至算术单元的输出端并且配置为选择性地生成使位于CDAC内的多个电容器放电的放电电流。混合SAR-ADC还包括电压-时间转换元件和时间-数字转换元件，该电压-时间转换元件耦合至算术单元并且配置为生成残余电压的时域表示，该时间-数字转换单元配置为将时域表示转换为具有多个最低有效比特位的第二数字信号。
在又一其他的实施例中，一种执行模数转换的方法。方法包括对模拟输入信号进行采样以确定输入电压，并且基于输入电压与DAC电压的差值来确定残余电压。方法还包括将残余电压转换为包括多个最高有效比特位(MSB)的第一数字信号。方法还包括将残余电压转换为时域表示，并且将时域表示转换为包括多个最低有效比特位(LSB)的第二数字信号。
根据本发明的一个方面，一种混合逐次逼近型寄存器(SAR)模数转换器(ADC)，包括：基于电压的信号处理元件，配置为将模拟输入信号转换为具有多个最高有效比特位的第一数字信号并且基于第一数字信号生成残余电压；电压-时间转换元件，配置为将残余电压转换为时域表示；以及基于时间的信号处理元件，配置为将时域表示转换为包括多个最低有效比特位的第二数字信号。
根据本发明的一个实施例，还包括：数字输出信号生成元件，配置为从第一数字信号和第二数字信号生成数字输出信号，其中，数字输出信号具有与模拟输入信号对应的值。
根据本发明的一个实施例，基于电压的信号处理元件包括：比较器，配置为生成具有从残余电压与接地电势的比较确定的值的比较信号；SAR逻辑单元，配置为基于比较信号生成第一数字信号；以及电容式数模转换器(CDAC)，配置为接收第一数字信号，并且基于第一数字信号的值来输出DAC电压。
根据本发明的一个实施例，基于电压的信号处理元件包括：跟踪保持电路，配置为接收模拟输入信号并且输出输入电压，输入电压包括时间点处的模拟输入信号的值；以及算术单元，配置为通过采用输入电压与DAC电压的差值来生成残余电压。
根据本发明的一个实施例，还包括：放电电流源，耦合至算术单元的输出端并且配置为选择性地生成使位于电容式数模转换器内的多个电容器放电的放电电流。
根据本发明的一个实施例，还包括：残余补偿电路，耦合至算术单元的输出端并且配置为提供残余补偿电压。
根据本发明的一个实施例，残余补偿电路包括耦合至所述放电电流源的电容元件。
根据本发明的一个实施例，电压-时间转换元件包括：放大器，配置为放大残余电压以生成放大的残余电压；以及零点交叉检测器，配置为接收放大的残余电压并且从放大的残余电压生成时域表示。
根据本发明的一个实施例，放大器包括开环放大器。
根据本发明的一个实施例，还包括：开关元件，耦合在放电电流源与放大器之间。
根据本发明的一个实施例，基于时间的信号处理元件包括：脉冲生成器，配置为接收时域表示并且生成脉冲停止和开始信号，其中，以基于时域表示的量及时补偿脉冲停止和开始信号；以及时间-数字转换器，配置为接收脉冲停止和开始信号并且生成第二数字信号。
根据本发明的另一个方面，一种混合逐次逼近型寄存器(SAR)模数转换器(ADC)，包括：SAR逻辑单元，配置为基于具有从残余电压与接地电势的比较确定的值的比较信号来生成第一数字信号；电容式数模转换器(CDAC)，配置为接收第一数字信号，并且基于第一数字信号的值来输出DAC电压；算术单元，配置为通过采用输入电压与DAC电压的差值来生成残余电压；放电电流源，耦合至算术单元的输出端并且配置为选择性地生成使位于电容式数模转换器内的多个电容器放电的放电电流；电压-时间转换元件，耦合至算术单元并且配置为生成残余电压的时域表示；以及时间-数字转换元件，配置为将时域表示转换为具有多个最低有效比特位的第二数字信号。
根据本发明的一个实施例，电压-时间转换元件包括：放大器，配置为放大残余电压以生成放大的残余电压；以及零点交叉检测器，配置为接收放大的残余电压并且从放大的残余电压生成时域表示。
根据本发明的一个实施例，还包括：残余补偿电路，耦合至算术单元的输出端并且配置为提供残余补偿电压。
根据本发明的一个实施例，残余补偿电路包括耦合至放电电流源的电容元件。
根据本发明的一个实施例，还包括：数字输出信号生成元件，配置为接收第一数字信号和第二数字信号并且从第一数字信号和第二数字信号生成数字输出信号。
根据本发明的一个实施例，时域表示具有与残余电压的值成比例的脉冲宽度。
根据本发明的又一方面，一种执行模数转换的方法，包括：对模拟输入信号进行采样以确定输入电压；基于输入电压与DAC电压的差值来确定残余电压；从残余电压确定包括多个最高有效比特位(MSB)的第一数字信号；将残余电压转换为时域表示；以及将时域表示转换为包括多个最低有效比特位(LSB)的第二数字信号。
根据本发明的一个实施例，还包括：在将残余电压转换为时域表示之前，将残余补偿电压添加至残余电压。
根据本发明的一个实施例，还包括：组合第一数字信号和第二数字信号，以生成具有与模拟输入信号对应的值的数字输出信号。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种混合逐次逼近型寄存器(SAR)模数转换器(ADC)，包括：
基于电压的信号处理元件，配置为将模拟输入信号转换为具有多个最高有效比特位的第一数字信号并且基于所述第一数字信号生成残余电压；
电压-时间转换元件，配置为将所述残余电压转换为时域表示；以及
基于时间的信号处理元件，配置为将所述时域表示转换为包括多个最低有效比特位的第二数字信号。
2.根据权利要求1所述的混合逐次逼近型寄存器模数转换器，还包括：
数字输出信号生成元件，配置为从所述第一数字信号和所述第二数字信号生成数字输出信号，其中，所述数字输出信号具有与所述模拟输入信号对应的值。
3.根据权利要求1所述的逐次逼近型寄存器模数转换器，其中，所述基于电压的信号处理元件包括：
比较器，配置为生成具有从所述残余电压与接地电势的比较确定的值的比较信号；
SAR逻辑单元，配置为基于所述比较信号生成所述第一数字信号；以及
电容式数模转换器(CDAC)，配置为接收所述第一数字信号，并且基于所述第一数字信号的值来输出DAC电压。
4.根据权利要求3所述的混合逐次逼近型寄存器模数转换器，其中，所述基于电压的信号处理元件包括：
跟踪保持电路，配置为接收所述模拟输入信号并且输出输入电压，所述输入电压包括时间点处的所述模拟输入信号的值；以及
算术单元，配置为通过采用所述输入电压与所述DAC电压的差值来生成所述残余电压。
5.根据权利要求4所述的混合逐次逼近型寄存器模数转换器，还包括：
放电电流源，耦合至所述算术单元的输出端并且配置为选择性地生成使位于所述电容式数模转换器内的多个电容器放电的放电电流。
6.根据权利要求5所述的混合逐次逼近型寄存器模数转换器，还包括：
残余补偿电路，耦合至所述算术单元的所述输出端并且配置为提供残余补偿电压。
7.根据权利要求6所述的混合逐次逼近型寄存器模数转换器，其中，所述残余补偿电路包括耦合至所述放电电流源的电容元件。
8.根据权利要求5所述的混合逐次逼近型寄存器模数转换器，其中，所述电压-时间转换元件包括：
放大器，配置为放大所述残余电压以生成放大的残余电压；以及
零点交叉检测器，配置为接收所述放大的残余电压并且从所述放大的残余电压生成所述时域表示。
9.一种混合逐次逼近型寄存器(SAR)模数转换器(ADC)，包括：
SAR逻辑单元，配置为基于具有从残余电压与接地电势的比较确定的值的比较信号来生成第一数字信号；
电容式数模转换器(CDAC)，配置为接收所述第一数字信号，并且基于所述第一数字信号的值来输出DAC电压；
算术单元，配置为通过采用输入电压与所述DAC电压的差值来生成所述残余电压；
放电电流源，耦合至所述算术单元的输出端并且配置为选择性地生成使位于所述电容式数模转换器内的多个电容器放电的放电电流；
电压-时间转换元件，耦合至所述算术单元并且配置为生成所述残余电压的时域表示；以及
时间-数字转换元件，配置为将所述时域表示转换为具有多个最低有效比特位的第二数字信号。
10.一种执行模数转换的方法，包括：
对模拟输入信号进行采样以确定输入电压；
基于所述输入电压与DAC电压的差值来确定残余电压；
从所述残余电压确定包括多个最高有效比特位(MSB)的第一数字信号；
将所述残余电压转换为时域表示；以及
将所述时域表示转换为包括多个最低有效比特位(LSB)的第二数字信号。
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